TWI529903B - 一種靜電放電保護電路 - Google Patents

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    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements

Description

一種靜電放電保護電路
本發明係有關於一種靜電放電保護電路，特別係關於一種採用矽控整流器之靜電放電保護電路，具有低雜散電容，低觸發電壓且擁有高容忍電壓操作範圍與高ESD能力之電路。
為防止積體電路(Integrated circuit，IC)在製作、生產、使用過程中遭受靜電放電(Electrostatic discharge，ESD)轟擊造成IC損毀，因而必須在任何連接到連接線(bonding wire)的路徑上增加ESD保護電路，以利導通ESD電流避免內部電路受損。
一般而言，保護電路可分為二極體(Diode)，金屬氧化半導體(metal oxide semiconductor，MOS)電晶體，矽控整流器(Silicon Controlled Rectifier，SCR)…等。其中，矽控整流器擁有在相同單位面積下最高的ESD電流導通能力。然而，傳統的矽控整流器的觸發電壓(Trigger voltage)過高，造成使用上的困難。例如，側向矽控整流器(Lateral SCR，LSCR)擁有強大的ESD能力，卻仍因為觸發電壓過高，而在實際應用上較少使用。
為了降低觸發電壓，許多矽控整流器的改良不斷被提出。美國公告專利US 4896243揭示一種修正側向矽控整流器(Modified Lateral SCR，MLSCR)。美國公告專利US 4939616揭示一種低電壓觸發矽控整流器(Low voltage triggering SCR，LVTSCR)。文獻"Diode-triggered SCR(DTSCR)for RF-ESD protection of BiCMOS SiGe HBTs and CMOS ultra-thin gate oxides," in IEEE int.Electron Devices Meeting(IEDM)Tech.Dig.,Washington,DC,2003,pp.21.3.1-21.3.4.，Mergens等人提出一種雙觸發矽控整流器(Dual triggered SCR，LVTSCR)。
一般而言，高速傳輸端腳(Pin)在電路以及ESD保護電路的總寄生電容必須小於200fF，否則傳輸的高速信號將由於寄生的電容產生延遲(delay)，甚至導致信號的失真，使其不能達到良好的電路特性。因此，以MOS電晶體做為設計主軸的ESD保護元件，由於其寄生電容過大，在傳輸高速信號的設計上並不適合。另外許多低電容ESD保護元件被拿出討論，包含H.Feng,K.Gong,and A.Z.Wang."A comparison study of ESD protection for RFIC's：performance vs.parasitics." in IEEE MTT-S int.Microwave Symp.Dig.,Boston,MA,2000,pp.143-146.C.Y.Lin and M.D.Ker,"Dual SCR with low-and-constant parasitic capacitance for ESD protection in 5-GHz RF intergrated circuits," in IEEE int.conf.Solid-State Integrated Circuit Tech.(ICSICT),Shanghai,2010,pp.707-709.M.H.Tsai,S.H.Hsu,F.L.Hsueh and C.P.Jou "A multi-ESD-path low-noise amplifier with a 4.3-A TLP current level in 65-nm CMOS",IEEE Trans.Microw.Theory Tech.,vol.58,no.12,pp.4004-4011,2010.M.P.J.Mergens,C.C.Russ,K.G.Verhaege,J.Armer,P.C.Jozwiak,R.P.Mohn,B.Keppens,and C.S.Trinh,"Speed optimized diode-triggered SCR(DTSCR)for RF ESD protection of ultra-sensitive IC nodes in advanced technologies",IEEE Trans.Device Mater.Rel.,vol.5,no.3,pp.532-542,2005.在此一併作為參考。該些ESD保護電路的架構在設計上皆以SCR為出發點，均是看中SCR能在單位面積下提供高的ESD電流導通能力，因此可利用較小的布局尺寸(layout size)來降低寄生電容，且能擁有基本的ESD抵抗能力。
現請參考第1圖，其為在此先提供一TC 9003F31 RX pin接收端電路失效示意圖。該ESD保護架構對上使用高濃度P摻雜/N型井區(P+/NW)二極體做為保護，對下則使用高濃度N摻雜/P型井區(N+/PW)二極體做為保護。當該接收端腳(pin)受到ESDPS-模式(PS-模式亦即是VSS端接地，正的ESD電壓出現在該接收端腳(pin)，對VSS腳放電，此時VDD與其他端腳皆浮接)轟擊之時，理想的ESD電流應如同上方線所示先經由上方P+/NW二極體，再透過功率箝制(power clamp)電路將其電流流通至地。然而，事實上，ESD電流卻非預期的以下方路線造成M1 MOS電晶體損毀。其原因歸納為ESD電流在流通時，使其V1電壓拉昇高過M1 MOS電晶體所能容忍的電壓使其崩潰。第2圖為第1圖之傳輸線脈衝(Transmission Line Pulse，TLP)量測曲線，其說明上述原因。由於M1 MOS電晶體為55nm製程，其操作電壓更僅有1.2V，如此更降低了M1 MOS電晶體的崩潰電壓(breakdown voltage)。
在射頻電路ESD的防護上，除了使用電容、電感與電路互相調整電路匹配外，二極體、矽控整流器做為ESD保護是較為可行之法。但是以二極體做為ESD保護電路僅能提供順向的ESD電流防護，因此極容易由於跨壓過大而倒致內部元件崩潰，進而使二極體損毀；且隨著製程微縮化，元件本身的崩潰電壓也隨之下降，更增加了設計上的難度。
另外由於接收端腳(RX pin)在使用上，會有一個如同擺幅(Swing)的信號，因此也不能使其觸發電壓過低，而發生類似截波的情形。
有鑑於此，有必要提出一種靜電放電保護電路，可以提供一低電容，且擁有高容忍電壓操作範圍與高ESD能力之元件，希望能有效解決射頻接收端腳在ESD上之困境。
本發明之主要目的在於提出一種靜電放電保護電路，可以提供一低電容，且擁有高容忍電壓操作範圍與高ESD能力之元件，能有效解決射頻接收端腳在ESD上之困境。
為達上述之主要目的，本發明提出一種靜電放電保護電路，該靜電放電保護電路係由設置於一半導性基板上之一二極體與一金氧半元件所組成，包含：一第一井區，具有第一導電型態；一第二井區，與該第一井區鄰接且具有第二導電型態；一第一高濃度摻雜區，位於該第一井區內且具有第二導電型態，該第一高濃度摻雜區電性連接一連接墊；一第二高濃度摻雜區，位於該第一井區內，與該第一高濃度摻雜區有一第一預設距離，具有第一導電型態；一第三高濃度摻雜區，位於該第二井區內且具有第一導電型態；一第四高濃度摻雜區，位於該第二井區內，與該第三高濃度摻雜區有一第二預設距離，且具有第一導電型態，該第四高濃度摻雜區電性連接一接地墊；一第五高濃度摻雜區，位於該第二井區內，相鄰於該第四高濃度摻雜區，且具有第二導電型態，該第五高濃度摻雜區連接該接地墊；一電極，位設置於該第二井區之表面，在該第三高濃度摻雜區與該 第四高濃度摻雜區之間，該電極電性連接一觸發接點；其中該第二高濃度摻雜區電性連接於該第三高濃度摻雜區。
根據本發明之一特徵，該第一導電型態為N型而第二導電型態為P型。
根據本發明之另一特徵，該第一高濃度摻雜區、該第四高濃度摻雜區、該第二高濃度摻雜區與該第二井區寄生等效形成一矽控整流器。
根據本發明之另一特徵，該第二高濃度摻雜區與與該第三高濃度摻雜區係皆電性連接於一高電位接點。
為達上述之主要目的，本發明提出一種靜電放電保護電路，包含：一二極體，設置於一N型井區，一包含一高濃度P型摻雜區與不相鄰的一高濃度N型摻雜區；一金氧半(NMOS)電晶體，設置於一P型井區，包含一汲極、一源極與一閘極，該汲極與該源極係皆由高濃度N型摻雜區所形成；其中該P型井區更包含一相鄰於該源極之高濃度P型摻雜區，該金氧半(NMOS)電晶體之汲極係電性連接於該二極體之高濃度N型摻雜區，該金氧半(NMOS)電晶體之源極與相鄰的該高濃度P型摻雜區係電性地接地，且該金氧半(NMOS)電晶體之閘極係電性連接一觸發接點。
根據本發明之另一特徵，該金氧半(NMOS)電晶體之汲極與該二極體的該高濃度N型摻雜區係皆電性連接於一高電位接點。
根據本發明之另一特徵，該二極體的該高濃度P型摻雜區、該第N型井區、該P型井區與該金氧半(NMOS)電 晶體之源極寄生等效形成一矽控整流器。
綜上所述，本發明之靜電放電保護電路具有以下之功效：
1.具有極低的寄生與雜散電容，能解決射頻接收端腳的ESD問題。
2.具有極高容忍電壓操作範圍與高ESD靜電保護能力。
10‧‧‧該種靜電放電保護電路
11‧‧‧矽控整流器
20‧‧‧第一井區
21‧‧‧第一高濃度摻雜區
22‧‧‧第二高濃度摻雜區
30‧‧‧第二井區
31‧‧‧第三高濃度摻雜區
32‧‧‧第四高濃度摻雜區
33‧‧‧第五高濃度摻雜區
34‧‧‧電極
35‧‧‧觸發接點
41‧‧‧連接墊
42‧‧‧接地墊
43‧‧‧高電位接點
51‧‧‧第一雙極性電晶體
52‧‧‧第二雙極性電晶體
60‧‧‧功率箝制電路
第1圖顯示為一TC 9003F31 RX pin接收端電路失效示意圖。
第2圖為第1圖傳輸線脈衝量測曲線
第3圖，係為本發明之ESD保護電路之佈局之第一實施例。
第4圖，係為本發明之ESD保護電路之第一實施例之寄生SCR電路圖。
第5圖，係為本發明之ESD保護電路之第一實施例之靜電放電路徑說明圖。
第6圖，係為本發明之ESD保護電路之佈局之第二實施例。
第7圖，係為本發明之ESD保護電路之第二實施例之寄生SCR電路圖。
第8圖，係為本發明之ESD保護電路之第二實施例之靜電放電路徑說明圖。
雖然本發明可表現為不同形式之實施例，但附圖所示者及於下文中說明者係為本發明可之較佳實施例，並請瞭解本文所揭示者係考量為本發明之一範例，且並非意圖用以將本發明限制於圖示及/或所描述之特定實施例中。
現請參考第3圖，係為本發明之ESD保護電路之佈局之第一實施例。該種靜電放電保護電路10係由設置於一半導性基板上之一二極體與一金氧半元件所組成。該種靜電放電保護電路10包含：一第一井區20，具有第一導電型態；一第二井區30，與該第一井區鄰接且具有第二導電型態；一第一高濃度摻雜區21，位於該第一井區20內且具有第二導電型態，該第一高濃度摻雜區21電性連接一連接墊41；一第二高濃度摻雜區22，位於該第一井區20內，與該第一高濃度摻雜區21有一第一預設距離，具有第一導電型態；一第三高濃度摻雜區31，位於該第二井區30內且具有第一導電型態；一第四高濃度摻雜區32，位於該第二井區30內，與該第三高濃度摻雜區32有一第二預設距離，且具有第一導電型態，該第四高濃度摻雜區32電性連接一接地墊42；一第五高濃度摻雜區33，位於該第二井區30內，相鄰於該第四高濃度摻雜區32，且具有第二導電型態，該第五高濃度摻雜區33連接該接地墊42；一電極34，位設置於該第二井區30之表面，在該第三高濃度摻雜區31與該第四高濃度摻雜區32之間，該電極34電性連接一觸發接點35；其中該第二高濃度摻雜區22電性連接於該第三高濃度摻雜區32。
現請參考第4圖，其為本發明之ESD保護電路之第一實施例之寄生SCR電路圖。同時參考第5圖，其為本發明之ESD保護電路之第一實施例之靜電放電路徑說明圖。該第一高濃度摻雜區21、該第一井區20與該第二井區30寄生等效形成一第一雙極性電晶體51，該第一高濃度摻雜區21為該第一雙極性電晶體51之集極，該第一井區20為該第一雙極性電晶體51之基極，該第二井區30為該第一雙極性電晶體51之射極。
該第四高濃度摻雜區33、該第一井區20與該第二井區30寄生等效形成一第二雙極性電晶體52，該第四高濃度摻雜區33為該第二雙極性電晶體52之集極，該第二井區30為該第二雙極性電晶體52之基極，該第一井區20為該第一雙極性電晶體52之射極。
因此，可以進一步地說明，擁有上述特性的該第一高濃度摻雜區21、該第四高濃度摻雜區32、該第一井區20與該第二井區30寄生等效形成一矽控整流器11的電路。
該電極34與該第二井區30之表面之間，更包含一具有一厚度之絕緣層。該第三高濃度摻雜區31、第四高濃度摻雜區32與該電極34形成一場效電晶體，該電極34為該場效電晶體的閘極。該第五高濃度摻雜區33比該第四高濃度摻雜區32鄰近該第一井區20和該第二井區30交界處，該第五高濃度摻雜區33係用於調整該觸發接點35之一觸發電壓。
在一較佳實施例中，該第一導電型態為N型而第二導電型態為P型。亦即是，該種靜電放電保護電路10主要可視為由一P+/NW二極體以及一N型金氧半(NMOS)電晶體所組成之ESD保護電路架構。利用該兩元件所寄生之SCR做為ESD電流導通的主要路徑。
亦即是，該P+/NW二極體，設置於一N型井區，一包含一高濃度P型摻雜區與不相鄰的一高濃度N型摻雜區。
該金氧半(NMOS)電晶體，設置於一P型井區，包含一汲極、一源極與一閘極，該汲極與該源極係皆由高濃度N型摻雜區所形成。
該P型井區更包含一相鄰於該源極之高濃度P型摻雜區，該金氧半(NMOS)電晶體之汲極係電性連接於該二極體之高濃度N型摻雜 區，該金氧半(NMOS)電晶體之源極與相鄰的該高濃度P型摻雜區係電性地接地，且該金氧半(NMOS)電晶體之閘極係電性連接一觸發接點。
如第5圖所示，該二極體的該高濃度P型摻雜區、該第N型井區、該P型井區與該金氧半(NMOS)電晶體之源極寄生等效形成該矽控整流器11。
該二極體的該高濃度P型摻雜區、該第N型井區與該P型井區寄生等效形成一第一雙極性電晶體，該N型井區為該第一雙極性電晶體之基極，且該金氧半(NMOS)電晶體之源極、該N型井區與該P型井區寄生等效形成一第二雙極性電晶體，該第P型井區為該第二雙極性電晶體之基極，該第一雙極性電晶體與該第二雙極性電晶體構成該矽控整流器11。
其中該P+/NW二極體之該高濃度P型摻雜區接於該連接墊41，N+端則與該N型金氧半(NMOS)電晶體之汲極相連接，該N型金氧半(NMOS)電晶體之源極以及基體(Bulk)則接地，其多晶閘極(poly gate)之該電極34則接至該觸發(trigger)接點35。
現請再參考第5圖，其為本發明之ESD保護電路之第一實施例之靜電放電路徑說明圖。其做動原理如下：當一般積體電路正常操作時，則該觸發接點35將其電位拉至低電位，因此該N型金氧半(NMOS)電晶體將被關閉而不產生漏電。
而遭受ESD轟擊時，則該觸發接點35之電位拉至高電位，使該N型金氧半(NMOS)電晶體打開(turn-on)，使小電流流通寄生的第一雙極性電晶體51，亦即PNP，再經過該N型金氧半(NMOS)電晶體的通道(channel)流至該接地墊42。由於在寄生的第一雙極性電晶體51(PNP)上產生 電流，則將使該第二雙極性電晶體52(NPN)的基極(base)端產生電壓，而使寄生該第二雙極性電晶體52(NPN)打開，達到寄生SCR的turn-on，讓大部分的ESD電流以SCR的路徑流通至該接地墊42。而該觸發接點35可借由功率箝制(power clamp)電路60的產生訊號，並無需而外的觸發電路，如圖5所示。功率箝制(power clamp)電路主要連接於一高電位(VDD)接點43與該接地墊42兩端之間，其由電容(或寄生電容)、電阻、電晶體所組成。主要當該高電位接點43的電壓功率出現過大之偏移，形成漏電流時，可將多餘電荷導通至功率箝制電路電路，對電容形成充電之功用，當偏壓穩定後，再透過電阻來將電容裡面多餘的電荷放出，形成電路保護功用。
第6圖，係為本發明之ESD保護電路之佈局之第二實施例。第7圖，係為本發明之ESD保護電路之第二實施例之寄生SCR電路圖。本發明之第二實施例，其主要架構相似於第一實施例，主要差異為P+/NW二極體之高濃度N型摻雜區不僅接至該N型金氧半(NMOS)電晶體的汲極，同時也接於該高電位(VDD)接點43。亦即，該第二高濃度摻雜區22與該第三高濃度摻雜區31係皆電性連接於一高電位接點43。如此不僅產生出推升(pull up)ESD保護架構，對於該連接墊41對該接地墊42之間更以寄生方式產生該矽控整流器11做為保護，同時得到對上以及對下的ESD保護，另外相較於實施案例一將得到更低的對地寄生電容值。
第8圖，係為本發明之ESD保護電路之第二實施例之靜電放電路徑說明圖。此圖解釋遭受ESD轟擊時之動作原理。當積體電路正常操作時，則該觸發接點35將其電位拉至低電位，因此該N型金氧半(NMOS)電晶體將被關閉而不產生漏電。
若遭受到PD mode ESD轟擊時，可借由P+/NW二極體順偏路徑將電流宣洩。若遭受到PS mode ESD轟擊時，則將產生兩條路徑宣洩電流，其一為電流將先透過P+/NW二極體流通至該高電位端43 VDD並通過該功率箝制電路60流通至該接地墊42；其二則是利用該功率箝制電路60產生的觸發信號連接至該觸發接點35，將其寄生該矽控整流器11打開，幫助導通ESD電流。而ND mode，NS mode與此類似，利用該功率箝制電路60導通以及該N型金氧半(NMOS)電晶體寄生之二極體則可幫忙宣洩。
其中，PS-mode表示低電位端VSS接地，正的ESD電壓出現在該接點對低電位端VSS放電，此時高電位端VDD與其他接腳皆浮接。
NS-mode表示低電位端VSS接地，負的ESD電壓出現在該接點對低電位端VSS腳放電，此時VDD與其他接腳皆浮接；PD-mode表示高電位端VDD接地，正的ESD電壓出現在該接點對高電位端VDD放電，此時低電位端VSS與其他接腳皆浮接；ND-mode表示高電位端VDD腳接地，負的ESD電壓出現在該接點對高電位端VDD放電，此時高電位端VDD與其他接腳浮接。
此創作解決了RF ESD保護元件需低電容之需求，另外更降低了SCR trigger voltage，且增加了正常操作時所容忍的電壓範圍，換言之則是降低了操作時的漏電電流。
雖然本發明已以前述較佳實施例揭示，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與修改。如上述的解釋，都可以作各型式的修正與變化，而不會破壞此發明的精神。因此本發明之保護範圍當視後附之申請專利範圍所界定 者為準。
10‧‧‧該種靜電放電保護電路
20‧‧‧第一井區
21‧‧‧第一高濃度摻雜區
22‧‧‧第二高濃度摻雜區
30‧‧‧第二井區
31‧‧‧第三高濃度摻雜區
32‧‧‧第四高濃度摻雜區
33‧‧‧第五高濃度摻雜區
34‧‧‧電極
35‧‧‧觸發接點
41‧‧‧連接墊
42‧‧‧接地墊

Claims (14)

  1. 一種靜電放電保護電路，該靜電放電保護電路係由設置於一半導性基板上之一二極體與一金氧半元件所組成，包含：一第一井區，具有第一導電型態；一第二井區，與該第一井區鄰接且具有第二導電型態；一第一高濃度摻雜區，位於該第一井區內且具有第二導電型態，該第一高濃度摻雜區電性連接一連接墊；一第二高濃度摻雜區，位於該第一井區內，與該第一高濃度摻雜區有一第一預設距離，具有第一導電型態；一第三高濃度摻雜區，位於該第二井區內且具有第一導電型態；一第四高濃度摻雜區，位於該第二井區內，與該第三高濃度摻雜區有一第二預設距離，且具有第一導電型態，該第四高濃度摻雜區電性連接一接地墊；一第五高濃度摻雜區，位於該第二井區內，相鄰於該第四高濃度摻雜區，且具有第二導電型態，該第五高濃度摻雜區連接該接地墊；一電極，位設置於該第二井區之表面，在該第三高濃度摻雜區與該第四高濃度摻雜區之間，該電極電性連接一觸發接點；其中該第二高濃度摻雜區電性連接於該第三高濃度摻雜區。
  2. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一 導電型態為N型而第二導電型態為P型。
  3. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一高濃度摻雜區、該第一井區與該第二井區寄生等效形成一第一雙極性電晶體，該第一高濃度摻雜區為該第一雙極性電晶體之集極，該第一井區為該第一雙極性電晶體之基極，該第二井區為該第一雙極性電晶體之射極。
  4. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第四高濃度摻雜區、該第一井區與該第二井區寄生等效形成一第二雙極性電晶體，該第四高濃度摻雜區為該第二雙極性電晶體之集極，該第二井區為該第二雙極性電晶體之基極，該第一井區為該第一雙極性電晶體之射極。
  5. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一高濃度摻雜區、該第四高濃度摻雜區、該第一井區與該第二井區寄生等效形成一矽控整流器。
  6. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第一高濃度摻雜區、該第一井區與該第二井區寄生等效形成一第一雙極性電晶體，該第一井區為該第一雙極性電晶體之基極，且該第四高濃度摻雜區、該第一井區與該第二井區寄生等效形成一第二雙極性電晶體，該第二井區為該第二 雙極性電晶體之基極，該第一雙極性電晶體與該第二雙極性電晶體構成一矽控整流器。
  7. 如申請專利範圍第1項所述之靜電放電保護電路，其中該電極與該第二井區之表面之間，更包含一具有一厚度之絕緣層。
  8. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第三高濃度摻雜區、第四高濃度摻雜區與該電極形成一場效電晶體，該電極為該場效電晶體的閘極。
  9. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第五高濃度摻雜區比該第四高濃度摻雜區鄰近該第一井區和該第二井區交界處，該第五高濃度摻雜區係用於調整該觸發接點之一觸發電壓。
  10. 如申請專利範圍第1項所述之靜電放電保護電路，其中該第二高濃度摻雜區與與該第三高濃度摻雜區係皆電性連接於一高電位接點。
  11. 一種靜電放電保護電路，包含：一二極體，設置於一N型井區，一包含一高濃度P型摻雜區與不相鄰的一高濃度N型摻雜區；一金氧半(NMOS)電晶體，設置於一P型井區，包含一汲極、 一源極與一閘極，該汲極與該源極係皆由高濃度N型摻雜區所形成；其中該P型井區更包含一相鄰於該源極之高濃度P型摻雜區，該金氧半(NMOS)電晶體之汲極係電性連接於該二極體之高濃度N型摻雜區，該金氧半(NMOS)電晶體之源極與相鄰的該高濃度P型摻雜區係電性地接地，且該金氧半(NMOS)電晶體之閘極係電性連接一觸發接點。
  12. 如申請專利範圍第11項所述之靜電放電保護電路，其中該金氧半(NMOS)電晶體之汲極與該二極體的該高濃度N型摻雜區係皆電性連接於一高電位接點。
  13. 如申請專利範圍第11項所述之矽控靜電放電保護電路，其中該二極體的該高濃度P型摻雜區、該第N型井區、該P型井區與該金氧半(NMOS)電晶體之源極寄生等效形成一矽控整流器。
  14. 如申請專利範圍第11項所述之矽控靜電放電保護電路，其中該二極體的該高濃度P型摻雜區、該第N型井區與該P型井區寄生等效形成一第一雙極性電晶體，該N型井區為該第一雙極性電晶體之基極，且該金氧半(NMOS)電晶體之源極、該N型井區與該P型井區寄生等效形成一第二雙極性電晶體，該第P型井區為該第二雙極性電晶體之基極，該 第一雙極性電晶體與該第二雙極性電晶體構成一矽控整流器。
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