JP2003197754A - 高周波半導体装置 - Google Patents
高周波半導体装置Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 高周波特性の著しい劣化を起こすことなく、
高ＥＳＤ耐性を実現する高機能・高信頼性の高周波半導
体装置を提供する。 【解決手段】 高周波入出力パッド１に接続される高周
波信号入出力線に、分岐によりＥＳＤ保護回路２０を接
続し、その後段にＰＩＰ容量素子やＭＩＭ容量素子や櫛
形配線容量素子などの直流カット用容量素子Ｃ３を介し
て高周波内部回路２を接続する。
高ＥＳＤ耐性を実現する高機能・高信頼性の高周波半導
体装置を提供する。 【解決手段】 高周波入出力パッド１に接続される高周
波信号入出力線に、分岐によりＥＳＤ保護回路２０を接
続し、その後段にＰＩＰ容量素子やＭＩＭ容量素子や櫛
形配線容量素子などの直流カット用容量素子Ｃ３を介し
て高周波内部回路２を接続する。
Description
【０００１】
【発明の属する技術分野】この発明は高周波半導体装置
に関し、特に、高周波信号入出力線から高周波入出力パ
ッドを介して内部回路に高周波信号を与える高周波半導
体装置に関する。
に関し、特に、高周波信号入出力線から高周波入出力パ
ッドを介して内部回路に高周波信号を与える高周波半導
体装置に関する。
【０００２】
【従来の技術】近年、携帯電話機の普及や、無線ＬＡＮ
の実用化に伴い、これらの電子機器の高性能化，小型
化，低コスト化を実現するのに不可欠な高周波半導体装
置が脚光を浴びている。これら高周波半導体装置を実現
する材料としては、これまで高い電子移動度を持つＧａ
ＡｓなどのＩＩＩ−Ｖ族化合物半導体が主に用いられて
きたが、近年ＳｉのＭＯＳトランジスタの微細化が急激
に進み、０．２μｍを切る微細ゲート長を持つＭＯＳト
ランジスタが形成可能となり、そのトランスコンダクタ
ンスＧｍが著しく向上し、高周波特性が向上したため、
ギガヘルツ帯・高周波デバイスに適用可能な特性を持つ
ようになってきている。
の実用化に伴い、これらの電子機器の高性能化，小型
化，低コスト化を実現するのに不可欠な高周波半導体装
置が脚光を浴びている。これら高周波半導体装置を実現
する材料としては、これまで高い電子移動度を持つＧａ
ＡｓなどのＩＩＩ−Ｖ族化合物半導体が主に用いられて
きたが、近年ＳｉのＭＯＳトランジスタの微細化が急激
に進み、０．２μｍを切る微細ゲート長を持つＭＯＳト
ランジスタが形成可能となり、そのトランスコンダクタ
ンスＧｍが著しく向上し、高周波特性が向上したため、
ギガヘルツ帯・高周波デバイスに適用可能な特性を持つ
ようになってきている。
【０００３】静電気を帯電した物体が他の物体と接触
し、それらの物体間に起こる放電現象はＥＳＤ（Electr
o Static Discharge）と呼ばれるが、半導体素子へのＥ
ＳＤはその素子を破壊することがある。代表的なＥＳＤ
のモデルとしては、帯電した人体から半導体素子への放
電をモデル化したＨＢＭ（Human Body Model）、帯電し
た装置から半導体素子への放電をモデル化したＭＭ（Ma
chine Model）、半導体自身に帯電した電荷が接地され
た物体に放電される様子をモデル化したＣＤＭ（Charge
Device Model）の３種類がある。このうち、ＨＢＭと
ＣＤＭの電流波形例を図１９に示す。
し、それらの物体間に起こる放電現象はＥＳＤ（Electr
o Static Discharge）と呼ばれるが、半導体素子へのＥ
ＳＤはその素子を破壊することがある。代表的なＥＳＤ
のモデルとしては、帯電した人体から半導体素子への放
電をモデル化したＨＢＭ（Human Body Model）、帯電し
た装置から半導体素子への放電をモデル化したＭＭ（Ma
chine Model）、半導体自身に帯電した電荷が接地され
た物体に放電される様子をモデル化したＣＤＭ（Charge
Device Model）の３種類がある。このうち、ＨＢＭと
ＣＤＭの電流波形例を図１９に示す。
【０００４】図１９において縦軸に電流値を示し、横軸
に時間を示している。図１９からわかるように、ＨＢＭ
では〜１００μｓｅｃという比較的長時間にわたって、
〜１Ａ程度の電流ストレスが生じることがわかる。ま
た、ＣＤＭについては、〜１０Ａ程度の高電流ストレス
が〜１μｓｅｃという非常に短い時間に印加されること
がわかる。
に時間を示している。図１９からわかるように、ＨＢＭ
では〜１００μｓｅｃという比較的長時間にわたって、
〜１Ａ程度の電流ストレスが生じることがわかる。ま
た、ＣＤＭについては、〜１０Ａ程度の高電流ストレス
が〜１μｓｅｃという非常に短い時間に印加されること
がわかる。
【０００５】上述のごとく、ＥＳＤ時は、高電流が短時
間の間に半導体素子に印加されるため、ジュール熱によ
る溶解という「熱的破壊」が起こるとともに、たとえば
近年ＬＳＩ（Large scaled Integration）Ｓｉデバイス
の主流であるＭＯＳトランジスタ構造を用いる場合は、
ＭＯＳトランジスタのゲート酸化膜にＥＳＤによる高電
界が印加されると絶縁破壊されやすいため、ＥＳＤによ
るデバイスの破壊が大きな問題となっている。そこで、
入出力ピン（ワイヤボンディングにより、この入出力ピ
ンと接続するＳｉウェハ上の対象物はパッドであるの
で、以下入出力パッドで説明を行なう）と、内部回路の
間に各種保護回路を形成し、ＥＳＤ現象の際に流れる高
電圧のサージが内部回路に伝達しないようにし、素子の
破壊を防ぐのは一般的となっている。これはＥＳＤ保護
回路と呼ばれている。
間の間に半導体素子に印加されるため、ジュール熱によ
る溶解という「熱的破壊」が起こるとともに、たとえば
近年ＬＳＩ（Large scaled Integration）Ｓｉデバイス
の主流であるＭＯＳトランジスタ構造を用いる場合は、
ＭＯＳトランジスタのゲート酸化膜にＥＳＤによる高電
界が印加されると絶縁破壊されやすいため、ＥＳＤによ
るデバイスの破壊が大きな問題となっている。そこで、
入出力ピン（ワイヤボンディングにより、この入出力ピ
ンと接続するＳｉウェハ上の対象物はパッドであるの
で、以下入出力パッドで説明を行なう）と、内部回路の
間に各種保護回路を形成し、ＥＳＤ現象の際に流れる高
電圧のサージが内部回路に伝達しないようにし、素子の
破壊を防ぐのは一般的となっている。これはＥＳＤ保護
回路と呼ばれている。
【０００６】現在、このＥＳＤ保護回路としては、M-D.
Ker et al.,IEDM,pp889-892,1996に記載されているオフ
状態にしたＭＯＳトランジスタを入出力信号線に接続す
る回路がよく用いられている。
Ker et al.,IEDM,pp889-892,1996に記載されているオフ
状態にしたＭＯＳトランジスタを入出力信号線に接続す
る回路がよく用いられている。
【０００７】図２０はその代表的なＥＳＤ保護回路の回
路図である。図２０に示すように、ゲートとソースおよ
びＮウェルが外部供給電圧ＶＤＤに接続されたＰ型ＭＯ
ＳトランジスタＴＲ１のドレインは入出力信号線に接続
される。また、ゲートとソースおよびＰウェルが接地さ
れたＮ型ＭＯＳトランジスタＴＲ２のドレインが入出力
パッド１と内部回路２とを接続する入出力信号線に接続
される。
路図である。図２０に示すように、ゲートとソースおよ
びＮウェルが外部供給電圧ＶＤＤに接続されたＰ型ＭＯ
ＳトランジスタＴＲ１のドレインは入出力信号線に接続
される。また、ゲートとソースおよびＰウェルが接地さ
れたＮ型ＭＯＳトランジスタＴＲ２のドレインが入出力
パッド１と内部回路２とを接続する入出力信号線に接続
される。
【０００８】接続された２つのＭＯＳトランジスタＴＲ
１，ＴＲ２はオフ状態であるため、通常動作時は何ら電
流を流さず、通常時のデバイス動作には影響を及ぼさな
い。
１，ＴＲ２はオフ状態であるため、通常動作時は何ら電
流を流さず、通常時のデバイス動作には影響を及ぼさな
い。
【０００９】一方、ＥＳＤによるサージが入出力パッド
１から流入すると、以下に説明する寄生バイポーラトラ
ンジスタ動作が起こり、ドレインからソースへ高電流を
流す経路が形成される。
１から流入すると、以下に説明する寄生バイポーラトラ
ンジスタ動作が起こり、ドレインからソースへ高電流を
流す経路が形成される。
【００１０】図２１はＭＯＳトランジスタの寄生バイポ
ーラトランジスタ動作を説明するための図である。ここ
では、正電圧のサージがＮ型ＭＯＳトランジスタＴＲ２
のドレインに入ることを想定しているが、まずドレイン
のＮ＋拡散層４１において正電圧が印加され、サージに
よりその電圧が大きくなるにつれ、逆方向バイアスされ
たＮ＋拡散層４１のＰＮ接合がブレークダウンを起こ
し、衝突電離（インパクトイオン化）現象により大量の
電子・正孔対の発生が起こる。発生した電子・正孔対の
うち、電子は正電圧の印加されたドレインに流れ、正孔
は接地されたＰウェル４０へと流れる。ここで、正孔が
Ｐウェル４０に流れることにより生じる電流の大きさを
Ｉhole，Ｐウェル４０の抵抗値をＲsubとすると、Ｉ
hole・Ｒsubの電圧降下がＰウェル４０内深さ方向に起
こることになる。
ーラトランジスタ動作を説明するための図である。ここ
では、正電圧のサージがＮ型ＭＯＳトランジスタＴＲ２
のドレインに入ることを想定しているが、まずドレイン
のＮ＋拡散層４１において正電圧が印加され、サージに
よりその電圧が大きくなるにつれ、逆方向バイアスされ
たＮ＋拡散層４１のＰＮ接合がブレークダウンを起こ
し、衝突電離（インパクトイオン化）現象により大量の
電子・正孔対の発生が起こる。発生した電子・正孔対の
うち、電子は正電圧の印加されたドレインに流れ、正孔
は接地されたＰウェル４０へと流れる。ここで、正孔が
Ｐウェル４０に流れることにより生じる電流の大きさを
Ｉhole，Ｐウェル４０の抵抗値をＲsubとすると、Ｉ
hole・Ｒsubの電圧降下がＰウェル４０内深さ方向に起
こることになる。
【００１１】この電圧降下により、Ｎ型ＭＯＳトランジ
スタＴＲ２のゲート真下の浅いＰウェル領域４０の電位
が正電位に上昇することになる。このとき、ドレイン＋
拡散層／ゲート直下の浅いＰウェル領域／ソースＮ＋拡
散層４２のＮＰＮ寄生バイポーラトランジスタにおい
て、ドレインＮ＋拡散層／ゲート直下の浅いＰウェル領
域が逆バイアスされ、ゲート４３直下の浅いＰウェル領
域／ソースＮ＋拡散層４２が正バイアスされており、こ
の寄生ＮＰＮバイポーラトランジスタがオンする。この
ように、ゲート４３が接地され、オフ状態であったＮ型
ＭＯＳトランジスタＴＲ２はＥＳＤの正電圧サージが印
加されると、ＮＰＮ寄生バイポーラがオンし、大電流を
流すことが可能となる。
スタＴＲ２のゲート真下の浅いＰウェル領域４０の電位
が正電位に上昇することになる。このとき、ドレイン＋
拡散層／ゲート直下の浅いＰウェル領域／ソースＮ＋拡
散層４２のＮＰＮ寄生バイポーラトランジスタにおい
て、ドレインＮ＋拡散層／ゲート直下の浅いＰウェル領
域が逆バイアスされ、ゲート４３直下の浅いＰウェル領
域／ソースＮ＋拡散層４２が正バイアスされており、こ
の寄生ＮＰＮバイポーラトランジスタがオンする。この
ように、ゲート４３が接地され、オフ状態であったＮ型
ＭＯＳトランジスタＴＲ２はＥＳＤの正電圧サージが印
加されると、ＮＰＮ寄生バイポーラがオンし、大電流を
流すことが可能となる。
【００１２】また、負電圧のサージがＰ型ＭＯＳトラン
ジスタＴＲ１に入った場合も同様の動作が起こる。さら
に、Ｐ型ＭＯＳトランジスタＴＲ１のドレインに入った
正電圧のサージの場合は、ドレイン／Ｎウェルの接合ダ
イオードは順バイアスされてオンし、電流がＮウェルへ
と流れる。負電圧のサージがＮ型ＭＯＳトランジスタＴ
Ｒ２のドレインに入った場合も同様である。
ジスタＴＲ１に入った場合も同様の動作が起こる。さら
に、Ｐ型ＭＯＳトランジスタＴＲ１のドレインに入った
正電圧のサージの場合は、ドレイン／Ｎウェルの接合ダ
イオードは順バイアスされてオンし、電流がＮウェルへ
と流れる。負電圧のサージがＮ型ＭＯＳトランジスタＴ
Ｒ２のドレインに入った場合も同様である。
【００１３】このように、オフ状態のＭＯＳトランジス
タを用いたＥＳＤ保護回路により、ＥＳＤ時に大電流を
接地ラインや内部供給電圧ＶＤＤのラインに逃がすこと
が可能であり、内部回路２に高電流が流れることを防
ぎ、前述のごとく熱的破壊およびゲート酸化膜の絶縁破
壊を防ぐことが可能となる。
タを用いたＥＳＤ保護回路により、ＥＳＤ時に大電流を
接地ラインや内部供給電圧ＶＤＤのラインに逃がすこと
が可能であり、内部回路２に高電流が流れることを防
ぎ、前述のごとく熱的破壊およびゲート酸化膜の絶縁破
壊を防ぐことが可能となる。
【００１４】ここで、オフ状態のＭＯＳトランジスタが
以上のような良好なＥＳＤ保護機能を果たすためには、
そのＭＯＳトランジスタのレイアウト上の注意が必要で
あることはよく知られている。すなわち、図２２に示す
ように、ＭＯＳトランジスタのゲート電極とソース／ド
レイン拡散層に落とすゲート・コンタクトの距離ｄを十
分大きくとる必要がある。前述のM-D. Ker et al., IED
M, pp.889-892, 1996年によれば、ゲート電極とソース
／ドレイン拡散層コンタクトの距離ｄは５〜６μｍ確保
しなくてはならないとされている。コンタクトの直径を
ｃとするならば、ゲート電極で挟まれるソース／ドレイ
ン拡散層の幅は２ｄ＋ｃとなることから、ゲート電極と
ソース／ドレイン拡散層コンタクトの距離ｄを十分大き
くとる必要があるＥＳＤ保護素子として使用するＭＯＳ
トランジスタにおいては、ソース／ドレイン拡散層の幅
も大きくなることがわかる。０．２μｍのデザインルー
ルでは、ｃは０．２μｍ程度であることが一般的である
ので、ソース／ドレイン拡散層の幅は２ｄ＋ｃは１０．
２〜１２．２μｍと大きくなる。したがって、たとえば
十分なＥＳＤ保護機能を実現するには、ＭＯＳトランジ
スタのゲート幅は最低１００μｍ必要であり、０．２μ
ｍデザインルールにおける一般的な単位面積当りのソー
ス／ドレイン拡散層の寄生容量（ソース／ドレイン拡散
層とウェルからなるＰＮ接合の空之層容量）は１ｆＦ／
μｍ2であるので、ＥＳＤ保護素子として使用するＭＯ
Ｓトランジスタのソース／ドレイン拡散層の対Ｓｉ基板
（ウェル）間の寄生容量は１．０２〜１．２２ｐＦとな
り、非常に大きいことがわかる。
以上のような良好なＥＳＤ保護機能を果たすためには、
そのＭＯＳトランジスタのレイアウト上の注意が必要で
あることはよく知られている。すなわち、図２２に示す
ように、ＭＯＳトランジスタのゲート電極とソース／ド
レイン拡散層に落とすゲート・コンタクトの距離ｄを十
分大きくとる必要がある。前述のM-D. Ker et al., IED
M, pp.889-892, 1996年によれば、ゲート電極とソース
／ドレイン拡散層コンタクトの距離ｄは５〜６μｍ確保
しなくてはならないとされている。コンタクトの直径を
ｃとするならば、ゲート電極で挟まれるソース／ドレイ
ン拡散層の幅は２ｄ＋ｃとなることから、ゲート電極と
ソース／ドレイン拡散層コンタクトの距離ｄを十分大き
くとる必要があるＥＳＤ保護素子として使用するＭＯＳ
トランジスタにおいては、ソース／ドレイン拡散層の幅
も大きくなることがわかる。０．２μｍのデザインルー
ルでは、ｃは０．２μｍ程度であることが一般的である
ので、ソース／ドレイン拡散層の幅は２ｄ＋ｃは１０．
２〜１２．２μｍと大きくなる。したがって、たとえば
十分なＥＳＤ保護機能を実現するには、ＭＯＳトランジ
スタのゲート幅は最低１００μｍ必要であり、０．２μ
ｍデザインルールにおける一般的な単位面積当りのソー
ス／ドレイン拡散層の寄生容量（ソース／ドレイン拡散
層とウェルからなるＰＮ接合の空之層容量）は１ｆＦ／
μｍ2であるので、ＥＳＤ保護素子として使用するＭＯ
Ｓトランジスタのソース／ドレイン拡散層の対Ｓｉ基板
（ウェル）間の寄生容量は１．０２〜１．２２ｐＦとな
り、非常に大きいことがわかる。
【００１５】
【発明が解決しようとする課題】このようなＥＳＤ保護
素子の非常に大きい対Ｓｉ基板間寄生容量は、半導体メ
モリやロジックデバイスにおいては問題になることはな
かった。しかしながら、Ｓｉ−ＭＯＳを用いた高周波デ
バイスではこれが大きな問題となる。容量Ｃのインピー
ダンスｚの大きさ｜ｚ｜は、１／（２πｆＣ）で表わさ
れるが、周波数ｆが大きくなると（すなわち高周波にな
ると）、容量Ｃのインピーダンスの大きさ｜ｚ｜は小さ
くなることがわかる。ここで、さらにこの容量Ｃが大き
くなると、容量Ｃのインピーダンスｚの大きさ｜ｚ｜は
さらに小さくなる。すなわち、大きいドレイン拡散層容
量が高周波信号線に接続されていると、高周波において
はこの大きいドレイン拡散層容量のインピーダンスの大
きさは非常に小さくなる。
素子の非常に大きい対Ｓｉ基板間寄生容量は、半導体メ
モリやロジックデバイスにおいては問題になることはな
かった。しかしながら、Ｓｉ−ＭＯＳを用いた高周波デ
バイスではこれが大きな問題となる。容量Ｃのインピー
ダンスｚの大きさ｜ｚ｜は、１／（２πｆＣ）で表わさ
れるが、周波数ｆが大きくなると（すなわち高周波にな
ると）、容量Ｃのインピーダンスの大きさ｜ｚ｜は小さ
くなることがわかる。ここで、さらにこの容量Ｃが大き
くなると、容量Ｃのインピーダンスｚの大きさ｜ｚ｜は
さらに小さくなる。すなわち、大きいドレイン拡散層容
量が高周波信号線に接続されていると、高周波において
はこの大きいドレイン拡散層容量のインピーダンスの大
きさは非常に小さくなる。
【００１６】ここで、Ｓｉ基板では、R.Groves et al.,
IEEE BCTM pp.149-152,1999に記載されているように、
化合物半導体ＧａＡｓの半導体デバイスで用いられてい
るような半絶縁性の高抵抗な基板は、高品質なものが入
手できないため、低抵抗な基板が用いられている。した
がって、高周波信号線にＥＳＤ保護素子を接続すると、
そのドレイン拡散層の大きな容量のインピーダンスが高
周波において非常に小さく、その容量が接続される先で
あるＳｉ基板の抵抗も小さいため、図２３のオフ状態Ｍ
ＯＳトランジスタを用いたＥＳＤ保護回路の簡易等価回
路から明らかなように高周波信号線に流れる高周波信号
の多くがＥＳＤ保護素子に流れてしまい、Ｓｉ基板の抵
抗により損失してしまうことがわかる。
IEEE BCTM pp.149-152,1999に記載されているように、
化合物半導体ＧａＡｓの半導体デバイスで用いられてい
るような半絶縁性の高抵抗な基板は、高品質なものが入
手できないため、低抵抗な基板が用いられている。した
がって、高周波信号線にＥＳＤ保護素子を接続すると、
そのドレイン拡散層の大きな容量のインピーダンスが高
周波において非常に小さく、その容量が接続される先で
あるＳｉ基板の抵抗も小さいため、図２３のオフ状態Ｍ
ＯＳトランジスタを用いたＥＳＤ保護回路の簡易等価回
路から明らかなように高周波信号線に流れる高周波信号
の多くがＥＳＤ保護素子に流れてしまい、Ｓｉ基板の抵
抗により損失してしまうことがわかる。
【００１７】このように、ＥＳＤ保護素子を形成するこ
とにより高ＥＳＤ耐性を有した高信頼の高機能高周波Ｓ
ｉ−ＭＯＳ半導体装置を実現することは非常に困難であ
ることがわかる。
とにより高ＥＳＤ耐性を有した高信頼の高機能高周波Ｓ
ｉ−ＭＯＳ半導体装置を実現することは非常に困難であ
ることがわかる。
【００１８】それゆえに、この発明の主たる目的は、高
周波半導体装置において、高周波特性の著しい劣化を起
こすことなく、高ＥＳＤ耐性を実現する高機能・高信頼
性半導体装置を提供することである。
周波半導体装置において、高周波特性の著しい劣化を起
こすことなく、高ＥＳＤ耐性を実現する高機能・高信頼
性半導体装置を提供することである。
【００１９】
【課題を解決するための手段】この発明は、高周波入出
力パッドに高周波信号入出力線が接続された高周波半導
体装置において、高周波入出力パッドに、分岐によりそ
の先端が接地線に接続されている保護回路と、高周波信
号入出力線の保護回路分岐点と内部回路との間に直流カ
ット用容量素子を直列に接続したことを特徴とする。
力パッドに高周波信号入出力線が接続された高周波半導
体装置において、高周波入出力パッドに、分岐によりそ
の先端が接地線に接続されている保護回路と、高周波信
号入出力線の保護回路分岐点と内部回路との間に直流カ
ット用容量素子を直列に接続したことを特徴とする。
【００２０】他の発明は、高周波入出力パッドに高周波
信号入出力線が接続された高周波半導体装置において、
高周波入出力パッドに分岐により、その先端が接地線に
接続されている第１の保護回路と、その先端が電源線に
接続されている第２の保護回路と、高周波信号入出力線
の保護回路分岐点と内部回路との間に直列に接続される
直流カット用容量素子を備えたことを特徴とする。
信号入出力線が接続された高周波半導体装置において、
高周波入出力パッドに分岐により、その先端が接地線に
接続されている第１の保護回路と、その先端が電源線に
接続されている第２の保護回路と、高周波信号入出力線
の保護回路分岐点と内部回路との間に直列に接続される
直流カット用容量素子を備えたことを特徴とする。
【００２１】また、直流カット用容量素子は、ポリシリ
コン間の絶縁膜の容量素子を用いて形成することを特徴
とする。
コン間の絶縁膜の容量素子を用いて形成することを特徴
とする。
【００２２】また、直流カット用容量素子は金属電極間
絶縁膜容量素子を用いて形成することを特徴とする。
絶縁膜容量素子を用いて形成することを特徴とする。
【００２３】また、直流カット用容量素子は、金属配線
を用いて形成した櫛型配線容量素子を用いて形成するこ
とを特徴とする。
を用いて形成した櫛型配線容量素子を用いて形成するこ
とを特徴とする。
【００２４】さらに、他の発明は、高周波入出力パッド
に高周波信号入出力線が接続された高周波半導体装置に
おいて、高周波信号入出力線に対して分岐により接続さ
れる保護回路を備え、保護回路の後段に配置される保護
対象の内部回路の初段回路の絶縁膜膜厚が高周波半導体
装置において使用されるＭＯＳトランジスタのゲート絶
縁膜の絶縁膜膜厚より大きいことを特徴とする。
に高周波信号入出力線が接続された高周波半導体装置に
おいて、高周波信号入出力線に対して分岐により接続さ
れる保護回路を備え、保護回路の後段に配置される保護
対象の内部回路の初段回路の絶縁膜膜厚が高周波半導体
装置において使用されるＭＯＳトランジスタのゲート絶
縁膜の絶縁膜膜厚より大きいことを特徴とする。
【００２５】さらに、他の発明は、高周波入出力パッド
に高周波信号入出力線が接続された高周波半導体装置に
おいて、高周波信号入出力線に対して分岐により接続さ
れる保護回路を備え、保護回路の後段に配置される保護
対象の内部回路の初段回路の負荷容量が高周波半導体装
置において使用されるＭＯＳトランジスタのゲート絶縁
膜の絶縁膜容量より大きいことを特徴とする。
に高周波信号入出力線が接続された高周波半導体装置に
おいて、高周波信号入出力線に対して分岐により接続さ
れる保護回路を備え、保護回路の後段に配置される保護
対象の内部回路の初段回路の負荷容量が高周波半導体装
置において使用されるＭＯＳトランジスタのゲート絶縁
膜の絶縁膜容量より大きいことを特徴とする。
【００２６】
【発明の実施の形態】図１はこの発明の第１の実施形態
における高周波デバイス対応のＥＳＤ保護回路を示す図
である。図１において、高周波入出力パッド１に接続さ
れる高周波信号入出力線に、分岐によりまずＥＳＤ保護
回路２０が接続され、その後段に直流カット用容量素子
Ｃ３を介して高周波の内部回路２が接続される。高周波
回路においては、高周波信号入力部においては直流成分
を除去する必要のあることが多く、その際、直流成分を
除去する直流カット用容量素子Ｃ３を形成することにな
る。
における高周波デバイス対応のＥＳＤ保護回路を示す図
である。図１において、高周波入出力パッド１に接続さ
れる高周波信号入出力線に、分岐によりまずＥＳＤ保護
回路２０が接続され、その後段に直流カット用容量素子
Ｃ３を介して高周波の内部回路２が接続される。高周波
回路においては、高周波信号入力部においては直流成分
を除去する必要のあることが多く、その際、直流成分を
除去する直流カット用容量素子Ｃ３を形成することにな
る。
【００２７】直流カット用容量素子Ｃ３はその動作周波
数において、十分低インピーダンスとなり、高周波信号
を損失なく通過させる必要があるため、その容量値は大
きな値である必要がある（２ＧＨｚ動作の場合、たとえ
ば５ｐＦなどの容量素子が用いられる）。このような大
容量の容量を半導体チップ内で形成するとなると、大き
な面積が必要となるため、チップ外からの信号入力部に
おける直流カット用容量素子の場合は、半導体チップ内
での形成ではなく、チップ外における外付け部品として
接続されるのが一般的である。
数において、十分低インピーダンスとなり、高周波信号
を損失なく通過させる必要があるため、その容量値は大
きな値である必要がある（２ＧＨｚ動作の場合、たとえ
ば５ｐＦなどの容量素子が用いられる）。このような大
容量の容量を半導体チップ内で形成するとなると、大き
な面積が必要となるため、チップ外からの信号入力部に
おける直流カット用容量素子の場合は、半導体チップ内
での形成ではなく、チップ外における外付け部品として
接続されるのが一般的である。
【００２８】しかしながら、この発明では、従来、外付
けによって形成していた直流カット用容量素子を半導体
チップ上において、ＥＳＤ保護回路の後段に形成するこ
とが特徴となっている。また、さらに、その直流カット
用容量素子を、金属配線を用いて形成した櫛形配線容量
素子により形成することにより、さらなる特性の向上を
実現することができる。
けによって形成していた直流カット用容量素子を半導体
チップ上において、ＥＳＤ保護回路の後段に形成するこ
とが特徴となっている。また、さらに、その直流カット
用容量素子を、金属配線を用いて形成した櫛形配線容量
素子により形成することにより、さらなる特性の向上を
実現することができる。
【００２９】従来技術においては、図２に示すように、
高周波入出力パッド１に接続される高周波信号入出力線
に、分岐によりまずＥＳＤ耐性保護回路２０を接続し、
高周波の内部回路２が形成され、ＥＳＤ保護回路２０に
より内部回路２の保護を実施していた。ＳｉのＭＯＳプ
ロセスにおいては、前述のごとく微細化により、高周波
動作が実現されており、ＭＯＳトランジスタのゲート酸
化膜は、現在２０〜４０Å以下といった極薄膜となって
いる。
高周波入出力パッド１に接続される高周波信号入出力線
に、分岐によりまずＥＳＤ耐性保護回路２０を接続し、
高周波の内部回路２が形成され、ＥＳＤ保護回路２０に
より内部回路２の保護を実施していた。ＳｉのＭＯＳプ
ロセスにおいては、前述のごとく微細化により、高周波
動作が実現されており、ＭＯＳトランジスタのゲート酸
化膜は、現在２０〜４０Å以下といった極薄膜となって
いる。
【００３０】高周波回路として、代表的なＬＮＡ（低雑
音増幅器）を考えると、ＥＳＤから保護すべき内部回路
は図３に示すように、極薄膜のゲート電極が初段にくる
ことが多い。このような場合、この極薄膜酸化膜は、Ｅ
ＳＤのサージにより非常に容易に破壊されやすく、ＥＳ
Ｄ保護回路により、完全にＥＳＤサージ電流を分岐し、
内部回路２への電流漏洩をほとんどなくすことができな
ければ、ＥＳＤ破壊の防止が実現できないことがわか
る。このように、ＭＯＳトランジスタの微細化に伴な
う、ゲート酸化膜の薄膜化により、ＥＳＤ保護が非常に
厳しいものとなっていることがわかる。
音増幅器）を考えると、ＥＳＤから保護すべき内部回路
は図３に示すように、極薄膜のゲート電極が初段にくる
ことが多い。このような場合、この極薄膜酸化膜は、Ｅ
ＳＤのサージにより非常に容易に破壊されやすく、ＥＳ
Ｄ保護回路により、完全にＥＳＤサージ電流を分岐し、
内部回路２への電流漏洩をほとんどなくすことができな
ければ、ＥＳＤ破壊の防止が実現できないことがわか
る。このように、ＭＯＳトランジスタの微細化に伴な
う、ゲート酸化膜の薄膜化により、ＥＳＤ保護が非常に
厳しいものとなっていることがわかる。
【００３１】このような状況の下、この発明のように、
ＥＳＤサージが直接流入する内部回路の手段が、直流カ
ット用容量素子とした場合、破壊の対象となる内部回路
の絶縁膜膜厚が、従来の２０〜４０Åから、容量を形成
する絶縁膜の膜厚、通常１５０〜２００Åに増大するこ
とになり、絶縁破壊を発生する電圧値が、その膜厚増大
分大きく増大することがわかる。絶縁膜の絶縁破壊は、
基本的に印加電界によって決まるため、絶縁膜薄膜が増
大すれば、絶縁破壊電圧も、その分増大することは自明
である。ここで、ＥＳＤの破壊現象について考えてみ
る。
ＥＳＤサージが直接流入する内部回路の手段が、直流カ
ット用容量素子とした場合、破壊の対象となる内部回路
の絶縁膜膜厚が、従来の２０〜４０Åから、容量を形成
する絶縁膜の膜厚、通常１５０〜２００Åに増大するこ
とになり、絶縁破壊を発生する電圧値が、その膜厚増大
分大きく増大することがわかる。絶縁膜の絶縁破壊は、
基本的に印加電界によって決まるため、絶縁膜薄膜が増
大すれば、絶縁破壊電圧も、その分増大することは自明
である。ここで、ＥＳＤの破壊現象について考えてみ
る。
【００３２】ＥＳＤサージ電流のうち、ＥＳＤ保護回路
に完全に分岐せず、内部回路２に流れ込んだ電流値が内
部回路初段の負荷容量を充電し、内部回路初段の電圧値
が上昇し、内部回路初段の絶縁膜の絶縁破壊電圧値を超
えることにより、絶縁破壊が起こる。前述のごとく、こ
の発明の直流カット用容量素子を内部回路２の初段とす
ることにより、内部回路２の初段の絶縁破壊電圧値を増
大することが実現されるだけでなく、以下に述べるよう
な効果も実現される。
に完全に分岐せず、内部回路２に流れ込んだ電流値が内
部回路初段の負荷容量を充電し、内部回路初段の電圧値
が上昇し、内部回路初段の絶縁膜の絶縁破壊電圧値を超
えることにより、絶縁破壊が起こる。前述のごとく、こ
の発明の直流カット用容量素子を内部回路２の初段とす
ることにより、内部回路２の初段の絶縁破壊電圧値を増
大することが実現されるだけでなく、以下に述べるよう
な効果も実現される。
【００３３】すなわち、内部回路初段の負荷容量につい
ても、従来のＭＯＳトランジスタのゲートが内部回路２
の初段の場合、精々０．８ｐＦ以下の容量値であったの
が（ＬＮＡに用いられるＭＯＳトランジスタのゲート幅
は一般に１００μｍ〜４００μｍであり、そのＭＯＳト
ランジスタのゲート容量は、ゲート長０．２μｍの場
合、０．２〜０．８ｐＦ程度となる。）、直流カット用
容量素子Ｃ３は前述のごとく５ｐＦといった高容量であ
るため、６倍以上、内部回路初段の負荷容量値が増大す
ることになる。したがって、 Ｑ＝Ｉ・ｔ＝Ｃ・Ｖ、すなわちＩ＝Ｃ・Ｖ／ｔ ここで、電荷Ｑ，電流Ｉ，時間ｔ，容量Ｃ，電圧Ｖとし
ている。
ても、従来のＭＯＳトランジスタのゲートが内部回路２
の初段の場合、精々０．８ｐＦ以下の容量値であったの
が（ＬＮＡに用いられるＭＯＳトランジスタのゲート幅
は一般に１００μｍ〜４００μｍであり、そのＭＯＳト
ランジスタのゲート容量は、ゲート長０．２μｍの場
合、０．２〜０．８ｐＦ程度となる。）、直流カット用
容量素子Ｃ３は前述のごとく５ｐＦといった高容量であ
るため、６倍以上、内部回路初段の負荷容量値が増大す
ることになる。したがって、 Ｑ＝Ｉ・ｔ＝Ｃ・Ｖ、すなわちＩ＝Ｃ・Ｖ／ｔ ここで、電荷Ｑ，電流Ｉ，時間ｔ，容量Ｃ，電圧Ｖとし
ている。
【００３４】上記式でわかるように、負荷容量が６倍で
あるならば、同一の電圧値まで電圧上昇するのに、６倍
の電流値を許容可能となることがわかる。この効果と、
前述の絶縁破壊発生電圧値の増大効果と、２つの効果に
より、ＥＳＤサージ耐性は大きく向上することがわか
る。
あるならば、同一の電圧値まで電圧上昇するのに、６倍
の電流値を許容可能となることがわかる。この効果と、
前述の絶縁破壊発生電圧値の増大効果と、２つの効果に
より、ＥＳＤサージ耐性は大きく向上することがわか
る。
【００３５】したがって、ＥＳＤ保護回路２０により、
完全にＥＳＤサージ電流を分岐する必要性がなくなるた
め、ＥＳＤ保護回路２０の駆動電流能力を削減すること
は許されることとなり、ＥＳＤ保護回路２０をオフＭＯ
Ｓトランジスタ型で構成した場合は、そのオフＭＯＳト
ランジスタのゲート幅を大きく減少することが可能とな
る。これにより、ＥＳＤ保護回路２０の形成により付加
される寄生容量値を大きく低減することが可能となり、
高周波特性の劣化が防止可能となる。
完全にＥＳＤサージ電流を分岐する必要性がなくなるた
め、ＥＳＤ保護回路２０の駆動電流能力を削減すること
は許されることとなり、ＥＳＤ保護回路２０をオフＭＯ
Ｓトランジスタ型で構成した場合は、そのオフＭＯＳト
ランジスタのゲート幅を大きく減少することが可能とな
る。これにより、ＥＳＤ保護回路２０の形成により付加
される寄生容量値を大きく低減することが可能となり、
高周波特性の劣化が防止可能となる。
【００３６】このように、この発明の一実施形態では、
前述の面積問題、ならびにチップ上に形成する容量が外
付け部品に比べ特性が悪いことから、半導体チップ内に
形成するメリットがなく、従来外付けにより形成されて
いた外部高周波信号入力端子における直流カット用容量
素子を敢えてチップ上にＥＳＤ保護回路２０の後段に形
成することにより、高周波デバイスにおけるＥＳＤの耐
性を改善し、これまで問題となっていたＥＳＤ保護回路
による寄生容量・寄生抵抗の付加による高周波特性の著
しい劣化問題を解決するという特有な効果を奏すること
ができる。
前述の面積問題、ならびにチップ上に形成する容量が外
付け部品に比べ特性が悪いことから、半導体チップ内に
形成するメリットがなく、従来外付けにより形成されて
いた外部高周波信号入力端子における直流カット用容量
素子を敢えてチップ上にＥＳＤ保護回路２０の後段に形
成することにより、高周波デバイスにおけるＥＳＤの耐
性を改善し、これまで問題となっていたＥＳＤ保護回路
による寄生容量・寄生抵抗の付加による高周波特性の著
しい劣化問題を解決するという特有な効果を奏すること
ができる。
【００３７】さらに、半導体チップ上の容量素子として
は、２層のポリシリコン電極間にシリコン酸化膜やシリ
コン窒化膜やその複合膜を挟んだ構造である、ポリシリ
コン間容量（ＰＩＰ，Polysilicon Insulater Polysili
con:たとえばK.Yamamoto,etal.,IEEE J.Solid-State Ci
rcuits,vol.36,pp1186-1197, Aug.2001.）や、金属配線
の層間絶縁膜内において２層の金属電極間においてシリ
コン酸化膜やシリコン窒化膜やその複合膜を挟んだ構造
を形成するＭＩＭ容量（Metal Insulater Metal:M.Arma
cost,et al.,IEEE IEDM 2000）が一般的であるが、これ
らをこの発明の実施形態におけるＥＳＤ保護回路２０の
後段に形成する直流カット用容量素子Ｃ３として使用す
る他に、金属配線を櫛型に形成することにより、作製す
る櫛形配線容量を使用することにより、さらなるＥＳＤ
耐性の改善が実現される。
は、２層のポリシリコン電極間にシリコン酸化膜やシリ
コン窒化膜やその複合膜を挟んだ構造である、ポリシリ
コン間容量（ＰＩＰ，Polysilicon Insulater Polysili
con:たとえばK.Yamamoto,etal.,IEEE J.Solid-State Ci
rcuits,vol.36,pp1186-1197, Aug.2001.）や、金属配線
の層間絶縁膜内において２層の金属電極間においてシリ
コン酸化膜やシリコン窒化膜やその複合膜を挟んだ構造
を形成するＭＩＭ容量（Metal Insulater Metal:M.Arma
cost,et al.,IEEE IEDM 2000）が一般的であるが、これ
らをこの発明の実施形態におけるＥＳＤ保護回路２０の
後段に形成する直流カット用容量素子Ｃ３として使用す
る他に、金属配線を櫛型に形成することにより、作製す
る櫛形配線容量を使用することにより、さらなるＥＳＤ
耐性の改善が実現される。
【００３８】図４は層間絶縁膜により容量を形成する例
を示す図である。図４に示すように、金属配線を櫛型に
形成することにより、金属配線間の層間絶縁膜を容量と
した容量素子を形成できる。最先端シリコンＣＭＯＳプ
ロセスにおいては、劇的なデザインルールの縮小によ
り、金属配線の幅・間隔のデザインルールについても、
数千Åといったレベルまで縮小されている。したがっ
て、現実的なレイアウト面積にて、高容量の櫛形配線容
量素子を形成可能となっており、この櫛形配線容量素子
をこの発明の直流カット用容量素子Ｃ３に用いることが
できる。
を示す図である。図４に示すように、金属配線を櫛型に
形成することにより、金属配線間の層間絶縁膜を容量と
した容量素子を形成できる。最先端シリコンＣＭＯＳプ
ロセスにおいては、劇的なデザインルールの縮小によ
り、金属配線の幅・間隔のデザインルールについても、
数千Åといったレベルまで縮小されている。したがっ
て、現実的なレイアウト面積にて、高容量の櫛形配線容
量素子を形成可能となっており、この櫛形配線容量素子
をこの発明の直流カット用容量素子Ｃ３に用いることが
できる。
【００３９】図５はこれらの効果を表にまとめたもので
ある。図５より、ＰＩＰやＭＩＭを想定した前述の絶縁
膜膜厚値１５０〜２００Åが数千Å（最先端プロセスに
おいては２０００〜３０００Å程度）といった値まで増
大することとなり、前述の絶縁破壊電圧値はさらに１０
倍以上増大することがわかる。
ある。図５より、ＰＩＰやＭＩＭを想定した前述の絶縁
膜膜厚値１５０〜２００Åが数千Å（最先端プロセスに
おいては２０００〜３０００Å程度）といった値まで増
大することとなり、前述の絶縁破壊電圧値はさらに１０
倍以上増大することがわかる。
【００４０】このように、基本的に通常の金属配線と全
く同一の構成であり、金属配線自体の超高絶縁破壊電圧
値を有する櫛形配線容量素子を、ＥＳＤ保護回路２０の
後段にくる内部回路２の初段とすれば、ＥＳＤ耐性は著
しく向上することは自明であり、ＥＳＤ保護回路２０の
電流駆動能力を大きく低減することが許されることとな
り、ＥＳＤ保護回路の寄生容量を大きく低減することが
可能となる。
く同一の構成であり、金属配線自体の超高絶縁破壊電圧
値を有する櫛形配線容量素子を、ＥＳＤ保護回路２０の
後段にくる内部回路２の初段とすれば、ＥＳＤ耐性は著
しく向上することは自明であり、ＥＳＤ保護回路２０の
電流駆動能力を大きく低減することが許されることとな
り、ＥＳＤ保護回路の寄生容量を大きく低減することが
可能となる。
【００４１】図６はこの発明の第１の実施形態における
変形例の回路図である。図６において、高周波入出力パ
ッド１に接続される高周波信号入出力線に、分岐により
Ｐ型ＭＯＳトランジスタＴＲ１とＮ型ＭＯＳトランジス
タＴＲ２からなるＥＳＤ保護回路を形成し、その後段に
たとえばＰＩＰ容量素子からなる直流カット用容量素子
Ｃ４を介して高周波の内部回路２が接続される。
変形例の回路図である。図６において、高周波入出力パ
ッド１に接続される高周波信号入出力線に、分岐により
Ｐ型ＭＯＳトランジスタＴＲ１とＮ型ＭＯＳトランジス
タＴＲ２からなるＥＳＤ保護回路を形成し、その後段に
たとえばＰＩＰ容量素子からなる直流カット用容量素子
Ｃ４を介して高周波の内部回路２が接続される。
【００４２】図７はＰＩＰ容量素子の断面図であり、こ
の図７に示すＰＩＰ容量素子が図６の直流カット用容量
素子Ｃ４として用いられる。図７に示すように、ＰＩＰ
容量素子は、シリコン基板１１の上に分離酸化膜１２が
形成されており、その上に形成されている第１層，第２
層のポリシリコン１３，１４の間にシリコン酸化膜やシ
リコン窒化膜やその複合膜などの絶縁膜１７を挟んだ構
造で構成されている。第１層目の金属配線１６はコンタ
クト１５を介して第２層目のポリシリコン１４に接続さ
れ、金属配線１８はコンタクト１９を介して第１層目の
ポリシリコン１３に接続されている。
の図７に示すＰＩＰ容量素子が図６の直流カット用容量
素子Ｃ４として用いられる。図７に示すように、ＰＩＰ
容量素子は、シリコン基板１１の上に分離酸化膜１２が
形成されており、その上に形成されている第１層，第２
層のポリシリコン１３，１４の間にシリコン酸化膜やシ
リコン窒化膜やその複合膜などの絶縁膜１７を挟んだ構
造で構成されている。第１層目の金属配線１６はコンタ
クト１５を介して第２層目のポリシリコン１４に接続さ
れ、金属配線１８はコンタクト１９を介して第１層目の
ポリシリコン１３に接続されている。
【００４３】ＰＩＰ容量素子の絶縁膜膜厚値は、たとえ
ば酸化膜換算膜厚で１５０〜２００Åである。ＥＳＤ保
護素子としては、図６に示すようにたとえばオフＭＯＳ
トランジスタ型を用い、接地線に接続したＮ型ＭＯＳト
ランジスタＴＲ２，ＶＤＤ線に接続したＰ型ＭＯＳトラ
ンジスタＴＲ１によって形成される。
ば酸化膜換算膜厚で１５０〜２００Åである。ＥＳＤ保
護素子としては、図６に示すようにたとえばオフＭＯＳ
トランジスタ型を用い、接地線に接続したＮ型ＭＯＳト
ランジスタＴＲ２，ＶＤＤ線に接続したＰ型ＭＯＳトラ
ンジスタＴＲ１によって形成される。
【００４４】図８は第１の実施形態における他の変形例
の回路図であり、図６に示した構成のうち、接地線に接
続したＮ型ＭＯＳトランジスタＴＲ２だけを用いたもの
である。
の回路図であり、図６に示した構成のうち、接地線に接
続したＮ型ＭＯＳトランジスタＴＲ２だけを用いたもの
である。
【００４５】また、図９は第１の実施形態におけるさら
に他の変形例の回路図であり、接地線ならびにＶＤＤ線
に接続した２つのダイオードＤ１，Ｄ２を用いてＥＳＤ
保護回路を構成したものである。
に他の変形例の回路図であり、接地線ならびにＶＤＤ線
に接続した２つのダイオードＤ１，Ｄ２を用いてＥＳＤ
保護回路を構成したものである。
【００４６】図１０は第１の実施形態におけるさらに他
の変形例であり、高周波信号線と接地ラインとの間に、
第１ＥＳＤ保護回路２１と第２ＥＳＤ保護回路２２とを
２段に接続し、その後段に直流カット用容量素子Ｃ４を
接続したものである。これらの第１および第２ＥＳＤ保
護回路２１，２２は図８に示すようなＮ型ＭＯＳトラン
ジスタＴＲ２で構成できる。
の変形例であり、高周波信号線と接地ラインとの間に、
第１ＥＳＤ保護回路２１と第２ＥＳＤ保護回路２２とを
２段に接続し、その後段に直流カット用容量素子Ｃ４を
接続したものである。これらの第１および第２ＥＳＤ保
護回路２１，２２は図８に示すようなＮ型ＭＯＳトラン
ジスタＴＲ２で構成できる。
【００４７】図１１は第１の実施形態におけるさらに他
の変形例を示す回路図である。この例は、ＥＳＤ保護回
路２０と直流カット用容量素子Ｃ４との間にサージ吸収
用の抵抗素子Ｒ３を接続したものである。
の変形例を示す回路図である。この例は、ＥＳＤ保護回
路２０と直流カット用容量素子Ｃ４との間にサージ吸収
用の抵抗素子Ｒ３を接続したものである。
【００４８】上述のごとく、この発明の第１の実施形態
では、ＰＩＰキャパシタからなる直流カット用容量素子
Ｃ４が内部回路２の初段となるために、絶縁破壊電圧が
著しく増大し、さらに内部回路初段の負荷容量の増大効
果も加わり、ＥＳＤサージ許容電流が著しく増大する。
したがって、ＥＳＤ耐性が改善され、ＥＳＤ保護回路２
０の電流駆動能力を大きく削減することが可能となり、
問題となっていたＥＳＤ保護回路２０による付加される
寄生容量値を、大きく低減することが実現され、高周波
特性の劣化を防止できる。これにより、良好な高周波特
性を有する高信頼性の優れた高周波半導体装置を提供で
きる。
では、ＰＩＰキャパシタからなる直流カット用容量素子
Ｃ４が内部回路２の初段となるために、絶縁破壊電圧が
著しく増大し、さらに内部回路初段の負荷容量の増大効
果も加わり、ＥＳＤサージ許容電流が著しく増大する。
したがって、ＥＳＤ耐性が改善され、ＥＳＤ保護回路２
０の電流駆動能力を大きく削減することが可能となり、
問題となっていたＥＳＤ保護回路２０による付加される
寄生容量値を、大きく低減することが実現され、高周波
特性の劣化を防止できる。これにより、良好な高周波特
性を有する高信頼性の優れた高周波半導体装置を提供で
きる。
【００４９】図１２は、この発明の第２の実施形態を示
す回路図であり、図１３は図１２に示したＭＩＭ容量素
子の一例を示す断面図である。
す回路図であり、図１３は図１２に示したＭＩＭ容量素
子の一例を示す断面図である。
【００５０】図１２において、高周波入出力パッド１に
接続される高周波信号入出力線に、分岐よりＰ型ＭＯＳ
トランジスタＴＲ１とＮ型ＭＯＳトランジスタＴＲ２か
らなるＥＳＤ保護回路を形成し、その後段に図１３に示
すような構造を有するＭＩＭ容量素子からなる直流カッ
ト用容量素子Ｃ５が接続され、高周波内部回路が形成さ
れる。
接続される高周波信号入出力線に、分岐よりＰ型ＭＯＳ
トランジスタＴＲ１とＮ型ＭＯＳトランジスタＴＲ２か
らなるＥＳＤ保護回路を形成し、その後段に図１３に示
すような構造を有するＭＩＭ容量素子からなる直流カッ
ト用容量素子Ｃ５が接続され、高周波内部回路が形成さ
れる。
【００５１】図１３に示すＭＩＭ容量素子は、シリコン
基板３１の上に層間絶縁膜３２が形成されており、その
上に下層の金属配線３３が形成されている。金属配線３
３上には容量を形成する絶縁膜層３４が形成されてい
る。絶縁膜層３４はシリコン酸化膜，シリコン窒化膜ま
たはそれらの複合膜からなり、その膜厚値は、たとえば
酸化膜換算膜厚で１５０〜２００Åである。絶縁膜層３
４上には上部電極層３５が形成され、その上には層間絶
縁膜３７が形成されており、ヴィアホール３６を介して
上層の金属配線３８に接続されている。
基板３１の上に層間絶縁膜３２が形成されており、その
上に下層の金属配線３３が形成されている。金属配線３
３上には容量を形成する絶縁膜層３４が形成されてい
る。絶縁膜層３４はシリコン酸化膜，シリコン窒化膜ま
たはそれらの複合膜からなり、その膜厚値は、たとえば
酸化膜換算膜厚で１５０〜２００Åである。絶縁膜層３
４上には上部電極層３５が形成され、その上には層間絶
縁膜３７が形成されており、ヴィアホール３６を介して
上層の金属配線３８に接続されている。
【００５２】ＥＳＤ保護素子としては、たとえばオフＭ
ＯＳトランジスタ型を用い、接地線に接続したＮ型ＭＯ
ＳトランジスタＴＲ２およびＶＤＤ線に接続したＰ型Ｍ
ＯＳトランジスタＴＲ１によって形成されている。
ＯＳトランジスタ型を用い、接地線に接続したＮ型ＭＯ
ＳトランジスタＴＲ２およびＶＤＤ線に接続したＰ型Ｍ
ＯＳトランジスタＴＲ１によって形成されている。
【００５３】図１４は図１２に示した第２の実施形態の
変形例であり、接地線に接続したＮ型ＭＯＳトランジス
タＴＲ２のみを接続し、図１２に示したＰ型ＭＯＳトラ
ンジスタＴＲ１を省略したものである。
変形例であり、接地線に接続したＮ型ＭＯＳトランジス
タＴＲ２のみを接続し、図１２に示したＰ型ＭＯＳトラ
ンジスタＴＲ１を省略したものである。
【００５４】図１５は第２の実施形態の他の変形例であ
り、ＶＤＤ線と接地線との間に２つのダイオードＤ１，
Ｄ２を接続してＥＳＤ保護回路を構成したものである。
り、ＶＤＤ線と接地線との間に２つのダイオードＤ１，
Ｄ２を接続してＥＳＤ保護回路を構成したものである。
【００５５】上述のごとく、この発明の第２の実施形態
では、ＭＩＭ容量素子からなる直流カット用容量素子Ｃ
５が内部回路２の初段となるために、絶縁破壊電圧が著
しく増大し、さらに内部回路初段の負荷容量の増大効果
も加わり、ＥＳＤサージ許容電流が著しく増大する。し
たがって、ＥＳＤ耐性が改善され、ＥＳＤ保護回路２０
の電流駆動能力を大きく削減することが可能となり、問
題となっていたＥＳＤ保護回路２０による付加される寄
生容量値を、大きく低減することが実現され、高周波特
性の劣化を防止できる。これにより、良好な高周波特性
を有する高信頼性の優れた高周波半導体装置を実現でき
る。
では、ＭＩＭ容量素子からなる直流カット用容量素子Ｃ
５が内部回路２の初段となるために、絶縁破壊電圧が著
しく増大し、さらに内部回路初段の負荷容量の増大効果
も加わり、ＥＳＤサージ許容電流が著しく増大する。し
たがって、ＥＳＤ耐性が改善され、ＥＳＤ保護回路２０
の電流駆動能力を大きく削減することが可能となり、問
題となっていたＥＳＤ保護回路２０による付加される寄
生容量値を、大きく低減することが実現され、高周波特
性の劣化を防止できる。これにより、良好な高周波特性
を有する高信頼性の優れた高周波半導体装置を実現でき
る。
【００５６】図１６はこの発明の第３の実施形態を示す
回路図である。この実施形態は、高周波入出力パッド１
に接続される高周波信号入出力線に、分岐によりＥＳＤ
保護回路を形成し、その後段に図４に示した構造の櫛形
配線容量素子を用いた直流カット用容量素子Ｃ６を介し
て高周波内部回路を形成する。櫛形配線容量素子は金属
配線を櫛型に形成することにより、金属配線間の層間絶
縁膜を絶縁膜容量として容量素子を形成する。
回路図である。この実施形態は、高周波入出力パッド１
に接続される高周波信号入出力線に、分岐によりＥＳＤ
保護回路を形成し、その後段に図４に示した構造の櫛形
配線容量素子を用いた直流カット用容量素子Ｃ６を介し
て高周波内部回路を形成する。櫛形配線容量素子は金属
配線を櫛型に形成することにより、金属配線間の層間絶
縁膜を絶縁膜容量として容量素子を形成する。
【００５７】Ｓｉ最先端ＣＭＯＳプロセスにおいては、
劇的なデザインルールの縮小により、金属配線の幅・間
隔のデザインルールについても、数千Åといったレベル
まで（最先端プロセスにおいては２０００〜３０００Å
程度に）縮小されている。したがって、現実的なレイア
ウト面積にて、高容量の櫛形配線容量素子を形成可能と
なっている。ＥＳＤ保護素子としては、たとえばオフＭ
ＯＳトランジスタを用い、接地線に接続したＮ型ＭＯＳ
トランジスタＴＲ２と、ＶＤＤ線に接続したＰ型ＭＯＳ
トランジスタＴＲ１によって構成される。
劇的なデザインルールの縮小により、金属配線の幅・間
隔のデザインルールについても、数千Åといったレベル
まで（最先端プロセスにおいては２０００〜３０００Å
程度に）縮小されている。したがって、現実的なレイア
ウト面積にて、高容量の櫛形配線容量素子を形成可能と
なっている。ＥＳＤ保護素子としては、たとえばオフＭ
ＯＳトランジスタを用い、接地線に接続したＮ型ＭＯＳ
トランジスタＴＲ２と、ＶＤＤ線に接続したＰ型ＭＯＳ
トランジスタＴＲ１によって構成される。
【００５８】図１７は図１６に示した第３の実施形態の
変形例を示す回路図である。この図１７に示した例は、
接地線に接続したＮ型ＭＯＳトランジスタＴＲ２のみを
用い、図１６に示したＰ型ＭＯＳトランジスタＴＲ１を
省略したものである。
変形例を示す回路図である。この図１７に示した例は、
接地線に接続したＮ型ＭＯＳトランジスタＴＲ２のみを
用い、図１６に示したＰ型ＭＯＳトランジスタＴＲ１を
省略したものである。
【００５９】図１８は他の変形例を示す図であり、接地
線とＶＤＤ線との間に２つのダイオードＤ１，Ｄ２を接
続してＥＳＤ保護回路を構成したものである。
線とＶＤＤ線との間に２つのダイオードＤ１，Ｄ２を接
続してＥＳＤ保護回路を構成したものである。
【００６０】上述のごとく、この発明の第３の実施形態
では、櫛形配線容量素子からなる直流カット用容量素子
Ｃ６が内部回路２の初段となるために、絶縁破壊電圧が
著しく増大し、さらに内部回路初段の負荷容量の増大効
果も加わり、ＥＳＤサージ許容電流が著しく増大する。
したがって、ＥＳＤ耐性が改善され、ＥＳＤ保護回路２
０の電流駆動能力を大きく削減することが可能となり、
問題となっていたＥＳＤ保護回路２０による付加される
寄生容量値を、大きく低減することが実現され、高周波
特性の劣化を防止できる。これにより、良好な高周波特
性を有する高信頼性の優れた高周波半導体装置を提供で
きる。
では、櫛形配線容量素子からなる直流カット用容量素子
Ｃ６が内部回路２の初段となるために、絶縁破壊電圧が
著しく増大し、さらに内部回路初段の負荷容量の増大効
果も加わり、ＥＳＤサージ許容電流が著しく増大する。
したがって、ＥＳＤ耐性が改善され、ＥＳＤ保護回路２
０の電流駆動能力を大きく削減することが可能となり、
問題となっていたＥＳＤ保護回路２０による付加される
寄生容量値を、大きく低減することが実現され、高周波
特性の劣化を防止できる。これにより、良好な高周波特
性を有する高信頼性の優れた高周波半導体装置を提供で
きる。
【００６１】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６２】
【発明の効果】以上のように、この発明によれば、従来
内部回路の手段が極薄膜ゲート酸化膜を有するＭＯＳト
ランジスタのゲートであることが多く、絶縁破壊電圧が
低く、ＥＳＤ耐性が悪く、ＥＳＤ保護回路の電流駆動能
力を非常に高くする必要があったのに対して、この発明
によれば、直流素子容量が内部回路の手段となるため、
絶縁破壊電圧を著しく増大でき、さらに内部回路初段の
負荷容量の増大効果も加わって、ＥＳＤサージ許容電流
が著しく増大する。したがって、ＥＳＤ耐性を改善で
き、ＥＳＤ保護回路の電流駆動能力を大きく削減するこ
とが可能となり、問題となっていたＥＳＤ保護回路によ
る負荷される寄生容量値を大きく低減すること実現さ
れ、高周波特性の劣化を防止できる。これにより、良好
な高周波特性を有する高信頼性の高周波半導体装置を提
供できる。
内部回路の手段が極薄膜ゲート酸化膜を有するＭＯＳト
ランジスタのゲートであることが多く、絶縁破壊電圧が
低く、ＥＳＤ耐性が悪く、ＥＳＤ保護回路の電流駆動能
力を非常に高くする必要があったのに対して、この発明
によれば、直流素子容量が内部回路の手段となるため、
絶縁破壊電圧を著しく増大でき、さらに内部回路初段の
負荷容量の増大効果も加わって、ＥＳＤサージ許容電流
が著しく増大する。したがって、ＥＳＤ耐性を改善で
き、ＥＳＤ保護回路の電流駆動能力を大きく削減するこ
とが可能となり、問題となっていたＥＳＤ保護回路によ
る負荷される寄生容量値を大きく低減すること実現さ
れ、高周波特性の劣化を防止できる。これにより、良好
な高周波特性を有する高信頼性の高周波半導体装置を提
供できる。
【図１】 この発明の第１の実施形態における高周波デ
バイス対応のＥＳＤ保護回路を示すブロック図である。
バイス対応のＥＳＤ保護回路を示すブロック図である。
【図２】 従来のＥＳＤ保護回路を示すブロック図であ
る。
る。
【図３】 従来例における微細ＭＯＳトランジスタのＥ
ＳＤ保護動作を説明するための図である。
ＳＤ保護動作を説明するための図である。
【図４】 層間絶縁膜により容量を形成する例を示す図
である。
である。
【図５】 この発明と従来例の効果を表に示した図であ
る。
る。
【図６】 この発明の第１の実施形態における変形例を
示す回路図である。
示す回路図である。
【図７】 ＰＩＰ容量素子の断面構造を示す図である。
【図８】 この発明の第１の実施形態における他の変形
例を示す回路図である。
例を示す回路図である。
【図９】 この発明の第１の実施形態におけるさらに他
の変形例を示す回路図である。
の変形例を示す回路図である。
【図１０】 この発明の第１の実施形態におけるさらに
他の変形例を示す回路図である。
他の変形例を示す回路図である。
【図１１】 第１の実施形態のさらに他の変形例を示す
回路図である。
回路図である。
【図１２】 この発明の第２の実施形態を示す回路図で
ある。
ある。
【図１３】 ＭＩＭ容量素子の断面構造を示す図であ
る。
る。
【図１４】 この発明の第２の実施形態における変形例
を示す回路図である。
を示す回路図である。
【図１５】 この発明の第２の実施形態における他の変
形例を示す回路図である。
形例を示す回路図である。
【図１６】 この発明の第３の実施形態として櫛形配線
による直流カット用容量素子を用いた例を示す回路図で
ある。
による直流カット用容量素子を用いた例を示す回路図で
ある。
【図１７】 この発明の第３の実施形態における変形例
を示す回路図である。
を示す回路図である。
【図１８】 この発明の第３の実施形態における他の変
形例を示す回路図である。
形例を示す回路図である。
【図１９】 ＥＳＤの電流波形例を示す図である。
【図２０】 オフ状態ＭＯＳトランジスタを用いた従来
のＥＳＤ保護回路を示す回路図である。
のＥＳＤ保護回路を示す回路図である。
【図２１】 オフ状態ＭＯＳトランジスタのＥＳＤの寄
生バイポーラトランジスタの動作を説明するための図で
ある。
生バイポーラトランジスタの動作を説明するための図で
ある。
【図２２】 ＭＯＳトランジスタのゲート・コンタクト
間距離を示す図である。
間距離を示す図である。
【図２３】 オフ状態ＭＯＳトランジスタを用いたＥＳ
Ｄ保護回路の簡易等価回路を示す図である。
Ｄ保護回路の簡易等価回路を示す図である。
１ 高周波信号入出力パッド、２ 内部回路、２０ Ｅ
ＳＤ保護回路、Ｃ３〜Ｃ６ 直流カット用容量素子、Ｄ
１，Ｄ２ ダイオード、ＴＲ１ Ｐ型ＭＯＳトランジス
タ、ＴＲ２ Ｎ型ＭＯＳトランジスタ。
ＳＤ保護回路、Ｃ３〜Ｃ６ 直流カット用容量素子、Ｄ
１，Ｄ２ ダイオード、ＴＲ１ Ｐ型ＭＯＳトランジス
タ、ＴＲ２ Ｎ型ＭＯＳトランジスタ。
Claims (7)
- 【請求項１】 高周波入出力パッドに高周波信号入出力
線が接続された高周波半導体装置において、 前記高周波入出力パッドに、分岐によりその先端が接地
線に接続されている保護回路と、 前記高周波信号入出力線の保護回路分岐点と内部回路と
の間に直流カット用容量素子を直列に接続したことを特
徴とする、高周波半導体装置。 - 【請求項２】 高周波入出力パッドに高周波信号入出力
線が接続された高周波半導体装置において、 前記高周波入出力パッドに分岐により、その先端が接地
線に接続されている第１の保護回路と、 その先端が電源線に接続されている第２の保護回路と、 前記高周波信号入出力線の保護回路分岐点と内部回路と
の間に直列に接続される直流カット用容量素子を備えた
ことを特徴とする、高周波半導体装置。 - 【請求項３】 前記直流カット用容量素子は、ポリシリ
コン間の絶縁膜の容量素子を用いて形成することを特徴
とする、請求項１または２に記載の高周波半導体装置。 - 【請求項４】 前記直流カット用容量素子は金属電極間
絶縁膜容量素子を用いて形成することを特徴とする、請
求項１または２に記載の高周波半導体装置。 - 【請求項５】 前記直流カット用容量素子は、金属配線
を用いて形成した櫛型配線容量素子を用いて形成するこ
とを特徴とする、請求項１または２に記載の高周波半導
体装置。 - 【請求項６】 高周波入出力パッドに高周波信号入出力
線が接続された高周波半導体装置において、 前記高周波信号入出力線に対して分岐により接続される
保護回路を備え、 前記保護回路の後段に配置される保護対象の内部回路の
初段回路の絶縁膜膜厚が前記高周波半導体装置において
使用されるＭＯＳトランジスタのゲート絶縁膜の絶縁膜
膜厚より大きいことを特徴とする、高周波半導体装置。 - 【請求項７】 高周波入出力パッドに高周波信号入出力
線が接続された高周波半導体装置において、 前記高周波信号入出力線に対して分岐により接続される
保護回路を備え、 前記保護回路の後段に配置される保護対象の内部回路の
初段回路の負荷容量が前記高周波半導体装置において使
用されるＭＯＳトランジスタのゲート絶縁膜の絶縁膜容
量より大きいことを特徴とする、高周波半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394360A JP2003197754A (ja) | 2001-12-26 | 2001-12-26 | 高周波半導体装置 |
| US10/145,152 US20030117206A1 (en) | 2001-12-26 | 2002-05-15 | High-frequency semiconductor device |
| DE10239230A DE10239230A1 (de) | 2001-12-26 | 2002-08-27 | Hochfrequenz-Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394360A JP2003197754A (ja) | 2001-12-26 | 2001-12-26 | 高周波半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197754A true JP2003197754A (ja) | 2003-07-11 |
Family
ID=19188856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001394360A Withdrawn JP2003197754A (ja) | 2001-12-26 | 2001-12-26 | 高周波半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030117206A1 (ja) |
| JP (1) | JP2003197754A (ja) |
| DE (1) | DE10239230A1 (ja) |
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| JP2007294981A (ja) * | 2006-04-21 | 2007-11-08 | Philips Lumileds Lightng Co Llc | 集積電子構成要素を有する半導体発光装置 |
| JP2008010542A (ja) * | 2006-06-28 | 2008-01-17 | Kanji Otsuka | 静電気放電保護回路および終端抵抗回路 |
| US7459754B2 (en) | 2005-01-27 | 2008-12-02 | Samsung Electronics Co., Ltd. | Semiconductor device having ESD protection circuit with time delay |
| JP2009541984A (ja) * | 2006-06-20 | 2009-11-26 | エヌエックスピー ビー ヴィ | 集積回路及びこれを備えるアセンブリ |
| JP2011109074A (ja) * | 2009-10-22 | 2011-06-02 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| US8094422B2 (en) | 2008-06-06 | 2012-01-10 | Renesas Electronics Corporation | Integrated circuit |
| WO2013154013A1 (ja) * | 2012-04-12 | 2013-10-17 | 株式会社村田製作所 | 電力増幅器 |
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|---|---|---|---|---|
| TW548779B (en) * | 2002-08-09 | 2003-08-21 | Acer Labs Inc | Integrated capacitor and method of making same |
| KR100689743B1 (ko) | 2004-10-01 | 2007-03-08 | 삼성전자주식회사 | 저잡음 증폭기의 정전기 보호 및 입력 임피던스 정합 회로및 저잡음 증폭기 |
| DE102004052868B4 (de) | 2004-11-02 | 2007-02-08 | Infineon Technologies Ag | Integrierte Schaltkreis-Anordnung und Schaltkreis-Array |
| US20060274465A1 (en) * | 2005-06-01 | 2006-12-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrostatic discharge (ESD) protection circuits using metal-insulator-metal (MIM) capacitors |
| US7355476B2 (en) * | 2005-06-30 | 2008-04-08 | Silicon Laboratories Inc. | Input stage for an amplifier |
| US8346198B2 (en) * | 2005-06-30 | 2013-01-01 | Silicon Laboratories Inc. | Low noise amplifier for a radio receiver |
| JP4839976B2 (ja) * | 2005-10-11 | 2011-12-21 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| US20100125580A1 (en) * | 2008-11-04 | 2010-05-20 | Westen Peter T | Automatic buddy management |
| US8463215B2 (en) | 2009-12-29 | 2013-06-11 | Silicon Laboratories Inc. | Integrating components in a radio tuner integrated circuit (IC) for a tracking filter |
| US8254862B2 (en) | 2009-12-29 | 2012-08-28 | Silicon Laboratories Inc. | Configurable radio front end |
| US8818309B2 (en) | 2011-03-28 | 2014-08-26 | Silicon Laboratories Inc. | Providing multiple inductors for a radio tuner |
| AT513452B1 (de) * | 2012-10-05 | 2014-08-15 | Ait Austrian Inst Technology | Abgabevorrichtung für Medikamente |
| US9264080B2 (en) | 2014-01-31 | 2016-02-16 | Silicon Laboratories Inc. | Reducing second order distortion in an amplifier |
| TWI647909B (zh) | 2018-01-19 | 2019-01-11 | 立積電子股份有限公司 | 開關裝置 |
| TWI666841B (zh) * | 2018-07-20 | 2019-07-21 | 立積電子股份有限公司 | 信號開關裝置 |
| US11764775B2 (en) | 2021-09-28 | 2023-09-19 | Richwave Technology Corp. | Switch device |
-
2001
- 2001-12-26 JP JP2001394360A patent/JP2003197754A/ja not_active Withdrawn
-
2002
- 2002-05-15 US US10/145,152 patent/US20030117206A1/en not_active Abandoned
- 2002-08-27 DE DE10239230A patent/DE10239230A1/de not_active Withdrawn
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| JP2009541984A (ja) * | 2006-06-20 | 2009-11-26 | エヌエックスピー ビー ヴィ | 集積回路及びこれを備えるアセンブリ |
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| WO2013154013A1 (ja) * | 2012-04-12 | 2013-10-17 | 株式会社村田製作所 | 電力増幅器 |
Also Published As
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