JP4839976B2 - 集積回路装置及び電子機器 - Google Patents

Description

本発明は、集積回路装置及び電子機器に関する。

携帯電話機などの電子機器が、帯電した操作者からの静電気放電にさらされると、電子機器が内蔵する集積回路装置のトランジスタが静電破壊する場合がある。このような静電破壊を防止するために、集積回路装置には静電破壊用の保護素子が設けられる。

一方、操作者からの静電気放電により、トランジスタの静電破壊までは生じないが、電子機器の表示パネルの表示状態が異常状態になるなどの誤動作が生じる場合がある。そして、このような静電気放電を原因とする誤動作を検査するために、ＥＳＤイミュニティ試験（ElectroStatic Discharge immunity test）と呼ばれる試験が行われる場合がある。
このＥＳＤイミュニティ試験は、帯電した操作者からの直接或いは近接した物体を介しての静電気放電にさらされる電子機器に対する試験である。

そして、近年、集積回路装置の製造プロセスの微細化が進むにつれて、このＥＳＤイミュニティの耐圧不足が問題になっており、電子機器が静電気放電にさらされても誤動作を生じないような集積回路装置の提供が望まれている。
特開２００３−２３４６４７号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、静電気放電等を原因とする誤動作を効果的に防止できる集積回路装置及びこれを含む電子機器を提供することにある。

本発明は、イネーブル信号が第２の電圧レベルである場合に、パッドからの入力信号をバッファリングして出力するＩ／Ｏ回路と、前記Ｉ／Ｏ回路からの出力信号が入力される回路ブロックと、前記イネーブル信号が第１の電圧レベルである第１の期間と、前記イネーブル信号が前記第１の電圧レベルから前記第２の電圧レベルに遷移する期間を含む第２の期間では、第１の電源により電圧レベルが設定される出力信号を前記回路ブロックに出力し、前記第２の期間に続く期間であって前記イネーブル信号が前記第２の電圧レベルとなる第３の期間では、前記Ｉ／Ｏ回路からの出力信号に応じた出力信号を前記回路ブロックに出力する誤動作防止回路とを含む集積回路装置に関係する。

本発明では、Ｉ／Ｏ回路からの出力信号が誤動作防止回路を介して回路ブロックに入力される。この場合に第１、第２の期間では、第１の電源により電圧レベルが設定される出力信号が回路ブロックに入力され、第３の期間では、Ｉ／Ｏ回路からの出力信号に応じた出力信号が回路ブロックに入力される。従って、静電気放電等が原因となって電源等にノイズが乗った場合にも、誤動作防止回路の出力信号の電圧レベルが第１の電源の電圧レベルに維持されるため、集積回路装置やこれが組み込まれる電子機器の誤動作を防止できる。

また本発明では、前記誤動作防止回路は、前記イネーブル信号を受け、前記イネーブル信号に対して信号遅延処理及びフィルタ処理の少なくと一方を施した信号を第２のイネーブル信号として出力する信号処理回路と、その第１の入力に前記第１の電源の電圧レベル
が入力され、その第２の入力に前記Ｉ／Ｏ回路からの出力信号が入力され、前記第２のイネーブル信号に基づいて前記第１、第２の入力のいずれかを選択して出力信号を出力するセレクタとを含んでもよい。

このようにすれば、イネーブル信号の遷移期間を含む第２の期間において、セレクタの第１の入力が選択されて、第１の電源により電圧レベルが設定される出力信号が回路ブロックに入力されるようになる。

また本発明では、前記第１の電源は、前記Ｉ／Ｏ回路に供給される電源とは異なる電源であってもよい。

このようにすれば、Ｉ／Ｏ回路に供給される電源にノイズ等が乗った場合にも、安定した第１の電源により電圧レベルが設定される出力信号が回路ブロックに入力されるようになる。

また本発明では、前記イネーブル信号が第２の電圧レベルである場合に、第１〜第Ｊのパッドからの第１〜第Ｊの入力信号をバッファリングして出力する第１〜第ＪのＩ／Ｏ回路と、前記第１、第２の期間では、前記第１の電源により電圧レベルに設定される第１〜第Ｊの出力信号を前記回路ブロックに出力し、前記第３の期間では、前記第１〜第ＪのＩ／Ｏ回路からの出力信号に応じた第１〜第Ｊの出力信号を前記回路ブロックに出力する第１〜第Ｊの誤動作防止回路とを含んでもよい。

このようにすれば、第１〜第Ｊの入力信号の全てについて、静電気放電等のノイズにより誤った信号が回路ブロックに入力されてしまう事態を防止できる。

また本発明では、前記第１〜第Ｊのパッドからの第１〜第Ｊの入力信号の信号レベルの各組み合わせに対して、集積回路装置に対する各コマンドが割り当てられている場合に、前記第１〜第Ｊの誤動作防止回路は、前記第１、第２の期間では、その信号レベルの組み合わせが前記コマンドに割り当てられていない組み合わせとなる第１〜第Ｊの出力信号を、前記回路ブロックに出力するようにしてもよい。

このようにすれば、第１、第２の期間では、コマンドが割り当てられていない組み合わせの第１〜第Ｊの出力信号が回路ブロックに入力されるようになるため、コマンドの誤書き込みが行われる頻度を低減できる。

また本発明は、イネーブル信号が第２の電圧レベルである場合に、出力信号を出力する第Ｋの回路ブロックと、前記第Ｋの回路ブロックからの出力信号が入力される第Ｌの回路ブロックと、前記イネーブル信号が第１の電圧レベルである第１の期間と、前記イネーブル信号が前記第１の電圧レベルから前記第２の電圧レベルに遷移する期間を含む第２の期間では、第１の電源により電圧レベルが設定される出力信号を前記第Ｌの回路ブロックに出力し、前記第２の期間に続く期間であって前記イネーブル信号が前記第２の電圧レベルとなる第３の期間では、前記第Ｋの回路ブロックからの出力信号に応じた出力信号を前記第Ｌの回路ブロックに出力する誤動作防止回路とを含む集積回路装置に関係する。

本発明では、第Ｋの回路ブロックからの出力信号が誤動作防止回路を介して第Ｌの回路ブロックに入力される。この場合に第１、第２の期間では、第１の電源により電圧レベルが設定される出力信号が第Ｌの回路ブロックに入力され、第３の期間では、第Ｋの回路ブロックからの出力信号に応じた出力信号が第Ｌの回路ブロックに入力される。従って、静電気放電等が原因となって電源等にノイズが乗った場合にも、誤動作防止回路の出力信号の電圧レベルが第１の電源の電圧レベルに維持されるため、集積回路装置やこれが組み込
まれる電子機器の誤動作を防止できる。

また本発明では、前記第Ｋの回路ブロックは、ロジック回路ブロックであり、前記第Ｌの回路ブロックは、前記ロジック回路ブロックにより制御されて電源電圧を生成する電源回路ブロックであってもよい。

このようにすれば、電源回路ブロックが誤った電源電圧を生成してしまう事態などを防止できる。

また本発明では、前記第Ｋの回路ブロックは、ロジック回路ブロックであり、前記第Ｌの回路ブロックは、前記ロジック回路ブロックにより制御されて階調電圧を生成する階調電圧生成回路ブロックであってもよい。

このようにすれば、階調電圧生成回路ブロックが誤った階調電圧を生成し表示特性が劣化してしまう事態などを防止できる。

また本発明では、前記誤動作防止回路は、前記イネーブル信号を受け、前記イネーブル信号に対して信号遅延処理及びフィルタ処理の少なくと一方を施した信号を第２のイネーブル信号として出力する信号処理回路と、その第１の入力に前記第１の電源の電圧レベルが入力され、その第２の入力に前記第Ｋの回路ブロックからの出力信号が入力され、前記第２のイネーブル信号に基づいて前記第１、第２の入力のいずれかを選択して出力信号を出力するセレクタとを含んでもよい。

このようにすれば、イネーブル信号の遷移期間を含む第２の期間において、セレクタの第１の入力が選択され、第１の電源により電圧レベルが設定される出力信号が第Ｌの回路ブロックに入力されるようになる。

また本発明では、前記第Ｋの回路ブロックは、アドレス信号とデータ信号と前記イネーブル信号を前記第Ｌの回路ブロックに出力し、前記誤動作防止回路は、前記第１、第２の期間では、前記第１の電源により電圧レベルが設定されるアドレス信号を前記第Ｌの回路ブロックに出力し、前記第３の期間では、前記第Ｋの回路ブロックからのアドレス信号に応じたアドレス信号を前記第Ｌの回路ブロックに出力するようにしてもよい。

このようにすれば、誤ったアドレス信号の設定により誤動作が生じてしまう事態を防止できる。

また本発明では、前記誤動作防止回路は、前記第１、第２の期間では、前記第１の電源により電圧レベルが設定されるアドレス信号として、通常動作モードでは割り当てられていないアドレス信号を前記第Ｌの回路ブロックに出力するようにしてもよい。

このようにすれば、誤書き込みが行われる頻度を低減できる。

また本発明では、前記第Ｋの回路ブロックは、アドレス信号とデータ信号と前記イネーブル信号を前記第Ｌの回路ブロックに出力し、前記誤動作防止回路は、前記第１、第２の期間では、前記第１の電源により電圧レベルが設定されるデータ信号を前記第Ｌの回路ブロックに出力し、前記第３の期間では、前記第Ｋの回路ブロックからのデータ信号に応じたデータ信号を前記第Ｌの回路ブロックに出力するようにしてもよい。

このようにすれば、誤ったデータ信号のデータが第Ｌの回路ブロックに転送されて誤動作が生じてしまう事態を防止できる。

また本発明では、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロックを含み、前記第１〜第Ｎの回路ブロックは、前記第Ｋの回路ブロックと前記第Ｌの回路ブロック（１≦Ｋ＜Ｌ≦Ｎ）を含み、前記第Ｋの回路ブロックと前記第Ｌの回路ブロックの間に、他の回路ブロックが配置されるようにしてもよい。

本発明では、第１〜第Ｎの回路ブロックが第１の方向に沿って配置されるため、スリムな細長の集積回路装置を提供できる。そして本発明では、第Ｋ、第Ｌの回路ブロックの間に他の回路ブロックが配置され第Ｋ、第Ｌの回路ブロックが距離を離して配置された場合にも、誤動作防止回路により誤動作が防止される。従って、スリムな細長の集積回路装置の実現と誤動作の防止を両立できる。

また本発明は、上記のいずれかに記載の集積回路装置と、前記集積回路装置により駆動される表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．ＥＳＤイミュニティ
図１（Ａ）に、表示パネル８と集積回路装置１０（表示ドライバ）が組み込まれた表示モジュール６（広義には電子機器）に対するＥＳＤイミュニティ試験を概念的に示す。表示パネル８を駆動する集積回路装置１０には、各種信号が入力されると共に電源が供給され、動作状態になっている。この状態で、静電気印加装置４により表示モジュール６に対して静電気を印加する。具体的には、正極性の静電気試験電圧（ＸｋＶ）を印加し、その後に除電する操作を複数回（例えば１０回）繰り返す。次に、負極性の静電気試験電圧（−ＸｋＶ）を印加し、その後に除電する操作を複数回（例えば１０回）繰り返す。そしてこれらの操作による試験をクリアした場合には、試験電圧（ＸｋＶ）を例えば１ｋＶステップで上昇させて、同様の試験を行う。

図１（Ａ）のように静電気試験電圧を加えると、図１（Ｂ）に示すように、表示パネル８のガラス基板や液晶容量ＣＬなどに生じた誘導電荷がＧＮＤ側に放電される。具体的には、誘導電荷がデータ線、走査線、対向電極から集積回路装置１０を介してＧＮＤ側に放電される。この結果、集積回路装置１０が誤動作して、表示パネル８の表示状態が異常状態になるなどの事態が生じる。

例えば図１（Ｃ）において、Ｉ／Ｏ（Input-Output）回路２０は、イネーブル信号がＨ（High）レベルである場合に、パッド１８からのデータ信号Ｄ（広義には入力信号）をバッファリングし内部の回路ブロック５０に出力する。そしてＥＳＤイミュニティ試験時にデータ信号Ｄの電圧レベルは例えばＨレベルに固定される。この状態で静電気試験電圧が印加されると、図１（Ｄ）に示すようにＩ／Ｏ回路２０の電源ＶＤＤＩにノイズが乗る。この結果、イネーブル信号がＨレベル（アクティブ）ではないのに、データ信号ＤのＨレベルがＩ／Ｏ回路２０の回路ＡＮＤ１を通過してしまい、回路ブロック５０に誤ったデータ信号が入力されてしまう。そして例えばデータ信号Ｄ７〜Ｄ０の信号レベルの組み合わせ（例えば０００００００１＝０１ｈ）に対して、ソフトウェアリセットコマンドが割り当てられている場合には、ソフトウェアリセットコマンドの誤書き込みが行われてしまう。この結果、集積回路装置１０がリセット状態になり、表示パネル８に何も画像が表示されなくなるなどの異常状態が発生する。例えば帯電した操作者が携帯電話機の画面に触れた時に、ＥＳＤにより表示パネルに何も表示されなくなる異常状態が生じる。そしてこの異常状態からの復帰のためには、電源オンコマンド等を再入力して、通常の立ち上げシーケンスを実行する必要があり、利便性を阻害する。

２．誤動作防止回路
以上のような問題を解決できる本実施形態の集積回路装置の構成例を図２（Ａ）に示す。図２（Ａ）に示すように集積回路装置は、Ｉ／Ｏ回路２０、誤動作防止回路３０、回路ブロック５０を含む。

ここでＩ／Ｏ（Input-output）回路２０は、イネーブル信号ＥＮＢ（入力制御信号）がＨレベル（広義には第２の電圧レベル）である場合に、パッド１８（電極）からのデータ信号Ｄ（入力信号）をバッファリングして出力信号ＱＩを出力する。なおＩ／Ｏ回路２０（Ｉ／Ｏセル）は、少なくとも入力バッファ回路を含めばよく、入力専用のＩ／Ｏ回路であってもよいし、入力及び出力兼用のＩ／Ｏ回路であってもよい。

回路ブロック５０は集積回路装置の内部回路であり、Ｉ／Ｏ回路２０からの出力信号ＱＩ（ＱＰ）が入力される。この回路ブロック５０としては、例えばＧ／Ａ（ゲートアレイ)などの自動配線手法で構成される論理回路ブロックなどがある。

誤動作防止回路３０は、静電気などの外来ノイズによる誤動作を防止する回路である。具体的には誤動作防止回路３０は、図２（Ｂ）に示すように、イネーブル信号がＬ（Low)レベル（広義には第１の電圧レベル）である期間Ｔ１では、電源ＶＤＤＣ（広義には第１の電源）により電圧レベルが設定される出力信号ＱＰを回路ブロック５０に出力する。またイネーブル信号ＥＮＢがＬレベル（第１の電圧レベル）からＨレベル（第２の電圧レベル）に遷移する遷移期間を含む期間Ｔ２（Ｔ１に続く期間）では、電源ＶＤＤＣにより電圧レベルが設定される出力信号ＱＰを回路ブロック５０に出力する。例えば電源ＶＤＤＣの電圧レベルであるＨレベルの出力信号ＱＰを回路ブロック５０に出力する。なお期間Ｔ２は、例えば、信号ＥＮＢがＬレベルからＨレベルに遷移するタイミングから所与の時間（遅延素子による遅延時間）が経過するまでの期間である。また図２（Ａ）（Ｂ）では期間Ｔ１、Ｔ２において誤動作防止回路３０がＨレベルの出力信号ＱＰを出力しているが、Ｌレベルの出力信号ＱＰを出力するようにしてもよい。

一方、誤動作防止回路３０は、期間Ｔ２に続く期間であってイネーブル信号ＥＮＢがＨレベルとなる期間Ｔ３では、Ｉ／Ｏ回路２０からの出力信号ＱＩに応じた出力信号ＱＰを回路ブロック５０に出力する。例えば信号ＱＩがＬレベルである場合にはＬレベルの信号ＱＰを出力し、信号ＱＩがＨレベルである場合にはＨレベルの信号ＱＰを出力する。なお誤動作防止回路３０が、信号ＱＩの電圧レベルの反転信号を信号ＱＰとして出力するようにしてもよい。この場合には、Ｉ／Ｏ回路２０が信号Ｄの反転信号を出力すればよい。また誤動作防止回路３０は、Ｉ／Ｏ回路２０や回路ブロック５０に含まれる回路であってもよい。またイネーブル信号ＥＮＢは負論理の信号であってもよい。

このような誤動作防止回路３０を設ければ、ＥＳＤ等により図１（Ｄ）のように電源ＶＤＤＩにノイズが乗った場合にも、誤動作防止回路３０の出力信号ＱＰの電圧レベルは電源ＶＤＤＣの電圧レベル（Ｈレベル）に維持される。即ち図２（Ｃ）に示すように、信号ＥＮＢの相対的な電圧レベルが過渡的に変化した場合にも、誤動作防止回路３０により、この過渡的な電圧レベルの変化の影響が回路ブロック５０に伝わらないようになる。従って、外来サージ等のノイズにより、ソフトウェアリセットコマンドなどのコマンド／パラメータの誤書き込み等が行われる事態が防止される。この結果、ＥＳＤイミュニティの耐圧が高い集積回路装置及び電子機器を提供できる。

また図２（Ａ）では、誤動作防止回路３０に供給される電源ＶＤＤＣは、Ｉ／Ｏ回路２０に供給される電源ＶＤＤＩとは異なる電源になっている。従って図１（Ｄ）のようにＥＳＤにより電源ＶＤＤＩにノイズが乗った場合にも、信号ＱＰを、電源ＶＤＤＣの安定した電圧レベルに設定でき、誤動作の防止を更に確実なものにできる。特に図２（Ａ）では電源ＶＤＤＣは回路ブロック５０の電源となっている。そして回路ブロック５０は多数のトランジスタを含んでおり、これらのトランジスタのソース容量等が電源ＶＤＤＣに寄生する。従ってＥＳＤが印加された場合に電源ＶＤＤＣに乗るノイズは電源ＶＤＤＩに比べて低減され、信号ＱＰを更に安定した電圧レベルに設定できる。なお誤動作防止回路３０に対して、Ｉ／Ｏ回路２０に供給される電源と同じ電源を供給することも可能である。

３．詳細な構成
図３（Ａ）にＩ／Ｏ回路２０、２２、誤動作防止回路３０の詳細な構成例を示す。なおＩ／Ｏ回路、誤動作防止回路の構成は図３（Ａ）に限定されず、図３（Ａ）の構成要素の一部を省略したり、他の構成要素を付加するなどの種々の変形実施が可能である。

Ｉ／Ｏ回路２０、２２は、各々、出力バッファとして機能するバッファ回路ＢＵＦ１、ＢＵ２を含む。また入力バッファとして機能する回路ＡＮＤ１、ＡＮＤ２を含む。これらのＩ／Ｏ回路２０、２２は入力及び出力兼用のＩ／Ｏ回路となっている。但しＩ／Ｏ回路２０、２２に回路ＢＵＦ１、ＢＵＦ２を設けない構成としてもよい。

図４（Ａ）（Ｂ）にホスト（ＭＰＵ）インターフェースの信号波形例を示す。ＭＰＵ、ベースバンドエンジン又は画像処理プロセッサなどのホストデバイス（外部デバイス）は、図４（Ａ）に示すようにライト信号ＸＷＲ（"Ｘ"は負論理を意味する）を用いてデータ信号Ｄ（例えば８ビットの信号）を集積回路装置（表示ドライバ）に入力する。即ちコマンド／パラメータ識別信号である信号Ａ０をＬレベルにして、ライト信号ＸＷＲをＬレベルにすることで、信号Ｄを用いてコマンドを書き込む。次に信号Ａ０をＨレベルにして、ライト信号ＸＷＲをＬレベルにすることで、信号Ｄを用いてコマンドのパラメータ（データ）を書き込む。なお、集積回路装置が内蔵するレジスタ（回路ブロック５０が含むレジスタ、バスホルダー）には、ライト信号ＸＷＲの立ち上がりエッジでコマンド、パラメータが書き込まれる。また集積回路装置からのリード動作は図４（Ｂ）のようにリード信号ＸＲＤを用いて行われる。

Ｉ／Ｏ回路２２はライト信号ＸＷＲをバッファリングして出力する。そして入力制御回路２４は、Ｉ／Ｏ回路２２からの信号ＸＷＲＩに基づいてイネーブル信号ＥＮＢを生成する。このイネーブル信号ＥＮＢは、Ｉ／Ｏ回路２０の入力を制御するための信号であり、信号ＥＮＢがＨレベル（アクティブ）である場合に、Ｉ／Ｏ回路２０の入力がイネーブルにされる。

Ｉ／Ｏ回路２０の回路ＡＮＤ１は、信号ＥＮＢがＨレベルである場合に、パッド１８からのデータ信号Ｄをバッファリングし、出力信号ＱＩとして出力する。なおこの場合に、回路ＢＵＦ１の出力はハイインピーダンス状態に設定される。

誤動作防止回路３０は信号処理回路３２、セレクタ３４を含む。信号処理回路３２は、イネーブル信号ＥＮＢを受け、信号ＥＮＢに対して信号遅延処理やフィルタ処理を施した信号を、第２のイネーブル信号ＥＮＢ２として出力する。図３（Ｂ）（Ｃ）に、信号処理回路３２から出力される信号ＥＮＢ２の一例を示す。図３（Ｂ）では、信号ＥＮＢの立ち上がりエッジに対してのみ信号遅延処理が行われて信号ＥＮＢ２が生成されている。図３（Ｃ）では、信号ＥＮＢの立ち上がり及び立ち下がりの両方エッジに対して信号遅延処理が行われて信号ＥＮＢ２が生成されている。なお信号処理回路３２は、信号遅延処理とフ
ィルタ処理の一方のみを行ってもよいし、両方を行ってもよい。

セレクタ３４は、その第１の入力に電源ＶＤＤＣの電圧レベルが入力され、その第２の入力にＩ／Ｏ回路２０からの出力信号ＱＩが入力される。そしてイネーブル信号ＥＮＢ２に基づいて第１、第２の入力のいずれかを選択して出力信号ＱＰを出力する。例えば図３（Ｂ）では、期間Ｔ１、Ｔ２では信号ＥＮＢ２がＬレベル（第１の電圧レベル）になっており、セレクタ３４の第１の入力が選択される。従ってセレクタ３４は、電源ＶＤＤＣの電圧レベルに設定された出力信号ＱＰを出力する。

一方、期間Ｔ３では信号ＥＮＢ２がＨレベル（第２の電圧レベル）になっており、セレクタ３４の第２の入力が選択される。従ってセレクタ３４は、Ｉ／Ｏ回路２０からの信号ＱＩを信号ＱＰとして出力する。このようにすれば、外来サージ等により誤った信号が回路ブロック５０に入力されて誤動作が生じるのを防止できる。

図５（Ａ）に信号処理回路３２の構成例を示す。この信号処理回路３２は、遅延回路を構成するインバータ回路ＩＮＶ１〜ＩＮＶＭと回路ＡＮＤ３を含む。回路ＡＮＤ３の第１の入力には回路ＩＮＶＭの出力が入力され、第２の入力には信号ＥＮＢが出力される。図５（Ａ）の構成を採用することで、図３（Ｂ）のような信号ＥＮＢ２を生成できる。図３（Ｂ）の信号ＥＮＢ２では、立ち上がりエッジが数ｎｓ（例えば２ｎｓ）だけ信号遅延する一方で、立ち下がりエッジについてはほとんど信号遅延していない。従って図４（Ａ）のように信ＸＷＲの立ち上がりエッジ（ＥＮＢの立ち下がりエッジ）で、回路ブロック５０のレジスタに書き込みを行う場合に、その書き込みのホールドタイムやセットアップタイムのＡＣ特性に及ぼす悪影響を最小限に抑えることができる。なお信号処理回路３２は図５（Ｂ）のような構成でもよい。この場合には図３（Ｃ）の信号ＥＮＢ２が生成されるようになる。また信号処理回路３２は、図５（Ａ）（Ｂ）のような信号遅延回路（信号遅延＆フィルタ回路）であってもよいし、抵抗素子やキャパシタにより実現されるフィルタ回路であってもよい。

図５（Ｃ）にセレクタ３４の構成例を示す。図５（Ｃ）のセレクタ３４は、トランジスタＴＲ１、ＴＲ２により構成されるトランスファートランジスタＴＴ１と、トランジスタＴＲ３、ＴＲ４により構成されるトランスファートランジスタＴＴ２を含む。そして信号ＥＮＢ２がＬレベルの場合はＴＴ１がオンになり、Ｈレベルの場合にはＴＴ２がオンになる。なおセレクタ３４は図５（Ｄ）のような構成であってもよい。図５（Ｄ）のセレクタ３４は回路ＡＮＤ４、ＡＮＤ５と回路ＯＲ１を含む。

４．コマンド割り当て
誤動作防止回路３０は、データ信号の一部のビットのみに設けてもよいし、全てのビットに設けてもよい。例えば図６（Ａ）では、集積回路装置は、Ｉ／Ｏ回路２０-7〜２０-0（広義には第１〜第ＪのＩ／Ｏ回路）と誤動作防止回路３０-7〜３０-0（広義には第１〜第Ｊの誤動作防止回路）を含む。そしてＩ／Ｏ回路２０-7〜２０-0は、イネーブル信号ＥＮＢがＨレベルである場合に、パッド１８-7〜１８-0からのデータ信号Ｄ７〜Ｄ０をバッファリングして出力する。また誤動作防止回路３０-7〜３０-0は、期間Ｔ１、Ｔ２では、電源ＶＤＤＣにより電圧レベルに設定される出力信号ＱＰ７〜ＱＰ０（広義には第１〜第Ｊの出力信号）を回路ブロック５０に出力する。一方、期間Ｔ３では、Ｉ／Ｏ回路２０-7〜２０-0からの出力信号ＱＩ７〜ＱＩ０に応じた出力信号ＱＰ７〜ＱＰ０を回路ブロック５０に出力する。

図６（Ａ）ではデータ信号Ｄ７〜Ｄ０の全てのビットに対して誤動作防止回路３０-7〜３０-0が設けられている。従ってデータ信号Ｄ７〜Ｄ０の全てについて、ＥＳＤの外来ノイズによる誤った信号が回路ブロック５０に入力されてしまう事態を防止できる。

さて図４（Ａ）では、信号Ａ０がＬレベルである場合には、データ信号Ｄ７〜Ｄ０によりコマンドが入力される。即ち図６（Ｂ）に示すように、信号Ｄ７〜Ｄ０（第１〜第Ｊのパッドからの第１〜第Ｊの入力信号）の信号レベルの組み合わせに対して、集積回路装置に対する各コマンド（動作指示コマンド）が割り当てられている。例えば信号Ｄ７〜Ｄ０が（００ｈ）である場合には、コマンドＣＭＤ０が入力され、０１ｈの場合にはコマンドＣＭＤ１が入力される。なお"ｈ"はヘキサ表示を意味する。また信号Ａ０がＨレベルである場合には、信号Ｄ７〜Ｄ０により、コマンドのパラメータが入力される。

そして図６（Ｂ）ではＣＭＤ０がソフトウェアリセットコマンドになっている。従って誤動作防止回路を設けないと、ＥＳＤ印加時に、ソフトウェアリセットコマンドの誤書き込みが生じるおそれがある。この点、本実施形態では、誤動作防止回路３０-7〜３０-0が設けられているため、ＥＳＤ印加時に信号ＱＰ７〜ＱＰ０がＨレベルに固定され、ソフトウェアリセットコマンドの誤書き込みを防止できる。

なお期間Ｔ１、Ｔ２において、誤動作防止回路３０-7〜３０-0は、その信号レベルの組み合わせがコマンドに割り当てられていない組み合わせとなる出力信号ＱＰ７〜ＱＰ０を回路ブロック５０に出力することが望ましい。例えば図６（Ｂ）では、（ＦＦｈ）にはコマンドは割り当てられていない。従って誤動作防止回路３０-7〜３０-0は、期間Ｔ１、Ｔ２において、（１１１１１１１１）＝（ＦＦｈ）となる信号ＱＰ７〜ＱＰ０を出力することが望ましい。このようにすれば、ソフトウェアリセットコマンドの誤書き込みが行われる頻度を更に低減できる。

またＥＳＤイミュニティの試験時や通常動作における待機時において、データ信号Ｄ７〜Ｄ０の電圧レベルが全てＨレベルに設定される場合がある。この場合には誤動作防止回路３０-7〜３０-0は、期間Ｔ１、Ｔ２において信号ＱＰ７〜ＱＰ０の電圧レベルを全てＨレベルに設定して、（ＦＦｈ）の信号ＱＰ７〜ＱＰ０を出力することが望ましい。逆に、ＥＳＤイミュニティの試験時等において、信号Ｄ７〜Ｄ０の電圧レベルが全てＬレベルに設定される場合には、期間Ｔ１、Ｔ２において信号ＱＰ７〜ＱＰ０の電圧レベルを全てＬレベルに設定することが望ましい。

５．回路ブロック間の誤動作防止回路
誤動作防止回路は回路ブロック間に設けることもできる。例えば図７（Ａ）において集積回路装置は、イネーブル信号ＥＮＢがＨレベル（第２の電圧レベル）である場合に、有効な出力信号ＱＩを出力する回路ブロック６０（第Ｋの回路ブロック）と、回路ブロック６０からの出力信号が入力される回路ブロック９０（第Ｌの回路ブロック）と、誤動作防止回路７０を含む。なお誤動作防止回路７０を回路ブロック６０や９０に含ませてもよい。

そして図７（Ｂ）に示すように誤動作防止回路７０は、信号ＥＮＢがＬレベル（第１の電圧レベル）である期間Ｔ１と、信号ＥＮＢがＬレベルからＨレベルに遷移する期間を含む期間Ｔ２では、電源ＶＤＤＣにより電圧レベルが設定される出力信号ＱＰを回路ブロック９０に出力する。一方、期間Ｔ２に続く期間であって信号ＥＮＢがＨレベルとなる期間Ｔ３では、回路ブロック６０からの出力信号ＱＩに応じた出力信号ＱＰを回路ブロック９０に出力する。

このようにすれば、ＥＳＤ等の印加時に電源にノイズが乗った場合にも、誤動作防止回路７０の出力信号ＱＰの電圧レベルは電源ＶＤＤＣの電圧レベルに維持される。従って、外来サージ等のノイズによりコマンドの誤書き込み等が行われる事態を防止でき、ＥＳＤイミュニティの耐圧を向上できる。

例えば図７（Ａ）の回路ブロック６０はロジック回路ブロック（Ｇ／Ａ）であり、回路ブロック９０は、ロジック回路ブロックにより制御されて電源を生成する電源回路ブロックである。或いは、回路ブロック９０は、ロジック回路ブロックにより制御されて階調電圧を生成する階調電圧生成回路ブロックである。そしてロジック回路ブロックと電源回路ブロック、階調電圧生成回路ブロックの間では、電圧調整データ、階調調整データが通信される。従ってＥＳＤ等により通信信号にノイズが乗ると、誤った電圧調整データ、階調調整データが電源回路ブロック、階調電圧生成回路ブロックに書き込まれて誤動作が生じる。特に、ロジック回路ブロックと、電源回路ブロック、階調電圧生成回路ブロックの間の距離が長いと、通信信号にノイズが乗りやすくなり、誤動作を生じやすくなる。この点、図７（Ａ）のような誤動作防止回路を設ければ、このような誤動作を防止でき、ＥＳＤイミュニティの耐圧を向上できる。

図８（Ａ）に回路ブロック６０、９０、誤動作防止回路７０の詳細例を示す。回路ブロック６０はアドレス信号Ａ３〜Ａ０とデータ信号Ｄ７〜Ｄ０とイネーブル信号ＥＮＢを回路ブロック９０に出力する。またラッチ信号ＬＡＴも出力する。具体的には回路ブロック６０は、信号ＥＮＢがＬレベル（第１の電圧レベル）である場合には、（Ｆｈ）のアドレス信号（第Ｍのアドレス信号）と非有効なデータ信号Ｄ７〜Ｄ０を出力する。一方、信号ＥＮＢがＨレベル（第２の電圧レベル）である場合には、有効なデータ信号Ｄ７〜Ｄ０を出力する。

そして図８（Ｂ）に示すように誤動作防止回路７０は、期間Ｔ１、Ｔ２では、電源ＶＤＤＣにより電圧レベルが設定されるアドレス信号ＰＡ３〜ＰＡ０を回路ブロック９０に出力する。具体的には信号ＰＡ３〜ＰＡ０の信号レベルの組み合わせが（１１１１）＝（Ｆｈ）となるアドレス信号を出力する。一方、誤動作防止回路７０は、期間Ｔ３では、回路ブロック６０からのアドレス信号Ａ３〜Ａ０に応じたアドレス信号ＰＡ３〜ＰＡ０を回路ブロック９０に出力する。具体的には信号Ａ３〜Ａ０をバッファリングして信号ＰＡ３〜ＰＡ０として回路ブロック９０に出力する。

図８（Ａ）において回路ブロック９０は、複数のレジスタＲ０〜ＲＩを有するレジスタ部９２を含む。そしてレジスタ部９２では、アドレス信号Ａ３〜Ａ０のレジスタアドレスで指定されるレジスタに対して、データ信号Ｄ７〜Ｄ０で設定される調整データ（電圧調整データ、階調調整データ）が書き込まれる。例えば図８（Ｃ）において、アドレス信号Ａ３〜Ａ０のレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・には、レジスタＲ０、Ｒ１、Ｒ２・・・がマッピングされている。そしてレジスタアドレス（０ｈ）、（１ｈ）、（２ｈ）・・・で指定されるレジスタＲ０、Ｒ１、Ｒ２・・・に対して、データ信号Ｄ７〜Ｄ０で設定される調整データＤＡＲＯ、ＤＡＲ１、ＤＡＲ２・・・が書き込まれる。回路ブロック９０が電源回路ブロックである場合には、調整データＤＡＲＯ、ＤＡＲ１、ＤＡＲ２は、電源回路ブロックが生成する複数の電源ＶＤＤＨ、ＶＤＤＬ、ＶＣＯＭＨの電圧調整（電圧設定）データになる。

このようにアドレス信号Ａ３〜Ａ０とデータ信号Ｄ７〜Ｄ０を用いて回路ブロック６０、９０間で通信を行う場合、ＥＳＤによるノイズが原因となってレジスタＲ０〜ＲＩに対して誤った調整データが書き込まれるおそれがある。例えば信号ＥＮＢがＬレベルである場合には、信号Ｄ７〜Ｄ０は非有効なデータ信号となる。ところが、ＥＳＤによるノイズが原因となって、信号ＥＮＢの電圧レベルが過渡的に変化すると、この非有効なデータ信号で設定される調整データがレジスタＲ０〜ＲＩに書き込まれるおそれがある。

この点、図８（Ａ）では、アドレス信号Ａ３〜Ａ０に対して誤動作防止回路７０が設けられている。従って、この誤動作防止回路７０により、過渡的な電圧レベルの変化の影響
が回路ブロック９０に伝わらないようになる。従って、ＥＳＤのノイズにより、調整データの誤書き込みが行われる事態を防止でき、ＥＳＤイミュニティの耐圧を向上できる。

なお図８（Ｂ）に示すように誤動作防止回路７０は、期間Ｔ１、Ｔ２では、電源ＶＤＤＣにより電圧レベルが設定されるアドレス信号として、通常動作モードでは割り当てられていない（Ｆｈ）のレジスタアドレスのアドレス信号ＰＡ７〜ＰＡ０を回路ブロック９０に出力している。例えば図８（Ｃ）では、（Ｆｈ）のアドレス信号に対してはレジスタがマッピングされていない。そして誤動作防止回路７０は、期間Ｔ１、Ｔ２において、（１１１１）＝（Ｆｈ）となるアドレス信号ＰＡ３〜ＰＡ０を出力する。即ち信号ＰＡ３〜ＰＡ０の全てのビットを電源ＶＤＤＣの電圧レベルであるＨレベルに設定する。このようにすれば、調整データの誤書き込みが行われる頻度を更に低減できる。

なお図８（Ａ）の誤動作防止回路７０は、図３（Ａ）と同様の信号処理回路３２やセレクタ３４を含むことができる。また誤動作防止回路７０はアドレス信号Ａ３〜Ａ０の全てのビットに対して設けてもよいし、一部のビットに対してのみ設けてもよい。或いは、図９（Ａ）に示すようにデータ信号Ｄ７〜Ｄ０に対して誤動作防止回路７２を設けてもよい。この場合には誤動作防止回路７２は、期間Ｔ１、Ｔ２では、電源ＶＤＤＣにより電圧レベルが設定されるデータ信号ＰＤ７〜ＰＤ０を回路ブロック９０に出力し、期間Ｔ３では、回路ブロック６０からのデータ信号Ｄ７〜Ｄ０に応じたデータ信号ＰＤ７〜ＰＤ０を回路ブロック９０に出力する。或いは図９（Ｂ）に示すように、アドレス信号Ａ３〜Ａ０とデータ信号Ｄ７〜Ｄ０の両方に誤動作防止回路７０、７２を設けてもよい。

６．集積回路装置の回路構成例
図１０に本実施形態の集積回路装置が表示ドライバである場合の詳細な回路構成例を示す。表示パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル５１２は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル５１２は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネル（有機ＥＬパネル等）であってもよい。

メモリ５２０（ＲＡＭ）は画像データを記憶する。メモリセルアレイ５２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。このメモリ５２０は、ローアドレスデコーダ５２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）、カラムアドレスデコーダ５２６（ＭＰＵカラムアドレスデコーダ）、ライト／リード回路５２８（ＭＰＵライト／リード回路）を含む。

ロジック回路５４０は、表示タイミングやデータ処理タイミングを制御するための表示制御信号を生成する。このロジック回路５４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路５４２は各種制御信号を生成したり、装置全体の制御を行う。表示タイミング制御回路５４４は表示タイミングの制御信号を生成し、メモリ５２０から表示パネル５１２側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路５４６は、ホストからのアクセス毎に内部パルスを発生してメモリ５２０にアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路５４８は、ドットクロックにより動画のＲＧＢデータをメモリ５２０に書き込むＲＧＢインターフェースを実現する。

図１０のホストインタフェース回路５４６により、図４（Ａ）（Ｂ）に示すようなホスト（ＭＰＵ）インターフェースが実現される。

データドライバ５５０は、表示パネル５１２のデータ線を駆動するためのデータ信号を生成する回路である。具体的にはデータドライバ５５０は、メモリ５２０から画像データである階調データを受け、階調電圧生成回路６１０から複数（例えば６４段階）の階調電圧（基準電圧）を受ける。そして、これらの複数の階調電圧の中から、階調データに対応する電圧を選択して、データ信号（データ電圧）として表示パネル５１２の各データ線に出力する。

走査ドライバ５７０は表示パネルの走査線を駆動するための走査信号を生成する回路である。具体的には、内蔵するシフトレジスタにおいて信号（イネーブル入出力信号）を順次シフトし、このシフトされた信号をレベル変換した信号を、走査信号（走査電圧）として表示パネル５１２の各走査線に出力する。なお走査ドライバ５７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路５９０は各種の電源電圧を生成する回路であり、図１１（Ａ）にその構成例を示す。昇圧回路５９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路５９２により、走査ドライバ５７０や階調電圧生成回路６１０が使用する高電圧を生成できる。レギュレータ回路５９４は、昇圧回路５９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路５９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路５９８は電源回路５９０の制御を行うものであり、電源電圧の調整データが設定される調整レジスタ５９９を含む。

階調電圧生成回路（γ補正回路）６１０は階調電圧を生成する回路であり、図１１（Ｂ）にその構成例を示す。選択用電圧生成回路６１２（電圧分割回路）は、電源回路５９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路６１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路６１４は、ロジック回路５４０により調整レジスタ６１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。

７．細長の集積回路装置
図１２に集積回路装置１０の配置例を示す。この集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だ
けが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。

図１３に集積回路装置１０の平面レイアウトの詳細例を示す。図１３において、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

なお本実施形態の集積回路装置１０のレイアウト配置は図１３に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図１４（Ａ）に、集積回路装置１０のＤ２方向に沿った断面図の例を示す。ここでＷ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のＤ２方向での幅である。この幅Ｗ１、ＷＢ、Ｗ２は、各々、出力側Ｉ／Ｆ領域１２、回路ブロックＣＢ１〜ＣＢＮ、入力側Ｉ／Ｆ領域１４のトランジスタ形成領域（バルク領域、アクティブ領域）の幅（最大幅）であり、バンプの形成領域は含まない。またＷは集積回路装置１０のＤ２方向での幅である。

本実施形態では図１４（Ａ）に示すように、Ｄ２方向において、回路ブロックＣＢ１〜ＣＢＮと出力側、入力側Ｉ／Ｆ領域１２、１４との間に他の回路ブロックが介在しない構成にできる。従って、Ｗ１＋ＷＢ＋Ｗ２≦Ｗ＜Ｗ１＋２×ＷＢ＋Ｗ２とすることができる。或いは、Ｗ１＋Ｗ２＜ＷＢが成り立つため、Ｗ＜２×ＷＢとすることもできる。

一方、図１４（Ｂ）の配置手法では、２以上の複数の回路ブロックがＤ２方向に沿って配置される。具体的にはデータドライバブロックとメモリブロックがＤ２方向に沿って配置される。

例えば図１４（Ｂ）においてホスト側からの画像データはメモリブロックに書き込まれる。そしてデータドライバブロックは、メモリブロックに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。従って画像データの信号の流れはＤ２方向である。このため図１４（Ｂ）では、この信号の流れに合わせて、メモリブロックとデータドライバブロックをＤ２方向に沿って配置している。

ところが図１４（Ｂ）の配置手法には以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまい、狭ピッチのために実装が困難になる。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１４（Ｂ）の配置手法では、ある製品ではパッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、これらのピッチが一致しなくなる。ピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。この結果、集積回路装置のＤ２方向での幅が大きくなり、チップ面積が増加し、コスト増を招く。一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。

これに対して図１２、図１３の配置手法では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図１４（Ａ）では、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って、集積回路装置１０のＤ１方向での長さを維持したままで、Ｄ２方向での幅Ｗを狭くでき、スリムな細長チップを実現できる。

また図１２、図１３の配置手法では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図１３において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図１３はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また図１２、図１３の配置手法では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図１３において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。

８．ロジック回路ブロック、電源回路ブロックの配置
本実施形態では図１５に示すように、回路ブロックＣＢ１〜ＣＢＮが、電源電圧の調整データの設定を行うロジック回路ブロックＬＢ（広義には第Ｋの回路ブロック）と、設定された調整データに基づいて電源電圧を生成する電源回路ブロックＰＢ（広義には第Ｌの回路ブロック。１≦Ｋ＜Ｌ≦Ｎ）を含む。またデータ線を駆動するためのデータドライバブロックＤＢ１〜ＤＢ４（広義には少なくとも１つのデータドライバブロック）を含む。そして図１５では、ロジック回路ブロックＬＢと電源回路ブロックＰＢの間に他の回路ブロックが配置される。具体的には、ＬＢとＰＢの間に他の回路ブロックであるデータドライバブロックＤＢ１〜ＤＢ４が配置される。

図１５の配置によれば、回路面積が比較的大きいロジック回路ブロックＬＢや電源回路ブロックＰＢが、データドライバブロックＤＢ１〜ＤＢ４の両側に配置されるようになる。従って、ロジック回路ブロックＬＢのＤ４方向側の空きスペース（Ｃ１に示すスペース）を利用して、ロジック回路用パッドやそのパッド下に形成される入力用トランジスタ等を配置できるようになる。また電源回路ブロックＰＢのＤ４方向側の空きスペース（Ｃ２に示すスペース）を利用して、トランジスタサイズが大きい電源回路の昇圧用トランジスタ等を配置できるようになる。

また図１５の配置によれば、データドライバブロックＤＢ１〜ＤＢ４を集積回路装置の中央付近に集中して配置できるようになるため、ＤＢ１〜ＤＢ４からのデータ信号の出力線を、出力側Ｉ／Ｆ領域１２において効率良くシンプルに配線できる。従って、出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４での配線効率や配置効率を向上でき、集積回路装置のＤ２方向での幅Ｗを小さくでき、スリムな細長の集積回路装置を実現できる。

ところで、図１５のようにロジック回路ブロックＬＢ、電源回路ブロックＰＢを配置すると、ＬＢとＰＢの間の距離が離れてしまう。特に図１２、図１３の配置手法を採用すると、集積回路装置の長辺方向（Ｄ１方向）の長さＬＤは１５ｍｍ＜ＬＤ＜２７ｍｍとなり、非常にスリムで細長のチップになる。従って、ロジック回路ブロックＬＢ、電源回路ブロックＰＢ間の距離は非常に離れてしまう。

そして、このようにロジック回路ブロックＬＢ、電源回路ブロックＰＢ間の距離が離れると、これらのブロックを接続する電源電圧用調整データの信号線の長さも長くなる。従って、ＥＳＤ等のノイズにより誤った調整データが電源回路ブロックＰＢのレジスタに書き込まれる可能性が高くなる。

この点、本実施形態では、図８（Ａ）のように、回路ブロック６０であるロジック回路ブロックＬＢと、回路ブロック９０である電源回路ブロックＰＢの間に、誤動作防止回路７０が設けられる。従って、図１５に示すようにロジック回路ブロックＬＢと電源回路ブロックＰＢを距離を離して配置した場合にも、ＥＳＤ等のノイズによる調整データの誤書き込みを防止できる。そして図１５のようにロジック回路ブロックＬＢと電源回路ブロックＰＢを距離を離して配置することで、出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４での配線効率や配置効率を向上でき、集積回路装置のＤ２方向での幅Ｗを小さくできる。従って、スリムな細長の集積回路装置の実現と、ＥＳＤイミュニティの耐圧向上とを両立できる。

９．電子機器
図１６（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図１６（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図１６（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ、ベースバンドエンジンなどである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１６（Ｂ）の画像処理コントローラ４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

図１６（Ａ）の場合には、集積回路装置１０としてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０は、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図１６（Ｂ）の場合には、集積回路装置１０としてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置１０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（入力信号、第１の電圧レベル、第２の電圧レベル等）と共に記載された用語（データ信号、Ｌレベル、Ｈレベル等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また集積回路装置や電子機器の構成、配置、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。

図１（Ａ）〜（Ｄ）はＥＳＤイミュニティの説明図。 図２（Ａ）（Ｂ）（Ｃ）は本実施形態の集積回路装置の構成例及び説明図。 図３（Ａ）（Ｂ）（Ｃ）は集積回路装置の詳細な構成例及び説明図。 図４（Ａ）（Ｂ）はホスト（ＭＰＵ）インターフェースの信号波形例。 図５（Ａ）〜（Ｄ）は信号処理回路、セレクタの構成例。 図６（Ａ）（Ｂ）は集積回路装置の構成例及びコマンドの説明図。 図７（Ａ）（Ｂ）は回路ブロック間に誤動作防止回路を設ける手法の説明図。 図８（Ａ）（Ｂ）（Ｃ）も回路ブロック間に誤動作防止回路を設ける手法の説明図。 図９（Ａ）（Ｂ）はデータ信号に誤動作防止回路を設ける手法の説明図。 集積回路装置である表示ドライバの回路構成例。 図１１（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例。 集積回路装置の配置例。 集積回路装置の詳細な配置例。 図１４（Ａ）（Ｂ）は集積回路装置の断面図の例。 ロジック回路ブロック、電源回路ブロックの配置手法の説明図。 図１６（Ａ）（Ｂ）は電子機器の構成例。

符号の説明

４ 静電気印加装置、６ 表示モジュール、８ 表示パネル、１０ 集積回路装置、
１８、１８-7〜１８-0 パッド、２０、２０-7〜２０-0、２２ Ｉ／Ｏ回路、
２４ 入力制御回路、３０、３０-7〜３０-0 誤動作防止回路、５０ 回路ブロック、
６０ 回路ブロック（第Ｋの回路ブロック）、７０、７２ 誤動作防止回路、
９０ 回路ブロック（第Ｌの回路ブロック）、９２ レジスタ部

Claims (6)

1. イネーブル信号が第２の電圧レベルである場合に、パッドからの入力信号をバッファリングして出力するＩ／Ｏ回路と、
   前記Ｉ／Ｏ回路からの出力信号が入力される回路ブロックと、
   前記イネーブル信号が第１の電圧レベルである第１の期間と、前記イネーブル信号が前記第１の電圧レベルから前記第２の電圧レベルに遷移する期間を含む第２の期間では、第１の電源により電圧レベルが設定される出力信号を前記回路ブロックに出力し、前記第２の期間に続く期間であって前記イネーブル信号が前記第２の電圧レベルとなる第３の期間では、前記Ｉ／Ｏ回路からの出力信号に応じた出力信号を前記回路ブロックに出力する誤動作防止回路と、
   を含むことを特徴とする集積回路装置。
2. 請求項１において、
   前記誤動作防止回路は、
   前記イネーブル信号を受け、前記イネーブル信号に対して信号遅延処理及びフィルタ処理の少なくと一方を施した信号を第２のイネーブル信号として出力する信号処理回路と、
   その第１の入力に前記第１の電源の電圧レベルが入力され、その第２の入力に前記Ｉ／Ｏ回路からの出力信号が入力され、前記第２のイネーブル信号に基づいて前記第１、第２の入力のいずれかを選択して出力信号を出力するセレクタとを含むことを特徴とする集積回路装置。
3. 請求項１又は２において、
   前記第１の電源は、前記Ｉ／Ｏ回路に供給される電源とは異なる電源であることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記イネーブル信号が第２の電圧レベルである場合に、第１〜第Ｊのパッドからの第１〜第Ｊの入力信号をバッファリングして出力する第１〜第ＪのＩ／Ｏ回路と、
   前記第１、第２の期間では、前記第１の電源により電圧レベルに設定される第１〜第Ｊの出力信号を前記回路ブロックに出力し、前記第３の期間では、前記第１〜第ＪのＩ／Ｏ回路からの出力信号に応じた第１〜第Ｊの出力信号を前記回路ブロックに出力する第１〜第Ｊの誤動作防止回路とを含むことを特徴とする集積回路装置。
5. 請求項４において、
   前記第１〜第Ｊのパッドからの第１〜第Ｊの入力信号の信号レベルの各組み合わせに対して、集積回路装置に対する各コマンドが割り当てられている場合に、
   前記第１〜第Ｊの誤動作防止回路は、
   前記第１、第２の期間では、その信号レベルの組み合わせが前記コマンドに割り当てられていない組み合わせとなる第１〜第Ｊの出力信号を、前記回路ブロックに出力することを特徴とする集積回路装置。
6. 請求項１乃至５のいずれかに記載の集積回路装置と、
   前記集積回路装置により駆動される表示パネルと、
   を含むことを特徴とする電子機器。

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