JP2007212898A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】 スリムな細長でありながら信号波形のなまりを整形することができる集積回路装置及びこれを含む電子機器を提供することにある。
【解決手段】 集積回路装置の第１の方向Ｄ１に沿って配置される第１〜第Ｎの回路ブロック（Ｎは３以上の整数）を含み、第１〜第Ｎの回路ブロックの一つはロジック回路ブロックＬＢであり、ロジック回路ブロックＬＢ以外の第１〜第Ｎの回路ブロックのうちの（Ｎ−１）個の回路ブロックは、ロジック回路ブロックＬＢから第１の方向Ｄ１に向かって伝送される信号に基づいて動作され、（Ｎ−１）個の回路ブロックの各々に対して第１の方向Ｄ１の上流側にそれぞれ一つずつ設けられた（Ｎ−１）個のリピータ回路ブロックＲＣＢ１−ＲＣＢ６を有し、（Ｎ−１）個のリピータ回路ブロックの各々は、入力される信号を波形整形して出力する複数のバッファ２００，２１０，２２０，２４０，２６０，２７０を有する。
【選択図】 図１１

Description

本発明は、集積回路装置及び電子機器に関する。

液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。

しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、スリムな細長でありながら信号波形のなまりを整形することができる集積回路装置及びこれを含む電子機器を提供することにある。

本発明の一態様は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは３以上の整数）を含み、前記第１〜第Ｎの回路ブロックの一つはロジック回路ブロックであり、前記ロジック回路ブロック以外の前記第１〜第Ｎの回路ブロックのうちの（Ｎ−１）個の回路ブロックは、前記ロジック回路ブロックから前記第１の方向に向かって伝送される信号に基づいて動作され、前記（Ｎ−１）個の回路ブロックの各々に対して前記第１の方向の上流側にそれぞれ一つずつ設けられた（Ｎ−１）個のリピータ回路ブロックを有し、前記（Ｎ−１）個のリピータ回路ブロックの各々は、入力される前記信号を波形整形して出力する複数のバッファを有することを特徴とする。

ロジック回路ブロックの信号によって動作される回路ブロックの前段にそれぞれリピータ回路ブロックを設けることで、内部に取り込む信号と共に次段に送出する信号を波形整形できる。よって、スリムな細長の集積回路装置であっても、ロジック回路ブロックから離れた回路ブロックでの波形なまりに起因した不具合を解消できる。

本発明の一態様では、前記（Ｎ−１）個のリピータ回路ブロックの少なくとも一つのリピータ回路ブロックは、前記少なくとも一つのリピータ回路ブロックよりも前記第１方向で下流に位置する他の少なくとも一つのリピータ回路ブロックよりも、前記複数のバッファのうち動作するバッファの数が多く設定されている。

回路ブロックが下流に位置するに従い、入力される信号が少なくなり、次段に送出する信号も少なくなる。よって、上流側の回路ブロックに設けられるリピータ回路ブロックほど、バッファ稼働率は高くなる。

本発明の一態様では、前記（Ｎ−１）個のリピータ回路ブロックの各々は、共通した回路構成を有し、前記第１の方向での配置される位置に従って、前記複数のバッファの動作、非動作状態が設定されている。

複数のリピータ回路ブロックを共通構成としたとき、上述のようにロジック回路ブロックからの遠ざかるほど、不要なバッファが増えるので、リピータ回路ブロックの設置位置に従って、バッファの設定をすることが好ましい。

本発明の一態様では、前記第１〜第Ｎの回路ブロック間を接続する配線が、前記集積回路装置の最上層に配置され、前記（Ｎ−１）個のリピータ回路ブロックの各々は、前記最上層の配線を介して伝送される信号を波形整形することができる。波形整形することから、信号線の迂回は避けるべきであり、最上層の配線層を利用すれば、最短距離での信号伝送が可能となる。

本発明の一態様では、前記（Ｎ−１）個の回路ブロックは、複数のＲＡＭブロックを含み、前記ロジック回路ブロックより前記複数のＲＡＭブロックに書き込みデータを伝送する第１の伝送線が設けられ、前記複数のＲＡＭブロックの各々に対して、前記第１の方向の上流に位置する各一つのリピータ回路ブロックは、前記第１の伝送線より分岐点から分岐されて、該リピータ回路ブロックの直後に位置する一つのＲＡＭブロックに接続された分岐線をそれぞれ有し、前記複数のバッファの一つは、前記分岐点よりも前記第１の方向にて下流の位置にて前記第１の伝送線に接続され、前記複数のバッファの他の一つを、前記分岐線に接続することができる。

こうすると、分岐線の先の負荷容量が比較的大きくても、波形整形効果が期待できる。

本発明の一態様では、前記複数のＲＡＭブロックより前記ロジック回路ブロックに向けて、前記複数のＲＡＭブロックのいずれか一つから読み出された読出しデータを伝送する第２の伝送線が設けられ、前記各一つのリピータ回路ブロックは、前記ロジック回路ブロックからの選択信号によって動作するゲート回路と、前記ゲート回路と前記第２の伝送線との間に設けられたバッファとを有することができる。

こうして、複数のＲＡＭブロックに対して読出しデータの伝送線を共用しながら、混信することなく波形整形された読出しデータをホスト機器側に送出できる。

本発明の一態様によれば、前記複数のＲＡＭブロックの各々に対して、前記第１の方向の下流側にデータドライバブロックをさらに有することができる。

本発明の一態様では、前記複数のＲＡＭブロックのうち前記第１の方向にて最上流に位置する一つのＲＡＭブロックと、前記ロジック回路ブロックとの間に、階調電圧生成回路ブロックをさらに有することができる。階調電圧は複数のデータドライバブロックに供給されるものであるから、複数のデータドライバブロックよりも上流側のＲＡＭブロックとロジック回路ブロックとの間に配置することが好ましい。

本発明の一態様では、前記第１辺に隣接した第１の走査ドライバブロックと、前記第３辺に隣接した第２の走査ブロックがさらに設けられ、前記ロジック回路ブロックは、前記第１の走査ドライバブロックと、前記階調電圧生成回路ブロックとの間に配置され、前記第２の走査ドライバブロックは、前記（Ｎ−１）個の回路ブロックの一つであり、前記第２の走査ドライバブロックに対して前記第１の方向の上流に、前記（Ｎ−１）個のリピータ回路の一つを配置することができる。

本発明の一態様では、前記複数のＲＡＭブロックのうち、前記第１の方向で最下流にある一つのＲＡＭブロックに隣接した前記データドライバブロックと、前記第２の走査ドライバブロックとの間に、電源回路ブロックをさらに有し、前記電源回路ブロックは、前記（Ｎ−１）個の回路ブロックの一つであり、前記電源回路ブロックに対して前記第１の方向の上流に、前記（Ｎ−１）個のリピータ回路の一つを配置することができる。

本発明の一態様では、前記電源回路ブロックへ供給される電源系信号、前記第２の走査ドライバブロックに供給される走査系信号、前記複数のＲＡＭブロックに供給されるメモリ系信号の各伝送線を、前記第１の方向に沿って、かつ、前記第２の方向の上流から下流に向けて配列することができる。

本発明の他の態様は、上述した集積回路装置を有する電子機器を定義している。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．比較例
図１（Ａ）に本実施形態の比較例となる集積回路装置５００を示す。図１（Ａ）の集積回路装置５００はメモリブロックＭＢ（表示データＲＡＭ）とデータドライバブロックＤＢを含む。そしてメモリブロックＭＢとデータドライバブロックＤＢはＤ２方向に沿って配置されている。またメモリブロックＭＢ、データドライバブロックＤＢは、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。

ホスト側からの画像データはメモリブロックＭＢに書き込まれる。そしてデータドライバブロックＤＢは、メモリブロックＭＢに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１（Ａ）において画像データの信号の流れはＤ２方向である。このため、図１（Ａ）の比較例では、この信号の流れに合わせて、メモリブロックＭＢとデータドライバブロックＤＢをＤ２方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。

ところが図１（Ａ）の比較例では以下のような課題がある。

第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置５００を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図２（Ａ）に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば２２μｍ以上であることが望ましいが、図２（Ａ）のような単純シュリンクでは例えば１７μｍピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。

第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１（Ａ）の比較例では、ある製品では図１（Ｂ）のように、パッドピッチとメモリのセルピッチとデータドライバのセルピチが一致していたとしても、メモリやデータドライバの構成が変わると、図１（Ｃ）に示すようにこれらのピッチが一致しなくなる。そして図１（Ｃ）のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にＤ１方向にブロックが扁平している図１（Ａ）の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置５００のＤ２方向での幅Ｗが大きくなり、チップ面積が増加し、コスト増を招く。

一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図１（Ａ）の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じ、設計が非効率化するなどの問題が生じる。

２．集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置１０の構成例を図３に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を方向Ｄ１とし、Ｄ１の反対方向を方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を方向Ｄ２とし、Ｄ２の反対方向を方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。

図３に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち、図１（Ａ）の比較例では回路ブロックがＤ２方向に並んでいるが、本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、図１（Ａ）の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。

また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。

出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。

入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。

なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。

また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。

例えば図４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ドライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Collar Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路のブロックを省略できる。

図５（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図５（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図５（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図５（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。

図５（Ａ）（Ｂ）では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。

また図５（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（広義には第Ｊのメモリブロック。１≦Ｊ＜Ｉ）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（広義には第Ｊのデータドライバブロック）が隣接して配置される。またメモリブロックＭＢ１のＤ１方向側に、メモリブロックＭＢ２（広義には第Ｊ＋１のメモリブロック）が隣接して配置される。そしてメモリブロックＭＢ２のＤ１方向側に、データドライバブロックＤＢ２（広義には第Ｊ＋１のデータドライバブロック）が隣接して配置される。メモリブロックＭＢ３、ＭＢ４、データドライバブロックＤＢ３、ＤＢ４の配置も同様である。このように図５（Ａ）では、ＭＢ１、ＭＢ２の境界線に対して線対称にＭＢ１、ＤＢ１とＭＢ２、ＤＢ２が配置され、ＭＢ３、ＭＢ４の境界線に対して線対称にＭＢ３、ＤＢ３とＭＢ４、ＤＢ４とが配置される。なお図５（Ａ）では、ＤＢ２とＤＢ３が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

一方、図５（Ｂ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図５（Ｂ）では、ＭＢ１とＤＢ２、ＭＢ２とＤＢ３、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。

図５（Ａ）のレイアウト配置によれば、メモリブロックＭＢ１とＭＢ２や、ＭＢ３とＭＢ４の間で（第Ｊ、第Ｊ＋１のメモリブロックの間で）、カラムアドレスデコーダを共用できるという利点がある。一方、図５（Ｂ）のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域１２へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。

なお本実施形態の集積回路装置１０のレイアウト配置は図５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。

図６（Ａ）は、本実施形態の集積回路装置のＤ２方向に沿った断面図の例であり、図６（Ｂ）は比較例の断面図の例である。図１（Ａ）の比較例では、図６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。

これに対して本実施形態では図３、図５（Ａ）（Ｂ）に示すように複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図６（Ａ）に示すように、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って図２（Ｂ）に示すように、集積回路装置１０のＤ１方向での長さＬＤを維持したままで、Ｄ２方向での幅Ｗを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば２２μｍ以上に維持することができ、実装を容易化できる。

また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。

また本実施形態では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。

なお第２の比較例として、例えばデータドライバブロックをＤ１方向に細長に配置し、データドライバブロックのＤ４方向側に、メモリブロックなどの他の複数の回路ブロックをＤ１方向に沿って配置する手法も考えられる。しかしながらこの第２の比較例では、メモリブロックなどの他の回路ブロックと出力側Ｉ／Ｆ領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のＤ２方向での幅Ｗが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Ｗが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図１（Ｂ）（Ｃ）で説明したピッチの不一致の問題が生じ、設計効率を向上できない。

また本実施形態の第３の比較例として、同一機能の回路ブロック（例えばデータドライバブロック）だけをブロック分割して、Ｄ１方向に並べて配置する手法も考えられる。しかしながら、この第３の比較例では、集積回路装置に同一機能（例えばデータドライバの機能）だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つの異なる機能を有する回路ブロックを含む。従って図４、図５（Ａ）（Ｂ）に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。

３．回路構成
図７に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図７に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。

ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成し、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力し、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。

図７において、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。

データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図８（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。

走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図８（Ｂ）にその構成例を示す。シフトレジスタ７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ７６は、シフトレジスタ７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路７８は、レベルシフタ７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ７０は図８（Ｃ）に示す構成であってもよい。図８（Ｃ）では、走査アドレス生成回路７３が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ７６、出力回路７８を介して走査電圧が出力される。

電源回路９０は各種の電源電圧を生成する回路であり、図９（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。レギュレータ回路９４は、昇圧回路９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路９８は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。

階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図９（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路１１２に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ１１６に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路１１２や階調電圧選択回路１１４に、インピーダンス変換回路（ボルテージフォロワ接続の演算増幅器）を設ける構成にしてもよい。

図１０（Ａ）に、図８（Ａ）のＤ／Ａ変換回路５４が含む各ＤＡＣ（Digital Analog Converter）の構成例を示す。図１０（Ａ）の各ＤＡＣは、例えばサブピクセル毎（或いは画素毎）に設けることができ、ＲＯＭデコーダ等により構成される。そしてメモリ２０からの６ビットのデジタルの画像データＤ０〜Ｄ５とその反転データＸＤ０〜ＸＤ５に基づいて、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３のいずれかを選択することで、画像データＤ０〜Ｄ５をアナログ電圧に変換する。そして得られたアナログ電圧の信号ＤＡＱ（ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢ）を出力回路５６に出力する。

なお低温ポリシリコンＴＦＴ用の表示ドライバ等で、Ｒ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示ドライバに送る場合（図１０（Ｃ）の場合）には、Ｒ用、Ｇ用、Ｂ用の画像データを、１つの共用のＤＡＣを用いてＤ／Ａ変換することもできる。この場合には図１０（Ａ）の各ＤＡＣは画素毎に設けられる。

図１０（Ｂ）に、図８（Ａ）の出力回路５６が含む各出力部ＳＱの構成例を示す。図１０（Ｂ）の各出力部ＳＱは画素毎に設けることができる。各出力部ＳＱは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のインピーダンス変換回路ＯＰＲ、ＯＰＧ、ＯＰＢ（ボルテージフォロワ接続の演算増幅器）を含み、ＤＡＣからの信号ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢのインピーダンス変換を行って、データ信号ＤＡＴＡＲ、ＤＡＴＡＧ、ＤＡＴＡＢをＲ、Ｇ、Ｂ用のデータ信号出力線に出力する。なお例えば低温ポリシリコンＴＦＴパネルの場合には、図１０（Ｃ）に示すようなスイッチ素子（スイッチ用トランジスタ）ＳＷＲ、ＳＷＧ、ＳＷＢを設け、Ｒ用、Ｇ用、Ｂ用のデータ信号が多重化されたデータ信号ＤＡＴＡを、インピーダンス変換回路ＯＰが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部ＳＱに、図１０（Ｂ）（Ｃ）のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。

４．リピータ回路を含む全体レイアウト
図１１は、図５（Ｂ）に示す回路ブロックレイアウトに、６つのリピータ回路ブロックＲＣＢ１〜ＲＣＢ６を設けたものである。なお、図１１では、集積回路装置１０の右辺から左辺に向かう方向を第１の方向Ｄ１とし、図１１の集積回路装置１０の上側辺から下側辺に向かう方向を第２の方向Ｄ２として説明する。

図１１に示すロジック回路ブロックＬＢは、入力される前記信号を波形整形して出力する複数のバッファを有するものである。図１１に示すロジック回路ブロックＬＢ以外の回路ブロックは、全てロジック回路ブロックＬＢからの信号に基づいて動作するものである。本実施形態の場合、ロジック回路ブロックＬＢは、第１の方向Ｄ１の上流側に位置しているので、第１の信号Ｄ１の下流に向かうに従い、信号伝送経路の負荷抵抗・負荷容量に起因して信号になまりが生ずる。リピータ回路ブロックＲＣＢ１〜ＲＣＢ６は、第１の方向Ｄ１に向かう信号経路の各所に設けられることで、波形整形を繰り返し行うものである。

ここで、リピータ回路ブロックＲＣＧ１〜ＲＣＢ６以外の構成であって、図５（Ｂ）と異なる構成についてまず説明しておく。４つのＲＡＭ内蔵データドライバブロックＤＤＢは、図５（Ｂ）のメモリブロックＭＢとデータドライバブロックＤＢを一つのブロックとしてまとめたものであり、回路構成上もマクロセルとして取り扱うことができる。

図５（Ｂ）に示されていない構成として、走査ドライバブロックＳＢ２とロジック回路ブロックＬＢとの間に、不揮発性メモリブロックＮＶＭＢが設けられている。この不揮発性メモリブロックＮＶＭＢは、検査データ、ユーザ調整データなどを記憶しておくものである。その余の点は、図５（Ｂ）に示すとおりである。

ここで、リピータ回路ブロックＲＣＢは、伝送経路の負荷に起因した波形なまりを整形するものであるから、ロジック回路ブロックＬＢの近辺に位置する回路ブロックには不要である。本実施形態では、ロジック回路ブロックＬＢの近くに位置する回路ブロックとして、走査ドライバブロックＳＢ２、階調電圧生成回路ＧＢ及び不揮発性メモリブロックＮＶＭＢには、リピータ回路ブロックＲＣＢを設けていない。

６つのリピータ回路ブロックＲＣＢ１〜ＲＣＢ６は、４つのＲＡＭ内蔵データドライバブロックＤＤＢ１〜ＤＤＢ４の前段、電源回路ＰＢの前段、走査ドライバＳＢ１の前段に一つずつ設けられている。

６つのリピータ回路ブロックＲＣＢ１〜ＲＣＢ６は、共通の構成を有する。その代表的なバッファ回路を、図１２（Ａ）〜図１２（Ｄ）に示す。ここでは、ロジック回路ブロックＬＢから信号が供給される第１の方向Ｄ１の最上流位置に設けられた、ＲＡＭ内蔵データドライバブロックＤＤＢ４の上流に位置するリピート回路ＲＣＢ１について例を挙げながら、各バッファ回路を説明する。

まず、リピート回路ブロックＲＣＢ１により波形整形される信号について説明すると、図１１に示すように、電源系信号ＰＳ、走査系信号ＳＳ、メモリ系信号ＭＳである。

図１２（Ａ）に示すバッファ回路２００は、信号伝送線２０２に２つのインバータ２０４，２０６を接続したものである。入力された信号は、２つのインバータ２０４，２０６で波形整形され、ＲＡＭ内蔵データドライバブロックＤＤＢ４には入力されずにスルーされる。つまり、ＲＡＭ内蔵データドライバブロックＤＤＢ４には必要のない電源系信号ＰＳ及び走査系信号ＳＳは、次段に送出される前にバッファ回路２００にて波形整形される。

図１２（Ｂ）に示すバッファ回路２１０は、信号伝送線２１２に２つのインバータ２１４，２１６を有する点で、図１２（Ａ）のバッファ回路２００と共通する。さらに、伝送線２１２は、インバータ２１６よりも第１の方向Ｄ１にて下流の分岐点Ｐ１にて、伝送線２１２から分岐線２１８が枝分かれしている。そして、２つのインバータ２１４，２１６にて波形整形された信号は、伝送線２１２に沿って次段に送出される一方で、分岐線２１８に沿って信号がＲＡＭ内蔵データドライバブロックＤＤＢ４に入力される。

図１２（Ｂ）は、後述する図１２（Ｃ）と比較すると分かるが、図１２（Ｂ）の分岐線２１８の負荷容量が小さい場合に適用される。ＲＡＭ内蔵データドライバブロックＤＤＢ４に入力される信号としては、１８ビットのライトデータ、１８ビットのリードデータは後述する図１２（Ｃ）（Ｄ）のバッファ回路が適用されるので、ホスト機器例えばＣＰＵ側がＲＡＭにアクセスするためのアドレス信号（例えば１０ビット）、ＲＡＭよりＬＣＤ側に読み出すためのローアドレス信号（７−８ビット）及びライト・リード等の制御信号がある。これらアドレス信号や制御信号の伝送に、図１２（Ｂ）に示すバッファ回路２１０を適用することができる。ただし、これらの信号であっても、分岐線２１８の負荷容量が大きい場合には、次に説明する図１２（Ｃ）のバッファ回路が適用される。

図１２（Ｃ）は、主としてＲＡＭに書き込まれるライトデータの伝送に用いられる。図１２（Ｃ）では、バッファ回路２２０に対して第１の方向Ｄ１の上流の分岐点Ｐ２で、伝送線２２２は分岐線２２４に枝分かれする。そして、伝送線２２２には２つのインバータ２２６，２２８が設けられる一方で、分岐線２２４にも２つのインバータ２３０，２３２が設けられている。つまり、ライトデータ（ＷＤ）は、伝送線２２２に沿って２つのインバータ２２６，２２８で波形整形されて次段に送出される一方で、分岐線２２４に沿って２つのインバータ２３０，２３２で波形整形されて、ＲＡＭ内蔵データドライバブロックＤＤＢ４にも入力される。図１２（Ｂ）と比較すると、伝送線２２２及び分岐線２２４にそれぞれ専用のバッファを有することで、各線路に対する駆動能力が高まり、波形の劣化を防止できる。ライトデータは１８ビットであるから、図１２（Ｄ）の伝送線２２２は１８本設けられ、これらは４つのＲＡＭ内蔵デードライバＤＤＢ１−ＤＤＢ４にて共用される。

図１２（Ｄ）は、ＲＡＭ内蔵データドライバＤＤＢ４にホスト機器例えばＣＰＵがアクセスして、ＲＡＭに書き込まれたデータをＣＰＵ側に読み出す際に用いられる。第１の方向Ｄ１とは逆方向Ｄ３に沿って、４つのＲＡＭ内蔵データドライバＤＤＢ１−ＤＤＢ４に共用される１本の伝送線２４２は、バッファ回路２４０の一部を構成するナンド回路２４４とノア回路２４６に接続されている。この伝送線２４２上の信号を先方にパスさせるか否かは、４つのＲＡＭのいずれか一つを選択するバンク選択信号によって決められる。従って、バンク選択信号が、ナンド回路２４４及びノア回路２４６に入力されている。バンク選択信号はＨＩＧＨアクティブであり、ＨＩＧＨであるときにのみ、伝送線２４２上の信号の論理に基づいて、最終段のインバータ２４８を駆動する。これにより、波形整形されたリードデータ（ＲＤ）がホスト機器であるＣＰＵに送出される。バンク選択信号がＬＯＷであると、リードデータ（ＲＤ）はパスされない。

以上の動作は、他の３つのＲＡＭ内蔵データドライバブロックＤＤＢ１−ＤＤＢ３の前段に配置されたリピート回路ブロックＲＣＢ２−４においても、同様である。ただし、第１の方向Ｄ１の最下流に位置するＲＡＭ内蔵データドライバブロックＤＤＢ１の前段のリピート回路ブロックＲＣＢ４は、動作が一部異なる。その理由は、ＲＡＭ関係のデータ、信号を次段に送る必要がないからである。

そこで、リピート回路ブロックＲＣＢ４では、以下のように設定されている。まず、図１２（Ｂ）のバッファ回路２１０であって、ＲＡＭ関係の信号が入力される場合には、分岐点Ｐ１以降の伝送線２１２にてＯＵＴ出力は不要である。よって、そのＯＵＴ端子は非接続とされる。

次に、図１２（Ｃ）のバッファ回路２２０については、２つのインバータ２２６，２２８は動作させる必要がないので、例えば電源供給が遮断される。

このようにして、６つのリピータ回路ブロックＲＣＢ１−ＲＣＢ６で共通の構成を有しながら、第１の方向Ｄ１にて配置される位置に従って、６つのリピータ回路ブロックＲＣＢ１−ＲＣＢ６のバッファの動作、非動作状態が適宜設定されることになる。この設定は、６つリピータ回路ブロックＲＣＢ１−ＲＣＢ６に接続される配線によって設定することができる。これに代えて、他の種々の手段により、リピータ回路ブロックＲＣＢ１−ＲＣＢ６の個々の機能を設定することができる。このようにすることで、リピータ回路ブロックＲＣＢ１−ＲＣＢ６の少なくとも一つのリピータ回路ブロックは、そのリピータ回路ブロックよりも第１方向Ｄ１で下流に位置する他の少なくとも一つのリピータ回路ブロックよりも、動作するバッファ数が多く設定されることになる。

このことは、リピータ回路ブロックＲＣＢ５及びＲＣＢ６にて顕著である。電源回路ブロックＰＢの前段にあるリピータ回路ブロックＲＣＢ５では、メモリ系信号ＭＳは一切入力されない。従って、リピータ回路ブロックＲＣＢ５中の図１２（Ｃ）及び図１２（Ｄ９のバッファ回路２２０，２４０は非動作時様態に設定される。図１２（Ｂ）に示すバッファ２１０のうち、メモリ系信号ＭＳの伝送線２１２に接続されたバッファについても、非動作状態となる。

最終段のリピータ回路ブロックＲＣＢ６の場合はさらに顕著であり、次段に送る信号はない上、入力される信号も走査系信号ＳＳのみである。よって、リピータ回路ブロックＲＣＢ６の中の多くのバッファ回路は非動作状態に設定されている。

ここで、図１１に示すように、本実施形態の回路ブロックは第１の方向Ｄ１での回路長がほぼ等しく、よって、６つリピータ回路ブロックＲＣＢ１−ＲＣＢ６をほぼ等間隔配置できる。よって、どの回路ブロックに対しても、波形整形の程度が均等化され、誤動作の少ない集積回路装置を実現できる。

６つのリピータ回路ブロックＲＣＢ１−ＲＣＢ６に入力される信号は、全て、最上層の配線層に設けられた伝送線２０２，２１２，２２２，２４２を介して入出力される。本実施形態の集積回路装置の配線層は五層であり、第五層金属層が、回路ブロック間の信号伝送用配線層となり、第四層金属層以下は回路ブロック内の配線に割り当てられている。従って、図１１に示すように、第五層金属層はリピータ回路ブロックＲＣＢ１−ＲＣＢ６への伝送路としてほぼ占有される。この第五層金属層の配線レイアウトとして最も効率的なものは、図１１に示すように、第２の方向Ｄ２の上流から順に、電源系信号ＰＳ、走査系信号ＳＳ、メモリ系信号ＭＳである。

なお、本実施形態では、階調電圧生成回路ブロックＧＢからの信号は波形整形していない。このため、階調電圧生成回路ブロックＧＢからの階調系信号ＧＳは、リピータ回路ブロックＲＣＢ１−ＲＣＢ６の伝送経路から外れた位置として、図１１に示す第２の方向Ｄ２の最上流位置にレイアウトしている。

上述した説明では、ＲＡＭ内蔵データドライバブロックＤＤＢ１−ＤＤＢ４に対する信号に関して、メモリ系信号ＭＳの波形整形について説明したが、図５（Ｂ）に示すデータドライバブロックＤＢ１−ＤＢ４については触れていない。データドライバブロックＤＢ１−ＤＢ４への信号は、リピート回路ブロックＲＣＢ１−ＲＣＢ６を用いずに波形整形している。

図１３は、図１１に示すＲＡＭ内蔵データドライバブロックＤＤＢ４の概略ブロック図であり、データドライバブロックＤＢ４の第２の方向Ｄ２の端部に、バッファ回路２５０が設けられ、このバッファ回路２５０をリピータ回路ブロックとして用いることができる。バッファ回路２５０は、原理的に図１４及び図１５に示すバッファ回路を備えている。図１４に示すバッファ回路２６０は、図１２（Ｂ）と同じであり、伝送線２６２上の２つのインバータ２６４，２６６で波形整形された信号が、次段に送出される一方、データドライバブロックＤＢ４に供給される。このバッファ回路２６０は、ＬＶ系信号の波形整形に用いられる。

データドライバブロックＤＢ４にはＭＶ系信号によって駆動されるＤＡＣなどが存在する。この場合には、図１５に示すバッファ回路２７０が用いられる。つまり、伝送線２７２上の２つのインバータ２７４，２７６で波形整形されたＬＶ系信号は、伝送路２７２に沿って次段に送出される一方、レベルシフタ２７８に入力される。このレベルシフタ２７８でＭＶ系信号にレベルシフトされた後に、ＤＡＣなどに供給される。

５．電子機器
図１６（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図１６（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

図１６（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図１６（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス４１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。

表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。

図１６（Ａ）の場合には、集積回路装置１０Ａとしてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０Ａは、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図１６（Ｂ）の場合には、集積回路装置１０Ｂとしてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置２０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。

６．変形例
本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

上述した実施形態は、表示ドライバを例に挙げて説明したが、各種の半導体集積回路に適用できることは言うまでもない。

図１（Ａ）（Ｂ）（Ｃ）は本実施形態の比較例の説明図である。 図２（Ａ）（Ｂ）は集積回路装置の実装についての説明図である。 本実施形態の集積回路装置の構成例の図である。 種々のタイプの表示ドライバとそれが内蔵する回路ブロック図である。 図５（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例の図である。 図６（Ａ）（Ｂ）は集積回路装置の断面図である。 集積回路装置の回路構成例。 図８（Ａ）（Ｂ）（Ｃ）はデータドライバ、走査ドライバの構成例の図である。 図９（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例の図である。 図１０（Ａ）（Ｂ）（Ｃ）はＤ／Ａ変換回路、出力回路の構成例の図である。 図５（Ｂ）の回路レイアウトに６つのリピータ回路ブロックを追加した集積回路装置の概略説明図である。 図１２（Ａ）〜図１２（Ｄ）はそれぞれ、図１１に示すリピータ回路ブロックに共通に設けられる主要なバッファ回路の説明図である。 図１１に示すＲＡＭ内蔵データドライバの機能ブロック図である。 図１３に示すバッファ回路に搭載されるバッファ機能を説明するための図である。 図１３に示すバッファ回路に搭載される他のバッファ機能を説明するための図である。 図１６（Ａ）（Ｂ）は本実施形態に係る電子機器の概略説明図である。

符号の説明

ＣＢ１〜ＣＢＮ 第１〜第Ｎの回路ブロック、１０ 集積回路装置、
１２ 出力側Ｉ／Ｆ領域、１４ 入力側Ｉ／Ｆ領域、２００，２１０，２２０，２４０，２５０，２６０，２７０ バッファ回路、ＳＢ１，ＳＢ２ 走査ドライバブロック、ＮＶＭＢ 不揮発性メモリブロック、ＬＢ ロジック回路ブロック、ＧＢ 階調電圧生成回路ブロック、ＤＤＢ１−ＤＤＢ４ ＲＡＭ内蔵データドライバブロック、ＰＢ 電源回路ブロック、ＲＣＢ１−ＲＣＢ６ リピータ回路ブロック

Claims (12)

1. 集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向とした場合に、前記第１の方向に沿って配置される第１〜第Ｎの回路ブロック（Ｎは３以上の整数）を含み、
   前記第１〜第Ｎの回路ブロックの一つはロジック回路ブロックであり、前記ロジック回路ブロック以外の前記第１〜第Ｎの回路ブロックのうちの（Ｎ−１）個の回路ブロックは、前記ロジック回路ブロックから前記第１の方向に向かって伝送される信号に基づいて動作され、
   前記（Ｎ−１）個の回路ブロックの各々に対して前記第１の方向の上流側にそれぞれ一つずつ設けられた（Ｎ−１）個のリピータ回路ブロックを有し、
   前記（Ｎ−１）個のリピータ回路ブロックの各々は、入力される前記信号を波形整形して出力する複数のバッファを有することを特徴とする集積回路装置。
2. 請求項１において、
   前記（Ｎ−１）個のリピータ回路ブロックの少なくとも一つのリピータ回路ブロックは、前記少なくとも一つのリピータ回路ブロックよりも前記第１方向で下流に位置する他の少なくとも一つのリピータ回路ブロックよりも、前記複数のバッファのうち動作するバッファの数が多く設定されていることを特徴とする集積回路装置。
3. 請求項２において、
   前記（Ｎ−１）個のリピータ回路ブロックの各々は、共通した回路構成を有し、前記第１の方向での配置される位置に従って、前記複数のバッファの動作、非動作状態が設定されていることを特徴とする集積回路装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第１〜第Ｎの回路ブロック間を接続する配線が、前記集積回路装置の最上層に配置され、前記（Ｎ−１）個のリピータ回路ブロックの各々は、前記最上層の配線を介して伝送される信号を波形整形することを特徴とする集積回路装置。
5. 請求項１乃至４のいずれかにおいて、
   前記（Ｎ−１）個の回路ブロックは、複数のＲＡＭブロックを含み、
   前記ロジック回路ブロックより前記複数のＲＡＭブロックに書き込みデータを伝送する第１の伝送線が設けられ、
   前記複数のＲＡＭブロックの各々に対して、前記第１の方向の上流に位置する各一つのリピータ回路ブロックは、前記第１の伝送線より分岐点から分岐されて、該リピータ回路ブロックの直後に位置する一つのＲＡＭブロックに接続された分岐線をそれぞれ有し、
   前記複数のバッファの一つは、前記分岐点よりも前記第１の方向にて下流の位置にて前記第１の伝送線に接続され、前記複数のバッファの他の一つは、前記分岐線に接続されていることを特徴とする集積回路装置。
6. 請求項５において、
   前記複数のＲＡＭブロックより前記ロジック回路ブロックに向けて、前記複数のＲＡＭブロックのいずれか一つから読み出された読出しデータを伝送する第２の伝送線が設けられ、
   前記各一つのリピータ回路ブロックは、前記ロジック回路ブロックからの選択信号によって動作するゲート回路と、前記ゲート回路と前記第２の伝送線との間に設けられたバッファとを有することを特徴とする集積回路装置。
7. 請求項５または６において、
   前記複数のＲＡＭブロックの各々に対して、前記第１の方向の下流側にデータドライバブロックをさらに有することを特徴とする集積回路装置。
8. 請求項７において、
   前記複数のＲＡＭブロックのうち前記第１の方向にて最上流に位置する一つのＲＡＭブロックと、前記ロジック回路ブロックとの間に、階調電圧生成回路ブロックをさらに有することを特徴とする集積回路装置。
9. 請求項８において、
   前記第１辺に隣接した第１の走査ドライバブロックと、前記第３辺に隣接した第２の走査ブロックがさらに設けられ、
   前記ロジック回路ブロックは、前記第１の走査ドライバブロックと、前記階調電圧生成回路ブロックとの間に配置され、
   前記第２の走査ドライバブロックは、前記（Ｎ−１）個の回路ブロックの一つであり、前記第２の走査ドライバブロックに対して前記第１の方向の上流に、前記（Ｎ−１）個のリピータ回路の一つが配置されていることを特徴とする集積回路装置。
10. 請求項９において、
    前記複数のＲＡＭブロックのうち、前記第１の方向で最下流にある一つのＲＡＭブロックに隣接した前記データドライバブロックと、前記第２の走査ドライバブロックとの間に、電源回路ブロックをさらに有し、
    前記電源回路ブロックは、前記（Ｎ−１）個の回路ブロックの一つであり、前記電源回路ブロックに対して前記第１の方向の上流に、前記（Ｎ−１）個のリピータ回路の一つが配置されていることを特徴とする集積回路装置。
11. 請求項１０において、
    前記電源回路ブロックへ供給される電源系信号、前記第２の走査ドライバブロックに供給される走査系信号、前記複数のＲＡＭブロックに供給されるメモリ系信号の各伝送線が、前記第１の方向に沿って、かつ、前記第２の方向の上流から下流に向けて配列されていることを特徴とする集積回路装置。
12. 請求項１乃至１０に記載の集積回路装置を有することを特徴とする電子機器。

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