JP2007214463A - 集積回路装置及び電子機器 - Google Patents

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Abstract

【課題】 静電気対策を施したスリムな細長の集積回路装置及びこれを含む電子機器を提供することにある。
【解決手段】 複数のパッド２００Ａ，２００Ｂを配列したパッド列２２０，２２２と、パッド列の下層に配置され、Ｎ列のパッド列の各々のパッドにそれぞれ接続された複数の静電気保護素子Ｄ１，Ｄ２とを有する。静電気保護素子ＤＩ１，ＤＩ２の各々は、Ｎ列のパッド列２２０，２２２の各１個にて構成されるＮ個のパッド２００Ａ，２００Ｂの各々の少なくとも一部をそれぞれ含む領域の下層に配置されて、Ｎ個のパッド２００Ａ，２００Ｂの一つにそれぞれ接続されている。
【選択図】 図１３

Description

本発明は集積回路装置及び電子機器に関する。
液晶パネルなどの表示パネルを駆動する集積回路装置として表示ドライバ（ＬＣＤドライバ）がある。この表示ドライバでは、低コスト化のためにチップサイズの縮小が要求される。
しかしながら、携帯電話機などに組み込まれる表示パネルの大きさはほぼ一定である。従って、微細プロセスを採用し、表示ドライバの集積回路装置を単純にシュリンクしてチップサイズを縮小しようとすると、実装が困難になるなどの問題を招く。
特開２００１−２２２２４９号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、静電気対策を施したスリムな細長の集積回路装置及びこれを含む電子機器を提供することにある。
本発明の一態様に係る半導体集積回路は、Ｎ（Ｎは２以上の整数）列の各列が第１の方向で間隔をあけて配置され、かつ、Ｎ列の各々にて、前記第１の方向とは直交する第２の方向にて間隔をあけて複数のパッドを配列したＮ列のパッド列と、前記Ｎ列のパッド列の下層に配置され、前記Ｎ列のパッド列の各々のパッドにそれぞれ接続された複数の静電気保護素子とを有し、前記第１の方向で互いに近接した位置関係にある前記Ｎ列のパッド列の各１個にて構成されるＮ個のパッドに接続される少なくともＮ個の静電気保護素子は、前記Ｎ個のパッドの少なくとも一部を含む領域の下層に配置されて、前記Ｎ個のパッドに接続されていることを特徴とする。
本発明の一態様によれば、Ｎ列のパッド列の下層に、該Ｎ列のパッド列のパッドに接続される静電気保護素子を配置できる。よって、半導体集積回路のパッド配列方向（第２の方向）と直交する第１の方向の寸法を短縮でき、スリム化が果たせる。特に、Ｎ＝２を例に挙げれば、２列のパッド列の各１個のパッドに接続される静電気保護素子は、その２個のパッドの下層に納めることができ、１個のパッド下に静電気保護素子を配置する場合に比べて、レイアウトの自由度や、配線インピーダンスの低減を図れる。
本発明の一態様によれば、前記少なくともＮ個の静電気保護素子の各々は、第１の電源線と前記複数のパッドの一つとの間に接続される第１の静電気保護素子と、前記第１の電源線の電位より低い電位の第２の電源線と前記複数のパッドの一つとの間に接続される第２の静電気保護素子とを有することができる。前記複数のパッドの各々は、前記第１の方向に沿った長辺と、前記第２の方向に沿った短辺とを有する略長方形状に形成され、前記Ｎ個のパッドに接続される前記第１及び第２の静電気保護素子は、各々の不純物層の形状が、前記第１の方向よりも前記第２の方向の長さを長くすることができる。
こうすると、パッドから静電気保護素子に接続する配線幅を広く確保でき、配線インピーダンスが低減する。
本発明の一態様では、第１列目のパッドに接続される前記第１及び第２の静電気保護素子の一方は、前記第１列目のパッドの下層に位置する領域に形成され、前記第Ｎ列目のパッドに接続される前記第１及び第２の静電気保護素子の他方は、前記第Ｎ列目のパッドの下層に位置する領域に形成され、前記Ｎ個の第１の静電気保護素子は前記第１の方向で隣接して配置され、前記Ｎ個の第２の静電気保護素子は前記第１の方向で隣接して配置することができる。
こうすると、同種の静電気保護素子は一箇所にまとめて形成でき、異種の静電気保護素子間にウェル分離が必要な場合には、ウェル分離が不要となって半導体集積回路のスリム化が図れる。
本発明の一態様では、前記Ｎ個の第１の静電気保護素子が形成される第１のウェルは、前記第２の方向に沿って形成され、前記Ｎ個の第２の静電気保護素子が形成される第２のウェルは、前記第２の方向に沿って形成され、前記第１，第２のウェルを前記第１の方向で分離することができる。
このように、異種の静電気保護素子間でウェル分離が必要であったとしても、ウェル分離は一箇所で済む。
本発明の一態様によれば、前記Ｎ個の第２の静電気保護素子は、それぞれトリプルウェル内に配置することができる。
半導体基板電位と隔離して静電気保護素子を形成する場合に好適である。このトリプルウェル構造でも、一つのウェルはパッド配列方向の第２の方向に延長して共用できる。
本発明の一態様では、前記第１の静電気保護素子のうち、前記パッドに接続される不純物層を平面視でリング形状に形成することができる。リング状としない場合、不純物層の同士が少ない面積で対向し、寄生バイポーラがオンするおそれがあるが、リング状として対向面積を大きくすれば、寄生バイポーラトランジスタのベース長が大きくなって誤動作を防止できる。
本発明の他の態様によれば、前記第１，第２の電源線間に電源間保護素子をさらに有することができる。電源間で電圧クランプさせることで、アクティブ素子を静電気から保護できる。
本発明の一態様によれば、半導体集積回路が、表示パネルに表示されるデータを記憶するＲＡＭと、前記ＲＡＭの出力に基づいて前記表示パネルのデータ線を駆動するデータドライバとを含むことができる。この場合、データドライバの出力線に前記パッドが接続される。ＲＡＭは、ビット線を保護するビット線保護配線層を有し、前記ビット線保護配線層を前記第２の電源線と前記電源間保護素子とに接続することができる。電源間保護素子は多数配置できないので、接地端子と距離があると配線インピーダンスが大きくなるが、ビット線保護配線層により配線インピーダンスを低減できる。
本発明の一態様では、前記Ｎ列のパッド列の各列でＭ（Ｍは２以上の整数）個のパッドを含む（Ｎ×Ｍ）個のパッドの各々の一部又は全部を含む領域の下層に、前記（Ｎ×Ｍ）個のパッドに接続される（Ｎ×Ｍ）個の静電気保護素子が設けられていることができる。
この態様では、パッド列方向のみならず、パッド配列方向の複数のパッドの下層領域を利用して、この複数パッドに接続される静電気保護素子を、自由度を持ってレイアウトすることができる。
本発明の一態様によれば、前記（Ｎ×Ｍ）個の静電気保護素子の各々は、第１の電源線と前記（Ｎ×Ｍ）個のパッドの一つとの間に接続される第１の静電気保護素子と、前記第１の電源線の電位より低い電位の第２の電源線と前記（Ｎ×Ｍ）個のパッドの一つとの間に接続される第２の静電気保護素子とを有することができる。この場合、前記複数のパッドの各々は、前記第１の方向に沿った長辺と、前記第２の方向に沿った短辺とを有する略長方形状に形成され、前記第１及び前記第２の静電気保護素子は、各々の不純物層の前記第２の方向での長さを、前記第２の方向でのパッドピッチよりも長くすることができる。
この場合も、配線インピーダンスを低減しながら、静電気保護素子のレイアウトの自由度が高まり、半導体集積回のスリム化に寄与できる。
いことを特徴とする半導体集積回路。
本発明の一態様では、前記前記Ｎ列のパッド列の各列の下層では、前記第１の方向に前記第１及び第２の静電気保護素子を隣接配置する組み合わせを一組としたとき、前記第２の方向に平行な軸に対して二組の前記第１及び第２の静電気保護素子をミラー配置することができる。
こうすると、パッド数の多い場合でもマスク設計を簡易化できる上、パッドと静電気保護素子との配線を短縮することができる。
一例として、前記（Ｎ×Ｍ）個のパッドのうち、前記第２の方向にて最端部のパッドは、前記最端部のパッドの下層に位置する前記第１及び第２の静電気保護素子とを接続することができ、配線距離が最短化される。
本発明の一態様では、表示パネルの走査線を駆動する走査ドライバを含み、前記パッドを前記走査ドライバの出力線に接続することができる。
本発明の一態様では、前記Ｎ列のパッド列では、前記複数のパッドが各列にて同一ピッチで前記第２の方向に沿って配列され、前記第１の方向で隣り合う２列の前記複数のパッドは、前記第２の方向で前記同一ピッチの半ピッチ分だけずれて位置させることができる。いわゆる、千鳥状配列である。こうすると、各列でパッド位置を半ピッチだけずらすと、静電気保護素子とパッドと配線レイアウトが容易となる。
本発明の態様は、上述の半導体集積回路を有する電子機器を定義している。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが本発明の解決手段として必須であるとは限らない。
１．比較例
図１（Ａ）に本実施形態の比較例となる集積回路装置５００を示す。図１（Ａ）の集積回路装置５００はメモリブロックＭＢ（表示データＲＡＭ）とデータドライバブロックＤＢを含む。そしてメモリブロックＭＢとデータドライバブロックＤＢはＤ２方向に沿って配置されている。またメモリブロックＭＢ、データドライバブロックＤＢは、Ｄ１方向に沿った長さがＤ２方向での幅に比べて長い超扁平なブロックになっている。
ホスト側からの画像データはメモリブロックＭＢに書き込まれる。そしてデータドライバブロックＤＢは、メモリブロックＭＢに書き込まれたデジタルの画像データをアナログのデータ電圧に変換して、表示パネルのデータ線を駆動する。このように図１（Ａ）において画像データの信号の流れはＤ２方向である。このため、図１（Ａ）の比較例では、この信号の流れに合わせて、メモリブロックＭＢとデータドライバブロックＤＢをＤ２方向に沿って配置している。このようにすることで、入力と出力の間がショートパスになり、信号遅延を最適化でき、効率の良い信号伝達が可能になる。
ところが図１（Ａ）の比較例では以下のような課題がある。
第１に、表示ドライバなどの集積回路装置では、低コスト化のためにチップサイズの縮小が要求される。ところが、微細プロセスを採用し、集積回路装置５００を単純にシュリンクしてチップサイズを縮小すると、短辺方向のみならず長辺方向も縮小されてしまう。従って図２（Ａ）に示すように実装の困難化の問題を招く。即ち出力ピッチは、例えば２２μｍ以上であることが望ましいが、図２（Ａ）のような単純シュリンクでは例えば１７μｍピッチになってしまい、狭ピッチのために実装が困難になる。また表示パネルのガラスの額縁が広くなり、ガラスの取れ数が減少し、コスト増を招く。
第２に、表示ドライバでは、表示パネルの種類（アモルファスＴＦＴ、低温ポリシリコンＴＦＴ）や画素数（ＱＣＩＦ、ＱＶＧＡ、ＶＧＡ）や製品の仕様などに応じて、メモリやデータドライバの構成が変わる。従って図１（Ａ）の比較例では、ある製品では図１（Ｂ）のように、パッドピッチとメモリのセルピッチとデータドライバのセルピッチが一致していたとしても、メモリやデータドライバの構成が変わると、図１（Ｃ）に示すようにこれらのピッチが一致しなくなる。そして図１（Ｃ）のようにピッチが一致しなくなると、回路ブロック間に、ピッチの不一致を吸収するための無駄な配線領域を形成しなければならなくなる。特にＤ１方向にブロックが扁平している図１（Ａ）の比較例では、ピッチの不一致を吸収するための無駄な配線領域が大きくなる。この結果、集積回路装置５００のＤ２方向での幅Ｗが大きくなり、チップ面積が増加し、コスト増を招く。
一方、このような事態を避けるために、パッドピッチとセルピッチが揃うようにメモリやデータドライバのレイアウトを変更すると、開発期間が長期化し、結局、コスト増を招く。即ち図１（Ａ）の比較例では、各回路ブロックの回路構成やレイアウトを個別設計し、その後にピッチ等を合わせるという作業を行うため、無駄な空き領域が生じたり、設計が非効率化するなどの問題が生じる。
２．集積回路装置の構成
以上のような問題を解決できる本実施形態の集積回路装置１０の構成例を図３に示す。本実施形態では、集積回路装置１０の短辺である第１の辺ＳＤ１から対向する第３の辺ＳＤ３へと向かう方向を方向Ｄ１とし、Ｄ１の反対方向を方向Ｄ３としている。また集積回路装置１０の長辺である第２の辺ＳＤ２から対向する第４の辺ＳＤ４へと向かう方向を方向Ｄ２とし、Ｄ２の反対方向を方向Ｄ４としている。なお、図３では集積回路装置１０の左辺が第１の辺ＳＤ１で、右辺が第３の辺ＳＤ３になっているが、左辺が第３の辺ＳＤ３で、右辺が第１の辺ＳＤ１であってもよい。
図３に示すように本実施形態の集積回路装置１０は、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ（Ｎは２以上の整数）を含む。即ち、図１（Ａ）の比較例では回路ブロックがＤ２方向に並んでいるが、本実施形態では回路ブロックＣＢ１〜ＣＢＮがＤ１方向に並んでいる。また各回路ブロックは、図１（Ａ）の比較例のような超扁平なブロックになっておらず、比較的スクウェアなブロックになっている。
また集積回路装置１０は、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に辺ＳＤ４に沿って設けられる出力側Ｉ／Ｆ領域１２（広義には第１のインターフェース領域）を含む。また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に辺ＳＤ２に沿って設けられる入力側Ｉ／Ｆ領域１４（広義には第２のインターフェース領域）を含む。より具体的には、出力側Ｉ／Ｆ領域１２（第１のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ２方向側に、例えば他の回路ブロック等を介さずに配置される。また入力側Ｉ／Ｆ領域１４（第２のＩ／Ｏ領域）は、回路ブロックＣＢ１〜ＣＢＮのＤ４方向側に、例えば他の回路ブロック等を介さずに配置される。即ち少なくともデータドライバブロックが存在する部分において、Ｄ２方向において１つの回路ブロック（データドライバブロック）だけが存在する。なお集積回路装置１０をＩＰ(Intellectual Property）コアとして用いて他の集積回路装置に組み込む場合等には、Ｉ／Ｆ領域１２、１４の少なくとも一方を設けない構成とすることもできる。
出力側（表示パネル側）Ｉ／Ｆ領域１２は、表示パネルとのインターフェースとなる領域であり、パッドや、パッドに接続される出力用トランジスタ、保護素子などの種々の素子を含む。具体的には、データ線へのデータ信号や走査線への走査信号を出力するための出力用トランジスタなどを含む。なお表示パネルがタッチパネルである場合等には、入力用トランジスタを含んでもよい。
入力側（ホスト側）Ｉ／Ｆ領域１４は、ホスト（ＭＰＵ、画像処理コントローラ、ベースバンドエンジン）とのインターフェースとなる領域であり、パッドや、パッドに接続される入力用（入出力用）トランジスタ、出力用トランジスタ、保護素子などの種々の素子を含むことができる。具体的には、ホストからの信号（デジタル信号）を入力するための入力用トランジスタやホストへの信号を出力するための出力用トランジスタなどを含む。
なお、短辺である辺ＳＤ１、ＳＤ３に沿った出力側又は入力側Ｉ／Ｆ領域を設けるようにしてもよい。また外部接続端子となるバンプ等は、Ｉ／Ｆ（インターフェース）領域１２、１４に設けてもよいし、それ以外の領域（第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮ）に設けてもよい。Ｉ／Ｆ領域１２、１４以外の領域に設ける場合には、金バンプ以外の小型バンプ技術（樹脂をコアとするバンプ技術など）を用いることで実現される。
また第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つ（或いは３つ）の異なる回路ブロック（異なる機能を持つ回路ブロック）を含むことができる。集積回路装置１０が表示ドライバである場合を例にとれば、回路ブロックＣＢ１〜ＣＢＮは、データドライバ、メモリ、走査ドライバ、ロジック回路、階調電圧生成回路、電源回路のブロックの少なくとも２つを含むことができる。更に具体的には回路ブロックＣＢ１〜ＣＢＮは、少なくともデータドライバ、ロジック回路のブロックを含むことができ、更に階調電圧生成回路のブロックを含むことができる。またメモリ内蔵タイプの場合には更にメモリのブロックを含むことができる。
例えば図４に種々のタイプの表示ドライバとそれが内蔵する回路ブロックの例を示す。メモリ（ＲＡＭ）内蔵のアモルファスＴＦＴ（Thin Film Transistor）パネル用表示ドライバでは、回路ブロックＣＢ１〜ＣＢＮは、メモリ、データドライバ（ソースドライバ）、走査ドライバ（ゲートドライバ）、ロジック回路（ゲートアレイ回路）、階調電圧生成回路（γ補正回路）、電源回路のブロックを含む。一方、メモリ内蔵の低温ポリシリコン（ＬＴＰＳ）ＴＦＴパネル用表示ドライバでは、走査ドライバをガラス基板に形成できるため、走査ドライバのブロックを省略できる。またメモリ非内蔵のアモルファスＴＦＴパネル用では、メモリのブロックを省略でき、メモリ非内蔵の低温ポリシリコンＴＦＴパネル用では、メモリ及び走査ドライバのブロックを省略できる。またＣＳＴＮ（Collar Super Twisted Nematic）パネル、ＴＦＤ（Thin Film Diode）パネル用では、階調電圧生成回路のブロックを省略できる。
図５（Ａ）（Ｂ）に本実施形態の表示ドライバの集積回路装置１０の平面レイアウトの例を示す。図５（Ａ）（Ｂ）は、メモリ内蔵のアモルファスＴＦＴパネル用の例であり、図５（Ａ）は例えばＱＣＩＦ、３２階調用の表示ドライバをターゲットとし、図５（Ｂ）はＱＶＧＡ、６４階調用の表示ドライバをターゲットとしている。
図５（Ａ）（Ｂ）では、第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮは、第１〜第４のメモリブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｉのメモリブロック。Ｉは２以上の整数）を含む。また第１〜第４のメモリブロックＭＢ１〜ＭＢ４の各々に対して、Ｄ１方向に沿ってその各々が隣接して配置される第１〜第４のデータドライバブロックＤＢ１〜ＤＢ４（広義には第１〜第Ｉのデータドライバブロック）を含む。具体的にはメモリブロックＭＢ１とデータドライバブロックＤＢ１がＤ１方向に沿って隣接して配置され、メモリブロックＭＢ２とデータドライバブロックＤＢ２がＤ１方向に沿って隣接して配置される。そしてデータドライバブロックＤＢ１がデータ線を駆動するために用いる画像データ（表示データ）は、隣接するメモリブロックＭＢ１が記憶し、データドライバブロックＤＢ２がデータ線を駆動するために用いる画像データは、隣接するメモリブロックＭＢ２が記憶する。
また図５（Ａ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（広義には第Ｊのメモリブロック。１≦Ｊ＜Ｉ）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（広義には第Ｊのデータドライバブロック）が隣接して配置される。またメモリブロックＭＢ１のＤ１方向側に、メモリブロックＭＢ２（広義には第Ｊ＋１のメモリブロック）が隣接して配置される。そしてメモリブロックＭＢ２のＤ１方向側に、データドライバブロックＤＢ２（広義には第Ｊ＋１のデータドライバブロック）が隣接して配置される。メモリブロックＭＢ３、ＭＢ４、データドライバブロックＤＢ３、ＤＢ４の配置も同様である。このように図５（Ａ）では、ＭＢ１、ＭＢ２の境界線に対して線対称にＭＢ１、ＤＢ１とＭＢ２、ＤＢ２が配置され、ＭＢ３、ＭＢ４の境界線に対して線対称にＭＢ３、ＤＢ３とＭＢ４、ＤＢ４とが配置される。なお図５（Ａ）では、ＤＢ２とＤＢ３が隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
一方、図５（Ｂ）では、メモリブロックＭＢ１〜ＭＢ４のうちのＭＢ１（第Ｊのメモリブロック）のＤ３方向側に、データドライバブロックＤＢ１〜ＤＢ４のうちのＤＢ１（第Ｊのデータドライバブロック）が隣接して配置される。またＭＢ１のＤ１方向側にＤＢ２（第Ｊ＋１のデータドライバブロック）が配置される。またＤＢ２のＤ１方向側にＭＢ２（第Ｊ＋１のメモリブロック）が配置される。ＤＢ３、ＭＢ３、ＤＢ４、ＭＢ４も同様に配置される。なお図５（Ｂ）では、ＭＢ１とＤＢ２、ＭＢ２とＤＢ３、ＭＢ３とＤＢ４が、各々、隣接して配置されているが、これらを隣接させずに、その間に他の回路ブロックを配置してもよい。
図５（Ａ）のレイアウト配置によれば、メモリブロックＭＢ１とＭＢ２や、ＭＢ３とＭＢ４の間で（第Ｊ、第Ｊ＋１のメモリブロックの間で）、カラムアドレスデコーダを共用できるという利点がある。一方、図５（Ｂ）のレイアウト配置によれば、データドライバブロックＤＢ１〜ＤＢ４から出力側Ｉ／Ｆ領域１２へのデータ信号出力線の配線ピッチを均等化でき、配線効率を向上できるという利点がある。
なお本実施形態の集積回路装置１０のレイアウト配置は図５（Ａ）（Ｂ）に限定されない。例えばメモリブロックやデータドライバブロックのブロック数を２、３或いは５以上にしてもよいし、メモリブロックやデータドライバブロックをブロック分割しない構成にしてもよい。またメモリブロックとデータドライバブロックが隣接しないようにする変形実施も可能である。またメモリブロック、走査ドライバブロック、電源回路ブロック又は階調電圧生成回路ブロックなどを設けない構成としてもよい。また回路ブロックＣＢ１〜ＣＢＮと出力側Ｉ／Ｆ領域１２や入力側Ｉ／Ｆ領域１４の間に、Ｄ２方向での幅が極めて狭い回路ブロック（ＷＢ以下の細長回路ブロック）を設けてもよい。また回路ブロックＣＢ１〜ＣＢＮが、異なる回路ブロックがＤ２方向に多段に並んだ回路ブロックを含んでもよい。例えば走査ドライバ回路と電源回路を１つの回路ブロックとした構成としてもよい。
図６（Ａ）は、本実施形態の集積回路装置１０のＤ２方向に沿った断面図の例であり、図６（Ｂ）は比較例の断面図の例である。図１（Ａ）の比較例では、図６（Ｂ）に示すように２以上の複数の回路ブロックがＤ２方向に沿って配置される。またＤ２方向において、回路ブロック間や、回路ブロックとＩ／Ｆ領域の間に配線領域が形成される。従って集積回路装置５００のＤ２方向（短辺方向）での幅Ｗが大きくなり、スリムな細長チップを実現できない。従って微細プロセスを利用してチップをシュリンクしても、図２（Ａ）に示すようにＤ１方向（長辺方向）での長さＬＤも短くなってしまい、出力ピッチが狭ピッチになるため、実装の困難化を招く。
これに対して本実施形態では図３、図５（Ａ）（Ｂ）に示すように複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置される。また図６（Ａ）に示すように、パッド（バンプ）の下にトランジスタ（回路素子）を配置できる（能動面バンプ）。また回路ブロック内の配線であるローカル配線よりも上層（パッドよりも下層）で形成されるグローバル配線により、回路ブロック間や、回路ブロックとＩ／Ｆ領域間等での信号線を形成できる。従って図２（Ｂ）に示すように、集積回路装置１０のＤ１方向での長さＬＤを維持したままで、Ｄ２方向での幅Ｗを狭くでき、超スリムな細長チップを実現できる。この結果、出力ピッチを例えば２２μｍ以上に維持することができ、実装を容易化できる。
また本実施形態では複数の回路ブロックＣＢ１〜ＣＢＮがＤ１方向に沿って配置されるため、製品の仕様変更等に容易に対応できる。即ち共通のプラットフォームを用いて様々な仕様の製品を設計できるため、設計効率を向上できる。例えば図５（Ａ）（Ｂ）において、表示パネルの画素数や階調数が増減した場合にも、メモリブロックやデータドライバブロックのブロック数や、１水平走査期間での画像データの読み出し回数等を増減するだけで対応できる。また図５（Ａ）（Ｂ）はメモリ内蔵のアモルファスＴＦＴパネル用の例であるが、メモリ内蔵の低温ポリシリコンＴＦＴパネル用の製品を開発する場合には、回路ブロックＣＢ１〜ＣＢＮの中から走査ドライバブロックを取り除くだけで済む。またメモリ非内蔵の製品を開発する場合には、メモリブロックを取り除けば済む。そしてこのように仕様に合わせて回路ブロックを取り除いても、本実施形態では、それが他の回路ブロックに及ぼす影響が最小限に抑えられるため、設計効率を向上できる。
また本実施形態では、各回路ブロックＣＢ１〜ＣＢＮのＤ２方向での幅（高さ）を、例えばデータドライバブロックやメモリブロックの幅（高さ）に統一できる。そして各回路ブロックのトランジスタ数が増減した場合には、各回路ブロックのＤ１方向での長さを増減することで調整できるため、設計を更に効率化できる。例えば図５（Ａ）（Ｂ）において、階調電圧生成回路ブロックや電源回路ブロックの構成が変更になり、トランジスタ数が増減した場合にも、階調電圧生成回路ブロックや電源回路ブロックのＤ１方向での長さを増減することで対応できる。
なお第２の比較例として、例えばデータドライバブロックをＤ１方向に細長に配置し、データドライバブロックのＤ４方向側に、メモリブロックなどの他の複数の回路ブロックをＤ１方向に沿って配置する手法も考えられる。しかしながらこの第２の比較例では、メモリブロックなどの他の回路ブロックと出力側Ｉ／Ｆ領域との間に、幅の大きなデータドライバブロックが介在するようになるため、集積回路装置のＤ２方向での幅Ｗが大きくなり、スリムな細長チップの実現が困難になる。またデータドライバブロックとメモリブロックの間に無駄な配線領域が生じてしまい、幅Ｗが更に大きくなってしまう。またデータドライバブロックやメモリブロックの構成が変わった場合には、図１（Ｂ）（Ｃ）で説明したピッチの不一致の問題が生じ、設計効率を向上できない。
また本実施形態の第３の比較例として、同一機能の回路ブロック（例えばデータドライバブロック）だけをブロック分割して、Ｄ１方向に並べて配置する手法も考えられる。しかしながら、この第３の比較例では、集積回路装置に同一機能（例えばデータドライバの機能）だけしか持たせることができないため、多様な製品展開を実現できない。これに対して本実施形態では、回路ブロックＣＢ１〜ＣＢＮは、少なくとも２つの異なる機能を有する回路ブロックを含む。従って図４、図５（Ａ）（Ｂ）に示すように、様々なタイプの表示パネルに対応した多様な機種の集積回路装置を提供できるという利点がある。
３．回路構成
図７に集積回路装置１０の回路構成例を示す。なお集積回路装置１０の回路構成は図７に限定されるものではなく、種々の変形実施が可能である。メモリ２０（表示データＲＡＭ）は画像データを記憶する。メモリセルアレイ２２は複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。この場合、１画素は例えばＲ、Ｇ、Ｂの３サブピクセル（３ドット）で構成され、各サブピクセルについて例えば６ビット（ｋビット）の画像データが記憶される。ローアドレスデコーダ２４（ＭＰＵ／ＬＣＤローアドレスデコーダ）はローアドレスについてのデコード処理を行い、メモリセルアレイ２２のワード線の選択処理を行う。カラムアドレスデコーダ２６（ＭＰＵカラムアドレスデコーダ）はカラムアドレスについてのデコード処理を行い、メモリセルアレイ２２のビット線の選択処理を行う。ライト／リード回路２８（ＭＰＵライト／リード回路）はメモリセルアレイ２２への画像データのライト処理や、メモリセルアレイ２２からの画像データのリード処理を行う。なおメモリセルアレイ２２のアクセス領域は、例えばスタートアドレスとエンドアドレスを対頂点とする矩形で定義される。即ちスタートアドレスのカラムアドレス及びローアドレスと、エンドアドレスのカラムアドレス及びローアドレスでアクセス領域が定義され、メモリアクセスが行われる。
ロジック回路４０（例えば自動配置配線回路）は、表示タイミングを制御するための制御信号やデータ処理タイミングを制御するための制御信号などを生成する。このロジック回路４０は例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。制御回路４２は各種制御信号を生成し、装置全体の制御を行う。具体的には階調電圧生成回路１１０に階調特性（γ特性）の調整データ（γ補正データ）を出力し、電源回路９０の電圧生成を制御する。またローアドレスデコーダ２４、カラムアドレスデコーダ２６、ライト／リード回路２８を用いたメモリへのライト／リード処理を制御する。表示タイミング制御回路４４は表示タイミングを制御するための各種の制御信号を生成し、メモリから表示パネル側への画像データの読み出しを制御する。ホスト（ＭＰＵ）インターフェース回路４６は、ホストからのアクセス毎に内部パルスを発生してメモリにアクセスするホストインターフェースを実現する。ＲＧＢインターフェース回路４８は、ドットクロックにより動画のＲＧＢデータをメモリに書き込むＲＧＢインターフェースを実現する。なおホストインターフェース回路４６、ＲＧＢインターフェース回路４８のいずれか一方のみを設ける構成としてもよい。
図７において、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８からは１画素単位でメモリ２０へのアクセスが行われる。一方、データドライバ５０へは、ホストインターフェース回路４６、ＲＧＢインターフェース回路４８とは独立した内部表示タイミングにより、ライン周期毎に、ラインアドレスで指定されライン単位で読み出された画像データが送られる。
データドライバ５０は表示パネルのデータ線を駆動するための回路であり、図８（Ａ）にその構成例を示す。データラッチ回路５２は、メモリ２０からのデジタルの画像データをラッチする。Ｄ／Ａ変換回路５４（電圧選択回路）は、データラッチ回路５２にラッチされたデジタルの画像データのＤ／Ａ変換を行い、アナログのデータ電圧を生成する。具体的には階調電圧生成回路１１０から複数（例えば６４段階）の階調電圧（基準電圧）を受け、これらの複数の階調電圧の中から、デジタルの画像データに対応する電圧を選択して、データ電圧として出力する。出力回路５６（駆動回路、バッファ回路）は、Ｄ／Ａ変換回路５４からのデータ電圧をバッファリングして表示パネルのデータ線に出力し、データ線を駆動する。なお、出力回路５６の一部（例えば演算増幅器の出力段）をデータドライバ５０には含ませずに、他の領域に配置する構成としてもよい。
走査ドライバ７０は表示パネルの走査線を駆動するための回路であり、図８（Ｂ）にその構成例を示す。シフトレジスタ７２は順次接続された複数のフリップフロップを含み、シフトクロック信号ＳＣＫに同期してイネーブル入出力信号ＥＩＯを順次シフトする。レベルシフタ７６は、シフトレジスタ７２からの信号の電圧レベルを、走査線選択のための高電圧レベルに変換する。出力回路７８は、レベルシフタ７６により変換されて出力された走査電圧をバッファリングして表示パネルの走査線に出力し、走査線を選択駆動する。なお走査ドライバ７０は図８（Ｃ）に示す構成であってもよい。図８（Ｃ）では、走査アドレス生成回路７３が走査アドレスを生成して出力し、アドレスデコーダ７４が走査アドレスのデコード処理を行う。そしてこのデコード処理により特定された走査線に対して、レベルシフタ７６、出力回路７８を介して走査電圧が出力される。
電源回路９０は各種の電源電圧を生成する回路であり、図９（Ａ）にその構成例を示す。昇圧回路９２は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する回路であり、１次〜４次昇圧回路などを含むことができる。この昇圧回路９２により、走査ドライバ７０や階調電圧生成回路１１０が使用する高電圧を生成できる。レギュレータ回路９４は、昇圧回路９２により生成された昇圧電圧のレベル調整を行う。ＶＣＯＭ生成回路９６は、表示パネルの対向電極に供給するＶＣＯＭ電圧を生成して出力する。制御回路９８は電源回路９０の制御を行うものであり、各種の制御レジスタなどを含む。
階調電圧生成回路（γ補正回路）１１０は階調電圧を生成する回路であり、図９（Ｂ）にその構成例を示す。選択用電圧生成回路１１２（電圧分割回路）は、電源回路９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５（広義にはＲ個の選択用電圧）を出力する。具体的には選択用電圧生成回路１１２は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ０〜ＶＳ２５５として出力する。階調電圧選択回路１１４は、ロジック回路４０により調整レジスタ１１６に設定された階調特性の調整データに基づいて、選択用電圧ＶＳ０〜ＶＳ２５５の中から、例えば６４階調の場合には６４個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ０〜Ｖ６３として出力する。このようにすれば表示パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお極性反転駆動の場合には、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を選択用電圧生成回路１１２に設けてもよい。またラダー抵抗回路の各抵抗素子の抵抗値を、調整レジスタ１１６に設定された調整データに基づいて変更できるようにしてもよい。また選択用電圧生成回路１１２や階調電圧選択回路１１４に、インピーダンス変換回路（ボルテージフォロワ接続の演算増幅器）を設ける構成にしてもよい。
図１０（Ａ）に、図８（Ａ）のＤ／Ａ変換回路５４が含む各ＤＡＣ（Digital Analog Converter）の構成例を示す。図１０（Ａ）の各ＤＡＣは、例えばサブピクセル毎（或いは画素毎）に設けることができ、ＲＯＭデコーダ等により構成される。そしてメモリ２０からの６ビットのデジタルの画像データＤ０〜Ｄ５とその反転データＸＤ０〜ＸＤ５に基づいて、階調電圧生成回路１１０からの階調電圧Ｖ０〜Ｖ６３のいずれかを選択することで、画像データＤ０〜Ｄ５をアナログ電圧に変換する。そして得られたアナログ電圧の信号ＤＡＱ（ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢ）を出力回路５６に出力する。
なお低温ポリシリコンＴＦＴ用の表示ドライバ等で、Ｒ用、Ｇ用、Ｂ用のデータ信号をマルチプレクスして表示ドライバに送る場合（図１０（Ｃ）の場合）には、Ｒ用、Ｇ用、Ｂ用の画像データを、１つの共用のＤＡＣを用いてＤ／Ａ変換することもできる。この場合には図１０（Ａ）の各ＤＡＣは画素毎に設けられる。
図１０（Ｂ）に、図８（Ａ）の出力回路５６が含む各出力部ＳＱの構成例を示す。図１０（Ｂ）の各出力部ＳＱは画素毎に設けることができる。各出力部ＳＱは、Ｒ（赤）用、Ｇ（緑）用、Ｂ（青）用のインピーダンス変換回路ＯＰＲ、ＯＰＧ、ＯＰＢ（ボルテージフォロワ接続の演算増幅器）を含み、ＤＡＣからの信号ＤＡＱＲ、ＤＡＱＧ、ＤＡＱＢのインピーダンス変換を行って、データ信号ＤＡＴＡＲ、ＤＡＴＡＧ、ＤＡＴＡＢをＲ、Ｇ、Ｂ用のデータ信号出力線に出力する。なお例えば低温ポリシリコンＴＦＴパネルの場合には、図１０（Ｃ）に示すようなスイッチ素子（スイッチ用トランジスタ）ＳＷＲ、ＳＷＧ、ＳＷＢを設け、Ｒ用、Ｇ用、Ｂ用のデータ信号が多重化されたデータ信号ＤＡＴＡを、インピーダンス変換回路ＯＰが出力するようにしてもよい。またデータ信号の多重化を複数画素に亘って行うようにしてもよい。また出力部ＳＱに、図１０（Ｂ）（Ｃ）のようなインピーダンス変換回路を設けずに、スイッチ素子等だけを設ける構成にしてもよい。
４．集積回路装置の幅
４．１ パッドと静電気保護素子の配置の関係
本実施形態では、集積回路装置１０のインターフェース領域、例えば出力側インターフェース領域１２に設けられたパッドに接続される静電気保護素子を該パッドの下層に配置することで、集積回路装置１０のＤ２方向での幅をより一層小さくできる。静電気保護素子の他にトランジスタや抵抗素子をパッドの下層に配置する場合、その配置を工夫することで、集積回路装置１０のＤ２方向での幅Ｗをより一層小さくできる。
図１１は、出力側インターフェース領域１２に設けられたパッド２００の静電気保護回路を示している。パッド２００に接続された出力線２０２と、高電位側の第１の電源線２０４との間には、Ｐ型トランジスタ２１０が接続されている。また、出力線２０２と低電位側の第２の電源線２０６との間には、Ｎ型トランジスタ２１２が接続されている。
これらＰ及びＮ型トランジスタ２１０，２１２を、パッド２００に印加される静電気から保護することが、静電気保護素子の役目である。
この静電気保護素子として、第１の電源線２０４と出力線２０２との間に、第１の静電気保護素子例えば第１のダイオードＤＩ１が、逆方向接続されている。同様に、出力線２０２と第２の電源線２０６との間に、第２の静電気保護素子例えば第２のダイオードＤＩ２が、逆方向接続されている。本実施形態では、これら第１，第２の静電気保護素子ＤＩ１，ＤＩ２の配置について説明する。なお、第１，第２の電源線２０４，２０６間には、その間に一定電圧以上の高い電圧が印加された際に、一定電圧値で電圧をクランプさせる電源間保護素子２０８が接続される。この電源間保護素子２０８として、バイポーラトランジスタ、サイリスタ、複数個を逆方向に直列接続したダイオードなどを用いることができる。
本実施形態は、第１及び第２の静電気保護素子ＤＩ１，ＤＩ２をパッド２００の下層に配置することで、集積回路装置１０のＤ２方向での幅をより一層小さくするものである。
４．２ データドライバの出力パッドと静電気保護素子
図１２では、図５（Ｂ）に示す集積回路装置１０のメモリＭＢ、データドライバＤＢ及びそのデータドライバＤＢの出力パッド領域ＰＤＢがマクロセル化されている。ただし、本実施形態はマクロセル化されていないものにも適用可能である。
図１２において、出力パッド領域ＰＤＢでは、Ｎ（Ｎは２以上の整数）列例えばＮ＝２として、第１，第２のパッド列２２０，２２２を有する。第１，第２のパッド列２２０，２２２は、各列がＤ４方向（広義には第１の方向）で間隔をあけて配置され、かつ、Ｄ４方向とは直交するＤ１方向（広義には第２の方向）にて間隔をあけて複数のパッド２００（第１のパッド列２２０では複数のパッド２００Ａ、第２のパッド列２２２では複数のパッド２００Ｂ）を同一ピッチで配列している。図１２では、第１，第２のパッド列２２０，２２２の各列のパッド２００Ａ，２００ＢがＤ４方向にて一直線上にはなく、Ｄ４方向で半ピッチ分ずれたいわゆる千鳥配列となっている。第１，第２のパッド列２２０，２２２の各列のパッド２００Ａ，２００ＢをＤ４方向にて一直線上に配置しても良いが、ピッチを一定としたとき、静電気保護素子の形成領域をＤ１方向で拡大するには、千鳥状配列が有利である。
ここで、本実施形態の集積回路装置１０は五層の配線層を有し、これらを下層から順に、ＡＬＡ，ＡＬＢ，ＡＬＣ，ＡＬＤ及びＡＬＥと称する。第五層金属層ＡＬＥは、図６（Ａ）に示すようにパッド２００の他、図５（Ａ）（Ｂ）に示す各ブロック間の配線層として用いられる。第４層ＡＬＤ以下の各層にてブロック内配線が実施される。
図１３は、例えばＰ型半導体基板上に形成される第１，第２のダイオードＤＩ１，ＤＩ２と、第１，第２のパッド列２２０，２２２の平面レイアウトを示している。
図１３に示すように、第１のパッド列２２０のパッド２００Ａと、第２のパッド列２２２のパッド２００Ｂとであって、Ｄ４方向で互いに近接した位置関係にある２つのパッド２００Ａ，２２０Ｂの各々の少なくとも一部をそれぞれ含む領域の下層に、そのパッド２００Ａ，２００Ｂに接続される第１，第２のダイオードＤＩ１，ＤＩ２が２個ずつ形成されている。図１３では、パッド２００Ａを含む領域の下層には１個の第２のダイオードＤＩ２が１個形成され、パッド２００Ｂを含む領域の下層には１個の第２のダイオードＤＩ２と２個の第２の第１のダイオードＤＩ１が形成されているが、レイアウトはこれに限定されない。なお、パッド２００Ａ，２００Ｂと、第１，第２のダイオードＤＩ１，ＤＩ２との接続関係は、図１４に模式的に示されている。図１３をも考慮すると、パッド２００Ａ，２００Ｂに接続される各２つの第１，第２のダイオードＤＩ１，ＤＩ２は、パッド２００Ａ，２００Ｂが形成される領域の下層の領域を利用して形成されていることが分かる。つまり、図１３では、パッド２００Ａは第２のダイオードＤＩ２の上層に形成され、パッド２００Ｂは第１及び第２のダイオードＤＩ１，ＤＩ２の上層に形成されている。なお、パッド２００Ｂより細く延びる端子は、下層とのビア接続用の端子である。
このレイアウトを実現するために、Ｄ１方向にて隣接する２個のパッド２００Ａ，２００Ｂに接続される計４つの第１及び第２の静電気保護素子ＤＩ１，ＤＩ２は、Ｄ４の方向に沿って形成されている。
また、第１列目のパッド２００Ａに接続される第２の静電気保護素子ＤＩ２は、そのパッド２００Ａの下層に位置する領域に形成され、第２列目のパッド２００Ｂに接続される第１の静電気保護素子ＤＩ１は、そのパッド２００Ｂの下層に位置する領域に形成され、かつ、パッド２００Ａ，２００Ｂに接続される第２の静電気保護素子ＤＩ２，ＤＩ２はＤ１方向で隣接して配置され、残りの第１の静電気保護素子ＤＩ１，ＤＩ１はＤ４方向で隣接して配置されている。このレイアウトにより、同一構造の複数の静電気保護素子（ＤＩ１またはＤＩ２）を一方に偏らせることで、ウェル分離を少なくし、かつ、パッド２００Ａ，２００Ｂと計４つの第１，第２の静電気保護素子ＤＩ１，ＤＩ２との接続距離を短く設定することができる。
例えば、Ｄ１方向での第１，第２の静電気保護素子ＤＩ１，ＤＩ２の配列を交互とすると、ウェル分離が増えてＤ１方向に長くなるが、本実施形態ではその必要がないので短くできる。
また、図１３に示すように、第１，第２の静電気保護素子ＤＩ１，ＤＩ２の不純物層はＤ４方向が短く、Ｄ１方向で長い横長形状となっている。この理由は、配線のインピーダンスを低くするためである。静電気保護素子とパッドとは太い線幅のメタルで接続することでインピーダンスを下げることができ、不純物層は横長形状が好適である。もし、不純物層を縦長とし、かつ、Ｄ４方向の寸法を圧縮するとなると、一つの静電気保護素子を２つに分離した２フィンガーとなり、メタルで２つの静電気保護素子をつなぐ必要ある。しかし、第二層金属配線層ＡＬＢには多数の配線があるので、配線用メタルを太くできず、結果として配線インピーダンスが大きくなってしまう。本実施形態では、不純物層を横長とすることで、配線インピーダンスを低減することができる。
以上のレイアウトによって、第１，第２のダイオードＤＩ１，ＤＩ２をパッド下以外の領域に形成するものと比較して、集積回路装置１０のＤ２方向での幅Ｗをより一層小さくできる。
なお、図１３及び図１４では、パッド２００Ａ側に第２の静電気保護素子ＤＩ２を形成し、パッド２００Ｂ側に第１の静電気保護素子ＤＩ１を形成したが、逆の配置であっても良い。
次に、図１３に示す第１，第２のダイオードＤＩ１，ＤＩ２の断面構造について説明する。図１５は、図１３に示す第２のダイオードＤＩ２のＡ−Ａ’断面を模式的に示しており、図１３の図面上の寸法とは異なっている。データドライバの出力トランジスタはＭＶ系（ＶＤＤ２−ＶＳＳ）であり、Ｐ型半導体Ｐｓｕｂの電位ＶＥＥとは隔絶するために、トリプルウェル構造が採用されている。図１５に示すように、Ｐ型半導体基板Ｐｓｕｂには、不純物濃度がＮ――及びＮ−のＮ型ウェル、そのＮ型ウェル内にＰ型ウェル、さらにそのＰ型ウェル内にＰ，Ｎ型の高不純物層がそれぞれ形成され、トリプルウェル構造となっている。このトリプルウェルのうち、不純物濃度がＮ――及びＮ−のＮ型ウェルは、図１３に示すＤ１方向で連続しており、かつ、Ｄ４方向で隣接する第２の静電気保護素子ＤＩ２，ＤＩ２で共用される（図１３参照）。そして、Ｐ型半導体基板Ｐｓｕｂとは電気的に隔離されたＰ型ウェル内にて、Ｐ型不純物層をＶＳＳ電位とし、Ｎ型不純物層にパッド２００を接続することで、ＰＮ接合による第２のダイオードＤＩ２が形成されている。なお、実際には各不純物層は近接配置されている。
このトリプルウェル構造に対して、図１３に示す境界線上のＰストップ層Ｐｓｔｏｐにて隔絶された第１のダイオードＤＩ１の形成領域の断面構造は、図１３のＢ−Ｂ’断面である図１６に示されている。
図１６において、第１のダイオードＤＩ１の形成領域はツィンウェル構造となっている。図１６に示すように、Ｐ型半導体基板Ｐｓｕｂには、不純物濃度がＮ――及びＮ−のＮ型ウェル、そのＮ型ウェル内にＰ，Ｎ型の高不純物層がそれぞれ形成され、ツィンウェル構造となっている。このツィンウェル構造のうち、不純物濃度がＮ――及びＮ−のＮ型ウェルも、図１３の矢印Ｄ１方向に沿って連続しており、かつ、Ｄ４方向で隣接する第１の静電気保護素子ＤＩ１，ＤＩ１で共用される（図１３参照）。そして、Ｐ型半導体基板Ｐｓｕｂとは電気的に隔離されたＮ型ウェル内にて、Ｎ型不純物層をＶＤＤ２電位とし、Ｐ型不純物層にパッド２００を接続することで、ＰＮ接合による第１のダイオードＤＩ１が形成されている。
ここで、第１の静電気保護素子ＤＩ１のうち、パッド２００Ａ，２００Ｂに接続されるＰ型不純物層は、図１３に示すように、平面視でリング形状に形成されている。この理由は、Ｄ１方向で隣り合うＰ型不純物層間の寄生バイポーラトランジスタのベース長を広げて、寄生バイポーラトランジスタの能力を下げるためである。また、Ｄ１方向で隣り合うＰ型不純物層の対向面積が小さいと、その間で破壊が生ずるため、リング形状によって対向面積を増やして破壊を防止している。
ここで、図５（Ａ）（Ｂ）に示す４つのメモリＭＢ領域では、第四層金属ＡＬＤを、ビット線ＢＬを第五層金属層ＢＬＥに対するシールド層として用いている。
図１７（Ａ）及び図１７（Ｂ）は、メモリセルＭＣのデータの読み出しを説明する図であり、説明の簡略化のため、メモリセルＭＣにデータ“１”が保持されている場合を示す。図１７（Ａ）のＡ１１に示すようにワード線ＷＬの選択によりワード線ＷＬの電位が上昇する。そしてＡ１２に示すタイミングでワード線ＷＬの電位がＨｉｇｈレベルに到達すると、例えばビット線／ＢＬの電位がＨｉｇｈレベルからＬｏｗレベルに向かって下降する。
そして例えばセンスアンプをイネーブルに設定するセンスアンプイネーブル信号ＳＡＥが図１７（Ａ）のＡ１３に示すように立ち上がると、Ａ１４のタイミングでビット線ＢＬ、／ＢＬの電位差がセンスアンプによって検出される。例えば、この場合にはビット線／ＢＬの電位がビット線ＢＬの電位よりも低いため例えばデータ“１”がセンスアンプによって検出される。
メモリセルＭＣに保持されているデータは、上記のように正確に検出することができる。これに対して、図１７（Ｂ）は異常なデータが検出されるケースを示す。図１７（Ｂ）に示すケースは、メモリセルＭＣが配列されている領域の上層に電圧ＶＤＤよりも大きな電圧が供給される電源供給配線ＧＬが、第五層金属層ＡＬＥに形成されている場合である。
図１７（Ｂ）のＡ１５に示すようにワード線ＷＬの選択によりワード線ＷＬの電位が上昇する。そしてＡ１６に示すタイミングでワード線ＷＬの電位がＨｉｇｈレベルに到達すると、例えばビット線／ＢＬの電位がＨｉｇｈレベルからＬｏｗレベルに向かって下降する。その後、Ａ１７に示すように電源供給配線ＧＬに信号が供給されることで、その電位がＨｉｇｈレベルよりも上回ってしまうと、その電位が下降し続けていたビット線／ＢＬの電位はＡ１８に示すように急激に上昇してしまう。これは、ビット線ＢＬ、／ＢＬと第３の電源供給配線ＧＬとの間の容量カップリングによる。ビット線ＢＬ、／ＢＬの上層に電源供給配線ＧＬが形成されることで、ビット線ＢＬ、／ＢＬと電源供給配線ＧＬとの間の層間絶縁膜による容量が形成される。電源供給配線ＧＬの電位が上昇すると、その容量によるカップリングでビット線ＢＬ、／ＢＬの電位も上昇してしまう。即ち、ビット線ＢＬ、／ＢＬの上層に電源供給配線ＧＬが形成されると、ビット線ＢＬ、／ＢＬの電位が不安定になる。
その後、センスアンプイネーブル信号ＳＡＥが立ち上がるとセンスアンプ２１１でビット線ＢＬ、／ＢＬの電位差が検出される。ところが、この場合、Ａ１８に示すように電位が上昇したビット線／ＢＬの電位は、Ａ１９に示すようにビット線ＢＬの電位よりも低いレベルまで下がりきらず、結果としてビット線ＢＬの電位よりもビット線／ＢＬの電位が高い状態でセンスアンプ２１１に電位差の検出が行われる。
これにより、センスアンプ２１１は、ビット線ＢＬの電位がビット線／ＢＬの電位よりも低いと判断し、データ“０”を検出する。つまり、本来データ“１”として検出されるべきメモリセルＭＣから、データ“０”のデータが検出され、異常な値が検出されてしまう。
このような現象に対して、本実施形態では、図１８に示すようにメモリセルＭＣにシールド配線ＳＨＤ（広義にはビット線保護用配線）を設けることで上記のような異常な読み出しを防止することができる。
図１８に示すシールド配線ＳＨＤは、非シールド配線領域ＮＳＤを有する格子パターン状に形成されている。メモリセルＭＣは破線で示す大きさであり、中央にビット線ＢＬ，／ＢＬが横方向に沿って形成され、その両側にてビット線と平行にＶＳＳ配線が形成されている。これらビット線ＢＬ，／ＢＬとＶＳＳ配線の上層のシールド配線ＳＨＤは、ＶＳＳ配線の幅でかつ一メモリセルＭＣの長さの非シールド配線領域ＮＨＤを有し、シールド配線ＳＨＤの形成時のガス抜き穴として利用している。なお、非シールド配線領域ＮＨＤの下層にはＶＳＳ配線が必ず存在するので、ＶＳＳ配線によってシールド効果が担保される。
このように、ビット線用のシールド配線ＳＨＤを格子パターン状に形成することで、シールド配線ＳＨＤが縦横に連続し、ＶＳＳ配線層として好適に利用できる。
本実施形態では、図１１に示すＶＳＳ端子とＶＳＳ配線をつなぐ配線層としてシールド配線ＳＨＤを利用している。この結果、図１１に示す抵抗Ｒの抵抗値を下げることができ、ＶＳＳ端子に至る配線インピーダンスを低減することができる。
ここで、図１１に示す電源間保護素子２０８は、複数のパッド２００に対して一つ設けられる。特に、電源間保護素子２０８の数が少なく、かつ、ＶＳＳ端子までの配線距離が長い場合には、シールド配線ＳＨＤにより電源間保護素子２０８とＶＳＳ端子とを接続することで、配線インピーダンスを大幅に低減出来る。
４．３ 走査ライバの出力パッドと静電気保護素子
図５（Ａ）（Ｂ）に示す走査ドライバＳＢ（ＳＢ１，ＳＢ２）のパッド下にも、そのパッドに接続される静電気保護素子を配置することができる。走査ドライバの場合も、出力パッド２００と第１，第２の静電気保護素子ＤＩ１，ＤＩ２及び電源間保護素子２０８との関係は、図１１の通りで、データドライバと機能回路上は共通している。ただし、走査線ドライバは高電圧出力となるので、第１の電源線２０４の電位は電位ＶＤＤ２よりも高い高電位ＶＤＤＨであり、第２の電源線２０６の電位は接地電位ＶＳＳよりも低い電位ＶＥＥである（図１１に括弧書きで示す）。
図１９において、走査ドライバの出力パッド領域においても、Ｎ（Ｎは２以上の整数）列例えばＮ＝２として、第１，第２のパッド列２３０，２３２を有する。第１，第２のパッド列２３０，２３２は、各列がＤ４方向で間隔をあけて配置され、かつ、Ｄ４方向とは直交するＤ１方向にて間隔をあけて複数のパッド２００（第１のパッド列２３０では複数のパッド２００Ｃ、第２のパッド列２３２では複数のパッド２００Ｄ）を配列している。図１９では、第１，第２のパッド列２３０，２３２の各列のパッド２００Ｃ，２００ＤがＤ４方向にて一直線上にはなく、いわゆる千鳥配列となっている。ただし、第１，第２のパッド列２３０，２３２の各列のパッド２００Ｃ，２００ＤをＤ４方向にて一直線上に配置しても良い。
図１９は、Ｐ型半導体基板上に形成される第１，第２のダイオードＤＩ１，ＤＩ２と、第１，第２のパッド列２３０，２３２の平面レイアウトを示している。
図１９に示すように、２列のパッド列の各列でＭ（Ｍは２以上の整数）個例えばＭ＝２個のパッドを含む（Ｎ×Ｍ）＝４個のパッド２００Ｃ１，２００Ｃ２，２００Ｄ１，２００Ｄ２の各々の一部又は全部を含む領域の下層に、（Ｎ×Ｍ）＝４個のパッドに接続される（Ｎ×Ｍ）＝４個の静電気保護素子Ｄ１１，ＤＩ２，ＤＩ２，Ｄ１１が設けられている。なお、パッド２００Ｃ１，２００Ｃ２，２００Ｄ１，２００Ｄ２と、各４つの第１，第２のダイオードＤＩ１，ＤＩ２との接続関係は、図２０に模式的に示されている。図２０をも考慮すると、パッド２００Ｃ１，２００Ｃ２，２００Ｄ１，２００Ｄ２に接続される各４つの第１，第２のダイオードＤＩ１，ＤＩ２は、パッド２００Ｃ１，２００Ｃ２，２００Ｄ１，２００Ｄ２が形成される領域の下層の領域を利用して形成されていることが分かる。つまり、図１９では、パッド２００Ｃ１，２００Ｃ２は各２つの第１，第２のダイオードＤＩ１，ＤＩ２の上層に形成され、パッド２００Ｄ１，２００Ｄ２は各２つの第１及び第２のダイオードＤＩ１，ＤＩ２の上層に形成されている。
このレイアウトを実現するために、Ｄ１及びＤ４方向にて隣接する４個のパッド２００Ｃ１，２００Ｃ２，２００Ｄ１，２００Ｄ２に接続される計８つの第１及び第２の静電気保護素子ＤＩ１，ＤＩ２は、Ｄ４の方向に沿って形成されている。
ここで、第１及び第２の静電気保護素子ＤＩ１，ＤＩ２の不純物層のＤ１方向の長さは、第２の方向でのパッドピッチＰよりも長く形成されている。これにより、第１及び第２の静電気保護素子ＤＩ１，ＤＩ２は、Ｄ４方向の長さを圧縮しながら、静電保護素子としての特性を担保することができ、しかもデータドライバ出力で説明したとおり、配線インピーダンスを低減することができる。
図１３とは異なり、図１９での静電気保護素子の配列は、第１及び第２のパッド列２３０，２３２の下層では、Ｄ４方向にて、ダイオードＤＩ１，ＤＩ２，ＤＩ２，ＤＩ１とされている。
図２０に示すように接続したとき、上述したミラー配置の場合が、各パッド２００Ｃ１，２００Ｃ２，２００Ｄ１，２００Ｄ２から静電保護素子までの配線長さを短縮でき、それにより配線インピーダンスを低減できる。特に、４つのパッド２００Ｃ１，２００Ｃ２，２００Ｄ１，２００Ｄ２のうち、Ｄ１，Ｄ３方向にて最端短部のパッド２００Ｃ１，２００Ｄ２は、各パッド２００Ｃ１，２００Ｄ２の下層に位置する第１及び第２の静電気保護素子Ｄ１，Ｄ２と接続されるからである。この観点から言えば、Ｄ４方向にて、ダイオードＤＩ２，ＤＩ１，ＤＩ１，ＤＩ２と配列しても良い。
また、図２０に示すように、第１，第２のダイオードＤＩ１，ＤＩ２を一組とし、Ｄ４方向で隣り合う２つの第２の静電保護素子ＤＩ２，ＤＩ２の境界を境として、平面視で二組がミラー配置されている。こうすると、図１９に示す繰り返しパターンのマスク設計などが容易となる。一組を構成する第１，第２のダイオードＤＩ１，ＤＩ２のＤ４方向での配列順序は、図１９とは逆であっても良い。
なお、図１９において、第１，第２のダイオードＤＩ１の形成領域と第２のダイオードＤＩ２の形成領域とを、図１３のように分離していない理由は、後述する通り、走査ドライバは基板電位ＶＥＥを用いたＨＶ系であり、第１，第２の静電気保護素子ＤＩ１，ＤＩ２を全てツィンウェル構造にて形成できるからである。
次に、図１９に示す第１，第２のダイオードＤＩ１，ＤＩ２の断面構造について説明する。図２１は、図１９に示す第１及び第２のダイオードＤＩ１，ＤＩ２のＣ−Ｃ’断面を示している。走査ドライバの出力トランジスタはＨＶ系（ＶＤＤＨ−ＶＥＥ）であり、Ｐ型半導体Ｐｓｕｂの電位ＶＥＥを利用できるので、Ｐ型基板Ｐｓｕｂと隔絶する必要はなく、第１，第２のダイオードＤＩ１，ＤＩ２をツィンウェルにて形成できる。
図２１に示すように、Ｐ型半導体基板Ｐｓｕｂには、不純物濃度がＮ−のＮ型ウェル、そのＮ型ウェル内にＰ，Ｎ型の高不純物層がそれぞれ形成され、ツィンウェル構造となっている。Ｎ型不純物層は電位ＶＤＤＨに設定され、Ｐ型不純物層をパッドに接続することで、この構造のＰＮ接合により、第１の静電気保護素子ＤＩ１が形成されている。
なお、Ｎ型ウェルの周囲にはＰ型不純物リングが形成され、そのＰ型リングの片側にてＰ型基板Ｐｓｕｂ内に、Ｎ型不純物層及びＰ型不純物層が形成されている。Ｐ型不純物層をＰ型基板Ｐｓｕｂと同電位ＶＥＥとし、Ｎ型不純物層をパッドに接続している。この構造のＰＮ接合によって、第２の静電気保護素子Ｄ２が形成される。
５．電子機器
図２２（Ａ）（Ｂ）に本実施形態の集積回路装置１０を含む電子機器（電気光学装置）の例を示す。なお電子機器は図２２（Ａ）（Ｂ）に示されるもの以外の構成要素（例えばカメラ、操作部又は電源等）を含んでもよい。また本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。
図２２（Ａ）（Ｂ）においてホストデバイス４１０は、例えばＭＰＵ（Micro Processor Unit）、ベースバンドエンジン（ベースバンドプロセッサ）などである。このホストデバイス４１０は、表示ドライバである集積回路装置１０の制御を行う。或いはアプリケーションエンジンやベースバンドエンジンとしての処理や、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行うこともできる。また図２２（Ｂ）の画像処理コントローラ（表示コントローラ）４２０は、ホストデバイス５１０に代行して、圧縮、伸長、サイジングなどのグラフィックエンジンとしての処理を行う。
表示パネル４００は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、データ線及び走査線により特定される複数の画素を有する。そして、各画素領域における電気光学素子（狭義には、液晶素子）の光学特性を変化させることで、表示動作を実現する。この表示パネル４００は、ＴＦＴ、ＴＦＤなどのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお表示パネル４００は、アクティブマトリクス方式以外のパネルであってもよいし、液晶パネル以外のパネルであってもよい。
図２２（Ａ）の場合には、集積回路装置１０Ａとしてメモリ内蔵のものを用いることができる。即ちこの場合には集積回路装置１０Ａは、ホストデバイス４１０からの画像データを、一旦内蔵メモリに書き込み、書き込まれた画像データを内蔵メモリから読み出して、表示パネルを駆動する。一方、図２２（Ｂ）の場合には、集積回路装置１０Ｂとしてメモリ非内蔵のものを用いることができる。即ちこの場合には、ホストデバイス４１０からの画像データは、画像処理コントローラ４２０の内蔵メモリに書き込まれる。そして集積回路装置２０は、画像処理コントローラ４２０の制御の下で、表示パネル４００を駆動する。
６．変形例
本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
上述した実施形態は、表示ドライバを例に挙げて説明したが、各種の半導体集積回路に適用できることは言うまでもない。本実施形態のパッドは、正確にはパッドメタルを意味し、パッドメタル上の絶縁膜に開口が設けられ、そこにバンプが形成されるものである。ただし、パッドはバンプに用いられるものに限らず、静電気が印加される外部端子として利用できるものであれば、種類は問わない。
また、上述した実施形態では、データドライバ出力と走査ドライバ出力について説明したが、その他の出力端子、入力端子あるいは入出力端子に適用することもできる。入力端子に関して言えば、図１１と機能的に異なることは、Ｐ型トランジスタ及びＮ型トランジスタが存在しないだけである。図１１に示す静電気保護素子及び電源間保護素子などは入力端子にも必要であるので、本発明を適用することができる。
図１（Ａ）（Ｂ）（Ｃ）は本実施形態の比較例の説明図である。 図２（Ａ）（Ｂ）は集積回路装置の実装についての説明図である。 本実施形態の集積回路装置の構成例の図である。 種々のタイプの表示ドライバとそれが内蔵する回路ブロック図である。 図５（Ａ）（Ｂ）は本実施形態の集積回路装置の平面レイアウト例を示す図である。 図６（Ａ）（Ｂ）は集積回路装置の断面図である。 集積回路装置の回路構成例を示す図である。 図８（Ａ）（Ｂ）（Ｃ）はデータドライバ、走査ドライバの構成例を示す図である。 図９（Ａ）（Ｂ）は電源回路、階調電圧生成回路の構成例を示す図である。 図１０（Ａ）（Ｂ）（Ｃ）はＤ／Ａ変換回路、出力回路の構成例を示す図である。 パッド及びそれを保護する静電気保護素子を示す図である。 パッド、メモリ及びデータドライバのマクロセルを示す図である。 データドライバの出力パッドとその下層に形成される静電気保護素子の平面レイアウトを示す図である。 図１３に示すパッドと静電気保護素子との接続を示す模式図である。 図１３のＡ−Ａ’断面図である。 図１３のＢ−Ｂ’断面図である。 図１７（Ａ）（Ｂ）は、ビット出力データの検出を説明するための図である。 ＲＡＭ領域のビット線シールド層を説明するための図である。 走査ドライバの出力パッドとその下層に形成される静電気保護素子の平面レイアウトを示す図である。 図１９に示すパッドと静電気保護素子との接続を示す模式図である。 図１９のＣ−Ｃ’断面図である。 図２２（Ａ）（Ｂ）は、本実施形態の集積回路装置を含む電子機器を示す図である。
符号の説明
２００，２００Ａ，２００Ｂ，２００Ｃ，２００Ｄ パッド、２２０，２２２，２３０，２３３，パッド列、ＤＩ１ 第１の静電気保護素子、ＤＩ２ 第２の静電気保護素子、ＳＤＨ シールド配線層、ＮＳＨ 非シールド領域

Claims (15)

  1. Ｎ（Ｎは２以上の整数）列の各列が第１の方向で間隔をあけて配置され、かつ、Ｎ列の各々にて、前記第１の方向とは直交する第２の方向にて間隔をあけて複数のパッドを配列したＮ列のパッド列と、
    前記Ｎ列のパッド列の下層に配置され、前記Ｎ列のパッド列の各々のパッドにそれぞれ接続された複数の静電気保護素子と、
    を有し、
    前記第１の方向で互いに近接した位置関係にある前記Ｎ列のパッド列の各１個にて構成されるＮ個のパッドに接続される少なくともＮ個の静電気保護素子は、前記Ｎ個のパッドの少なくとも一部を含む領域の下層に配置されて、前記Ｎ個のパッドに接続されていることを特徴とする半導体集積回路。
  2. 請求項１において、
    前記少なくともＮ個の静電気保護素子の各々は、第１の電源線と前記複数のパッドの一つとの間に接続される第１の静電気保護素子と、前記第１の電源線の電位より低い電位の第２の電源線と前記複数のパッドの一つとの間に接続される第２の静電気保護素子とを有し、
    前記複数のパッドの各々は、前記第１の方向に沿った長辺と、前記第２の方向に沿った短辺とを有する略長方形状に形成され、
    前記Ｎ個のパッドに接続される前記第１及び第２の静電気保護素子は、各々の不純物層の形状が、前記第１の方向よりも前記第２の方向の長さが長いことを特徴とする半導体集積回路。
  3. 請求項２において、
    第１列目のパッドに接続される前記第１及び第２の静電気保護素子の一方は、前記第１列目のパッドの下層に位置する領域に形成され、
    前記第Ｎ列目のパッドに接続される前記第１及び第２の静電気保護素子の他方は、前記第Ｎ列目のパッドの下層に位置する領域に形成され、
    前記Ｎ個の第１の静電気保護素子は前記第１の方向で隣接して配置され、
    前記Ｎ個の第２の静電気保護素子は前記第１の方向で隣接して配置されていることを特徴とする半導体集積回路。
  4. 請求項３において、
    前記Ｎ個の第１の静電気保護素子が形成される第１のウェルは、前記第２の方向に沿って形成され、前記Ｎ個の第２の静電気保護素子が形成される第２のウェルは、前記第２の方向に沿って形成され、
    前記第１，第２のウェルが前記第１の方向で分離されていることを特徴とする半導体集積回路。
  5. 請求項３または４において、
    前記Ｎ個の第２の静電気保護素子は、それぞれトリプルウェル内に配置されていることを特徴とする半導体集積回路。
  6. 請求項２乃至５のいずれかにおいて、
    前記第１の静電気保護素子のうち、前記パッドに接続される不純物層が平面視でリング形状に形成されていることを特徴とする半導体集積回路。
  7. 請求項１乃至６のいずれかにおいて、
    前記第１，第２の電源線間に電源間保護素子をさらに有することを特徴とする半導体集積回路。
  8. 請求項７において、
    表示パネルに表示されるデータを記憶するＲＡＭと、前記ＲＡＭの出力に基づいて前記表示パネルのデータ線を駆動するデータドライバとを含み、
    前記データドライバの出力線に前記パッドが接続され、
    前記ＲＡＭは、ビット線を保護するビット線保護配線層を有し、前記ビット線保護配線層が前記第２の電源線と前記電源間保護素子とに接続されていることを特徴とする半導体集積回路。
  9. 請求項１において、
    前記Ｎ列のパッド列の各列でＭ（Ｍは２以上の整数）個のパッドを含む（Ｎ×Ｍ）個のパッドの各々の一部又は全部を含む領域の下層に、前記（Ｎ×Ｍ）個のパッドに接続される（Ｎ×Ｍ）個の静電気保護素子が設けられていることを特徴とする半導体集積回路。
  10. 請求項９において、
    前記（Ｎ×Ｍ）個の静電気保護素子の各々は、第１の電源線と前記（Ｎ×Ｍ）個のパッドの一つとの間に接続される第１の静電気保護素子と、前記第１の電源線の電位より低い電位の第２の電源線と前記（Ｎ×Ｍ）個のパッドの一つとの間に接続される第２の静電気保護素子とを有し、
    前記複数のパッドの各々は、前記第１の方向に沿った長辺と、前記第２の方向に沿った短辺とを有する略長方形状に形成され、
    前記第１及び前記第２の静電気保護素子は、各々の不純物層の前記第２の方向での長さが、前記第２の方向でのパッドピッチよりも長いことを特徴とする半導体集積回路。
  11. 請求項１０において、
    前記Ｎ列のパッド列の各列の下層では、前記第１の方向に前記第１及び第２の静電気保護素子を隣接配置する組み合わせを一組としたとき、前記第２の方向に平行な軸に対して二組の前記第１及び第２の静電気保護素子がミラー配置されていることを特徴とする半導体集積回路。
  12. 請求項１１において、
    前記（Ｎ×Ｍ）個のパッドのうち、前記第２の方向にて最端部のパッドは、前記最端部のパッドの下層に位置する前記第１及び第２の静電気保護素子と接続されていることを特徴とする半導体集積回路。
  13. 請求項９乃至１２のいずれかにおいて、
    表示パネルの走査線を駆動する走査ドライバを含み、
    前記パッドは前記走査ドライバの出力線に接続されていることを特徴とする半導体集積回路。
  14. 請求項１乃至１３のいずれかにおいて、
    前記Ｎ列のパッド列では、前記複数のパッドが各列にて同一ピッチで前記第２の方向に沿って配列され、
    前記第１の方向で隣り合う２列の前記複数のパッドは、前記第２の方向で前記同一ピッチの半ピッチ分だけずれて位置していることを特徴とする半導体集積回路。
  15. 請求項１乃至１４のいずれかに記載の半導体集積回路を有することを特徴とする電子機器。
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