JPH07319436A - 半導体集積回路装置およびそれを用いた画像データ処理システム - Google Patents
半導体集積回路装置およびそれを用いた画像データ処理システムInfo
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- JPH07319436A JPH07319436A JP6170748A JP17074894A JPH07319436A JP H07319436 A JPH07319436 A JP H07319436A JP 6170748 A JP6170748 A JP 6170748A JP 17074894 A JP17074894 A JP 17074894A JP H07319436 A JPH07319436 A JP H07319436A
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
Abstract
(57)【要約】
【目的】 高速に画像データを書換え、描画レートを向
上することができる半導体集積回路装置を提供する。 【構成】 フレームバッファメモリ１０１を２個用い、
第１のフレームバッファメモリ１０１のデータバンクメ
モリ２に奥行座標Ｚを記憶させ、比較ユニット８ａによ
り現在表示している画像の奥行座標Ｚと新たに入力され
た奥行座標Ｚとを比較し、比較結果信号ＺＰを比較結果
信号出力端子ＰＡＳＳ−ＯＵＴから出力する。一方、第
２のフレームバッファメモリ１０２では、データバンク
メモリ２にカラーデータＣを記憶させ、第１のフレーム
バッファメモリ１０１から出力された比較結果信号を比
較結果信号入力端子ＰＡＳＳ−ＩＮを介して入力し、比
較結果信号ＺＰに応答して画像処理ユニット８ｂでカラ
ーデータのブレンディング処理を施し、カラーデータの
書換えを行なう。
上することができる半導体集積回路装置を提供する。 【構成】 フレームバッファメモリ１０１を２個用い、
第１のフレームバッファメモリ１０１のデータバンクメ
モリ２に奥行座標Ｚを記憶させ、比較ユニット８ａによ
り現在表示している画像の奥行座標Ｚと新たに入力され
た奥行座標Ｚとを比較し、比較結果信号ＺＰを比較結果
信号出力端子ＰＡＳＳ−ＯＵＴから出力する。一方、第
２のフレームバッファメモリ１０２では、データバンク
メモリ２にカラーデータＣを記憶させ、第１のフレーム
バッファメモリ１０１から出力された比較結果信号を比
較結果信号入力端子ＰＡＳＳ−ＩＮを介して入力し、比
較結果信号ＺＰに応答して画像処理ユニット８ｂでカラ
ーデータのブレンディング処理を施し、カラーデータの
書換えを行なう。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ワークステーション等のグラフィックス描
画に使用するフレームバッファメモリ等に関するもので
ある。
関し、特に、ワークステーション等のグラフィックス描
画に使用するフレームバッファメモリ等に関するもので
ある。
【０００２】
【従来の技術】以下、従来の半導体集積回路装置である
ビデオランダムアクセスメモリ（以下、ＶＲＡＭと称
す）について図面を参照しながら説明する。図２８は、
従来のＶＲＡＭを用いたグラフィック描画システムの構
成を示すブロック図である。
ビデオランダムアクセスメモリ（以下、ＶＲＡＭと称
す）について図面を参照しながら説明する。図２８は、
従来のＶＲＡＭを用いたグラフィック描画システムの構
成を示すブロック図である。
【０００３】図２８を参照して、グラフィック描画シス
テムは、コントローラ２００、Ｚバッファメモリ２０
１、ＶＲＡＭ２０２、デジタルアナログコンバータ（Ｄ
ＡＣ）２０３を含む。
テムは、コントローラ２００、Ｚバッファメモリ２０
１、ＶＲＡＭ２０２、デジタルアナログコンバータ（Ｄ
ＡＣ）２０３を含む。
【０００４】コントローラ２００には、三次元グラフィ
ックスで使用されるスクリーンの奥行座標Ｚおよびカラ
ーデータＣが入力される。コントローラ２００は、Ｚバ
ッファメモリ２０１およびＶＲＡＭ２０２と接続され
る。奥行座標Ｚはコントローラ２００を介してＺバッフ
ァメモリ２０１に記憶され、記憶された奥行座標Ｚは必
要に応じてコントローラ２００へ読出される。カラーデ
ータＣはコントローラ２００を介してＶＲＡＭ２０２に
記憶され、必要に応じてＶＲＡＭ２０２から読出されコ
ントローラ２００へ出力される。また、ＶＲＡＭ２０２
はＤＡＣ２０３と接続され、ＶＲＡＭ２０２に記憶され
たカラーデータＣがＤＡＣ２０３によりデジタル信号か
らアナログ信号へ変換され、Ｒ、Ｇ、Ｂ信号としてそれ
ぞれ出力される。
ックスで使用されるスクリーンの奥行座標Ｚおよびカラ
ーデータＣが入力される。コントローラ２００は、Ｚバ
ッファメモリ２０１およびＶＲＡＭ２０２と接続され
る。奥行座標Ｚはコントローラ２００を介してＺバッフ
ァメモリ２０１に記憶され、記憶された奥行座標Ｚは必
要に応じてコントローラ２００へ読出される。カラーデ
ータＣはコントローラ２００を介してＶＲＡＭ２０２に
記憶され、必要に応じてＶＲＡＭ２０２から読出されコ
ントローラ２００へ出力される。また、ＶＲＡＭ２０２
はＤＡＣ２０３と接続され、ＶＲＡＭ２０２に記憶され
たカラーデータＣがＤＡＣ２０３によりデジタル信号か
らアナログ信号へ変換され、Ｒ、Ｇ、Ｂ信号としてそれ
ぞれ出力される。
【０００５】以上のように構成されたグラフィックス描
画システムの動作について説明する。たとえば、スクリ
ーン上のある領域に描画を行なう場合、まずその領域の
現在スクリーン上に映し出されているカラーデータＣの
奥行座標ＺがＺバッファメモリ２０１から読出され、コ
ントローラ２０２に読込まれる。次に、コントローラ２
００は、読込んだ奥行座標Ｚと次に描画しようとするカ
ラーデータＣの奥行座標Ｚとの比較を行なう。これから
描画しようとする奥行座標Ｚが現在スクリーン上に映し
出されている奥行座標Ｚより手前にある場合は、ＶＲＡ
Ｍ２０２に記憶されているカラーデータＣをこれから描
画しようとするカラーデータＣに書換え、同様に、Ｚバ
ッファメモリ２０１の奥行座標Ｚも書換える。一方、こ
れから描画しようとするカラーデータＣが現在スクリー
ン上に映し出されているカラーデータＣより奥にある場
合は見えないため、ＶＲＡＭ２０２のカラーデータＣの
書換えは行なわない。上記のアルゴリズムは、Ｚ−Ｂｕ
ｆｆｅｒ法として広く一般に用いられている。
画システムの動作について説明する。たとえば、スクリ
ーン上のある領域に描画を行なう場合、まずその領域の
現在スクリーン上に映し出されているカラーデータＣの
奥行座標ＺがＺバッファメモリ２０１から読出され、コ
ントローラ２０２に読込まれる。次に、コントローラ２
００は、読込んだ奥行座標Ｚと次に描画しようとするカ
ラーデータＣの奥行座標Ｚとの比較を行なう。これから
描画しようとする奥行座標Ｚが現在スクリーン上に映し
出されている奥行座標Ｚより手前にある場合は、ＶＲＡ
Ｍ２０２に記憶されているカラーデータＣをこれから描
画しようとするカラーデータＣに書換え、同様に、Ｚバ
ッファメモリ２０１の奥行座標Ｚも書換える。一方、こ
れから描画しようとするカラーデータＣが現在スクリー
ン上に映し出されているカラーデータＣより奥にある場
合は見えないため、ＶＲＡＭ２０２のカラーデータＣの
書換えは行なわない。上記のアルゴリズムは、Ｚ−Ｂｕ
ｆｆｅｒ法として広く一般に用いられている。
【０００６】次に、ＶＲＡＭ２０２でのカラーデータの
書換手法について説明する。カラーデータＣの書換手法
としてはアルファブレンディング手法が一般的に用いら
れている。アルファブレンディンク手法は以下のように
行なわれる。まず、現在ＶＲＡＭ２０２に記憶されてい
るカラーデータＣである８ビット値のＲ、Ｇ、Ｂデータ
をＶＲＡＭ２０２からコントローラ２００が読出す。コ
ントローラ２００は、新たに入力された描画しようとす
る８ビット値のＲ、Ｇ、Ｂのデータをアルファ倍してＶ
ＲＡＭ２００から読出した８ビット値のＲ、Ｇ、Ｂデー
タとブレンドし、ブレンドされたＲ、Ｇ、ＢデータをＶ
ＲＡＭ２０２へ出力し、このブレンドされた８ビット値
のＲ、Ｇ、Ｂデータを読出した８ビット値のＲ、Ｇ、Ｂ
データに置換させる。上記の動作によりＶＲＡＭ２０２
のカラーデータＣが書換えられる。
書換手法について説明する。カラーデータＣの書換手法
としてはアルファブレンディング手法が一般的に用いら
れている。アルファブレンディンク手法は以下のように
行なわれる。まず、現在ＶＲＡＭ２０２に記憶されてい
るカラーデータＣである８ビット値のＲ、Ｇ、Ｂデータ
をＶＲＡＭ２０２からコントローラ２００が読出す。コ
ントローラ２００は、新たに入力された描画しようとす
る８ビット値のＲ、Ｇ、Ｂのデータをアルファ倍してＶ
ＲＡＭ２００から読出した８ビット値のＲ、Ｇ、Ｂデー
タとブレンドし、ブレンドされたＲ、Ｇ、ＢデータをＶ
ＲＡＭ２０２へ出力し、このブレンドされた８ビット値
のＲ、Ｇ、Ｂデータを読出した８ビット値のＲ、Ｇ、Ｂ
データに置換させる。上記の動作によりＶＲＡＭ２０２
のカラーデータＣが書換えられる。
【０００７】
【発明が解決しようとする課題】上記のようにＺバッフ
ァメモリ２０１およびＶＲＡＭ２０２では、奥行座標Ｚ
およびカラーデータＣの書換の際に、現在のスクリーン
情報である奥行座標ＺおよびカラーデータＣを各メモリ
からコントローラ２００へ読出すリード動作および読出
した後に再び各メモリへ書込むモデファイライト動作が
必要となる。たとえば、ＶＲＡＭ２０２の場合、ページ
モードの読出サイクルタイムおよび書込サイクルタイム
はともに約４０ｎｓである。したがって、カラーデータ
Ｃの書換に要するミスコストは、（４０ｎｓ＋４０ｎｓ
＋コントローラ２００でのカラーデータの書換時間）と
なる。また、読出したＶＲＡＭ２０２のページがヒット
せず、ページミスした場合は、さらにＲＡＳアクセス時
間分が上記ミスコストに加算され、非常に長い書換時間
を要する。
ァメモリ２０１およびＶＲＡＭ２０２では、奥行座標Ｚ
およびカラーデータＣの書換の際に、現在のスクリーン
情報である奥行座標ＺおよびカラーデータＣを各メモリ
からコントローラ２００へ読出すリード動作および読出
した後に再び各メモリへ書込むモデファイライト動作が
必要となる。たとえば、ＶＲＡＭ２０２の場合、ページ
モードの読出サイクルタイムおよび書込サイクルタイム
はともに約４０ｎｓである。したがって、カラーデータ
Ｃの書換に要するミスコストは、（４０ｎｓ＋４０ｎｓ
＋コントローラ２００でのカラーデータの書換時間）と
なる。また、読出したＶＲＡＭ２０２のページがヒット
せず、ページミスした場合は、さらにＲＡＳアクセス時
間分が上記ミスコストに加算され、非常に長い書換時間
を要する。
【０００８】また、たとえば、トライアングルを描画す
る際にも以下のような描画時間を必要としていた。図２
９および図３０は、従来のＶＲＡＭを用いてページ分割
された領域にトライアングルを描画する例を説明するた
めの第１および第２の図である。図２９に示すように、
従来のＶＲＡＭのページモードでは１行単位で行なわれ
るため、トライアングルＴを描画するためには、領域Ｌ
３から領域Ｌ１５までの１３個の領域を書換える必要が
ある。１ページ当りの書換を平均１０ブロックとすると
トライアングルＴの描画時間は（１３×ＲＡＳサイクル
時間×（２０×ＣＡＳサイクル時間＋コントローラ２０
０でのカラーデータの書換時間））となる。
る際にも以下のような描画時間を必要としていた。図２
９および図３０は、従来のＶＲＡＭを用いてページ分割
された領域にトライアングルを描画する例を説明するた
めの第１および第２の図である。図２９に示すように、
従来のＶＲＡＭのページモードでは１行単位で行なわれ
るため、トライアングルＴを描画するためには、領域Ｌ
３から領域Ｌ１５までの１３個の領域を書換える必要が
ある。１ページ当りの書換を平均１０ブロックとすると
トライアングルＴの描画時間は（１３×ＲＡＳサイクル
時間×（２０×ＣＡＳサイクル時間＋コントローラ２０
０でのカラーデータの書換時間））となる。
【０００９】さらに、図３０に示すトライアングルＴを
書換えるためには、ページモードでのライト回数が４４
回必要となり、非常に長い時間を要していた。
書換えるためには、ページモードでのライト回数が４４
回必要となり、非常に長い時間を要していた。
【００１０】上記のように従来のＶＲＡＭでは、奥行座
標ＺおよびカラーデータＣの書換に長時間を要し、高速
な画像データの書換を行なうことができないという問題
点があった。
標ＺおよびカラーデータＣの書換に長時間を要し、高速
な画像データの書換を行なうことができないという問題
点があった。
【００１１】本発明の目的は、高速に画像データを書換
え、描画レートを向上することができる半導体集積回路
装置およびそれを用いた画像データ処理システムを得る
ことである。
え、描画レートを向上することができる半導体集積回路
装置およびそれを用いた画像データ処理システムを得る
ことである。
【００１２】本発明の他の目的は、書込時の消費電力を
必要最小限に抑えることができる半導体集積回路装置を
得ることである。
必要最小限に抑えることができる半導体集積回路装置を
得ることである。
【００１３】本発明のさらに他の目的は、１種類で奥行
座標用およびカラーデータ用に使用することができる半
導体集積回路装置を得ることである。
座標用およびカラーデータ用に使用することができる半
導体集積回路装置を得ることである。
【００１４】本発明のさらに他の目的は、カラーデータ
の出力順序を任意に入換えることができる半導体集積回
路装置を得ることである。
の出力順序を任意に入換えることができる半導体集積回
路装置を得ることである。
【００１５】本発明のさらに他の目的は、キャッシュメ
モリ内で画像データをコピーすることができる半導体集
積回路装置を得ることである。
モリ内で画像データをコピーすることができる半導体集
積回路装置を得ることである。
【００１６】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、Ｎ行Ｍ列（Ｎ、Ｍは１より大きい整数）
に配置された複数の画素から構成されるスクリーンに対
応した画像データを記憶する半導体集積回路装置であっ
て、画像データを記憶するためのメインメモリと、メイ
ンメモリに記憶された画像データの一部を記憶するため
のキャッシュメモリと、メインメモリとキャッシュメモ
リとの間で画像データを転送するための第１のデータバ
スとを含み、メインメモリは、キャッシュメモリとデー
タを転送する第１のページモードにおいて、スクリーン
上のｎ行ｍ列（ｎ、ｍは１より大きい整数、ｎ＜Ｎ、ｍ
＜Ｍ）の画素に対応した画像データが記憶されている記
憶領域を活性化させる。
積回路装置は、Ｎ行Ｍ列（Ｎ、Ｍは１より大きい整数）
に配置された複数の画素から構成されるスクリーンに対
応した画像データを記憶する半導体集積回路装置であっ
て、画像データを記憶するためのメインメモリと、メイ
ンメモリに記憶された画像データの一部を記憶するため
のキャッシュメモリと、メインメモリとキャッシュメモ
リとの間で画像データを転送するための第１のデータバ
スとを含み、メインメモリは、キャッシュメモリとデー
タを転送する第１のページモードにおいて、スクリーン
上のｎ行ｍ列（ｎ、ｍは１より大きい整数、ｎ＜Ｎ、ｍ
＜Ｍ）の画素に対応した画像データが記憶されている記
憶領域を活性化させる。
【００１７】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加え、さら
に、メインメモリから出力された画像データを記憶し、
記憶した画像データを上記スクリーンへ出力するための
シリアルアクセスメモリと、メインメモリからシリアル
アクセスメモリへ画像データを転送するための第２のデ
ータバスとを含み、上記メインメモリは、シリアルアク
セスメモリへデータを転送する第２のページモードにお
いて、スクリーン上の１行Ｍ列の画素に対応した画像デ
ータが記憶されている記憶領域を活性化させる。
求項１記載の半導体集積回路装置の構成に加え、さら
に、メインメモリから出力された画像データを記憶し、
記憶した画像データを上記スクリーンへ出力するための
シリアルアクセスメモリと、メインメモリからシリアル
アクセスメモリへ画像データを転送するための第２のデ
ータバスとを含み、上記メインメモリは、シリアルアク
セスメモリへデータを転送する第２のページモードにお
いて、スクリーン上の１行Ｍ列の画素に対応した画像デ
ータが記憶されている記憶領域を活性化させる。
【００１８】請求項３記載の半導体集積回路装置は、請
求項１または２記載の半導体集積回路装置の構成に加
え、上記キャッシュメモリは、ａビットの記憶容量を持
つ複数のメモリブロックを含み、上記第１のデータバス
のバス幅は、ａビットであり、上記メインメモリは、第
１のページモードにおいて、ｂビット（ｂ＝ａ×ｋ、こ
こで、ｋは正の整数）の画像データが記憶されている記
憶領域を活性化させる。
求項１または２記載の半導体集積回路装置の構成に加
え、上記キャッシュメモリは、ａビットの記憶容量を持
つ複数のメモリブロックを含み、上記第１のデータバス
のバス幅は、ａビットであり、上記メインメモリは、第
１のページモードにおいて、ｂビット（ｂ＝ａ×ｋ、こ
こで、ｋは正の整数）の画像データが記憶されている記
憶領域を活性化させる。
【００１９】請求項４記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加え、上記キ
ャッシュメモリは、２５６ビットの記憶容量を持つ複数
のメモリブロックを含み、上記第１のデータバスは、２
５６ビットのバス幅を有する。
求項２記載の半導体集積回路装置の構成に加え、上記キ
ャッシュメモリは、２５６ビットの記憶容量を持つ複数
のメモリブロックを含み、上記第１のデータバスは、２
５６ビットのバス幅を有する。
【００２０】請求項５記載の半導体集積回路装置は、Ｎ
行Ｍ列（Ｎ、Ｍは１より大きい整数）に配置された複数
の画素から構成されるスクリーンに対応した画像データ
を記憶する半導体集積回路装置であって、画像データを
記憶するためのメインメモリと、第１のページモードに
おいて、スクリーン上の第１領域の画素に対応した画像
データが記憶されているメインメモリの第１の記憶領域
を活性化させる第１活性化手段と、第２のページモード
において、第１の領域と形状の異なるスクリーン上の第
２領域の画素に対応した画像データが記憶されている第
２の記憶領域を活性化させる第２活性化手段とを含む。
行Ｍ列（Ｎ、Ｍは１より大きい整数）に配置された複数
の画素から構成されるスクリーンに対応した画像データ
を記憶する半導体集積回路装置であって、画像データを
記憶するためのメインメモリと、第１のページモードに
おいて、スクリーン上の第１領域の画素に対応した画像
データが記憶されているメインメモリの第１の記憶領域
を活性化させる第１活性化手段と、第２のページモード
において、第１の領域と形状の異なるスクリーン上の第
２領域の画素に対応した画像データが記憶されている第
２の記憶領域を活性化させる第２活性化手段とを含む。
【００２１】請求項６記載の半導体集積回路装置は、画
像データまたは画像データ奥行座標を記憶するためのメ
インメモリと、メインメモリに画像データの奥行座標が
記憶されている場合、メインメモリに記憶されている画
像データの奥行座標と、新たに入力された画像データの
奥行座標との位置を比較した比較結果を示す比較結果信
号を装置外部へ出力するための比較結果信号出力端子
と、外部から入力される比較結果信号を装置内部に入力
するための比較結果信号入力端子とを含み、メインメモ
リは、画像データを記憶している場合、比較結果信号入
力端子から入力された比較結果信号に応じて記憶してい
る画像データの書換動作を行ない、比較結果信号出力端
子は、比較結果信号入力端子の反対側に配置される。
像データまたは画像データ奥行座標を記憶するためのメ
インメモリと、メインメモリに画像データの奥行座標が
記憶されている場合、メインメモリに記憶されている画
像データの奥行座標と、新たに入力された画像データの
奥行座標との位置を比較した比較結果を示す比較結果信
号を装置外部へ出力するための比較結果信号出力端子
と、外部から入力される比較結果信号を装置内部に入力
するための比較結果信号入力端子とを含み、メインメモ
リは、画像データを記憶している場合、比較結果信号入
力端子から入力された比較結果信号に応じて記憶してい
る画像データの書換動作を行ない、比較結果信号出力端
子は、比較結果信号入力端子の反対側に配置される。
【００２２】請求項７記載の半導体集積回路装置は、請
求項６記載の半導体集積回路装置の構成に加え、さら
に、装置本体の動作の基準となるクロック信号を入力す
るためのクロック信号入力端子を含み、クロック信号入
力端子は、比較結果信号出力端子と同じ側に配置され
る。
求項６記載の半導体集積回路装置の構成に加え、さら
に、装置本体の動作の基準となるクロック信号を入力す
るためのクロック信号入力端子を含み、クロック信号入
力端子は、比較結果信号出力端子と同じ側に配置され
る。
【００２３】請求項８記載の半導体集積回路装置は、画
像データを記憶するためのメインメモリと、外部から入
力される比較結果信号を装置内部に入力するための比較
結果信号入力端子と、装置本体の動作の基準となるクロ
ック信号を入力するためのクロック信号入力端子とを含
み、メインメモリは、比較結果信号に応じて、記憶して
いる画像データの書換動作を行ない、比較結果信号入力
端子は、クロック信号入力端子の反対側に配置される。
像データを記憶するためのメインメモリと、外部から入
力される比較結果信号を装置内部に入力するための比較
結果信号入力端子と、装置本体の動作の基準となるクロ
ック信号を入力するためのクロック信号入力端子とを含
み、メインメモリは、比較結果信号に応じて、記憶して
いる画像データの書換動作を行ない、比較結果信号入力
端子は、クロック信号入力端子の反対側に配置される。
【００２４】請求項９記載の半導体集積回路装置は、画
像データの奥行座標を記憶するためのメインメモリと、
メインメモリに記憶されている画像データの奥行座標
と、新たに入力された画像データの奥行座標との位置を
比較した比較結果を示す比較結果信号を装置外部へ出力
するための比較結果信号出力端子と、装置本体の動作の
基準となるクロック信号を入力するためのクロック信号
入力端子とを含み、比較結果出力端子は、クロック信号
入力端子と同じ側に配置される。
像データの奥行座標を記憶するためのメインメモリと、
メインメモリに記憶されている画像データの奥行座標
と、新たに入力された画像データの奥行座標との位置を
比較した比較結果を示す比較結果信号を装置外部へ出力
するための比較結果信号出力端子と、装置本体の動作の
基準となるクロック信号を入力するためのクロック信号
入力端子とを含み、比較結果出力端子は、クロック信号
入力端子と同じ側に配置される。
【００２５】請求項１０記載の半導体集積回路装置は、
４辺を有する半導体集積回路装置であって、外部から入
力される画像データを装置内部に入力するための画像デ
ータ入力端子と、画像データ入力端子から入力された画
像データを記憶するためのキャッシュメモリと、キャッ
シュメモリに記憶された画像データを記憶するためのメ
インメモリと、メインメモリに記憶された画像データを
記憶するためのシリアルアクセスメモリと、シリアルア
クセスメモリから出力される画像データを装置外部へ出
力するための画像データ出力端子とを含み、画像データ
出力端子は、４辺のうちの１辺に配置され、画像データ
入力端子は、上記１つの端部以外の端部に配置される。
４辺を有する半導体集積回路装置であって、外部から入
力される画像データを装置内部に入力するための画像デ
ータ入力端子と、画像データ入力端子から入力された画
像データを記憶するためのキャッシュメモリと、キャッ
シュメモリに記憶された画像データを記憶するためのメ
インメモリと、メインメモリに記憶された画像データを
記憶するためのシリアルアクセスメモリと、シリアルア
クセスメモリから出力される画像データを装置外部へ出
力するための画像データ出力端子とを含み、画像データ
出力端子は、４辺のうちの１辺に配置され、画像データ
入力端子は、上記１つの端部以外の端部に配置される。
【００２６】請求項１１記載の半導体集積回路装置は、
奥行座標またはカラーデータの少なくとも一方からなる
画像データを記憶するためのメインメモリと、メインメ
モリに画像データの奥行座標が記憶されている場合、メ
インメモリに記憶されている画像データの奥行座標と新
たに入力された画像データの奥行座標との位置を比較し
た比較結果を示す比較結果信号を出力する比較手段と、
比較手段から出力される比較結果信号を装置外部へ出力
する比較結果信号出力端子と、外部から入力される比較
結果信号を装置内部に入力するための比較結果信号入力
端子と、メインメモリに画像データが記憶されている場
合、比較結果信号入力端子から入力された比較結果信号
に応答してメインメモリに記憶された画像データの書換
動作を制御する制御手段とを含む。
奥行座標またはカラーデータの少なくとも一方からなる
画像データを記憶するためのメインメモリと、メインメ
モリに画像データの奥行座標が記憶されている場合、メ
インメモリに記憶されている画像データの奥行座標と新
たに入力された画像データの奥行座標との位置を比較し
た比較結果を示す比較結果信号を出力する比較手段と、
比較手段から出力される比較結果信号を装置外部へ出力
する比較結果信号出力端子と、外部から入力される比較
結果信号を装置内部に入力するための比較結果信号入力
端子と、メインメモリに画像データが記憶されている場
合、比較結果信号入力端子から入力された比較結果信号
に応答してメインメモリに記憶された画像データの書換
動作を制御する制御手段とを含む。
【００２７】請求項１２記載の半導体集積回路装置は、
画像データを記憶するためのメインメモリと、メインメ
モリから出力される画像データを伝送するためのデータ
バスと、データバスにより伝送された画像データを記憶
するキャッシュメモリと、キャッシュメモリから入力さ
れた画像データと装置外部から入力された画像データと
の間で所定の論理演算処理を行なう論理演算処理手段
と、論理演算処理手段により処理された画像データをキ
ャッシュメモリの所望の記憶領域へ再び記憶させる記憶
領域指定手段とを含む。
画像データを記憶するためのメインメモリと、メインメ
モリから出力される画像データを伝送するためのデータ
バスと、データバスにより伝送された画像データを記憶
するキャッシュメモリと、キャッシュメモリから入力さ
れた画像データと装置外部から入力された画像データと
の間で所定の論理演算処理を行なう論理演算処理手段
と、論理演算処理手段により処理された画像データをキ
ャッシュメモリの所望の記憶領域へ再び記憶させる記憶
領域指定手段とを含む。
【００２８】請求項１３記載の半導体集積回路装置は、
画像データを記憶するためのメインメモリと、メインメ
モリから出力される画像データを伝送するためのデータ
バスと、データバスにより伝送された画像データを記憶
するキャッシュメモリと、キャッシュメモリの書込が発
生したメモリセルを検出する書込検出手段と、書込検出
手段により書込が発生したメモリセルのデータのみデー
タバスを介してキャッシュメモリからメインメモリへ出
力するようにキャッシュメモリを制御する制御手段とを
含む。
画像データを記憶するためのメインメモリと、メインメ
モリから出力される画像データを伝送するためのデータ
バスと、データバスにより伝送された画像データを記憶
するキャッシュメモリと、キャッシュメモリの書込が発
生したメモリセルを検出する書込検出手段と、書込検出
手段により書込が発生したメモリセルのデータのみデー
タバスを介してキャッシュメモリからメインメモリへ出
力するようにキャッシュメモリを制御する制御手段とを
含む。
【００２９】請求項１４記載の半導体集積回路装置は、
第１の画像データを記憶する第１のシリアルアクセスメ
モリと、第１の画像データとは異なる第２の画像データ
を記憶する第２のシリアルアクセスメモリと、所定のク
ロック信号に応答して第１のシリアルアクセスメモリか
ら出力される第１の画像データと第２のシリアルアクセ
スメモリから出力される第２の画像データとを交互に出
力する出力手段と、所定の制御信号に応答して第１の画
像データと第２の画像データの出力順序を入換えるよう
に出力手段を制御する制御手段とを含む。
第１の画像データを記憶する第１のシリアルアクセスメ
モリと、第１の画像データとは異なる第２の画像データ
を記憶する第２のシリアルアクセスメモリと、所定のク
ロック信号に応答して第１のシリアルアクセスメモリか
ら出力される第１の画像データと第２のシリアルアクセ
スメモリから出力される第２の画像データとを交互に出
力する出力手段と、所定の制御信号に応答して第１の画
像データと第２の画像データの出力順序を入換えるよう
に出力手段を制御する制御手段とを含む。
【００３０】請求項１５記載の画像データ処理システム
は、ａ（Ｍｂｉｔ）の記憶容量を有し、ｂ（ｎｓｅｃ）
のデータ転送速度でｃ（ｂｉｔ）の画像データを出力す
る複数の半導体集積回路装置と、複数の半導体集積回路
装置のうちの少なくとも４つの半導体集積回路装置から
出力される画像データを受け、ｂ／２（ｎｓｅｃ）のデ
ータ転送速度で２ｃ（ｂｉｔ）の画像データを出力する
出力手段とを含む。
は、ａ（Ｍｂｉｔ）の記憶容量を有し、ｂ（ｎｓｅｃ）
のデータ転送速度でｃ（ｂｉｔ）の画像データを出力す
る複数の半導体集積回路装置と、複数の半導体集積回路
装置のうちの少なくとも４つの半導体集積回路装置から
出力される画像データを受け、ｂ／２（ｎｓｅｃ）のデ
ータ転送速度で２ｃ（ｂｉｔ）の画像データを出力する
出力手段とを含む。
【００３１】請求項１６記載の画像データ処理システム
は、請求項１５記載の画像データ処理システムの構成に
加え、上記複数の半導体集積回路装置は、４つの半導体
集積回路装置を含み、ａ（Ｍｂｉｔ）は、４０Ｍｂｉｔ
であり、ｂ（ｎｓｅｃ）は、１４ｎｓｅｃであり、ｃ
（ｂｉｔ）は、１６ｂｉｔであり、出力手段が出力する
４０Ｍｂｉｔの画像データは、スクリーン１面分に対応
する。
は、請求項１５記載の画像データ処理システムの構成に
加え、上記複数の半導体集積回路装置は、４つの半導体
集積回路装置を含み、ａ（Ｍｂｉｔ）は、４０Ｍｂｉｔ
であり、ｂ（ｎｓｅｃ）は、１４ｎｓｅｃであり、ｃ
（ｂｉｔ）は、１６ｂｉｔであり、出力手段が出力する
４０Ｍｂｉｔの画像データは、スクリーン１面分に対応
する。
【００３２】
【作用】請求項１ないし請求項４記載の半導体集積回路
装置においては、メインメモリは、キャッシュメモリと
画像データを転送する第１のページモードにおいて、ス
クリーン上のｎ行ｍ列の画素つまりレクタングル状の領
域に対応した画像データが記憶されている記憶領域を活
性化させるので、スクリーン上のレクタングル状の領域
に対応した画像データをメインメモリからキャッシュメ
モリへ高速に転送することが可能となる。
装置においては、メインメモリは、キャッシュメモリと
画像データを転送する第１のページモードにおいて、ス
クリーン上のｎ行ｍ列の画素つまりレクタングル状の領
域に対応した画像データが記憶されている記憶領域を活
性化させるので、スクリーン上のレクタングル状の領域
に対応した画像データをメインメモリからキャッシュメ
モリへ高速に転送することが可能となる。
【００３３】請求項２記載の半導体集積回路装置におい
ては、キャッシュメモリとメインメモリとの間で画像デ
ータを転送する第１のページモードにおいて、ｎ行ｍ列
のページ形状が活性化され、また、メインメモリからシ
リアルアクセスメモリへ画像データを転送する第２のペ
ージモードにおいては、１行Ｍ列のページ形状が活性化
されるので、各メモリに適した形状でページを活性化さ
せることができ、各メモリに対して画像データを高速に
転送することが可能となる。
ては、キャッシュメモリとメインメモリとの間で画像デ
ータを転送する第１のページモードにおいて、ｎ行ｍ列
のページ形状が活性化され、また、メインメモリからシ
リアルアクセスメモリへ画像データを転送する第２のペ
ージモードにおいては、１行Ｍ列のページ形状が活性化
されるので、各メモリに適した形状でページを活性化さ
せることができ、各メモリに対して画像データを高速に
転送することが可能となる。
【００３４】請求項５記載の半導体集積回路装置におい
ては、第１のページモードにおいて第１の記憶領域が活
性化され、また、第２のページモードにおいて第２の記
憶領域が活性化されるので、転送すべき画像データに応
じて活性化させる記憶領域を変えることができる。した
がって、転送すべき画像データに応じて高速に画像デー
タを転送することが可能となる。
ては、第１のページモードにおいて第１の記憶領域が活
性化され、また、第２のページモードにおいて第２の記
憶領域が活性化されるので、転送すべき画像データに応
じて活性化させる記憶領域を変えることができる。した
がって、転送すべき画像データに応じて高速に画像デー
タを転送することが可能となる。
【００３５】請求項６および請求項７記載の半導体集積
回路装置においては、比較結果信号出力端子が比較結果
信号入力端子の反対側に配置されているので、半導体集
積回路装置を２つ直列に使用する場合、一方の半導体集
積回路装置の比較結果信号入力端子と他方の比較結果信
号入力端子との距離が短くなり、容易に接続することが
できるとともに比較結果信号の遅延も最小限にすること
ができる。
回路装置においては、比較結果信号出力端子が比較結果
信号入力端子の反対側に配置されているので、半導体集
積回路装置を２つ直列に使用する場合、一方の半導体集
積回路装置の比較結果信号入力端子と他方の比較結果信
号入力端子との距離が短くなり、容易に接続することが
できるとともに比較結果信号の遅延も最小限にすること
ができる。
【００３６】請求項７記載の半導体集積回路装置におい
ては、クロック信号入力端子が比較結果信号出力端子と
同じ側に配置されているので、クロック信号入力端子と
比較結果信号出力端子との距離が短くなり、クロック信
号入力端子から入力されるクロック信号に応じて高速に
比較結果信号出力端子から比較結果信号を出力すること
ができる。
ては、クロック信号入力端子が比較結果信号出力端子と
同じ側に配置されているので、クロック信号入力端子と
比較結果信号出力端子との距離が短くなり、クロック信
号入力端子から入力されるクロック信号に応じて高速に
比較結果信号出力端子から比較結果信号を出力すること
ができる。
【００３７】請求項８記載の半導体集積回路装置におい
ては、比較結果信号入力端子がクロック信号入力端子と
反対側に配置されているので、クロック信号に応答して
比較結果信号を受けるまでにディレイタイムが発生し、
装置のセットアップ時間を十分に確保することができ
る。
ては、比較結果信号入力端子がクロック信号入力端子と
反対側に配置されているので、クロック信号に応答して
比較結果信号を受けるまでにディレイタイムが発生し、
装置のセットアップ時間を十分に確保することができ
る。
【００３８】請求項９記載の半導体集積回路装置におい
ては、比較結果信号出力端子がクロック信号入力端子と
同じ側に配置されているので、比較結果信号出力端子と
クロック信号入力端子との間が短くなり、クロック信号
に応答して高速に比較結果信号を出力することができ
る。
ては、比較結果信号出力端子がクロック信号入力端子と
同じ側に配置されているので、比較結果信号出力端子と
クロック信号入力端子との間が短くなり、クロック信号
に応答して高速に比較結果信号を出力することができ
る。
【００３９】請求項１０記載の半導体集積回路装置にお
いては、画像データ出力端子が配置される一辺に画像デ
ータ入力端子が配置されていないので、画像データ出力
信号および画像データ入力信号が互いに干渉することが
なく、両信号ともにノイズを受けることがない。
いては、画像データ出力端子が配置される一辺に画像デ
ータ入力端子が配置されていないので、画像データ出力
信号および画像データ入力信号が互いに干渉することが
なく、両信号ともにノイズを受けることがない。
【００４０】請求項１１記載の半導体集積回路装置にお
いては、当該半導体集積回路装置を２個使用し、一方を
奥行座標用とし、他方をカラーデータ用に使用し、奥行
座標用に用いた半導体集積回路装置が出力する比較結果
信号に応じて、カラーデータ用に用いた半導体集積回路
装置はカラーデータを書換えることができ、外部にカラ
ーデータおよび奥行座標を転送する必要がなく、高速に
画像データを書換えることが可能となる。
いては、当該半導体集積回路装置を２個使用し、一方を
奥行座標用とし、他方をカラーデータ用に使用し、奥行
座標用に用いた半導体集積回路装置が出力する比較結果
信号に応じて、カラーデータ用に用いた半導体集積回路
装置はカラーデータを書換えることができ、外部にカラ
ーデータおよび奥行座標を転送する必要がなく、高速に
画像データを書換えることが可能となる。
【００４１】請求項１２記載の半導体集積回路装置にお
いては、所定の論理演算処理を施された画像データをキ
ャッシュメモリの所望の記憶領域へ再び記憶することが
できるので、キャッシュメモリ内で画像データをコピー
することが可能となる。
いては、所定の論理演算処理を施された画像データをキ
ャッシュメモリの所望の記憶領域へ再び記憶することが
できるので、キャッシュメモリ内で画像データをコピー
することが可能となる。
【００４２】請求項１３記載の半導体集積回路装置にお
いては、書込が発生したメモリセルのデータのみキャッ
シュメモリからメインメモリへ出力しているので、不要
なデータを伝送することがなく、メインメモリ書込時の
消費電力を必要最小限に抑えることが可能となる。
いては、書込が発生したメモリセルのデータのみキャッ
シュメモリからメインメモリへ出力しているので、不要
なデータを伝送することがなく、メインメモリ書込時の
消費電力を必要最小限に抑えることが可能となる。
【００４３】請求項１４記載の半導体集積回路装置にお
いては、制御信号に応答して第１の画像データと第２の
画像データの出力順序を入換えているので、画像データ
の出力順序を任意に入換えることが可能となる。
いては、制御信号に応答して第１の画像データと第２の
画像データの出力順序を入換えているので、画像データ
の出力順序を任意に入換えることが可能となる。
【００４４】請求項１５および請求項１６記載の画像デ
ータ処理システムにおいては、複数の半導体集積回路装
置から出力される画像データを出力手段によりさらに２
倍の画像データを２倍のデータ転送速度で出力すること
ができるので、高速にデータを転送することが可能とな
る。
ータ処理システムにおいては、複数の半導体集積回路装
置から出力される画像データを出力手段によりさらに２
倍の画像データを２倍のデータ転送速度で出力すること
ができるので、高速にデータを転送することが可能とな
る。
【００４５】
【実施例】以下、本発明の一実施例の半導体集積回路装
置であるフレームバッファメモリについて図面を参照し
ながら説明する。図１は、本発明の一実施例のフレーム
バッファメモリの構成を示すブロック図である。
置であるフレームバッファメモリについて図面を参照し
ながら説明する。図１は、本発明の一実施例のフレーム
バッファメモリの構成を示すブロック図である。
【００４６】図１を参照して、フレームバッファメモリ
１０１は、コントローラ１、データバンクメモリ２、シ
リアルアクセスメモリ３ａ、３ｂ、キャッシュメモリ
４、データトランスファーバッファ５、ダーティタグメ
モリ６、ビデオ出力切換回路７、演算部８を含む。デー
タバンクメモリ２は、たとえば、４つのＤＲＡＭ部（ダ
イナミックランダムアクセスメモリ）２ａ〜２ｄを含
む。演算部８は、比較ユニット８ａ、画像処理ユニット
８ｂを含む。
１０１は、コントローラ１、データバンクメモリ２、シ
リアルアクセスメモリ３ａ、３ｂ、キャッシュメモリ
４、データトランスファーバッファ５、ダーティタグメ
モリ６、ビデオ出力切換回路７、演算部８を含む。デー
タバンクメモリ２は、たとえば、４つのＤＲＡＭ部（ダ
イナミックランダムアクセスメモリ）２ａ〜２ｄを含
む。演算部８は、比較ユニット８ａ、画像処理ユニット
８ｂを含む。
【００４７】コントローラ１には、制御信号入力端子Ｃ
Ｔを介して外部から各種制御信号が入力され、入力した
各種制御信号に応答して内部の各ブロックで使用される
所定の制御信号を出力する。
Ｔを介して外部から各種制御信号が入力され、入力した
各種制御信号に応答して内部の各ブロックで使用される
所定の制御信号を出力する。
【００４８】データバンクメモリ２は、４つのＤＲＡＭ
部２ａ〜２ｄにより独立した４つのバンクで構成され、
スクリーン上に表わす画像データを記憶する。画像デー
タとしては、後述するように奥行座標Ｚまたはカラーデ
ータＣが記憶される。４つのＤＲＡＭ部２ａ〜２ｄはデ
ータバスＤＢを介してデータトランスバッファ５と接続
される。データバスＤＢは、キャッシュメモリ４の記憶
単位であるアドレスブロックに対応したバス幅を有す
る。また、ＤＲＡＭ部２ａ、２ｂは、データバスＤＢａ
を介してシリアルアクセスメモリ３ａと接続され、ＤＲ
ＡＭ部２ｃ、２ｄはデータバスＤＢｂを介してシリアル
アクセスメモリ３ｂと接続される。
部２ａ〜２ｄにより独立した４つのバンクで構成され、
スクリーン上に表わす画像データを記憶する。画像デー
タとしては、後述するように奥行座標Ｚまたはカラーデ
ータＣが記憶される。４つのＤＲＡＭ部２ａ〜２ｄはデ
ータバスＤＢを介してデータトランスバッファ５と接続
される。データバスＤＢは、キャッシュメモリ４の記憶
単位であるアドレスブロックに対応したバス幅を有す
る。また、ＤＲＡＭ部２ａ、２ｂは、データバスＤＢａ
を介してシリアルアクセスメモリ３ａと接続され、ＤＲ
ＡＭ部２ｃ、２ｄはデータバスＤＢｂを介してシリアル
アクセスメモリ３ｂと接続される。
【００４９】シリアルアクセスメモリ３ａ、３ｂには、
ビデオクロック信号入力端子ＶＣからビデオクロック信
号が入力される。シリアルアクセスメモリ３ａ、３ｂ
は、ＤＲＡＭ部２ａ〜２ｄから出力された画像データを
ビデオクロック信号に応答してそれぞれビデオ出力切換
回路７へ出力する。
ビデオクロック信号入力端子ＶＣからビデオクロック信
号が入力される。シリアルアクセスメモリ３ａ、３ｂ
は、ＤＲＡＭ部２ａ〜２ｄから出力された画像データを
ビデオクロック信号に応答してそれぞれビデオ出力切換
回路７へ出力する。
【００５０】ビデオ出力切換回路７には、ビデオクロッ
ク信号入力端子ＶＣからビデオクロック信号が入力さ
れ、ビデオ出力切換回路７は、入力したビデオクロック
信号に応答してシリアルアクセスメモリ３ａおよび３ｂ
から出力される画像データを交互にビデオ出力端子ＶＯ
へ出力する。出力される画像データはスクリーン上のス
キャンラインに従ったデータとなる。
ク信号入力端子ＶＣからビデオクロック信号が入力さ
れ、ビデオ出力切換回路７は、入力したビデオクロック
信号に応答してシリアルアクセスメモリ３ａおよび３ｂ
から出力される画像データを交互にビデオ出力端子ＶＯ
へ出力する。出力される画像データはスクリーン上のス
キャンラインに従ったデータとなる。
【００５１】データトランスファバッファ５は、キャッ
シュメモリ４およびダーティタグメモリ６と接続され
る。ダーティタグメモリ６はキャッシュメモリ４の書込
があったメモリセルを検出し、検出結果に応じた書込検
出信号をデータトランスバッファ５へ出力する。データ
トランスバッファ５は、書込検出信号に応答してキャッ
シュメモリ４の書込があったメモリセルのデータのみを
データバスＤＢを介してＤＲＡＭ部２ａ〜２ｄへ出力す
る。
シュメモリ４およびダーティタグメモリ６と接続され
る。ダーティタグメモリ６はキャッシュメモリ４の書込
があったメモリセルを検出し、検出結果に応じた書込検
出信号をデータトランスバッファ５へ出力する。データ
トランスバッファ５は、書込検出信号に応答してキャッ
シュメモリ４の書込があったメモリセルのデータのみを
データバスＤＢを介してＤＲＡＭ部２ａ〜２ｄへ出力す
る。
【００５２】キャッシュメモリ４には、画像データ入力
端子ＤＱ０〜ＤＱ３１から３２ビットの画像データが入
力され、アドレス入力端子ＡＤから６ビットのアドレス
信号が入力される。キャッシュメモリ４は読出動作、書
込動作、およびデータバンクメモリ２への書込／読出動
作を同時に実行可能なトリプルポートのＳＲＡＭ（スタ
ティックランダムアクセスメモリ）から構成される。画
像データ入力端子ＤＱ０〜ＤＱ３１に入力される画像デ
ータとしては、奥行座標Ｚおよび／またはカラーデータ
Ｃがあり、必要に応じて所定のデータが入力される。
端子ＤＱ０〜ＤＱ３１から３２ビットの画像データが入
力され、アドレス入力端子ＡＤから６ビットのアドレス
信号が入力される。キャッシュメモリ４は読出動作、書
込動作、およびデータバンクメモリ２への書込／読出動
作を同時に実行可能なトリプルポートのＳＲＡＭ（スタ
ティックランダムアクセスメモリ）から構成される。画
像データ入力端子ＤＱ０〜ＤＱ３１に入力される画像デ
ータとしては、奥行座標Ｚおよび／またはカラーデータ
Ｃがあり、必要に応じて所定のデータが入力される。
【００５３】演算部８には、画像データ入力端子ＤＱ０
〜ＤＱ３１から画像データが入力され、キャッシュメモ
リ４から画像データが入力され、さらに、比較結果信号
入力端子ＰＡＳＳ−ＩＮから後述する比較結果信号ＺＰ
が入力される。比較ユニット８ａは、データバンクメモ
リ２からデータバスＤＢ、データトランスファゲート
５、キャッシュメモリ４を介して入力された現在スクリ
ーン上に映し出されている奥行座標Ｚと、画像データ入
力端子ＤＱ０〜ＤＱ３１から入力されたこれから描画し
ようとする画像の奥行座標Ｚとを比較し、大小／一致の
判定を行なう。大小／一致の判定結果は比較結果信号Ｚ
Ｐとして比較結果信号出力端子ＰＡＳＳ−ＯＵＴから外
部へ出力される。画像処理ユニット８ｂは上記と同様に
データバンクメモリ２から出力される現在スクリーン上
に映し出されているカラーデータＣと画像データ入力端
子Ｄから入力されたこれから描画しようとするカラーデ
ータＣとの間でＲ／Ｇ／Ｂのカラーデータに関して所定
の演算を行なう。また、画像処理ユニット８ｂは、比較
結果信号入力端子ＰＡＳＳ−ＩＮから入力される比較結
果信号ＺＰに応答してカラーデータの書換を実際に行な
うか否かを決定している。
〜ＤＱ３１から画像データが入力され、キャッシュメモ
リ４から画像データが入力され、さらに、比較結果信号
入力端子ＰＡＳＳ−ＩＮから後述する比較結果信号ＺＰ
が入力される。比較ユニット８ａは、データバンクメモ
リ２からデータバスＤＢ、データトランスファゲート
５、キャッシュメモリ４を介して入力された現在スクリ
ーン上に映し出されている奥行座標Ｚと、画像データ入
力端子ＤＱ０〜ＤＱ３１から入力されたこれから描画し
ようとする画像の奥行座標Ｚとを比較し、大小／一致の
判定を行なう。大小／一致の判定結果は比較結果信号Ｚ
Ｐとして比較結果信号出力端子ＰＡＳＳ−ＯＵＴから外
部へ出力される。画像処理ユニット８ｂは上記と同様に
データバンクメモリ２から出力される現在スクリーン上
に映し出されているカラーデータＣと画像データ入力端
子Ｄから入力されたこれから描画しようとするカラーデ
ータＣとの間でＲ／Ｇ／Ｂのカラーデータに関して所定
の演算を行なう。また、画像処理ユニット８ｂは、比較
結果信号入力端子ＰＡＳＳ−ＩＮから入力される比較結
果信号ＺＰに応答してカラーデータの書換を実際に行な
うか否かを決定している。
【００５４】次に、図１に示すフレームバッファメモリ
を用いた画像データ処理システムであるグラフィック描
画システムについて図面を参照しながら説明する。図２
は、図１に示すフレームバッファメモリを用いた第１の
グラフィック描画システムの構成を示すブロック図であ
る。
を用いた画像データ処理システムであるグラフィック描
画システムについて図面を参照しながら説明する。図２
は、図１に示すフレームバッファメモリを用いた第１の
グラフィック描画システムの構成を示すブロック図であ
る。
【００５５】図２を参照して、グラフィック描画システ
ムは、マウス１１０、ホストコンピュータ１１１、レン
ダリングコントローラ１１２、ジオメトリエンジン１１
３、図１に示したフレームバッファメモリ１１４、ＲＡ
ＭＤＡＣ（ランダムアクセスメモリデジタルアナログコ
ンバータ）１１５、スクリーン１１６を含む。
ムは、マウス１１０、ホストコンピュータ１１１、レン
ダリングコントローラ１１２、ジオメトリエンジン１１
３、図１に示したフレームバッファメモリ１１４、ＲＡ
ＭＤＡＣ（ランダムアクセスメモリデジタルアナログコ
ンバータ）１１５、スクリーン１１６を含む。
【００５６】図２に示すグラフィック描画システムは、
たとえば、自動車の設計に用いられるＣＡＤ（Ｃｏｍｐ
ｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムとして
用いられる。使用者がマウス１１０を操作すると、ホス
トコンピュータ１１１へ移動指令信号が入力される。ホ
ストコンピュータ１１１は、マウス１１０から入力した
移動指令信号に応じて、スクリーン１１６上の描画され
た自動車のカラー修飾を行なうためのカラー制御データ
をレンダリングコントローラ１１２へ出力するととも
に、位置制御データをジオメトリエンジン１１３へ出力
する。レンダリングコントローラ１１２は、入力したカ
ラー制御データに応じてカラーデータをフレームバッフ
ァメモリ１１４へ出力する。また、ジオメトリエンジン
１１３は入力した位置制御データに応じて奥行座標Ｚを
フレームバッファメモリ１１４へ入力する。フレームバ
ッファメモリ１１４は後述する所定の処理を行ない、カ
ラーデータをＲＡＭＤＡＣ１１５へ出力する。ＲＡＭＤ
ＡＣ１１５は、Ｒ、Ｇ、Ｂデータのアナログ信号をスク
リーン１１６へ出力する。スクリーン１１６では、入力
したＲ、Ｇ、Ｂデータに応じて、描画している車の色お
よび位置を変更する。以上の動作により、マウス１１０
の指令に応じて、スクリーン１１６上の車の色および位
置を任意に変更することが可能となる。したがって、使
用者は、マウス１１０を操作しながら、車の設計作業を
行なうことが可能となる。
たとえば、自動車の設計に用いられるＣＡＤ（Ｃｏｍｐ
ｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）システムとして
用いられる。使用者がマウス１１０を操作すると、ホス
トコンピュータ１１１へ移動指令信号が入力される。ホ
ストコンピュータ１１１は、マウス１１０から入力した
移動指令信号に応じて、スクリーン１１６上の描画され
た自動車のカラー修飾を行なうためのカラー制御データ
をレンダリングコントローラ１１２へ出力するととも
に、位置制御データをジオメトリエンジン１１３へ出力
する。レンダリングコントローラ１１２は、入力したカ
ラー制御データに応じてカラーデータをフレームバッフ
ァメモリ１１４へ出力する。また、ジオメトリエンジン
１１３は入力した位置制御データに応じて奥行座標Ｚを
フレームバッファメモリ１１４へ入力する。フレームバ
ッファメモリ１１４は後述する所定の処理を行ない、カ
ラーデータをＲＡＭＤＡＣ１１５へ出力する。ＲＡＭＤ
ＡＣ１１５は、Ｒ、Ｇ、Ｂデータのアナログ信号をスク
リーン１１６へ出力する。スクリーン１１６では、入力
したＲ、Ｇ、Ｂデータに応じて、描画している車の色お
よび位置を変更する。以上の動作により、マウス１１０
の指令に応じて、スクリーン１１６上の車の色および位
置を任意に変更することが可能となる。したがって、使
用者は、マウス１１０を操作しながら、車の設計作業を
行なうことが可能となる。
【００５７】次に、図１に示すフレームバッファメモリ
を用いた第２のグラフィック描画システムについて説明
する。図３は、図１に示すフレームバッファメモリを用
いた第２のグラフィック描画システムの構成を示すブロ
ック図である。
を用いた第２のグラフィック描画システムについて説明
する。図３は、図１に示すフレームバッファメモリを用
いた第２のグラフィック描画システムの構成を示すブロ
ック図である。
【００５８】図３を参照して、グラフィック描画システ
ムは、画像データ処理装置１２０、スクリーン１２５を
含む。画像データ処理装置１２０は、レンダリングコン
トローラ１２１、フレームバッファメモリ１２２ａ〜１
２２ｄ、ＲＡＭＤＡＣ１２３を含む。ＲＡＭＤＡＣ１２
３は、レジスタ１２６、１２７、セレクタ１２８を含
む。
ムは、画像データ処理装置１２０、スクリーン１２５を
含む。画像データ処理装置１２０は、レンダリングコン
トローラ１２１、フレームバッファメモリ１２２ａ〜１
２２ｄ、ＲＡＭＤＡＣ１２３を含む。ＲＡＭＤＡＣ１２
３は、レジスタ１２６、１２７、セレクタ１２８を含
む。
【００５９】レンダリングコントローラ１２１は、スク
リーン１２５上の画像を修飾するための画像データをフ
レームバッファ１２２ａ〜１２２ｄへそれぞれ出力す
る。フレームバッファ１２２ａ〜１２２ｄの各々は１０
Ｍｂｉｔの記憶容量を有し、１６ｂｉｔの画像データを
１４ｎｓｅｃのデータ転送速度でＲＡＭＤＡＣ１２３へ
出力する。レジスタ１２６および１２７は、各フレーム
バッファ１２２ａ〜１２２ｄの各々に対応した４つのレ
ジスタ部分を有し、各フレームバッファメモリ１２２ａ
〜１２２ｄから出力された画像データを格納する。レジ
スタ１２６および１２７は、ビデオクロック信号ＶＩＤ
ＥＣ−ＣＬＫに同期して各レジスタ部に格納した画像デ
ータをセレクタ１２８に出力する。セレクタ１２８は、
入力した画像データをＲ、Ｇ、Ｂデータとしてそれぞれ
スクリーン１２５へ出力する。
リーン１２５上の画像を修飾するための画像データをフ
レームバッファ１２２ａ〜１２２ｄへそれぞれ出力す
る。フレームバッファ１２２ａ〜１２２ｄの各々は１０
Ｍｂｉｔの記憶容量を有し、１６ｂｉｔの画像データを
１４ｎｓｅｃのデータ転送速度でＲＡＭＤＡＣ１２３へ
出力する。レジスタ１２６および１２７は、各フレーム
バッファ１２２ａ〜１２２ｄの各々に対応した４つのレ
ジスタ部分を有し、各フレームバッファメモリ１２２ａ
〜１２２ｄから出力された画像データを格納する。レジ
スタ１２６および１２７は、ビデオクロック信号ＶＩＤ
ＥＣ−ＣＬＫに同期して各レジスタ部に格納した画像デ
ータをセレクタ１２８に出力する。セレクタ１２８は、
入力した画像データをＲ、Ｇ、Ｂデータとしてそれぞれ
スクリーン１２５へ出力する。
【００６０】通常、スクリーン１２５上の１画素が持つ
カラー情報は、８Ｒ、８Ｇ、８Ｂ、８α（ｆｒａｃｔｉ
ｏｎ：透過率）で表せる３２ビットのデータである。ま
た、ワークステーション等で使用されるスクリーンのサ
イズは、１２８０×１０２４画素であるから、スクリー
ン１面分のデータとして、１２８０×１０２４×３２＝
４０Ｍｂｉｔの容量が必要となる。つまり、フレームバ
ッファ１２２ａ〜１２２ｄとして必要とされる記憶容量
は、４０Ｍｂｉｔとなる。さらに、スクリーン上に高速
に画像データを描画するためには、ハードウェアの制約
上、１画素あたり３２ビットのデータを７ｎｓｅｃごと
にフレームバッファメモリ１２２ａ〜１２２ｄから読出
し、読出したデータをスクリーンへ転送する必要があ
る。すなわち、フレームバッファメモリ１２２ａ〜１２
２ｄに要求される仕様としては、４０Ｍｂｉｔの記憶容
量を持ち、データ転送速度７ｎｓｅｃ、出力ピン数３２
ピンを持つ高速かつ多ビット構成のフレームバッファメ
モリが要求される。
カラー情報は、８Ｒ、８Ｇ、８Ｂ、８α（ｆｒａｃｔｉ
ｏｎ：透過率）で表せる３２ビットのデータである。ま
た、ワークステーション等で使用されるスクリーンのサ
イズは、１２８０×１０２４画素であるから、スクリー
ン１面分のデータとして、１２８０×１０２４×３２＝
４０Ｍｂｉｔの容量が必要となる。つまり、フレームバ
ッファ１２２ａ〜１２２ｄとして必要とされる記憶容量
は、４０Ｍｂｉｔとなる。さらに、スクリーン上に高速
に画像データを描画するためには、ハードウェアの制約
上、１画素あたり３２ビットのデータを７ｎｓｅｃごと
にフレームバッファメモリ１２２ａ〜１２２ｄから読出
し、読出したデータをスクリーンへ転送する必要があ
る。すなわち、フレームバッファメモリ１２２ａ〜１２
２ｄに要求される仕様としては、４０Ｍｂｉｔの記憶容
量を持ち、データ転送速度７ｎｓｅｃ、出力ピン数３２
ピンを持つ高速かつ多ビット構成のフレームバッファメ
モリが要求される。
【００６１】一方、上記構成を１チップで達成しようと
すれば、現在の量産可能なＭＯＳメモリデバイス技術で
は、せいぜい１６Ｍｂｉｔ−ＤＲＡＭ部世代の技術しか
ないため、製造することは不可能である。しかしなが
ら、図３に示すように、４つのフレームバッファメモリ
を並列に用いれば、各フレームバッファメモリが、記憶
容量１０Ｍｂｉｔ、データ転送速度１４ｎｓｅｃ、出力
ピン数１６ピンの仕様を満たせば、上記構成を達成可能
である。したがって、この場合は、現在のＭＯＳメモリ
デバイス技術で十分量産することが可能である。
すれば、現在の量産可能なＭＯＳメモリデバイス技術で
は、せいぜい１６Ｍｂｉｔ−ＤＲＡＭ部世代の技術しか
ないため、製造することは不可能である。しかしなが
ら、図３に示すように、４つのフレームバッファメモリ
を並列に用いれば、各フレームバッファメモリが、記憶
容量１０Ｍｂｉｔ、データ転送速度１４ｎｓｅｃ、出力
ピン数１６ピンの仕様を満たせば、上記構成を達成可能
である。したがって、この場合は、現在のＭＯＳメモリ
デバイス技術で十分量産することが可能である。
【００６２】つまり、図３に示すシステム構成を用い、
４個のフレームバッファメモリ１２２ａ〜１２２ｄの出
力を一旦受け、選択的に出力することにより、個々のフ
レームバッファメモリのデータ転送速度が倍となり、一
度に転送するデータ量も倍となる。したがって、図３に
示すシステムは、図４に示すシステムと等価となる。図
４は、図３に示すシステムと等価なグラフィック描画シ
ステムの構成を示すブロック図である。
４個のフレームバッファメモリ１２２ａ〜１２２ｄの出
力を一旦受け、選択的に出力することにより、個々のフ
レームバッファメモリのデータ転送速度が倍となり、一
度に転送するデータ量も倍となる。したがって、図３に
示すシステムは、図４に示すシステムと等価となる。図
４は、図３に示すシステムと等価なグラフィック描画シ
ステムの構成を示すブロック図である。
【００６３】図４を参照して、グラフィック描画システ
ムは、画像処理装置１３０、スクリーン１３４を含む。
画像処理装置１３０は、レンダリングコントローラ１３
１、フレームバッファ１３２、ＲＡＭＤＡＣ１３３を含
む。
ムは、画像処理装置１３０、スクリーン１３４を含む。
画像処理装置１３０は、レンダリングコントローラ１３
１、フレームバッファ１３２、ＲＡＭＤＡＣ１３３を含
む。
【００６４】以上説明したように、図３に示すグラフィ
ック描画システムでは、４つのフレームバッファメモリ
１２２ａ〜１２２ｄを具備し、各フレームバッファメモ
リ１２２ａ〜１２２ｄの出力データをＲＡＭＤＡＣ１２
３内のレジスタ１２６、１２７へ一時格納し、セレクタ
１２８で選択的に各フレームバッファメモリ１２２ａ〜
１２２ｄの２倍のデータを２倍の転送速度でスクリーン
１２５へ出力している。したがって、フレームバッファ
１２２ａ〜１２２ｄから出力されるデータは、図４に示
すフレームバッファ１３２からデータ転送速度７ｎｓｅ
ｃで出力される３２ビットのデータと等価となる。この
結果、図３に示すグラフィック描画システムでは、高速
に画像データを転送することができ、スクリーン１２５
上に高速に画像を描画することが可能となる。
ック描画システムでは、４つのフレームバッファメモリ
１２２ａ〜１２２ｄを具備し、各フレームバッファメモ
リ１２２ａ〜１２２ｄの出力データをＲＡＭＤＡＣ１２
３内のレジスタ１２６、１２７へ一時格納し、セレクタ
１２８で選択的に各フレームバッファメモリ１２２ａ〜
１２２ｄの２倍のデータを２倍の転送速度でスクリーン
１２５へ出力している。したがって、フレームバッファ
１２２ａ〜１２２ｄから出力されるデータは、図４に示
すフレームバッファ１３２からデータ転送速度７ｎｓｅ
ｃで出力される３２ビットのデータと等価となる。この
結果、図３に示すグラフィック描画システムでは、高速
に画像データを転送することができ、スクリーン１２５
上に高速に画像を描画することが可能となる。
【００６５】上記の説明では、カラーデータ用のシステ
ムについて述べたが、カラーデータおよび奥行座標用に
用いる場合は、８個のフレームバッファメモリを用い
て、そのうち４個のフレームバッファメモリをカラーデ
ータ用に、他の４個のフレームバッファメモリを奥行座
標用に使用し、上記と同様に構成することができる。ま
た、フレームバッファメモリのデータ転送速度について
は、１４ｎｓｅｃ以下であれば同様の効果を得ることが
できる。
ムについて述べたが、カラーデータおよび奥行座標用に
用いる場合は、８個のフレームバッファメモリを用い
て、そのうち４個のフレームバッファメモリをカラーデ
ータ用に、他の４個のフレームバッファメモリを奥行座
標用に使用し、上記と同様に構成することができる。ま
た、フレームバッファメモリのデータ転送速度について
は、１４ｎｓｅｃ以下であれば同様の効果を得ることが
できる。
【００６６】次に、図１に示すフレームバッファメモリ
の出力用トランジスタについて説明する。従来、フレー
ムバッファ用として用いられるメモリは、標準ＤＲＡＭ
部をはじめ、ビデオＲＡＭ、シンクロナスＤＲＡＭ部等
がある。これらのメモリは、すべて標準ＤＲＡＭ部をベ
ースにスペック化されているため、必ずしもフレームバ
ッファ用として最適化されていない。
の出力用トランジスタについて説明する。従来、フレー
ムバッファ用として用いられるメモリは、標準ＤＲＡＭ
部をはじめ、ビデオＲＡＭ、シンクロナスＤＲＡＭ部等
がある。これらのメモリは、すべて標準ＤＲＡＭ部をベ
ースにスペック化されているため、必ずしもフレームバ
ッファ用として最適化されていない。
【００６７】たとえば、出力ピンに対するトランジスタ
サイズが最適化されておらず、通常、標準ＤＲＡＭ部
は、その出力をＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａ
ｎｓｉｓｔｏｒ Ｌｏｇｉｃ）、もしくは、ＬＶＴＴＬ
（Ｌｏｗ Ｖｏｌｔａｇｅ ＴＴＬ）で受けることを前
提として出力電流を定義している。つまり、従来は、ビ
デオＲＡＭ、シンクロナスＤＲＡＭ部のビデオ出力が１
６出力／１４ｎｓｅｃをサポートしていなかったため、
ユーザ側がデバイスを並列に並べ、何らかのＡＳＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）
で、一旦、ビデオＲＡＭ、シンクロナスＤＲＡＭ部の出
力を受け、その後、１６出力／１４ｎｓｅｃを満たす出
力信号を作り、ＲＡＭＤＡＣに入力していた。したがっ
て、ビデオＲＡＭ、シンクロナスＤＲＡＭ部の出力電流
スペックとしては、標準ＤＲＡＭ部と同じく標準仕様、
すなわち、ＴＴＬ、ＬＶＴＴＬとコンパチブルである必
要があった。
サイズが最適化されておらず、通常、標準ＤＲＡＭ部
は、その出力をＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ−Ｔｒａ
ｎｓｉｓｔｏｒ Ｌｏｇｉｃ）、もしくは、ＬＶＴＴＬ
（Ｌｏｗ Ｖｏｌｔａｇｅ ＴＴＬ）で受けることを前
提として出力電流を定義している。つまり、従来は、ビ
デオＲＡＭ、シンクロナスＤＲＡＭ部のビデオ出力が１
６出力／１４ｎｓｅｃをサポートしていなかったため、
ユーザ側がデバイスを並列に並べ、何らかのＡＳＩＣ
（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ ＩＣ）
で、一旦、ビデオＲＡＭ、シンクロナスＤＲＡＭ部の出
力を受け、その後、１６出力／１４ｎｓｅｃを満たす出
力信号を作り、ＲＡＭＤＡＣに入力していた。したがっ
て、ビデオＲＡＭ、シンクロナスＤＲＡＭ部の出力電流
スペックとしては、標準ＤＲＡＭ部と同じく標準仕様、
すなわち、ＴＴＬ、ＬＶＴＴＬとコンパチブルである必
要があった。
【００６８】たとえば、電源電圧と接地電位の間に直列
に接続された２つのＮＭＯＳトランジスタを出力回路と
して用いた場合、電源電圧と接続されたトランジスタに
流れる電流をＩＯＨ、接地電位と接続されたトランジス
タに流れる電流をＩＯＬとすると、ＩＯＨ＝−２ｍＡ、
ＩＯＬ＝４ｍＡ（電流は上記出力回路を含むメモリに向
かって流れる方向を＋にしている）となる。これだけの
出力電流を満足するためには、およそ、ゲート幅Ｗ＝６
００μｍのトランジスタを必要とする。したがって、図
３に示すグラフィック描画システムに用いられるフレー
ムバッファメモリ１２２ａ〜１２２ｄのように、ワンチ
ップあたりのサイクルタイム１４ｎｓｅｃ、１６出力ピ
ンを備えるフレームバッファメモリでは、上記のような
巨大なトランジスタを具備した場合、トランジスタがノ
イズの発生源となる。このため、フレームバッファ用の
メモリとしては、より小さなトランジスタサイズの出力
回路を用いる必要がある。
に接続された２つのＮＭＯＳトランジスタを出力回路と
して用いた場合、電源電圧と接続されたトランジスタに
流れる電流をＩＯＨ、接地電位と接続されたトランジス
タに流れる電流をＩＯＬとすると、ＩＯＨ＝−２ｍＡ、
ＩＯＬ＝４ｍＡ（電流は上記出力回路を含むメモリに向
かって流れる方向を＋にしている）となる。これだけの
出力電流を満足するためには、およそ、ゲート幅Ｗ＝６
００μｍのトランジスタを必要とする。したがって、図
３に示すグラフィック描画システムに用いられるフレー
ムバッファメモリ１２２ａ〜１２２ｄのように、ワンチ
ップあたりのサイクルタイム１４ｎｓｅｃ、１６出力ピ
ンを備えるフレームバッファメモリでは、上記のような
巨大なトランジスタを具備した場合、トランジスタがノ
イズの発生源となる。このため、フレームバッファ用の
メモリとしては、より小さなトランジスタサイズの出力
回路を用いる必要がある。
【００６９】図５は、図３に示すフレームバッファメモ
リの出力部の構成を示す図である。図５を参照して、フ
レームバッファメモリ１２２は、ＮＭＯＳトランジスタ
Ｑ１０１，Ｑ１０２〜Ｑ１３１，Ｑ１３２を含む。ＲＡ
ＭＤＡＣ１２３は、ＭＯＳ入力部Ｍ１〜Ｍ１６を含む。
リの出力部の構成を示す図である。図５を参照して、フ
レームバッファメモリ１２２は、ＮＭＯＳトランジスタ
Ｑ１０１，Ｑ１０２〜Ｑ１３１，Ｑ１３２を含む。ＲＡ
ＭＤＡＣ１２３は、ＭＯＳ入力部Ｍ１〜Ｍ１６を含む。
【００７０】トランジスタＱ１０１およびＱ１０２は直
列に接続され、電源電圧ＶCCと接地電位との間に接続さ
れる。トランジスタＱ１０１およびＱ１０２の接続点か
らフレームバッファメモリ１２２の出力信号１ビット分
が出力される。トランジスタＱ１０１およびＱ１０２の
接続点は所定の接続線を介してＲＡＭＤＡＣ１２３のＭ
ＯＳ入力部Ｍ１と接続される。他のトランジスタＱ１０
３，Ｑ１０４〜Ｑ１３１，Ｑ１３２も同様である。
列に接続され、電源電圧ＶCCと接地電位との間に接続さ
れる。トランジスタＱ１０１およびＱ１０２の接続点か
らフレームバッファメモリ１２２の出力信号１ビット分
が出力される。トランジスタＱ１０１およびＱ１０２の
接続点は所定の接続線を介してＲＡＭＤＡＣ１２３のＭ
ＯＳ入力部Ｍ１と接続される。他のトランジスタＱ１０
３，Ｑ１０４〜Ｑ１３１，Ｑ１３２も同様である。
【００７１】トランジスタＱ１０１，Ｑ１０２〜Ｑ１３
１，Ｑ１３２のゲート幅Ｗは、たとえば、２１０μｍで
あり、このときトランジスタに流れる電流は、ＩＯＨ＝
−０．１ｍＡ、ＩＯＬ＝０．１ｍＡとなる。したがっ
て、トランジスタＱ１０１〜Ｑ１０８のゲート幅が小さ
いため、トランジスタからノイズが発生されない。ま
た、トランジスタＱ１０１〜Ｑ１０２は高速に動作する
ので、ＲＡＭＤＡＣ１２３では、ＭＯＳ入力でそのまま
出力信号を受けることができる。
１，Ｑ１３２のゲート幅Ｗは、たとえば、２１０μｍで
あり、このときトランジスタに流れる電流は、ＩＯＨ＝
−０．１ｍＡ、ＩＯＬ＝０．１ｍＡとなる。したがっ
て、トランジスタＱ１０１〜Ｑ１０８のゲート幅が小さ
いため、トランジスタからノイズが発生されない。ま
た、トランジスタＱ１０１〜Ｑ１０２は高速に動作する
ので、ＲＡＭＤＡＣ１２３では、ＭＯＳ入力でそのまま
出力信号を受けることができる。
【００７２】次に、図１に示すフレームバッファメモリ
のピン配置について説明する。図６は、図１に示すフレ
ームバッファメモリのピン配置を示す図である。
のピン配置について説明する。図６は、図１に示すフレ
ームバッファメモリのピン配置を示す図である。
【００７３】比較結果信号ＺＰが入力される比較結果信
号入力端子ＰＡＳＳ−ＩＮは、図示左側部の中央部に位
置し、その反対側の右側部の中央部に比較結果信号ＺＰ
を出力する比較結果信号出力端子ＰＡＳＳ−ＯＵＴが配
置される。端子ＰＡＳＳ−ＯＵＴの近傍にはフレームバ
ッファメモリ１５０の動作の基準となるクロック信号が
入力される端子ＣＬＫが配置される。また、１６ビット
の画像データを出力するためのビデオ用出力端子ＶＩＤ
−Ｑ０〜ＶＩＤ−Ｑ１５（図１に示すビデオ出力端子Ｖ
Ｏに相当）は、端子ＰＡＳＳ−ＩＮ側に配置される。３
２ビットの画像データが入力されるデータ入力端子ＰＡ
−ＤＱ０〜ＰＡＤＱ３１は（図１に示すＤＱ０〜ＤＱ３
１に相当）は、ビデオ用出力端子ＶＩＤ−Ｑ０〜ＶＩＤ
−Ｑ１５が配置されるサイド以外のチップのサイドに配
置される。
号入力端子ＰＡＳＳ−ＩＮは、図示左側部の中央部に位
置し、その反対側の右側部の中央部に比較結果信号ＺＰ
を出力する比較結果信号出力端子ＰＡＳＳ−ＯＵＴが配
置される。端子ＰＡＳＳ−ＯＵＴの近傍にはフレームバ
ッファメモリ１５０の動作の基準となるクロック信号が
入力される端子ＣＬＫが配置される。また、１６ビット
の画像データを出力するためのビデオ用出力端子ＶＩＤ
−Ｑ０〜ＶＩＤ−Ｑ１５（図１に示すビデオ出力端子Ｖ
Ｏに相当）は、端子ＰＡＳＳ−ＩＮ側に配置される。３
２ビットの画像データが入力されるデータ入力端子ＰＡ
−ＤＱ０〜ＰＡＤＱ３１は（図１に示すＤＱ０〜ＤＱ３
１に相当）は、ビデオ用出力端子ＶＩＤ−Ｑ０〜ＶＩＤ
−Ｑ１５が配置されるサイド以外のチップのサイドに配
置される。
【００７４】まず、ビデオ用出力端子ＶＩＤ−Ｑ０〜Ｖ
ＩＤ−Ｑ１５と画像データ入力端子ＰＡ−ＤＱ０〜ＰＡ
−ＤＱ３１の配置の効果について説明する。ビデオ用出
力端子ＶＩＤ−Ｑ０〜ＶＩＤ−Ｑ１５から出力される信
号は、ビデオ出力の基準クロックとなるビデオクロック
信号に同期して出力される。ビデオクロック信号は、端
子ＶＩＤ−ＣＬＫから入力され、７０ＭＨｚの信号であ
る。一方、画像データ入力端子ＰＡ−ＤＱ０〜ＰＡ−Ｄ
Ｑ３１から入力される画像データは、フレームバッファ
メモリ１５０のシステムクロックとなるクロック信号に
同期して装置内部へ入力される。このクロック信号は、
端子ＣＬＫから入力され、１００ＭＨｚの信号である。
したがって、ビデオ用出力信号と画像データ入力信号と
は、異なるクロック信号に同期して出力または入力され
るため、ビデオ用出力端子ＶＩＤ−Ｑ０〜ＶＩＤ−Ｑ１
５と画像データ入力端子ＰＡ−ＤＱ０〜ＰＡ−ＤＱ３１
とが近傍に配置された場合、両方の信号が互いに干渉
し、ノイズを発生する場合がある。したがって、本実施
例では、図６に示すようにビデオ用出力端子ＶＩＤ−Ｑ
０〜ＶＩＤ−Ｑ１５と画像データ入力端子ＰＡ−ＤＱ０
〜ＰＡ−ＤＱ３１とを配置することにより、両者の距離
が広がり、互いにノイズの干渉を受けにくいという効果
がある。
ＩＤ−Ｑ１５と画像データ入力端子ＰＡ−ＤＱ０〜ＰＡ
−ＤＱ３１の配置の効果について説明する。ビデオ用出
力端子ＶＩＤ−Ｑ０〜ＶＩＤ−Ｑ１５から出力される信
号は、ビデオ出力の基準クロックとなるビデオクロック
信号に同期して出力される。ビデオクロック信号は、端
子ＶＩＤ−ＣＬＫから入力され、７０ＭＨｚの信号であ
る。一方、画像データ入力端子ＰＡ−ＤＱ０〜ＰＡ−Ｄ
Ｑ３１から入力される画像データは、フレームバッファ
メモリ１５０のシステムクロックとなるクロック信号に
同期して装置内部へ入力される。このクロック信号は、
端子ＣＬＫから入力され、１００ＭＨｚの信号である。
したがって、ビデオ用出力信号と画像データ入力信号と
は、異なるクロック信号に同期して出力または入力され
るため、ビデオ用出力端子ＶＩＤ−Ｑ０〜ＶＩＤ−Ｑ１
５と画像データ入力端子ＰＡ−ＤＱ０〜ＰＡ−ＤＱ３１
とが近傍に配置された場合、両方の信号が互いに干渉
し、ノイズを発生する場合がある。したがって、本実施
例では、図６に示すようにビデオ用出力端子ＶＩＤ−Ｑ
０〜ＶＩＤ−Ｑ１５と画像データ入力端子ＰＡ−ＤＱ０
〜ＰＡ−ＤＱ３１とを配置することにより、両者の距離
が広がり、互いにノイズの干渉を受けにくいという効果
がある。
【００７５】次に、比較結果信号入力端子ＰＡＳＳ−Ｉ
Ｎ、比較結果信号出力端子ＰＡＳＳ−ＯＵＴ、システム
クロック入力端子ＣＬＫの配置の効果について説明す
る。図７は、比較結果信号入力端子、比較結果信号出力
端子、およびシステムクロック入力端子の配置の効果を
説明するための図である。
Ｎ、比較結果信号出力端子ＰＡＳＳ−ＯＵＴ、システム
クロック入力端子ＣＬＫの配置の効果について説明す
る。図７は、比較結果信号入力端子、比較結果信号出力
端子、およびシステムクロック入力端子の配置の効果を
説明するための図である。
【００７６】図７を参照して、フレームバッファメモリ
１０１は、奥行座標用に用いられるフレームバッファメ
モリで、図１に示した構成になっている。フレームバッ
ファメモリ１０２はカラーデータ用に用いられるフレー
ムバッファメモリで、図１に示した構成になっている。
フレームバッファメモリ１０１および１０２のシステム
クロック入力端子ＣＬＫには、クロックジェネレータ１
０４からシステムクロック信号ＣＬＫ１、ＣＬＫ２がそ
れぞれ入力される。図７では、クロックジェネレータ１
０４から出力されるシステムクロックは同一のシステム
クロック信号であるが、転送路による遅延の影響を明確
にするため、フレームバッファメモリ１０１に入力され
るシステムクロックをシステムクロックＣＬＫ１で示
し、フレームバッファメモリ１０２に入力されるシステ
ムクロックをシステムクロックＣＬＫ２で示している。
１０１は、奥行座標用に用いられるフレームバッファメ
モリで、図１に示した構成になっている。フレームバッ
ファメモリ１０２はカラーデータ用に用いられるフレー
ムバッファメモリで、図１に示した構成になっている。
フレームバッファメモリ１０１および１０２のシステム
クロック入力端子ＣＬＫには、クロックジェネレータ１
０４からシステムクロック信号ＣＬＫ１、ＣＬＫ２がそ
れぞれ入力される。図７では、クロックジェネレータ１
０４から出力されるシステムクロックは同一のシステム
クロック信号であるが、転送路による遅延の影響を明確
にするため、フレームバッファメモリ１０１に入力され
るシステムクロックをシステムクロックＣＬＫ１で示
し、フレームバッファメモリ１０２に入力されるシステ
ムクロックをシステムクロックＣＬＫ２で示している。
【００７７】フレームバッファメモリ１０１および１０
２は、それぞれ、レジスタＲ１０１、Ｒ１０２（図１で
は、レジスタＲ１０１，Ｒ１０２の図示を省略してい
る。）を含む。レジスタＲ１０１は、比較結果信号ＺＰ
を格納し、システムクロックＣＬＫ１に応じて比較結果
信号出力端子ＰＡＳＳ−ＯＵＴを介してフレームバッフ
ァメモリ１０２の比較結果信号入力端子ＰＡＳＳ−ＩＮ
へ出力する。レジスタＲ１０２は、システムクロックＣ
ＬＫ２に応じて入力した比較結果信号ＺＰを出力する。
２は、それぞれ、レジスタＲ１０１、Ｒ１０２（図１で
は、レジスタＲ１０１，Ｒ１０２の図示を省略してい
る。）を含む。レジスタＲ１０１は、比較結果信号ＺＰ
を格納し、システムクロックＣＬＫ１に応じて比較結果
信号出力端子ＰＡＳＳ−ＯＵＴを介してフレームバッフ
ァメモリ１０２の比較結果信号入力端子ＰＡＳＳ−ＩＮ
へ出力する。レジスタＲ１０２は、システムクロックＣ
ＬＫ２に応じて入力した比較結果信号ＺＰを出力する。
【００７８】上記の構成により、フレームバッファメモ
リ１０１では、システムクロック信号ＣＬＫ１に応答し
て、端子ＰＡＳＳ−ＯＵＴから比較結果信号ＺＰが出力
されるまでにアクセスタイムｔＣＱが必要となり、フレ
ームバッファメモリ１０２では、端子ＰＡＳＳ−ＩＮに
比較結果信号ＺＰが入力されてからシステムクロック信
号ＣＬＫ２が立上るまでのセットアップタイムｔＳＵが
必要となる。また、各伝送路では、比較結果信号ＺＰが
ディレイタイムｔＤＰだけ遅延され、システムクロック
信号ＣＬＫ２がディレイタイムｔＤＣだけ遅延されてい
る。
リ１０１では、システムクロック信号ＣＬＫ１に応答し
て、端子ＰＡＳＳ−ＯＵＴから比較結果信号ＺＰが出力
されるまでにアクセスタイムｔＣＱが必要となり、フレ
ームバッファメモリ１０２では、端子ＰＡＳＳ−ＩＮに
比較結果信号ＺＰが入力されてからシステムクロック信
号ＣＬＫ２が立上るまでのセットアップタイムｔＳＵが
必要となる。また、各伝送路では、比較結果信号ＺＰが
ディレイタイムｔＤＰだけ遅延され、システムクロック
信号ＣＬＫ２がディレイタイムｔＤＣだけ遅延されてい
る。
【００７９】次に、上記のように構成されたシステムの
動作について説明する。図８は、図７に示すシステムの
動作を説明するためのタイミングチャートである。図８
を参照して、システムクロックＣＬＫ１が立上ると、ア
クセスタイムｔＣＱだけ経過した後、端子ＰＡＳＳ−Ｏ
ＵＴから比較結果信号ＺＰが出力される。次に、比較結
果信号ＺＰは、さらにディレイタイムｔＤＰだけ遅延さ
れ、端子ＰＡＳＳ−ＩＮへ入力する。一方、システムク
ロックＣＬＫ２は、システムクロックＣＬＫ１よりディ
レイタイムｔＤＣだけ遅延して立上る。したがって、セ
ットアップタイムｔＳＵは図８に示すようになる。
動作について説明する。図８は、図７に示すシステムの
動作を説明するためのタイミングチャートである。図８
を参照して、システムクロックＣＬＫ１が立上ると、ア
クセスタイムｔＣＱだけ経過した後、端子ＰＡＳＳ−Ｏ
ＵＴから比較結果信号ＺＰが出力される。次に、比較結
果信号ＺＰは、さらにディレイタイムｔＤＰだけ遅延さ
れ、端子ＰＡＳＳ−ＩＮへ入力する。一方、システムク
ロックＣＬＫ２は、システムクロックＣＬＫ１よりディ
レイタイムｔＤＣだけ遅延して立上る。したがって、セ
ットアップタイムｔＳＵは図８に示すようになる。
【００８０】上記の構成により、システムクロックＣＬ
Ｋ１が入力される端子ＣＬＫと端子ＰＡＳＳ−ＯＵＴと
は近傍に配置されるため、アクセスタイムｔＣＱは、非
常に短くなり、アクセスタイムの高速化を実現すること
ができる。また、端子ＰＡＳＳ−ＩＮを端子ＰＡＳＳ−
ＯＵＴおよび端子ＣＬＫと反対側に配置しているので、
端子ＰＡＳＳ−ＯＵＴと端子ＰＡＳＳ−ＩＮを短い距離
で接続することができ、ディレイタイムｔＤＰを小さく
することが可能となる。また、端子ＣＬＫと端子ＰＡＳ
Ｓ−ＩＮとの距離が離れているため、システムクロック
信号ＣＬＫ２がレジスタＲ１０２まで伝達されるまでに
遅延され、セットアップ時間ｔＳＵをさらに大きくし、
余裕を持たせることが可能となる。
Ｋ１が入力される端子ＣＬＫと端子ＰＡＳＳ−ＯＵＴと
は近傍に配置されるため、アクセスタイムｔＣＱは、非
常に短くなり、アクセスタイムの高速化を実現すること
ができる。また、端子ＰＡＳＳ−ＩＮを端子ＰＡＳＳ−
ＯＵＴおよび端子ＣＬＫと反対側に配置しているので、
端子ＰＡＳＳ−ＯＵＴと端子ＰＡＳＳ−ＩＮを短い距離
で接続することができ、ディレイタイムｔＤＰを小さく
することが可能となる。また、端子ＣＬＫと端子ＰＡＳ
Ｓ−ＩＮとの距離が離れているため、システムクロック
信号ＣＬＫ２がレジスタＲ１０２まで伝達されるまでに
遅延され、セットアップ時間ｔＳＵをさらに大きくし、
余裕を持たせることが可能となる。
【００８１】次に、図８に示す端子ＰＡＳＳ−ＯＵＴか
ら出力される比較結果信号ＺＰの作成過程について説明
する。図９は、比較結果信号ＺＰの作成過程を説明する
ためのタイミングチャートである。
ら出力される比較結果信号ＺＰの作成過程について説明
する。図９は、比較結果信号ＺＰの作成過程を説明する
ためのタイミングチャートである。
【００８２】図７に示すフレームバッファメモリ１０１
には、図１を用いて説明した画素処理ユニット８ｂが具
備されており、画素処理ユニット８ｂにより７ステージ
のパイプライン処理が行なわれる。図９は、画素処理ユ
ニットにおけるパイプライン処理を示した図であり、つ
まり、第１ステージでは、ＳＲＡＭであるキャッシュメ
モリ４へのデータ書込、第２ステージでは、データの入
力、第３〜第５ステージでは各オペレーションが実行さ
れ、比較結果信号ＺＰは、６番目のステージにおいて順
次作成される。
には、図１を用いて説明した画素処理ユニット８ｂが具
備されており、画素処理ユニット８ｂにより７ステージ
のパイプライン処理が行なわれる。図９は、画素処理ユ
ニットにおけるパイプライン処理を示した図であり、つ
まり、第１ステージでは、ＳＲＡＭであるキャッシュメ
モリ４へのデータ書込、第２ステージでは、データの入
力、第３〜第５ステージでは各オペレーションが実行さ
れ、比較結果信号ＺＰは、６番目のステージにおいて順
次作成される。
【００８３】次に、図１に示すフレームバッファメモリ
１０１（１０２）を用いた第３のグラフィック描画シス
テムについて図１０を参照しながら説明する。図１０
は、図１に示すフレームバッファメモリ１０１（１０
２）を用いた第３グラフィック描画システムの構成を示
すブロック図である。
１０１（１０２）を用いた第３のグラフィック描画シス
テムについて図１０を参照しながら説明する。図１０
は、図１に示すフレームバッファメモリ１０１（１０
２）を用いた第３グラフィック描画システムの構成を示
すブロック図である。
【００８４】図１０を参照して、グラフィック描画シス
テムは、コントローラ１００、フレームバッファメモリ
１０１、１０２、ＲＡＭＤＡＣ１０３を含む。
テムは、コントローラ１００、フレームバッファメモリ
１０１、１０２、ＲＡＭＤＡＣ１０３を含む。
【００８５】コントローラ１００には奥行座標Ｚおよび
カラーデータＣが入力される。コントローラ１００は、
奥行座標Ｚをフレームバッファメモリ１０１へ出力し、
カラーデータＣをフレームバッファメモリ１０２へ出力
する。
カラーデータＣが入力される。コントローラ１００は、
奥行座標Ｚをフレームバッファメモリ１０１へ出力し、
カラーデータＣをフレームバッファメモリ１０２へ出力
する。
【００８６】フレームバッファメモリ１０１および１０
２は、図１に示すフレームバッファメモリが使用され
る。つまり、同じ構成をしたフレームバッファメモリを
奥行座標用およびカラーデータ用に使い分けている。フ
レームバッファメモリ１０１は、画像データ入力端子Ｄ
を介して奥行座標Ｚが入力される。フレームバッファメ
モリ１０１は、前述のＺ−Ｂｕｆｆｅｒ法により奥行座
標Ｚを比較する。つまり、フレームバッファメモリ１０
１内のデータバンクメモリ２に記憶されている奥行座標
Ｚと画像データ入力端子Ｄから入力される奥行座標Ｚと
を比較ユニット８ａで比較し、比較結果信号出力端子Ｐ
ＡＳＳ−ＯＵＴを介して両奥行座標Ｚの大小関係すなわ
ち大小／一致を示す比較結果信号ＺＰをフレームバッフ
ァメモリ１０２へ出力する。フレームバッファメモリ１
０２は、比較結果信号入力端子ＰＡＳＳ−ＩＮを介して
入力した比較結果信号ＺＰに応じてデータバンクメモリ
２に記憶されているカラーデータＣを書換えるか否かを
決定する。
２は、図１に示すフレームバッファメモリが使用され
る。つまり、同じ構成をしたフレームバッファメモリを
奥行座標用およびカラーデータ用に使い分けている。フ
レームバッファメモリ１０１は、画像データ入力端子Ｄ
を介して奥行座標Ｚが入力される。フレームバッファメ
モリ１０１は、前述のＺ−Ｂｕｆｆｅｒ法により奥行座
標Ｚを比較する。つまり、フレームバッファメモリ１０
１内のデータバンクメモリ２に記憶されている奥行座標
Ｚと画像データ入力端子Ｄから入力される奥行座標Ｚと
を比較ユニット８ａで比較し、比較結果信号出力端子Ｐ
ＡＳＳ−ＯＵＴを介して両奥行座標Ｚの大小関係すなわ
ち大小／一致を示す比較結果信号ＺＰをフレームバッフ
ァメモリ１０２へ出力する。フレームバッファメモリ１
０２は、比較結果信号入力端子ＰＡＳＳ−ＩＮを介して
入力した比較結果信号ＺＰに応じてデータバンクメモリ
２に記憶されているカラーデータＣを書換えるか否かを
決定する。
【００８７】上記のように、奥行座標用のフレームバッ
ファメモリ１０１は、奥行座標Ｚの大小／一致判定結果
を比較結果信号出力端子ＰＡＳＳ−ＯＵＴからチップ外
部へ出力し、出力された比較結果信号をカラーデータ用
のフレームバッファメモリ１０２が比較結果信号入力端
子ＰＡＳＳ−ＩＮを介して受取り、比較結果がフェール
（新たに入力された奥行座標Ｚがデータバンクメモリ２
に記憶されている奥行座標Ｚより奥に位置することを示
す）であればＲＧＢデータの書換を禁止する。したがっ
て、上記の様にフレームバッファメモリは、比較結果信
号入力端子ＰＡＳＳ−ＩＮおよび比較結果信号出力端子
ＰＡＳＳ−ＯＵＴをそれぞれ具備しており、１種類のフ
レームバッファメモリを奥行座標用としてもカラーデー
タ用としても使用することが可能となる。
ファメモリ１０１は、奥行座標Ｚの大小／一致判定結果
を比較結果信号出力端子ＰＡＳＳ−ＯＵＴからチップ外
部へ出力し、出力された比較結果信号をカラーデータ用
のフレームバッファメモリ１０２が比較結果信号入力端
子ＰＡＳＳ−ＩＮを介して受取り、比較結果がフェール
（新たに入力された奥行座標Ｚがデータバンクメモリ２
に記憶されている奥行座標Ｚより奥に位置することを示
す）であればＲＧＢデータの書換を禁止する。したがっ
て、上記の様にフレームバッファメモリは、比較結果信
号入力端子ＰＡＳＳ−ＩＮおよび比較結果信号出力端子
ＰＡＳＳ−ＯＵＴをそれぞれ具備しており、１種類のフ
レームバッファメモリを奥行座標用としてもカラーデー
タ用としても使用することが可能となる。
【００８８】また、奥行座標Ｚ用の比較ユニット８ａお
よびカラーデータＣ用の画像処理ユニット８ｂがチップ
内部に内蔵されているため、データバンクメモリ２に記
憶されている現在スクリーン上の描画されている画像の
奥行座標ＺまたはカラーデータＣをチップ外部に出力す
ることは不要となる。したがって、図２８に示す従来の
ＶＲＡＭを用いたグラフィック描画システムでは、リー
ド、モデファイライトの計２つのミスコストであるのに
対し、上記フレームバッファメモリを用いたグラフィッ
ク描画システムではライトオンリーの１回のミスコスト
になり、フレームバッファメモリへのアクセス時間が短
縮され、高速に画像データを書換え、描画レートを向上
させることが可能となる。
よびカラーデータＣ用の画像処理ユニット８ｂがチップ
内部に内蔵されているため、データバンクメモリ２に記
憶されている現在スクリーン上の描画されている画像の
奥行座標ＺまたはカラーデータＣをチップ外部に出力す
ることは不要となる。したがって、図２８に示す従来の
ＶＲＡＭを用いたグラフィック描画システムでは、リー
ド、モデファイライトの計２つのミスコストであるのに
対し、上記フレームバッファメモリを用いたグラフィッ
ク描画システムではライトオンリーの１回のミスコスト
になり、フレームバッファメモリへのアクセス時間が短
縮され、高速に画像データを書換え、描画レートを向上
させることが可能となる。
【００８９】次に、図１に示すフレームバッファメモリ
１０１のキャッシュメモリ４について詳細に説明する。
図１１は、図１に示すキャッシュメモリの構成を示すブ
ロック図である。
１０１のキャッシュメモリ４について詳細に説明する。
図１１は、図１に示すキャッシュメモリの構成を示すブ
ロック図である。
【００９０】図１１を参照して、キャッシュメモリ４
は、キャッシュメモリ部４０、切換回路４１、セレクタ
４２、キャッシュ読出用デコーダ４３、キャッシュ書込
用デコーダ４４、レジスタＲ４５を含む。キャッシュメ
モリ部４０は、画像データが記憶される単位となる８つ
のアドレスブロックＣＡＢ１〜ＣＡＢ８を含む。
は、キャッシュメモリ部４０、切換回路４１、セレクタ
４２、キャッシュ読出用デコーダ４３、キャッシュ書込
用デコーダ４４、レジスタＲ４５を含む。キャッシュメ
モリ部４０は、画像データが記憶される単位となる８つ
のアドレスブロックＣＡＢ１〜ＣＡＢ８を含む。
【００９１】データバンクメモリ２から読出されたデー
タはキャッシュメモリ部４０の所定のアドレスブロック
ＣＡＢ１〜ＣＡＢ８へ記憶される。アドレスブロックＣ
ＡＢ１〜ＣＡＢ８に記憶されたオールドカラーデータＣ
ＯはレジスタＲ４５を介して画像処理ユニット８ｂへ入
力される。
タはキャッシュメモリ部４０の所定のアドレスブロック
ＣＡＢ１〜ＣＡＢ８へ記憶される。アドレスブロックＣ
ＡＢ１〜ＣＡＢ８に記憶されたオールドカラーデータＣ
ＯはレジスタＲ４５を介して画像処理ユニット８ｂへ入
力される。
【００９２】画像処理ユニット８ｂは、ブレンド処理を
実行する複数のレジスタＲ８１〜Ｒ８ｎを含む。画像処
理ユニット８ｂには、上記のように画像データ入力端子
ＤＱ０〜ＤＱ３１から新たなカラーデータＣが入力され
る。画像処理ユニット８ｂにおいて、オールドカラーデ
ータＣＯおよびニューカラーデータＣはブレンドされた
後、キャッシュメモリ部４０へ出力され、再び読出され
たアドレスと同一のアドレスを有するアドレスブロック
ＣＡＢ１〜ＣＡＢ８へ戻される。たとえば、アドレスブ
ロックＣＡＢ１から読出されたデータは再びアドレスブ
ロックＣＡＢ１へ戻され、アドレスブロックＣＡＢ２か
ら読出されたデータは再びアドレスブロックＣＡＢ２へ
戻される。上記のブレンディング動作はその目的がスク
リーン上の描画であるので当然のことである。
実行する複数のレジスタＲ８１〜Ｒ８ｎを含む。画像処
理ユニット８ｂには、上記のように画像データ入力端子
ＤＱ０〜ＤＱ３１から新たなカラーデータＣが入力され
る。画像処理ユニット８ｂにおいて、オールドカラーデ
ータＣＯおよびニューカラーデータＣはブレンドされた
後、キャッシュメモリ部４０へ出力され、再び読出され
たアドレスと同一のアドレスを有するアドレスブロック
ＣＡＢ１〜ＣＡＢ８へ戻される。たとえば、アドレスブ
ロックＣＡＢ１から読出されたデータは再びアドレスブ
ロックＣＡＢ１へ戻され、アドレスブロックＣＡＢ２か
ら読出されたデータは再びアドレスブロックＣＡＢ２へ
戻される。上記のブレンディング動作はその目的がスク
リーン上の描画であるので当然のことである。
【００９３】しかしながら、たとえば、あるアドレスブ
ロックに書込を行なったカラーデータと全く同じカラー
データを他のアドレスブロックにも記憶させたいとき、
再び、データバンクメモリ２からデータバスＤＢを介し
てキャッシュメモリ４に読込み、前述のブレンド動作と
同じ経路をたどってキャッシュメモリ部４０へ戻したの
では非常に無駄が多い。したがって、図１１に示すキャ
ッシュメモリでは、所定のアドレスブロックに記憶され
たデータを任意のアドレスブロックにコピーすることが
可能な構成となっている。
ロックに書込を行なったカラーデータと全く同じカラー
データを他のアドレスブロックにも記憶させたいとき、
再び、データバンクメモリ２からデータバスＤＢを介し
てキャッシュメモリ４に読込み、前述のブレンド動作と
同じ経路をたどってキャッシュメモリ部４０へ戻したの
では非常に無駄が多い。したがって、図１１に示すキャ
ッシュメモリでは、所定のアドレスブロックに記憶され
たデータを任意のアドレスブロックにコピーすることが
可能な構成となっている。
【００９４】通常、キャッシュメモリの書込用アドレス
は読出用アドレスと等しく、セレクタ４２によりアドレ
ス入力端子ＡＤから入力されたアドレス信号がキャッシ
ュ書込用デコーダ４４へ入力される。キャッシュ書込用
デコーダ４４は、入力したアドレス信号に応答して所定
のアドレスブロックにデータを書込むようキャッシュメ
モリ部４０を制御する。
は読出用アドレスと等しく、セレクタ４２によりアドレ
ス入力端子ＡＤから入力されたアドレス信号がキャッシ
ュ書込用デコーダ４４へ入力される。キャッシュ書込用
デコーダ４４は、入力したアドレス信号に応答して所定
のアドレスブロックにデータを書込むようキャッシュメ
モリ部４０を制御する。
【００９５】一方、コピーモード時には、切換回路４１
から出力される切換信号に応答してセレクタ４２が画像
データ入力端子ＤＱ０〜ＤＱ３１側を選択する。したが
って、書込アドレス信号を画像データ入力端子ＤＱ０〜
ＤＱ３１から入力することにより、セレクタ４２は、入
力した書込アドレス信号をキャッシュ書込用デコーダ４
４へ出力する。キャッシュ書込用デコーダ４４は、画像
データ入力端子ＤＱ０〜ＤＱ３１から入力された書込ア
ドレス信号に応答して所定のアドレスブロックへデータ
を書込むようキャッシュメモリ部４０を制御する。上記
の動作により、たとえば、アドレスブロックＣＡＢ１か
ら読出されたデータをアドレスブロックＣＡＢ１へ戻す
だけでなく、アドレスブロックＣＡＢ２、ＣＡＢ３、Ｃ
ＡＢ４、…へとコピーすることが可能である。この場
合、データバンクメモリ２へのミスコストは発生せず、
キャッシュメモリ４内部でライト動作を繰り返すだけで
コピーすることができる。
から出力される切換信号に応答してセレクタ４２が画像
データ入力端子ＤＱ０〜ＤＱ３１側を選択する。したが
って、書込アドレス信号を画像データ入力端子ＤＱ０〜
ＤＱ３１から入力することにより、セレクタ４２は、入
力した書込アドレス信号をキャッシュ書込用デコーダ４
４へ出力する。キャッシュ書込用デコーダ４４は、画像
データ入力端子ＤＱ０〜ＤＱ３１から入力された書込ア
ドレス信号に応答して所定のアドレスブロックへデータ
を書込むようキャッシュメモリ部４０を制御する。上記
の動作により、たとえば、アドレスブロックＣＡＢ１か
ら読出されたデータをアドレスブロックＣＡＢ１へ戻す
だけでなく、アドレスブロックＣＡＢ２、ＣＡＢ３、Ｃ
ＡＢ４、…へとコピーすることが可能である。この場
合、データバンクメモリ２へのミスコストは発生せず、
キャッシュメモリ４内部でライト動作を繰り返すだけで
コピーすることができる。
【００９６】次に、図１に示すフレームバッファメモリ
１０１の画像処理ユニット８ｂについてさらに詳細に説
明する。図１２は、図１に示す画像処理ユニット８ｂの
具体的な構成を示すブロック図である。
１０１の画像処理ユニット８ｂについてさらに詳細に説
明する。図１２は、図１に示す画像処理ユニット８ｂの
具体的な構成を示すブロック図である。
【００９７】図１２を参照して、画像処理ユニット８ｂ
は、演算部８１、ブレンド回路８２、セレクタ８３を含
む。
は、演算部８１、ブレンド回路８２、セレクタ８３を含
む。
【００９８】演算部８１には、データバンクメモリ２か
ら読出されたオールドカラーデータＣＯおよびデータ入
力端子ＤＱ０〜ＤＱ３１から入力されたニューカラーデ
ータＣが入力される。演算部８１は、入力したオールド
カラーデータＣＯおよびニューカラーデータＣに所定の
論理演算処理を施し、ブレンド回路８２へ出力する。ブ
レンド回路８２では、所定のブレンド処理を行ない、ブ
レンドされたカラーデータをセレクタ８３へ出力する。
セレクタ８３には、さらに、オールドカラーデータＣＯ
および比較結果信号入力端子ＰＡＳＳ−ＩＮから入力さ
れた比較結果信号ＺＰが入力される。セレクタ８３は、
比較結果信号ＺＰに応じて、入力したオールドカラーデ
ータＣＯまたはブレンドされたカラーデータのうち一方
を選択してカラーデータＣＢとして出力する。上記の動
作により、画像処理ユニット８ｂでは、比較結果信号Ｚ
Ｐに応答して、カラーデータの書換動作を行なうことが
可能となる。
ら読出されたオールドカラーデータＣＯおよびデータ入
力端子ＤＱ０〜ＤＱ３１から入力されたニューカラーデ
ータＣが入力される。演算部８１は、入力したオールド
カラーデータＣＯおよびニューカラーデータＣに所定の
論理演算処理を施し、ブレンド回路８２へ出力する。ブ
レンド回路８２では、所定のブレンド処理を行ない、ブ
レンドされたカラーデータをセレクタ８３へ出力する。
セレクタ８３には、さらに、オールドカラーデータＣＯ
および比較結果信号入力端子ＰＡＳＳ−ＩＮから入力さ
れた比較結果信号ＺＰが入力される。セレクタ８３は、
比較結果信号ＺＰに応じて、入力したオールドカラーデ
ータＣＯまたはブレンドされたカラーデータのうち一方
を選択してカラーデータＣＢとして出力する。上記の動
作により、画像処理ユニット８ｂでは、比較結果信号Ｚ
Ｐに応答して、カラーデータの書換動作を行なうことが
可能となる。
【００９９】次に、図１に示すフレームバッファメモリ
１０１を用いてページ分割された領域にトライアングル
を描画する方法について説明する。図１３および図１４
は、図１に示すフレームバッファメモリ１０１を用いて
ページ分割された領域にトライアングルを描画する例を
説明するための第１および第２の図である。
１０１を用いてページ分割された領域にトライアングル
を描画する方法について説明する。図１３および図１４
は、図１に示すフレームバッファメモリ１０１を用いて
ページ分割された領域にトライアングルを描画する例を
説明するための第１および第２の図である。
【０１００】描画レートを向上させる方法としては、直
接ＤＲＡＭ部２ａ〜２ｄへの書込スピードを上げること
が有効であるが、現在の技術では、ページモード書込で
およそ３０ｎｓの時間を要し、また、ページミスが発生
すればたちまちＲＡＳアクセス時間分約１００ｎｓのミ
スコストが発生してしまう。したがって、書込スピード
を向上することはできないため、本実施例では、ＤＲＡ
Ｍ部２ａ〜２ｄにおいて活性化されるページの形状を従
来の１行複数列の構成から複数行複数列の構成に変更し
ている。
接ＤＲＡＭ部２ａ〜２ｄへの書込スピードを上げること
が有効であるが、現在の技術では、ページモード書込で
およそ３０ｎｓの時間を要し、また、ページミスが発生
すればたちまちＲＡＳアクセス時間分約１００ｎｓのミ
スコストが発生してしまう。したがって、書込スピード
を向上することはできないため、本実施例では、ＤＲＡ
Ｍ部２ａ〜２ｄにおいて活性化されるページの形状を従
来の１行複数列の構成から複数行複数列の構成に変更し
ている。
【０１０１】たとえば、図１３に示すようにデータバン
クメモリ２のページモードでのページの形状を多数行多
数列からなるブロックＢ１〜Ｂ１６にした場合、トライ
アングルＴを書込む場合、ページミスは８回（ブロック
Ｂ５〜Ｂ７，Ｂ１０〜Ｂ１２，Ｂ１４，Ｂ１５）とな
る。これは、図２９に示した従来のページ形状である１
行多数列の構成（Ｌ１〜Ｌ１６）に比べ（この場合には
１３回）５回のページミスが削減できる。
クメモリ２のページモードでのページの形状を多数行多
数列からなるブロックＢ１〜Ｂ１６にした場合、トライ
アングルＴを書込む場合、ページミスは８回（ブロック
Ｂ５〜Ｂ７，Ｂ１０〜Ｂ１２，Ｂ１４，Ｂ１５）とな
る。これは、図２９に示した従来のページ形状である１
行多数列の構成（Ｌ１〜Ｌ１６）に比べ（この場合には
１３回）５回のページミスが削減できる。
【０１０２】また、たとえば、ページモードの書込単位
を図１４に示すように４行×８列のレクタングルブロッ
ク状にすれば、ブロックＢ２０、Ｂ２２、Ｂ２３、Ｂ２
４、Ｂ２５の５回のページモードライトでトライアング
ルＴを書込むことが可能となる。一方、図３０に示す従
来のＶＲＡＭでは、４４回のページモードライトが必要
となり、３９回のページモードライトが削減される。
を図１４に示すように４行×８列のレクタングルブロッ
ク状にすれば、ブロックＢ２０、Ｂ２２、Ｂ２３、Ｂ２
４、Ｂ２５の５回のページモードライトでトライアング
ルＴを書込むことが可能となる。一方、図３０に示す従
来のＶＲＡＭでは、４４回のページモードライトが必要
となり、３９回のページモードライトが削減される。
【０１０３】次に、上記のフレームバッファメモリにお
いて、データバンクメモリ、キャッシュメモリ、シリア
ルアクセスメモリの記録領域の対応関係について説明す
る。図１５は、図１に示すフレームバッファメモリにお
いて、データバンクメモリ２、キャッシュメモリ４、シ
リアルアクセスメモリ５の記録領域の対応関係を説明す
る図である。
いて、データバンクメモリ、キャッシュメモリ、シリア
ルアクセスメモリの記録領域の対応関係について説明す
る。図１５は、図１に示すフレームバッファメモリにお
いて、データバンクメモリ２、キャッシュメモリ４、シ
リアルアクセスメモリ５の記録領域の対応関係を説明す
る図である。
【０１０４】まず、データバンクメモリ２とキャッシュ
メモリ４との関係について説明する。図１５を参照し
て、データバンクメモリ２は、Ｎ行Ｍ列の記録領域を持
つ。Ｎ行Ｍ列の記録領域がスクリーン１面に対応する。
キャッシュメモリ４とデータバンクメモリ２との間で書
込／読出動作を行なう第１のページモードの場合は、デ
ータバンクメモリ２は、ｎ行ｍ列のページサイズを持
つ。たとえば、データブロックＤＢ１１の形状が活性化
される。データバンクメモリ２の記録領域は、行方向
（図の横方向）にｙ分割され、列方向（図の縦方向）に
ｘ分割され、各データブロックＤＢ１１、…、ＤＢ１
ｙ、…、ＤＢｘ１、…、ＤＢｘｙがページモードの際活
性化される。ここで、ページの活性化とは、データバン
クメモリ２内のＤＲＡＭ部２ａ〜２ｄのメモリセルのデ
ータをセンスアンプに読出して外部との書込を可能にす
ることをいう。この場合は、キャッシュメモリ４との書
込／読出動作を可能にすることを指す。データブロック
ＤＢ１１は、たとえば、４０分割され、ｉ行ｊ列の記録
領域の８つの集合体を１つの単位としてキャッシュメモ
リ４とのデータ転送を行なう。たとえば、ページモード
の書込単位を４行×８列×８プレーンのレクタングルブ
ロックとした場合、２５６ビットのデータを転送するた
め、データバスＤＢは２５６ビットのバス幅を有してい
る。一方、キャッシュメモリ４の各アドレスブロックＣ
ＡＢ１〜ＣＡＢ２は、ｉ行ｊ列ｋプレーンの記録領域を
有している。したがって、キャッシュメモリ４とデータ
バンクメモリ２との間で書込／読出を行なう場合、ｎ行
ｍ列のページ形状が活性化され、ページモードの書込単
位をｉ行ｊ列ｋプレーンのレクタングルブロックとした
場合そのレクタングルブロックを単位として直接データ
転送を行なうことができ、データ転送の高効率化を実現
することが可能となる。
メモリ４との関係について説明する。図１５を参照し
て、データバンクメモリ２は、Ｎ行Ｍ列の記録領域を持
つ。Ｎ行Ｍ列の記録領域がスクリーン１面に対応する。
キャッシュメモリ４とデータバンクメモリ２との間で書
込／読出動作を行なう第１のページモードの場合は、デ
ータバンクメモリ２は、ｎ行ｍ列のページサイズを持
つ。たとえば、データブロックＤＢ１１の形状が活性化
される。データバンクメモリ２の記録領域は、行方向
（図の横方向）にｙ分割され、列方向（図の縦方向）に
ｘ分割され、各データブロックＤＢ１１、…、ＤＢ１
ｙ、…、ＤＢｘ１、…、ＤＢｘｙがページモードの際活
性化される。ここで、ページの活性化とは、データバン
クメモリ２内のＤＲＡＭ部２ａ〜２ｄのメモリセルのデ
ータをセンスアンプに読出して外部との書込を可能にす
ることをいう。この場合は、キャッシュメモリ４との書
込／読出動作を可能にすることを指す。データブロック
ＤＢ１１は、たとえば、４０分割され、ｉ行ｊ列の記録
領域の８つの集合体を１つの単位としてキャッシュメモ
リ４とのデータ転送を行なう。たとえば、ページモード
の書込単位を４行×８列×８プレーンのレクタングルブ
ロックとした場合、２５６ビットのデータを転送するた
め、データバスＤＢは２５６ビットのバス幅を有してい
る。一方、キャッシュメモリ４の各アドレスブロックＣ
ＡＢ１〜ＣＡＢ２は、ｉ行ｊ列ｋプレーンの記録領域を
有している。したがって、キャッシュメモリ４とデータ
バンクメモリ２との間で書込／読出を行なう場合、ｎ行
ｍ列のページ形状が活性化され、ページモードの書込単
位をｉ行ｊ列ｋプレーンのレクタングルブロックとした
場合そのレクタングルブロックを単位として直接データ
転送を行なうことができ、データ転送の高効率化を実現
することが可能となる。
【０１０５】次に、データバンクメモリ２からシリアル
アクセスメモリ３へデータを転送する際の動作について
説明する。シリアルアクセスメモリ３は、フレームバッ
ファメモリから出力される画像データを表示するＣＲＴ
が１行単位でスクリーンを順次走査できるように、スク
リーン１行分の記録領域つまり１行Ｍ列の記録領域を有
している。したがって、上記のようにｎ行ｍ列のページ
形状を活性化させても、そのうち１行分のデータしか必
要としないため無駄に電力を消費するとともにアクセス
時間も長くなる。このため、本実施例のデータバンクメ
モリ２では、データバンクメモリ２からシリアルアクセ
スメモリ３へデータを転送する際、データバンクメモリ
２の１行Ｍ列のページ形状を活性化させる第２のページ
モードを有する。したがって、活性化させたページ形状
は、シリアルアクセスメモリ３の記憶領域の形状に適合
し、無駄なデータを転送することがなく、高効率でデー
タ転送を行なうことが可能となる。
アクセスメモリ３へデータを転送する際の動作について
説明する。シリアルアクセスメモリ３は、フレームバッ
ファメモリから出力される画像データを表示するＣＲＴ
が１行単位でスクリーンを順次走査できるように、スク
リーン１行分の記録領域つまり１行Ｍ列の記録領域を有
している。したがって、上記のようにｎ行ｍ列のページ
形状を活性化させても、そのうち１行分のデータしか必
要としないため無駄に電力を消費するとともにアクセス
時間も長くなる。このため、本実施例のデータバンクメ
モリ２では、データバンクメモリ２からシリアルアクセ
スメモリ３へデータを転送する際、データバンクメモリ
２の１行Ｍ列のページ形状を活性化させる第２のページ
モードを有する。したがって、活性化させたページ形状
は、シリアルアクセスメモリ３の記憶領域の形状に適合
し、無駄なデータを転送することがなく、高効率でデー
タ転送を行なうことが可能となる。
【０１０６】次に、データバンクメモリ２の構成につい
て詳細に説明する。図１６は、図１に示すデータバンク
メモリ２の構成を示すブロック図である。
て詳細に説明する。図１６は、図１に示すデータバンク
メモリ２の構成を示すブロック図である。
【０１０７】図１６を参照して、データバンクメモリ２
は、複数のブロックＢＬ１〜ＢＬｙを含む。各ブロック
ＢＬ１〜ＢＬｙは、メモリセルアレイＭＡ１〜ＭＡｎ、
センスアンプＳＡ１〜ＳＡｎを含む。シリアルアクセス
メモリ３は、複数のシリアルアクセスメモリブロックＳ
ＡＭＢ１〜ＳＡＭＢｙを含む。
は、複数のブロックＢＬ１〜ＢＬｙを含む。各ブロック
ＢＬ１〜ＢＬｙは、メモリセルアレイＭＡ１〜ＭＡｎ、
センスアンプＳＡ１〜ＳＡｎを含む。シリアルアクセス
メモリ３は、複数のシリアルアクセスメモリブロックＳ
ＡＭＢ１〜ＳＡＭＢｙを含む。
【０１０８】メモリセルアレイＭＡ１は、ｘ本の行選択
線ＷＬ１〜ＷＬｘを含む。メモリセルアレイＭＡ１は、
ｘ行ｍ列の記憶領域を持つメモリセルアレイである。他
のメモリセルアレイＭＡ２〜ＭＡｘも同様である。ま
た、たとえば、各メモリセルアレイ内の行選択線ＷＬ１
が図１５に示すデータブロックＤＢ１１を構成してい
る。センスアンプＳＡ１は、選択された行選択線のメモ
リセルのデータを増幅し、データバスへ出力する。他の
センスアンプＳＡ２〜ＳＡｘも同様である。データバス
ＤＢ１は、センスアンプＳＡ１〜ＳＡｘのうち１つを選
択してシリアルアクセスメモリブロックＳＡＭＢ１へ出
力する。他のデータバスＤＢ２〜ＤＢｙも同様である。
シリアルアクセスメモリブロックＳＡＭＢ１は、メモリ
セルアレイＭＡ１〜ＭＡｎから読出される１行分のデー
タに対応して、１行ｍ列の記憶領域を有している。他の
ブロックＢＬ２〜ＢＬｙについても同様である。
線ＷＬ１〜ＷＬｘを含む。メモリセルアレイＭＡ１は、
ｘ行ｍ列の記憶領域を持つメモリセルアレイである。他
のメモリセルアレイＭＡ２〜ＭＡｘも同様である。ま
た、たとえば、各メモリセルアレイ内の行選択線ＷＬ１
が図１５に示すデータブロックＤＢ１１を構成してい
る。センスアンプＳＡ１は、選択された行選択線のメモ
リセルのデータを増幅し、データバスへ出力する。他の
センスアンプＳＡ２〜ＳＡｘも同様である。データバス
ＤＢ１は、センスアンプＳＡ１〜ＳＡｘのうち１つを選
択してシリアルアクセスメモリブロックＳＡＭＢ１へ出
力する。他のデータバスＤＢ２〜ＤＢｙも同様である。
シリアルアクセスメモリブロックＳＡＭＢ１は、メモリ
セルアレイＭＡ１〜ＭＡｎから読出される１行分のデー
タに対応して、１行ｍ列の記憶領域を有している。他の
ブロックＢＬ２〜ＢＬｙについても同様である。
【０１０９】次に、スクリーン上でのデータバンクメモ
リのデータ対応関係について説明する。図１７は、スク
リーン上でのデータバンクメモリのデータの態様を説明
する図である。
リのデータ対応関係について説明する。図１７は、スク
リーン上でのデータバンクメモリのデータの態様を説明
する図である。
【０１１０】図１７を参照して、図１６に示す各ブロッ
クＢＬ１〜ＢＬｙがスクリーン上では、Ｎ（＝ｎ×ｘ）
行ｍ列の長方形に対応している。つまり、各ブロックＢ
Ｌ１〜ＢＬｙが列方向に展開され、全体としてＮ列Ｍ
（＝ｍ×ｙ）行の画面となっている。キャッシュメモリ
４への書込／読出時の動作は以下のようになる。データ
バンクメモリ２からキャッシュメモリ４へデータを読出
す第１のページモードにおいて、ブロックＢＬ１〜ＢＬ
ｙのうち所定のブロックに含まれるメモリセルアレイＭ
Ａ１〜ＭＡｎのすべてのメモリセルアレイに含まれる所
定の行選択線ＷＬが活性化される。たとえば、ブロック
ＢＬ１内のメモリセルアレイＭＡ１〜ＭＡｎ内のｎ本の
行選択線ＷＬ１および対応するセンスアンプＳＡ１〜Ｓ
Ａｎが活性化され、データバスＤＢ１を介してセンスア
ンプＳＡ１〜ＳＡｎから対応するデータが伝送される。
この場合伝送されるデータは、スクリーン上では左上側
のｎ行ｍ列の長方形に対応する。スクリーン上の各領域
も上記と同様である。以上の動作により、スクリーン上
の所定の領域に対応するデータがキャッシュメモリ４へ
転送される。
クＢＬ１〜ＢＬｙがスクリーン上では、Ｎ（＝ｎ×ｘ）
行ｍ列の長方形に対応している。つまり、各ブロックＢ
Ｌ１〜ＢＬｙが列方向に展開され、全体としてＮ列Ｍ
（＝ｍ×ｙ）行の画面となっている。キャッシュメモリ
４への書込／読出時の動作は以下のようになる。データ
バンクメモリ２からキャッシュメモリ４へデータを読出
す第１のページモードにおいて、ブロックＢＬ１〜ＢＬ
ｙのうち所定のブロックに含まれるメモリセルアレイＭ
Ａ１〜ＭＡｎのすべてのメモリセルアレイに含まれる所
定の行選択線ＷＬが活性化される。たとえば、ブロック
ＢＬ１内のメモリセルアレイＭＡ１〜ＭＡｎ内のｎ本の
行選択線ＷＬ１および対応するセンスアンプＳＡ１〜Ｓ
Ａｎが活性化され、データバスＤＢ１を介してセンスア
ンプＳＡ１〜ＳＡｎから対応するデータが伝送される。
この場合伝送されるデータは、スクリーン上では左上側
のｎ行ｍ列の長方形に対応する。スクリーン上の各領域
も上記と同様である。以上の動作により、スクリーン上
の所定の領域に対応するデータがキャッシュメモリ４へ
転送される。
【０１１１】次に、スクリーン上でのシリアルアクセス
メモリのデータの対応について説明する。図１８は、ス
クリーン上でのシリアルアクセスメモリのデータの対応
を説明する図である。
メモリのデータの対応について説明する。図１８は、ス
クリーン上でのシリアルアクセスメモリのデータの対応
を説明する図である。
【０１１２】データバンクメモリ２からシリアルアクセ
スメモリ３へデータを読出す第２のページモードの場
合、スクリーン上の特定の１行に対応するページ形状を
活性化する。たとえば、スクリーン上の最上行をシリア
ルアクセスメモリ３から読出す場合を考えてみる。スク
リーン上の最上行に対応するデータバンクメモリ２内の
データはブロックＢＬ１〜ＢＬｙの各メモリセルアレイ
ＭＡ１内の行選択線ＷＬ１によって選択されるメモリセ
ルに記憶されている。したがって、データバンクメモリ
２からシリアルアクセスメモリ３への読出動作では、ブ
ロックＢＬ１〜ＢＬｙ内のメモリセルアレイＭＡ１内の
ワード線ＷＬ１を活性化させ、各センスアンプＳＡ１に
読出されたデータを各々対応するシリアルアクセスメモ
リブロックＳＡＭＢ１〜ＳＡＭＢｙにデータバスを介し
て読出せばよい。このとき、キャッシュメモリ４とのア
クセスと異なり、各ブロックＢＬ１〜ＢＬｙ内のメモリ
セルアレイＭＡ２〜ＭＡｘは活性化しないため、余分な
消費電流を抑えることができる。
スメモリ３へデータを読出す第２のページモードの場
合、スクリーン上の特定の１行に対応するページ形状を
活性化する。たとえば、スクリーン上の最上行をシリア
ルアクセスメモリ３から読出す場合を考えてみる。スク
リーン上の最上行に対応するデータバンクメモリ２内の
データはブロックＢＬ１〜ＢＬｙの各メモリセルアレイ
ＭＡ１内の行選択線ＷＬ１によって選択されるメモリセ
ルに記憶されている。したがって、データバンクメモリ
２からシリアルアクセスメモリ３への読出動作では、ブ
ロックＢＬ１〜ＢＬｙ内のメモリセルアレイＭＡ１内の
ワード線ＷＬ１を活性化させ、各センスアンプＳＡ１に
読出されたデータを各々対応するシリアルアクセスメモ
リブロックＳＡＭＢ１〜ＳＡＭＢｙにデータバスを介し
て読出せばよい。このとき、キャッシュメモリ４とのア
クセスと異なり、各ブロックＢＬ１〜ＢＬｙ内のメモリ
セルアレイＭＡ２〜ＭＡｘは活性化しないため、余分な
消費電流を抑えることができる。
【０１１３】上記のように、キャッシュメモリ４からデ
ータバンクメモリ２へアクセスする場合とシリアルアク
セスメモリ３からデータバンクメモリ２へアクセスする
場合とでは、行選択線の選択方法を変えることにより、
キャッシュメモリ４およびシリアルアクセスメモリ３の
各々のメモリ構成に最適なページ形状を活性化させるこ
とが可能となる。この結果、読出／書込時のページミス
によるデータ転送の効率の低下を抑え、不要な行選択線
およびセンスアンプを活性化しないことにより、各動作
時の消費電流を低減することが可能となる。
ータバンクメモリ２へアクセスする場合とシリアルアク
セスメモリ３からデータバンクメモリ２へアクセスする
場合とでは、行選択線の選択方法を変えることにより、
キャッシュメモリ４およびシリアルアクセスメモリ３の
各々のメモリ構成に最適なページ形状を活性化させるこ
とが可能となる。この結果、読出／書込時のページミス
によるデータ転送の効率の低下を抑え、不要な行選択線
およびセンスアンプを活性化しないことにより、各動作
時の消費電流を低減することが可能となる。
【０１１４】以上のように、本実施例では、ｉ行ｊ列ｋ
プレーンのメモリブロックを含むキャッシュメモリ４と
の書込／読出時にはデータバンクメモリ２のページ形状
をｎ行ｍ列とし、１行ｍ列のメモリブロックを含むシリ
アルアクセスメモリ３への読出時には、１行Ｍ列のペー
ジ形状にする。したがって、読出／書込先のメモリセル
の構成に合わせてデータバンクメモリのページ形状を最
適になるように変更することができるので、異なるメモ
リに対して読出／書込動作を高効率で行なうことがで
き、高速に画像データを書換え、描画レートを向上させ
ることが可能となる。なお、上記実施例では、キャッシ
ュメモリ４のメモリブロックをｉ行ｊ列ｋプレーンの３
次元的なブロックとして説明したが、２次元的なブロッ
クでも同様に本発明を適用できる。
プレーンのメモリブロックを含むキャッシュメモリ４と
の書込／読出時にはデータバンクメモリ２のページ形状
をｎ行ｍ列とし、１行ｍ列のメモリブロックを含むシリ
アルアクセスメモリ３への読出時には、１行Ｍ列のペー
ジ形状にする。したがって、読出／書込先のメモリセル
の構成に合わせてデータバンクメモリのページ形状を最
適になるように変更することができるので、異なるメモ
リに対して読出／書込動作を高効率で行なうことがで
き、高速に画像データを書換え、描画レートを向上させ
ることが可能となる。なお、上記実施例では、キャッシ
ュメモリ４のメモリブロックをｉ行ｊ列ｋプレーンの３
次元的なブロックとして説明したが、２次元的なブロッ
クでも同様に本発明を適用できる。
【０１１５】次に、データバンクメモリ２の構成につい
てさらに具体的に説明する。図１９は、図１に示すデー
タバンクメモリ２内のＤＲＡＭ２ａ〜２ｂの一部の構成
を示すブロック図である。
てさらに具体的に説明する。図１９は、図１に示すデー
タバンクメモリ２内のＤＲＡＭ２ａ〜２ｂの一部の構成
を示すブロック図である。
【０１１６】図１９を参照して、データバンクメモリ２
は、メモリセルアレイＭＡ１１〜ＭＡ４４、サブロウデ
コーダ（ＳＤ）ＳＲＤ１１〜ＳＲＤ４４、メインロウデ
コーダＭＲＤ１〜ＭＲＤ４、センスアンプＳＡ１１〜Ｓ
Ａ４４を含む。シリアルアクセスメモリ３は、複数のシ
リアルアクセスメモリブロック（ＳＡＭ）ＳＢ１１〜Ｓ
Ｂ４４を含む。
は、メモリセルアレイＭＡ１１〜ＭＡ４４、サブロウデ
コーダ（ＳＤ）ＳＲＤ１１〜ＳＲＤ４４、メインロウデ
コーダＭＲＤ１〜ＭＲＤ４、センスアンプＳＡ１１〜Ｓ
Ａ４４を含む。シリアルアクセスメモリ３は、複数のシ
リアルアクセスメモリブロック（ＳＡＭ）ＳＢ１１〜Ｓ
Ｂ４４を含む。
【０１１７】第１のページモードにおいて、たとえば、
メインデコーダＭＲＤ１から活性化信号が出力され、さ
らに、サブロウデコーダＳＲＤ１１から活性化信号が出
力され、行選択線ＷＬ１１が活性化される。したがっ
て、アドレスＸ＝０、Ｙ＝０〜７９のデータが読出可能
な状態となる。以降同様に、メインロウデコーダＭＲＤ
２〜ＭＲＤ４およびサブロウデコーダＳＲＤ２１、ＳＲ
Ｄ３１、ＳＲＤ４１がそれぞれ活性化信号を出力し、行
選択線ＷＬ２１、ＷＬ３１、ＷＬ４１がそれぞれ活性化
される。したがって、第１のページモードでは、４×８
０＝３２０ビットのレクテングル上のページが活性化さ
れる。実際のデータバンクメモリ２では、図２０に示す
各ブロックの４倍のブロックが含まれているので、第１
のページモードでは、１６×８０＝１２８０ビットのレ
クテングル上のページが活性化される。この結果、横１
２８０画素、縦１０２４画素から構成されるスクリーン
を横方向に７分割、縦方向に３２分割した領域に対応す
るデータバンクメモリの記憶領域が活性化される。
メインデコーダＭＲＤ１から活性化信号が出力され、さ
らに、サブロウデコーダＳＲＤ１１から活性化信号が出
力され、行選択線ＷＬ１１が活性化される。したがっ
て、アドレスＸ＝０、Ｙ＝０〜７９のデータが読出可能
な状態となる。以降同様に、メインロウデコーダＭＲＤ
２〜ＭＲＤ４およびサブロウデコーダＳＲＤ２１、ＳＲ
Ｄ３１、ＳＲＤ４１がそれぞれ活性化信号を出力し、行
選択線ＷＬ２１、ＷＬ３１、ＷＬ４１がそれぞれ活性化
される。したがって、第１のページモードでは、４×８
０＝３２０ビットのレクテングル上のページが活性化さ
れる。実際のデータバンクメモリ２では、図２０に示す
各ブロックの４倍のブロックが含まれているので、第１
のページモードでは、１６×８０＝１２８０ビットのレ
クテングル上のページが活性化される。この結果、横１
２８０画素、縦１０２４画素から構成されるスクリーン
を横方向に７分割、縦方向に３２分割した領域に対応す
るデータバンクメモリの記憶領域が活性化される。
【０１１８】次に、第２のページモードについて説明す
る。図２０は、第２のページモードを説明するための図
である。
る。図２０は、第２のページモードを説明するための図
である。
【０１１９】図２０を参照して、第２のページモードで
は、たとえば、メインロウデコーダＭＲＤ１が活性化信
号を出力し、かつ、サブロウデコーダＳＲＤ１１〜ＳＲ
Ｄ１４がそれぞれ活性化信号を出力する。したがって、
行選択線ＷＬ１１〜ＷＬ１４が活性化され、データの読
出可能な状態となる。この結果、１行３２０列のライン
状のページ形状が活性化される。また、上記と同様に、
図２０に示す各ブロックの４倍のブロックがデータバン
クメモリには具備されているので、最終的に活性化され
るページの形状は、１行１２８０列のライン状のページ
が活性化される。この形状は、横１２８０画素、縦１０
２４画素から構成されるスクリーンの１ライン分のデー
タとなり、シリアルアクセスメモリブロックＳＢ１１〜
ＳＢ１４に格納される。
は、たとえば、メインロウデコーダＭＲＤ１が活性化信
号を出力し、かつ、サブロウデコーダＳＲＤ１１〜ＳＲ
Ｄ１４がそれぞれ活性化信号を出力する。したがって、
行選択線ＷＬ１１〜ＷＬ１４が活性化され、データの読
出可能な状態となる。この結果、１行３２０列のライン
状のページ形状が活性化される。また、上記と同様に、
図２０に示す各ブロックの４倍のブロックがデータバン
クメモリには具備されているので、最終的に活性化され
るページの形状は、１行１２８０列のライン状のページ
が活性化される。この形状は、横１２８０画素、縦１０
２４画素から構成されるスクリーンの１ライン分のデー
タとなり、シリアルアクセスメモリブロックＳＢ１１〜
ＳＢ１４に格納される。
【０１２０】以上のように、第１のページモードでは、
１６行８０列のレクテングル上のページ形状が活性化さ
れ、キャッシュメモリ４とデータバンクメモリ２とでデ
ータ転送を行なう際のアクセス回数を削減することがで
きる。また、第２のページモードにおいて、１行１２８
０列のライン上のページ形状が活性化されるため、シリ
アルアクセスメモリ３の記憶領域の形状に適合し、無駄
なデータを転送することがなく、高効率でデータを転送
することが可能となる。
１６行８０列のレクテングル上のページ形状が活性化さ
れ、キャッシュメモリ４とデータバンクメモリ２とでデ
ータ転送を行なう際のアクセス回数を削減することがで
きる。また、第２のページモードにおいて、１行１２８
０列のライン上のページ形状が活性化されるため、シリ
アルアクセスメモリ３の記憶領域の形状に適合し、無駄
なデータを転送することがなく、高効率でデータを転送
することが可能となる。
【０１２１】次に、図１９および図２０に示すメインロ
ウデコーダおよびサブロウデコーダの構成について説明
する。図２１は、図１９および図２０に示すメインロウ
デコーダＭＲＤおよびサブロウデコーダＳＲＤａ…の構
成を示す図である。図２１では、説明を容易にするた
め、２つのサブデコーダのみを示しているが、図１９お
よび図２０に示すように４つのサブロウデコーダＳＲＤ
１１〜ＳＲＤ１４等を用いる場合も同様に構成される。
ウデコーダおよびサブロウデコーダの構成について説明
する。図２１は、図１９および図２０に示すメインロウ
デコーダＭＲＤおよびサブロウデコーダＳＲＤａ…の構
成を示す図である。図２１では、説明を容易にするた
め、２つのサブデコーダのみを示しているが、図１９お
よび図２０に示すように４つのサブロウデコーダＳＲＤ
１１〜ＳＲＤ１４等を用いる場合も同様に構成される。
【０１２２】図２１を参照して、メインロウデコーダＭ
ＲＤは、ＮＭＯＳトランジスタＱ１１１〜Ｑ１１３、イ
ンバータＧ１０１を含む。トランジスタＱ１１１とＱ１
１３は直列に接続され、接地電位と電源電圧ＶCCの間に
接続される。インバータＧ１０１はトランジスタＱ１１
３のゲートと接続される。トランジスタＱ１１２のゲー
トにはトランジスタＱ１１１が接続される。
ＲＤは、ＮＭＯＳトランジスタＱ１１１〜Ｑ１１３、イ
ンバータＧ１０１を含む。トランジスタＱ１１１とＱ１
１３は直列に接続され、接地電位と電源電圧ＶCCの間に
接続される。インバータＧ１０１はトランジスタＱ１１
３のゲートと接続される。トランジスタＱ１１２のゲー
トにはトランジスタＱ１１１が接続される。
【０１２３】サブロウデコーダＳＲＤａは、ＮＭＯＳト
ランジスタＱ１１４〜Ｑ１１６を含む。トランジスタＱ
１１５とＱ１１６とは直列に接続され、接地電位とメイ
ンロウデコーダＭＲＤの出力線との間に接続される。ト
ランジスタＱ１１５のゲートは、トランジスタＱ１１４
を介してイネーブル信号ＥＮＡを受ける。また、トラン
ジスタＱ１１６のゲートは、イネーブル信号ＥＮＡと相
補なイネーブル信号／ＥＮＡを受ける。トランジスタＱ
１１５とＱ１１６との接続点はワード線ＷＬと接続され
る。サブロウデコーダＳＲＤｂもサブロウデコーダＳＲ
Ｄａと同様の構成である。
ランジスタＱ１１４〜Ｑ１１６を含む。トランジスタＱ
１１５とＱ１１６とは直列に接続され、接地電位とメイ
ンロウデコーダＭＲＤの出力線との間に接続される。ト
ランジスタＱ１１５のゲートは、トランジスタＱ１１４
を介してイネーブル信号ＥＮＡを受ける。また、トラン
ジスタＱ１１６のゲートは、イネーブル信号ＥＮＡと相
補なイネーブル信号／ＥＮＡを受ける。トランジスタＱ
１１５とＱ１１６との接続点はワード線ＷＬと接続され
る。サブロウデコーダＳＲＤｂもサブロウデコーダＳＲ
Ｄａと同様の構成である。
【０１２４】上記の構成により、メインロウデコーダＭ
ＲＤに制御信号が“Ｈ”の状態で入力されると、トラン
ジスタＱ１１２がオンし、メインロウデコーダＭＲＤ
は、電源電圧ＶCCレベルの活性化信号をサブロウデコー
ダＳＲＤａおよびＳＲＤｂへ出力する。したがって、サ
ブロウデコーダＳＲＤａに“Ｈ”レベルのイネーブル信
号ＥＮＡが入力されると、トランジスタＱ１１５がオン
し、行選択線ＷＬが活性化される。以上のように、メイ
ンロウデコーダＭＲＤから出力される活性化信号とサブ
ロウデコーダＳＲＤａから出力される活性化信号とのア
ンドをとることにより、メモリセルアレイ内の所定のワ
ード線のみを活性化することができる。したがって、１
つのメインロウデコーダＭＲＤと接続される複数のサブ
ロウデコーダＳＲＤａ…のうち所定のサブロウデコーダ
のみを活性化させることにより、ライン状のページを活
性化したり、レクテングル状のページを活性化したりす
ることが可能となる。つまり、第１のぺージモードでは
同じイネーブル信号ＥＮＡ，／ＥＮＡがサブロウデコー
ダＳＲＤａ，ＳＲＤｂへ入力され、第２のページモード
では異なるイネーブル信号ＥＮＡ，／ＥＮＡが入力さ
れ、所望の形状でページを活性化することができる。
ＲＤに制御信号が“Ｈ”の状態で入力されると、トラン
ジスタＱ１１２がオンし、メインロウデコーダＭＲＤ
は、電源電圧ＶCCレベルの活性化信号をサブロウデコー
ダＳＲＤａおよびＳＲＤｂへ出力する。したがって、サ
ブロウデコーダＳＲＤａに“Ｈ”レベルのイネーブル信
号ＥＮＡが入力されると、トランジスタＱ１１５がオン
し、行選択線ＷＬが活性化される。以上のように、メイ
ンロウデコーダＭＲＤから出力される活性化信号とサブ
ロウデコーダＳＲＤａから出力される活性化信号とのア
ンドをとることにより、メモリセルアレイ内の所定のワ
ード線のみを活性化することができる。したがって、１
つのメインロウデコーダＭＲＤと接続される複数のサブ
ロウデコーダＳＲＤａ…のうち所定のサブロウデコーダ
のみを活性化させることにより、ライン状のページを活
性化したり、レクテングル状のページを活性化したりす
ることが可能となる。つまり、第１のぺージモードでは
同じイネーブル信号ＥＮＡ，／ＥＮＡがサブロウデコー
ダＳＲＤａ，ＳＲＤｂへ入力され、第２のページモード
では異なるイネーブル信号ＥＮＡ，／ＥＮＡが入力さ
れ、所望の形状でページを活性化することができる。
【０１２５】次に、図１に示すダーティタグメモリ６に
ついて説明する。上記のように、キャッシュメモリ４と
データバンクメモリ２とのデータ転送の際、ページモー
ドの書込単位をたとえば４行８列８プレーンのレクタン
グルブロックとし、データバスＤＢのバス幅を２５６ビ
ットとした場合、ページモード書込時に消費する電力が
従来のＶＲＡＭに比べて約１０倍以上となってしまい、
チップの許容電力と併せて考えると結局描画レートを向
上することができない。しかしながら、本実施例では、
以下に説明するダーティタグメモリ６を用い、消費電力
の低下を図っている。
ついて説明する。上記のように、キャッシュメモリ４と
データバンクメモリ２とのデータ転送の際、ページモー
ドの書込単位をたとえば４行８列８プレーンのレクタン
グルブロックとし、データバスＤＢのバス幅を２５６ビ
ットとした場合、ページモード書込時に消費する電力が
従来のＶＲＡＭに比べて約１０倍以上となってしまい、
チップの許容電力と併せて考えると結局描画レートを向
上することができない。しかしながら、本実施例では、
以下に説明するダーティタグメモリ６を用い、消費電力
の低下を図っている。
【０１２６】たとえば、図１４に示すトライアングルＴ
では、４行８列（計３２バイト）のレクタングルブロッ
ク中で実際に書込を行なわなければならないバイトは、
ブロックＢ２０では５バイト、ブロックＢ２１では０バ
イト、ブロックＢ２２では１６バイトとなる。したがっ
て、実際に書込の起こったバイトのみデータバンクメモ
リ２への書込動作を行なうようにデータトランスバッフ
ァ５を制御すれば、ページモードライト時の消費電力を
必要最小限に抑えることが可能となる。以下、ダーティ
タグメモリ６を用いて実際に書込の起こったバイトを検
出する方法について説明する。図２２は、図１に示すダ
ーティタグメモリの動作を説明するブロック図である。
では、４行８列（計３２バイト）のレクタングルブロッ
ク中で実際に書込を行なわなければならないバイトは、
ブロックＢ２０では５バイト、ブロックＢ２１では０バ
イト、ブロックＢ２２では１６バイトとなる。したがっ
て、実際に書込の起こったバイトのみデータバンクメモ
リ２への書込動作を行なうようにデータトランスバッフ
ァ５を制御すれば、ページモードライト時の消費電力を
必要最小限に抑えることが可能となる。以下、ダーティ
タグメモリ６を用いて実際に書込の起こったバイトを検
出する方法について説明する。図２２は、図１に示すダ
ーティタグメモリの動作を説明するブロック図である。
【０１２７】図２２を参照して、キャッシュメモリ４へ
データが書込まれる場合、キャッシュメモリ４の書込デ
ータ線ＣＷＤおよびダータィタグメモリ６の書込データ
線ＤＷＤを介して同時に各メモリへデータが書込まれ
る。したがって、キャッシュメモリ４の各アドレスブロ
ックにデータが書込まれると（図２２中の黒四角がデー
タが書込まれたメモリセルを示す）、対応するダーティ
タグメモリ６のアドレスブロックのメモリセルにも同様
にデータが書込まれる（図２２中の黒四角がデータが書
込まれたメモリセルを示す）。ここで、図２２では、キ
ャッシュメモリ４の１つのアドレスブロックである４行
８列の８プレーンに対してダーティタグメモリ６の１つ
のアドレスブロックである４行８列の１プレーンが対応
する。これは、キャッシュメモリ４に書込まれるＲ、
Ｇ、Ｂデータは、１画素に対し各データが８ビットで表
わされるため、１画素が書換えられた場合、必ず１つの
データが書換えられ、８ビット分すべてのデータが書換
えられるためである。
データが書込まれる場合、キャッシュメモリ４の書込デ
ータ線ＣＷＤおよびダータィタグメモリ６の書込データ
線ＤＷＤを介して同時に各メモリへデータが書込まれ
る。したがって、キャッシュメモリ４の各アドレスブロ
ックにデータが書込まれると（図２２中の黒四角がデー
タが書込まれたメモリセルを示す）、対応するダーティ
タグメモリ６のアドレスブロックのメモリセルにも同様
にデータが書込まれる（図２２中の黒四角がデータが書
込まれたメモリセルを示す）。ここで、図２２では、キ
ャッシュメモリ４の１つのアドレスブロックである４行
８列の８プレーンに対してダーティタグメモリ６の１つ
のアドレスブロックである４行８列の１プレーンが対応
する。これは、キャッシュメモリ４に書込まれるＲ、
Ｇ、Ｂデータは、１画素に対し各データが８ビットで表
わされるため、１画素が書換えられた場合、必ず１つの
データが書換えられ、８ビット分すべてのデータが書換
えられるためである。
【０１２８】キャッシュメモリ４からデータ線ＣＲＤを
介して図１に示すデータトラレスファバッファ５内に具
備される書込バッファ５０へデータが読出される際、対
応するダータィタグメモリ６のデータがデータ線ＤＲＤ
を介して書込バッファ５へ読出される。書込バッファ５
では、書込信号発生回路６０が出力するライトイネーブ
ル信号に応答して、書込バッファ５は、キャッシュメモ
リ４から読出されたデータのうち、ダーティタグメモリ
６から読出されたデータが所定の値、たとえば、“１”
である場合にのみキャッシュメモリ４から読出されたデ
ータを転送する。
介して図１に示すデータトラレスファバッファ５内に具
備される書込バッファ５０へデータが読出される際、対
応するダータィタグメモリ６のデータがデータ線ＤＲＤ
を介して書込バッファ５へ読出される。書込バッファ５
では、書込信号発生回路６０が出力するライトイネーブ
ル信号に応答して、書込バッファ５は、キャッシュメモ
リ４から読出されたデータのうち、ダーティタグメモリ
６から読出されたデータが所定の値、たとえば、“１”
である場合にのみキャッシュメモリ４から読出されたデ
ータを転送する。
【０１２９】次に、図１に示すダーティタグメモリ６の
構成についてさらに詳細に説明する。図２３は、図１に
示すダーティタグメモリ６周辺の構成を示す回路図であ
る。図２３では、ダーティタグメモリ６の動作を説明す
るため、各回路の一部のみを表示している。
構成についてさらに詳細に説明する。図２３は、図１に
示すダーティタグメモリ６周辺の構成を示す回路図であ
る。図２３では、ダーティタグメモリ６の動作を説明す
るため、各回路の一部のみを表示している。
【０１３０】図２３を参照して、キャッシュメモリ４
は、ＮＭＯＳトランジスタＱ１〜Ｑ１６、インバータＧ
１〜Ｇ１２を含む。トランジスタＱ１は、読出ビット線
ＣＷＢおよびインバータＧ１およびＧ２と接続される。
インバータＧ１およびインバータＧ２はインバータＧ３
と接続される。インバータＧ１〜Ｇ３により１つのメモ
リセルが構成される、インバータＧ３はトランジスタＱ
３およびＱ４と接続される。トランジスタＱ３は読出ビ
ット線ＣＲＤと接続される。トランジスタＱ２はインバ
ータＧ１およびＧ２と接続される。トランジスタＱ１の
ゲートは書込ワード線ＣＷＷと接続される。トランジス
タＱ３のゲートは読出ワード線ＣＲＷと接続される。以
下、その他のトランジスタＱ５〜Ｑ１６およびインバー
タＧ４〜Ｇ１２も同様である。
は、ＮＭＯＳトランジスタＱ１〜Ｑ１６、インバータＧ
１〜Ｇ１２を含む。トランジスタＱ１は、読出ビット線
ＣＷＢおよびインバータＧ１およびＧ２と接続される。
インバータＧ１およびインバータＧ２はインバータＧ３
と接続される。インバータＧ１〜Ｇ３により１つのメモ
リセルが構成される、インバータＧ３はトランジスタＱ
３およびＱ４と接続される。トランジスタＱ３は読出ビ
ット線ＣＲＤと接続される。トランジスタＱ２はインバ
ータＧ１およびＧ２と接続される。トランジスタＱ１の
ゲートは書込ワード線ＣＷＷと接続される。トランジス
タＱ３のゲートは読出ワード線ＣＲＷと接続される。以
下、その他のトランジスタＱ５〜Ｑ１６およびインバー
タＧ４〜Ｇ１２も同様である。
【０１３１】ダーティタグメモリ６は、ＡＮＤゲートＧ
６７、Ｇ６８、ＮＭＯＳトランジスタＱ６１〜Ｑ６８、
インバータＧ６１〜Ｇ６６を含む。トランジスタＱ６１
は書込ビット線ＤＷＢおよびインバータＧ６１およびＧ
６２と接続される。インバータＧ６１およびＧ６２はイ
ンバータＧ６３と接続される。インバータＧ６３はトラ
ンジスタＱ６３およびＱ６４と接続される。トランジス
タＱ６３は読出データ線ＤＲＤと接続される。トランジ
スタトランジスタＱ６２はインバータＧ６１およびＧ６
２と接続される。トランジスタＱ６１のゲートは書込ワ
ード線ＣＷＷと接続される。トランジスタＱ６３のゲー
トは読出ワード線ＣＲＷと接続される。
６７、Ｇ６８、ＮＭＯＳトランジスタＱ６１〜Ｑ６８、
インバータＧ６１〜Ｇ６６を含む。トランジスタＱ６１
は書込ビット線ＤＷＢおよびインバータＧ６１およびＧ
６２と接続される。インバータＧ６１およびＧ６２はイ
ンバータＧ６３と接続される。インバータＧ６３はトラ
ンジスタＱ６３およびＱ６４と接続される。トランジス
タＱ６３は読出データ線ＤＲＤと接続される。トランジ
スタトランジスタＱ６２はインバータＧ６１およびＧ６
２と接続される。トランジスタＱ６１のゲートは書込ワ
ード線ＣＷＷと接続される。トランジスタＱ６３のゲー
トは読出ワード線ＣＲＷと接続される。
【０１３２】上記の構成により、書込ワード線ＣＷＷは
キャッシュメモリ４とダーティタグメモリで共用されて
いるので、キャッシュメモリ４の所定のメモリセルに
“０”または“１”のデータが書込まれると、対応する
ダーティタグメモリ６のメモリセルに“１”のデータを
書込むことが可能となる。したがって、ダーティタグメ
モリ６のメモリセルのデータが“１”の場合は対応する
キャッシュメモリ４のメモリセルにデータが書込まれた
ことになり、ダータィタグメモリ６のデータを検出する
ことによりキャッシュメモリ４の書込が行なわれたメモ
リセルを検出することが可能となる。
キャッシュメモリ４とダーティタグメモリで共用されて
いるので、キャッシュメモリ４の所定のメモリセルに
“０”または“１”のデータが書込まれると、対応する
ダーティタグメモリ６のメモリセルに“１”のデータを
書込むことが可能となる。したがって、ダーティタグメ
モリ６のメモリセルのデータが“１”の場合は対応する
キャッシュメモリ４のメモリセルにデータが書込まれた
ことになり、ダータィタグメモリ６のデータを検出する
ことによりキャッシュメモリ４の書込が行なわれたメモ
リセルを検出することが可能となる。
【０１３３】一方、ＡＮＤゲートＧ６７には、ダーティ
タグメモリ６の読出データ線ＤＲＤの信号およびライト
イネーブル信号（ＷＥ）６１が入力される。インバータ
Ｇ６７は、ライトイネーブル６１信号が“１”であり、
かつ、読出データ線ＤＲＤのデータが“１”のときにの
み“１”のデータを書込バッファ５１へ出力する。ＡＮ
ＤゲートＧ６８も同様である。
タグメモリ６の読出データ線ＤＲＤの信号およびライト
イネーブル信号（ＷＥ）６１が入力される。インバータ
Ｇ６７は、ライトイネーブル６１信号が“１”であり、
かつ、読出データ線ＤＲＤのデータが“１”のときにの
み“１”のデータを書込バッファ５１へ出力する。ＡＮ
ＤゲートＧ６８も同様である。
【０１３４】書込バッファ５１は、ＡＮＤゲートＧ５
１、Ｇ５２、インバータＧ５３を含む。各書込バッファ
５１、５２は、キャッシュメモリ４の１列に対応して設
けられる。ＡＮＤゲートＧ５１およびインバータＧ５３
は読出データ線ＣＲＴを介してトランジスタＱ７と接続
される。インバータＧ５３はＡＮＤゲートＧ５２と接続
される。ＡＮＤゲートＧ５１およびＧ５２はＡＮＤゲー
トＧ６７と接続される。上記構成により、ＡＮＤゲート
Ｇ６７が“１”のデータを出力した場合、書込バッファ
５１が駆動し、トランジスタＱ７を介して入力されたデ
ータがＡＮＤゲートＧ５１またはＧ５１から出力され、
データバスＤＢへ伝送される。その他の場合は書込バッ
ファ５１は駆動せず、データバスＤＢへデータは伝送さ
れない。書込バッファ５２についても上記と同様であ
る。
１、Ｇ５２、インバータＧ５３を含む。各書込バッファ
５１、５２は、キャッシュメモリ４の１列に対応して設
けられる。ＡＮＤゲートＧ５１およびインバータＧ５３
は読出データ線ＣＲＴを介してトランジスタＱ７と接続
される。インバータＧ５３はＡＮＤゲートＧ５２と接続
される。ＡＮＤゲートＧ５１およびＧ５２はＡＮＤゲー
トＧ６７と接続される。上記構成により、ＡＮＤゲート
Ｇ６７が“１”のデータを出力した場合、書込バッファ
５１が駆動し、トランジスタＱ７を介して入力されたデ
ータがＡＮＤゲートＧ５１またはＧ５１から出力され、
データバスＤＢへ伝送される。その他の場合は書込バッ
ファ５１は駆動せず、データバスＤＢへデータは伝送さ
れない。書込バッファ５２についても上記と同様であ
る。
【０１３５】上記の動作により、キャッシュメモリ４の
メモリセルにデータが書込まれた場合、対応するダーテ
ィタグメモリ６のメモリセルに“１”のデータが書込ま
れ、書込バッファ５１は、ダーティタグメモリ６のメモ
リセルのデータが“１”の場合にのみ駆動し、書込が行
なわれたキャッシュメモリ４のメモリセルのデータのみ
をデータバスＤＢへ出力する。したがって、書込が行な
われていないキャッシュメモリ４のデータはデータバス
ＤＢへ出力されず、ページモードライト時に消費電力を
必要最小限に抑えることが可能となる。
メモリセルにデータが書込まれた場合、対応するダーテ
ィタグメモリ６のメモリセルに“１”のデータが書込ま
れ、書込バッファ５１は、ダーティタグメモリ６のメモ
リセルのデータが“１”の場合にのみ駆動し、書込が行
なわれたキャッシュメモリ４のメモリセルのデータのみ
をデータバスＤＢへ出力する。したがって、書込が行な
われていないキャッシュメモリ４のデータはデータバス
ＤＢへ出力されず、ページモードライト時に消費電力を
必要最小限に抑えることが可能となる。
【０１３６】また、上記実施例では、すべてのＲ、Ｇ、
Ｂデータについてプレーン方向に対応させ上記のマスク
機能を内蔵すれば、つまり、８プレーンだけでなく、
Ｒ、Ｇ、Ｂデータすべてについて２４プレーンについて
上記のマスク機能を実行すれば、ページライト時の消費
電力をさらに低減することが可能となる。
Ｂデータについてプレーン方向に対応させ上記のマスク
機能を内蔵すれば、つまり、８プレーンだけでなく、
Ｒ、Ｇ、Ｂデータすべてについて２４プレーンについて
上記のマスク機能を実行すれば、ページライト時の消費
電力をさらに低減することが可能となる。
【０１３７】図２３は、プレーン方向についてのマスク
機能を付加した場合のダーティタグメモリ周辺の構成を
示す図である。図２３と図２２で異なる点は、書込バッ
ファ５１、５２が３入力ＡＮＤゲートＧ５１ａ、５２
ａ、Ｇ５４ａ、Ｇ５５ａを含む書込バッファ５１ａ，５
２ａに変更され、各ＡＮＤゲートＧ５１ａ，Ｇ５２ａ，
Ｇ５４ａ，Ｇ５５ａに新たにプレーン信号（ＰＬＡＮ
Ｅ）６２が入力された点である。その他の点は、図２３
に示すものと同様であるのでその説明を省略する。上記
の構成により、プレーン信号６１に応じてプレーン方向
にもマスクをかけることができ、ページライト時の消費
電力をさらに低減することができる。
機能を付加した場合のダーティタグメモリ周辺の構成を
示す図である。図２３と図２２で異なる点は、書込バッ
ファ５１、５２が３入力ＡＮＤゲートＧ５１ａ、５２
ａ、Ｇ５４ａ、Ｇ５５ａを含む書込バッファ５１ａ，５
２ａに変更され、各ＡＮＤゲートＧ５１ａ，Ｇ５２ａ，
Ｇ５４ａ，Ｇ５５ａに新たにプレーン信号（ＰＬＡＮ
Ｅ）６２が入力された点である。その他の点は、図２３
に示すものと同様であるのでその説明を省略する。上記
の構成により、プレーン信号６１に応じてプレーン方向
にもマスクをかけることができ、ページライト時の消費
電力をさらに低減することができる。
【０１３８】次に、シリアルアクセスメモリ３ａ、３ｂ
から出力されるデータについて説明する。本実施例で
は、図１に示すように、シリアルアクセスメモリをシリ
アルアクセスメモリ３ａおよび３ｂの２つのメモリに分
割して一方ずつＤＲＡＭ部２ａ〜２ｄからデータが転送
されるように構成しているので、データが途切れること
なくカラーデータを出力することが可能である。通常、
カラーデータの出力は、Ｒ、Ｇ、Ｂデータが各８ビット
で構成され、合計２４ビットのデータとなり、上記のよ
うにダブルバッファ構成を採用する場合はさらにバッフ
ァリング用としてもう１バイトのデータが必要となり、
合計３２ビットが同時にビデオ出力端子Ｖ０から出力さ
れることが望ましい。しかし、１つのフレームバッファ
メモリからビデオ出力ピンを２４ピンまたは３２ピンも
用意することはチップ面積が増大し、出力時に消費電力
が増大する等の問題がある。
から出力されるデータについて説明する。本実施例で
は、図１に示すように、シリアルアクセスメモリをシリ
アルアクセスメモリ３ａおよび３ｂの２つのメモリに分
割して一方ずつＤＲＡＭ部２ａ〜２ｄからデータが転送
されるように構成しているので、データが途切れること
なくカラーデータを出力することが可能である。通常、
カラーデータの出力は、Ｒ、Ｇ、Ｂデータが各８ビット
で構成され、合計２４ビットのデータとなり、上記のよ
うにダブルバッファ構成を採用する場合はさらにバッフ
ァリング用としてもう１バイトのデータが必要となり、
合計３２ビットが同時にビデオ出力端子Ｖ０から出力さ
れることが望ましい。しかし、１つのフレームバッファ
メモリからビデオ出力ピンを２４ピンまたは３２ピンも
用意することはチップ面積が増大し、出力時に消費電力
が増大する等の問題がある。
【０１３９】したがって、本実施例では、ビデオ出力端
子ＶＯは１６ピンとしている。この場合、ビデオクロッ
ク信号ＶＣの１サイクルの間に、１バイトのＸデータ
（バッファリング用データ）と１バイトのＲデータの２
バイトのデータを出力し、次の１サイクルで１バイトの
Ｇデータおよび１バイトのＢデータの２バイトのデータ
をビデオ出力端子ＶＯから交互に出力する。この場合、
ビデオ出力端子ＶＯから出力されるデータは、２サイク
ルかかって１ピクセルのカラーデータを出力するように
構成されており、ビデオクロック信号の偶数または奇数
の入力には注意が必要となる。本実施例では、以下に説
明するビデオ出力切換回路７を具備することにより、Ｘ
データおよびＲデータの２バイトのデータとＧデータお
よびＢデータの２バイトのデータとの出力順序を入換え
ることが可能である。
子ＶＯは１６ピンとしている。この場合、ビデオクロッ
ク信号ＶＣの１サイクルの間に、１バイトのＸデータ
（バッファリング用データ）と１バイトのＲデータの２
バイトのデータを出力し、次の１サイクルで１バイトの
Ｇデータおよび１バイトのＢデータの２バイトのデータ
をビデオ出力端子ＶＯから交互に出力する。この場合、
ビデオ出力端子ＶＯから出力されるデータは、２サイク
ルかかって１ピクセルのカラーデータを出力するように
構成されており、ビデオクロック信号の偶数または奇数
の入力には注意が必要となる。本実施例では、以下に説
明するビデオ出力切換回路７を具備することにより、Ｘ
データおよびＲデータの２バイトのデータとＧデータお
よびＢデータの２バイトのデータとの出力順序を入換え
ることが可能である。
【０１４０】以下、図１に示すビデオ出力回路７につい
て詳細に説明する。図２５は、図１に示すビデオ出力切
換回路の構成を示すブロック図であり、図２６は、図２
５に示すビデオ出力切換回路の具体的な構成を示す回路
図であり、図２７は、図２６に示すビデオ出力切換回路
の出力信号を説明するタイミングチャートである。
て詳細に説明する。図２５は、図１に示すビデオ出力切
換回路の構成を示すブロック図であり、図２６は、図２
５に示すビデオ出力切換回路の具体的な構成を示す回路
図であり、図２７は、図２６に示すビデオ出力切換回路
の出力信号を説明するタイミングチャートである。
【０１４１】まず、図２５を参照して、ビデオ出力切換
回路は、内部ビデオクロック発生回路７１、内部信号発
生回路７２、セレクタ７３、レジスタＲ７１、Ｒ７２を
含む。内部ビデオクロック発生回路７１には、ビデオク
ロック信号入力端子ＶＣからビデオクロック信号ＶＣが
入力され、所定のクロック信号ＣＫをレジスタＲ７１お
よびＲ７２へ出力する。レジスタＲ７１には、たとえ
ば、８ビットのＸデータおよび８ビットのＲデータが入
力される。レジスタＲ７２には、たとえば、８ビットの
Ｇデータおよび８ビットのＢデータが入力される。レジ
スタＲ７１およびＲ７２は、入力したデータを受け、セ
レクタ７３へそれぞれ出力する。また内部ビデオクロッ
ク発生回路７１は、入力したビデオクロック信号ＶＣに
応答して、所定の信号を内部信号発生回路７２へ出力す
る。内部信号発生回路７２には、装置内部の所定のレジ
スタからノーマルモードまたはリバースモードを指令す
る制御信号Ｎ／Ｒが入力される。内部信号発生回路７２
は、内部ビデオクロック発生回路７１から入力された信
号に応答して制御信号Ｎ／Ｒをセレクタ７３へ出力す
る。セレクタ７３は、制御信号Ｎ／Ｒに応答して、ノー
マルモードの場合はレジスタＲ７１およびＲ７２から入
力した各データをそのままの順序で出力し、リバースモ
ードの場合は出力順序を入換えて出力する。
回路は、内部ビデオクロック発生回路７１、内部信号発
生回路７２、セレクタ７３、レジスタＲ７１、Ｒ７２を
含む。内部ビデオクロック発生回路７１には、ビデオク
ロック信号入力端子ＶＣからビデオクロック信号ＶＣが
入力され、所定のクロック信号ＣＫをレジスタＲ７１お
よびＲ７２へ出力する。レジスタＲ７１には、たとえ
ば、８ビットのＸデータおよび８ビットのＲデータが入
力される。レジスタＲ７２には、たとえば、８ビットの
Ｇデータおよび８ビットのＢデータが入力される。レジ
スタＲ７１およびＲ７２は、入力したデータを受け、セ
レクタ７３へそれぞれ出力する。また内部ビデオクロッ
ク発生回路７１は、入力したビデオクロック信号ＶＣに
応答して、所定の信号を内部信号発生回路７２へ出力す
る。内部信号発生回路７２には、装置内部の所定のレジ
スタからノーマルモードまたはリバースモードを指令す
る制御信号Ｎ／Ｒが入力される。内部信号発生回路７２
は、内部ビデオクロック発生回路７１から入力された信
号に応答して制御信号Ｎ／Ｒをセレクタ７３へ出力す
る。セレクタ７３は、制御信号Ｎ／Ｒに応答して、ノー
マルモードの場合はレジスタＲ７１およびＲ７２から入
力した各データをそのままの順序で出力し、リバースモ
ードの場合は出力順序を入換えて出力する。
【０１４２】次に、図２５に示すビデオ出力切換回路の
具体的な構成について説明する。図２６を参照して、ビ
デオ出力切換回路は、ＮＭＯＳトランジスタＱ７２〜Ｑ
７６、ＮＯＲゲートＧ７１、Ｇ７２、インバータＧ７３
〜Ｇ７７を含む。
具体的な構成について説明する。図２６を参照して、ビ
デオ出力切換回路は、ＮＭＯＳトランジスタＱ７２〜Ｑ
７６、ＮＯＲゲートＧ７１、Ｇ７２、インバータＧ７３
〜Ｇ７７を含む。
【０１４３】トランジスタＱ７１は、ＮＯＲゲートＧ７
１およびインバータＧ７６と接続され、そのゲートには
ビデオクロック信号／ＶＣ（ビデオクロック信号ＶＣの
相補信号）が入力される。トランジスタＱ７２は、ＮＯ
ＲゲートＧ７１およびＧ７２と接続され、そのゲートに
はビデオクロック信号ＶＣが入力される。ＮＯＲゲート
Ｇ７１にはノーマルモードを表わす制御信号Ｎが入力さ
れ、反転されたトランジスタＱ７１を介して入力された
信号および制御信号Ｎの論理和がとられる。トランジス
タＱ７１から入力した信号および制御信号Ｎが“Ｈ”の
場合、“Ｌ”の信号をＮＯＲゲートＧ７２へ出力する。
その他の場合はＮＯＲゲートＧ７１は“Ｈ”の信号をＮ
ＯＲゲート７２に出力する。ＮＯＲゲートＧ７２にはリ
バースモードを表わす制御信号Ｒが入力され、反転され
た両信号の論理和がトランジスタＱ７２およびＱ７３に
出力される。
１およびインバータＧ７６と接続され、そのゲートには
ビデオクロック信号／ＶＣ（ビデオクロック信号ＶＣの
相補信号）が入力される。トランジスタＱ７２は、ＮＯ
ＲゲートＧ７１およびＧ７２と接続され、そのゲートに
はビデオクロック信号ＶＣが入力される。ＮＯＲゲート
Ｇ７１にはノーマルモードを表わす制御信号Ｎが入力さ
れ、反転されたトランジスタＱ７１を介して入力された
信号および制御信号Ｎの論理和がとられる。トランジス
タＱ７１から入力した信号および制御信号Ｎが“Ｈ”の
場合、“Ｌ”の信号をＮＯＲゲートＧ７２へ出力する。
その他の場合はＮＯＲゲートＧ７１は“Ｈ”の信号をＮ
ＯＲゲート７２に出力する。ＮＯＲゲートＧ７２にはリ
バースモードを表わす制御信号Ｒが入力され、反転され
た両信号の論理和がトランジスタＱ７２およびＱ７３に
出力される。
【０１４４】トランジスタＱ７３はインバータＧ７３お
よびトランジスタＱ７４と接続され、そのゲートにはビ
デオクロック信号ＶＣを受ける。トランジスタＱ７４は
インバータＧ７４〜Ｇ７６と接続され、そのゲートには
ビデオクロック信号／ＶＣが入力される。インバータＧ
７３はインバータＧ７４と接続される。インバータＧ７
５は、トランジスタＱ７５を制御するための制御信号Ａ
を出力し、インバータＧ７５の出力信号はインバータＧ
７７により反転され、トランジスタＱ７６を制御する制
御信号ＡＣが出力される。インバータＧ７６の出力はク
ロック信号ＣＫとして出力され、図２５に示すレジスタ
Ｒ７１およびＲ７２へ出力される。また、インバータＧ
７６の出力はトランジスタＱ７１へ戻される。
よびトランジスタＱ７４と接続され、そのゲートにはビ
デオクロック信号ＶＣを受ける。トランジスタＱ７４は
インバータＧ７４〜Ｇ７６と接続され、そのゲートには
ビデオクロック信号／ＶＣが入力される。インバータＧ
７３はインバータＧ７４と接続される。インバータＧ７
５は、トランジスタＱ７５を制御するための制御信号Ａ
を出力し、インバータＧ７５の出力信号はインバータＧ
７７により反転され、トランジスタＱ７６を制御する制
御信号ＡＣが出力される。インバータＧ７６の出力はク
ロック信号ＣＫとして出力され、図２５に示すレジスタ
Ｒ７１およびＲ７２へ出力される。また、インバータＧ
７６の出力はトランジスタＱ７１へ戻される。
【０１４５】トランジスタＱ７５には８ビットのＸデー
タおよび８ビットのＲデータが入力され、トランジスタ
Ｑ７６には８ビットのＧデータおよび８ビットのＢデー
タが入力される。
タおよび８ビットのＲデータが入力され、トランジスタ
Ｑ７６には８ビットのＧデータおよび８ビットのＢデー
タが入力される。
【０１４６】以上の構成により、ビデオクロック信号Ｖ
Ｃおよび制御信号Ｎ、Ｒに応答して制御信号ＡおよびＡ
Ｃが出力される。出力された制御信号ＡおよびＡＣに応
答してトランジスタＱ７５およびＱ７６がオンまたはオ
フし、８ビットのＲデータおよび８ビットのＧデータま
たは８ビットのＢデータおよび８ビットのＸデータが出
力される。
Ｃおよび制御信号Ｎ、Ｒに応答して制御信号ＡおよびＡ
Ｃが出力される。出力された制御信号ＡおよびＡＣに応
答してトランジスタＱ７５およびＱ７６がオンまたはオ
フし、８ビットのＲデータおよび８ビットのＧデータま
たは８ビットのＢデータおよび８ビットのＸデータが出
力される。
【０１４７】上記のビデオ出力切換回路の出力信号につ
いて説明する。図２７を参照して、ノーマルモードが指
定されている場合は、ビデオクロック信号ＶＣに応答し
て、出力信号ＶＯ１が、まず、８ビットのＸデータおよ
び８ビットのＲデータを出力し、つぎに、８ビットのＧ
データおよび８ビットのＢデータが出力され、以降交互
に各データが出力される。リバースモードの場合は、出
力信号ＶＯ２に示すように、まず、８ビットのＧデータ
および８ビットのＢデータが出力され、次に、８ビット
のＸデータおよび８ビットのＲデータが出力され、以降
各データが交互に出力される。したがって、上記のビデ
オ出力切換回路７により、制御信号Ｎ／Ｒに応答して出
力データの順序を入換えることができるので、データバ
ンクメモリ２に任意にＲ、Ｇ、Ｂ、Ｘデータを割当てる
ことが可能となり、データの割当てにフレキシビリティ
を持たせることが可能となる。
いて説明する。図２７を参照して、ノーマルモードが指
定されている場合は、ビデオクロック信号ＶＣに応答し
て、出力信号ＶＯ１が、まず、８ビットのＸデータおよ
び８ビットのＲデータを出力し、つぎに、８ビットのＧ
データおよび８ビットのＢデータが出力され、以降交互
に各データが出力される。リバースモードの場合は、出
力信号ＶＯ２に示すように、まず、８ビットのＧデータ
および８ビットのＢデータが出力され、次に、８ビット
のＸデータおよび８ビットのＲデータが出力され、以降
各データが交互に出力される。したがって、上記のビデ
オ出力切換回路７により、制御信号Ｎ／Ｒに応答して出
力データの順序を入換えることができるので、データバ
ンクメモリ２に任意にＲ、Ｇ、Ｂ、Ｘデータを割当てる
ことが可能となり、データの割当てにフレキシビリティ
を持たせることが可能となる。
【０１４８】
【発明の効果】請求項１ないし請求項３記載の半導体集
積回路装置においては、キャッシュメモリとメインメモ
リとの間で画像データを転送する第１のページモードに
おいて、スクリーン上のｎ行ｍ列の画素に対応した画像
データが記憶されている領域を活性化することができる
ので、スクリーン上のレクタングル状の領域に対応した
画像データを高速に転送することができる。この結果、
データのアクセス回数が削減され、高速に画像データを
書換え、描画レートを向上させることが可能となる。
積回路装置においては、キャッシュメモリとメインメモ
リとの間で画像データを転送する第１のページモードに
おいて、スクリーン上のｎ行ｍ列の画素に対応した画像
データが記憶されている領域を活性化することができる
ので、スクリーン上のレクタングル状の領域に対応した
画像データを高速に転送することができる。この結果、
データのアクセス回数が削減され、高速に画像データを
書換え、描画レートを向上させることが可能となる。
【０１４９】請求項２記載の半導体集積回路装置におい
ては、請求項１ないし請求項３記載の半導体集積回路装
置の効果に加え、メインメモリからシリアルアクセスメ
モリへデータを転送する第２のページモードにおいて、
スクリーン上の１行Ｍ列の画素に対応した画像データが
記憶されている領域を活性化することができるので、シ
リアルアクセスメモリに適したページ形状を活性化させ
ることができ、各メモリに対して高速に画像データを転
送することができる。さらに、データを転送するメモリ
の構成に応じてメインメモリで活性化するページの形状
を変えることができるので、データ転送に不必要な行選
択線およびセンスアンプを活性化することがなく、アク
セス時の消費電流を低減することが可能となる。
ては、請求項１ないし請求項３記載の半導体集積回路装
置の効果に加え、メインメモリからシリアルアクセスメ
モリへデータを転送する第２のページモードにおいて、
スクリーン上の１行Ｍ列の画素に対応した画像データが
記憶されている領域を活性化することができるので、シ
リアルアクセスメモリに適したページ形状を活性化させ
ることができ、各メモリに対して高速に画像データを転
送することができる。さらに、データを転送するメモリ
の構成に応じてメインメモリで活性化するページの形状
を変えることができるので、データ転送に不必要な行選
択線およびセンスアンプを活性化することがなく、アク
セス時の消費電流を低減することが可能となる。
【０１５０】請求項５記載の半導体集積回路装置におい
ては、転送すべき画像データに応じて活性化させる記憶
領域を変えることができるので、メインメモリから出力
するメモリの構成に応じて最適なページ形状を選択する
ことが可能となる。したがって、データのアクセス回数
が削減され、高速に画像データを書換え、描画レートを
向上させることができるとともに、不必要な行選択線お
よびセンスアンプを活性化することなく、アクセス時の
消費電流を低減することが可能となる。
ては、転送すべき画像データに応じて活性化させる記憶
領域を変えることができるので、メインメモリから出力
するメモリの構成に応じて最適なページ形状を選択する
ことが可能となる。したがって、データのアクセス回数
が削減され、高速に画像データを書換え、描画レートを
向上させることができるとともに、不必要な行選択線お
よびセンスアンプを活性化することなく、アクセス時の
消費電流を低減することが可能となる。
【０１５１】請求項６および請求項７記載の半導体集積
回路装置においては、比較結果信号出力端子が比較結果
信号入力端子の反対側に配置されているので、半導体集
積回路装置を２つ直列に使用する場合、一方の半導体集
積回路装置の比較結果信号出力端子と他方の半導体集積
回路装置の比較結果信号入力端子とを容易に接続するこ
とが可能となる。また、接続線の長さも短くすることが
できるので、伝送時のディレイタイムを小さくすること
が可能となる。
回路装置においては、比較結果信号出力端子が比較結果
信号入力端子の反対側に配置されているので、半導体集
積回路装置を２つ直列に使用する場合、一方の半導体集
積回路装置の比較結果信号出力端子と他方の半導体集積
回路装置の比較結果信号入力端子とを容易に接続するこ
とが可能となる。また、接続線の長さも短くすることが
できるので、伝送時のディレイタイムを小さくすること
が可能となる。
【０１５２】請求項７記載の半導体集積回路装置におい
ては、上記効果に加え、クロック信号入力端子が比較結
果信号出力端子と同じ側に配置されるので、クロック信
号入力端子と比較結果信号出力端子との距離が短くな
り、クロック信号入力端子から入力されるクロック信号
に応じて高速に比較結果信号出力端子から比較結果信号
を出力することができる。したがって、装置の高圧応答
性を改善することができる。
ては、上記効果に加え、クロック信号入力端子が比較結
果信号出力端子と同じ側に配置されるので、クロック信
号入力端子と比較結果信号出力端子との距離が短くな
り、クロック信号入力端子から入力されるクロック信号
に応じて高速に比較結果信号出力端子から比較結果信号
を出力することができる。したがって、装置の高圧応答
性を改善することができる。
【０１５３】請求項８記載の半導体集積回路装置におい
ては、比較結果信号入力端子がクロック信号入力端子と
反対側に配置されるので、入力したクロック信号に応じ
て比較結果信号入力端子に入力された信号を受ける場
合、クロック信号入力端子にクロック信号が入力されて
から、クロック信号が装置内部で遅延する。このため、
半導体集積回路装置のセットアップ時間を十分に確保す
ることが可能となる。
ては、比較結果信号入力端子がクロック信号入力端子と
反対側に配置されるので、入力したクロック信号に応じ
て比較結果信号入力端子に入力された信号を受ける場
合、クロック信号入力端子にクロック信号が入力されて
から、クロック信号が装置内部で遅延する。このため、
半導体集積回路装置のセットアップ時間を十分に確保す
ることが可能となる。
【０１５４】請求項９記載の半導体集積回路装置におい
ては、比較結果信号出力端子とクロック信号入力端子と
が同じ側に配置されるので、比較結果信号出力端子とク
ロック端子入力端子との間が短くなり、クロック信号入
力端子に入力されたクロック信号に応じて高速に比較結
果出力端子から比較結果信号を出力することが可能とな
る。
ては、比較結果信号出力端子とクロック信号入力端子と
が同じ側に配置されるので、比較結果信号出力端子とク
ロック端子入力端子との間が短くなり、クロック信号入
力端子に入力されたクロック信号に応じて高速に比較結
果出力端子から比較結果信号を出力することが可能とな
る。
【０１５５】請求項１０記載の半導体集積回路装置にお
いては、画像データ出力端子が配置される１辺以外の辺
に画像データ入力端子が配置されるので、画像データ入
力端子から入力される信号と、画像データ出力端子から
出力される信号とが互いに干渉することがなく、両信号
ともにノイズを受けることがない。
いては、画像データ出力端子が配置される１辺以外の辺
に画像データ入力端子が配置されるので、画像データ入
力端子から入力される信号と、画像データ出力端子から
出力される信号とが互いに干渉することがなく、両信号
ともにノイズを受けることがない。
【０１５６】請求項１１記載の半導体集積回路装置にお
いては、１種類の半導体集積回路装置を用いて奥行座標
用およびカラーデータ用に使用することができるので、
装置の汎用性を高めることができ、さらに、比較結果信
号に応答してカラーデータの書換動作を制御しているの
で、データのアクセス回数が削減され、高速に画像デー
タを書換え、描画レートを向上することが可能となる。
いては、１種類の半導体集積回路装置を用いて奥行座標
用およびカラーデータ用に使用することができるので、
装置の汎用性を高めることができ、さらに、比較結果信
号に応答してカラーデータの書換動作を制御しているの
で、データのアクセス回数が削減され、高速に画像デー
タを書換え、描画レートを向上することが可能となる。
【０１５７】請求項１２記載の半導体集積回路装置にお
いては、キャッシュメモリ内で画像データをコピーする
ことができ、データアクセス回数が削減され、高速に画
像データを書換え、描画レートを向上させることが可能
となる。
いては、キャッシュメモリ内で画像データをコピーする
ことができ、データアクセス回数が削減され、高速に画
像データを書換え、描画レートを向上させることが可能
となる。
【０１５８】請求項１３記載の半導体集積回路装置にお
いては、書込が発生したメモリセルデータのみデータバ
スを介して転送しているので、書込時の消費電力を必要
最小限に抑えることが可能となる。
いては、書込が発生したメモリセルデータのみデータバ
スを介して転送しているので、書込時の消費電力を必要
最小限に抑えることが可能となる。
【０１５９】請求項１４記載の半導体集積回路装置にお
いては、シリアルアクセスメモリに記憶された第１およ
び第２の画像データの出力順序を入換えることができる
ので、メインメモリに任意に画像データを記憶させるこ
とが可能となる。
いては、シリアルアクセスメモリに記憶された第１およ
び第２の画像データの出力順序を入換えることができる
ので、メインメモリに任意に画像データを記憶させるこ
とが可能となる。
【０１６０】請求項１５および請求項１６記載の画像デ
ータ処理システムにおいては、内部に具備された半導体
集積回路装置の２倍のデータ転送速度で２倍の画像デー
タを出力することができるので、高速に画像データを出
力することができ、高速に画像データを書換え、描画レ
ートを向上させることが可能となる。
ータ処理システムにおいては、内部に具備された半導体
集積回路装置の２倍のデータ転送速度で２倍の画像デー
タを出力することができるので、高速に画像データを出
力することができ、高速に画像データを書換え、描画レ
ートを向上させることが可能となる。
【図１】 本発明の一実施例のフレームバッファメモリ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 図１に示すフレームバッファメモリを用いた
第１のグラフィック描画システムの構成を示すブロック
図である。
第１のグラフィック描画システムの構成を示すブロック
図である。
【図３】 図１に示すフレームバッファメモリを用いた
第２のグラフィック描画システムの構成を示すブロック
図である。
第２のグラフィック描画システムの構成を示すブロック
図である。
【図４】 図３に示すグラフィック描画システムと等価
のグラフィック描画システムの構成を示すブロック図で
ある。
のグラフィック描画システムの構成を示すブロック図で
ある。
【図５】 図３に示すフレームバッファメモリの出力部
の構成を示す図である。
の構成を示す図である。
【図６】 図１に示すフレームバッファメモリのピン配
置を示す図である。
置を示す図である。
【図７】 図６に示すピン配置の効果を説明するための
図である。
図である。
【図８】 図７に示すシステムの動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図９】 図８に示す比較結果信号が生成される過程を
説明するための図である。
説明するための図である。
【図１０】 図１に示すフレームバッファメモリを用い
た第３のグラフィック描画システムの構成を示すブロッ
ク図である。
た第３のグラフィック描画システムの構成を示すブロッ
ク図である。
【図１１】 図１に示すキャッシュメモリの構成を示す
ブロック図である。
ブロック図である。
【図１２】 図１に示す画像処理ユニットの構成を示す
ブロック図である。
ブロック図である。
【図１３】 図１に示すフレームバッファメモリを用い
てページ分割された領域にトライアングルを描画する例
を説明するための第１の図である。
てページ分割された領域にトライアングルを描画する例
を説明するための第１の図である。
【図１４】 図１に示すフレームバッファメモリを用い
てページ分割された領域にトライアングルを描画する例
を説明するための第２の図である。
てページ分割された領域にトライアングルを描画する例
を説明するための第２の図である。
【図１５】 図１に示すデータバンクメモリ、キャッシ
ュメモリ、およびシリアルアクセスメモリの記憶領域の
対応関係を説明する図である。
ュメモリ、およびシリアルアクセスメモリの記憶領域の
対応関係を説明する図である。
【図１６】 図１に示すデータバンクメモリの構成を示
すブロック図である。
すブロック図である。
【図１７】 スクリーン上でのデータバンクメモリのデ
ータの対応を説明する図である。
ータの対応を説明する図である。
【図１８】 スクリーン上でのシリアルアクセスメモリ
のデータの対応を説明する図である。
のデータの対応を説明する図である。
【図１９】 第１のページモードを説明するための図で
ある。
ある。
【図２０】 第２のページモードを説明するための図で
ある。
ある。
【図２１】 図１９および図２０に示すメインロウデコ
ーダおよびサブロウデコーダの構成を示す図である。
ーダおよびサブロウデコーダの構成を示す図である。
【図２２】 図１に示すダーティタグメモリの動作を説
明するブロック図である。
明するブロック図である。
【図２３】 図１に示すダーティタグメモリ周辺の構成
を示す回路図である。
を示す回路図である。
【図２４】 図１に示すダーティタグメモリ周辺の他の
具体例構成を示す図である。
具体例構成を示す図である。
【図２５】 図１に示すビデオ出力切換回路の構成を示
すブロック図である。
すブロック図である。
【図２６】 図２５に示すビデオ出力切換回路の具体的
な構成を示す回路図である。
な構成を示す回路図である。
【図２７】 図２６に示すビデオ出力切換回路の出力信
号を説明するタイミングチャートである。
号を説明するタイミングチャートである。
【図２８】 従来のＶＲＡＭを用いたグラフィック描画
システムの構成を示すブロック図である。
システムの構成を示すブロック図である。
【図２９】 従来のＶＲＡＭを用いてページ分割された
領域にトライアングルを描画する例を説明するための第
１の図である。
領域にトライアングルを描画する例を説明するための第
１の図である。
【図３０】 従来のＶＲＡＭを用いてページ分割された
領域にトライアングルを描画する例を説明するための第
２の図である。
領域にトライアングルを描画する例を説明するための第
２の図である。
１ コントローラ、２ データバンクメモリ、３ａ，３
ｂ シリアルアクセスメモリ、４ キャッシュメモリ、
５ データトランスファバッファ、６ ダーティタグメ
モリ、７ ビデオ出力切換回路、８ 演算部、８ａ 比
較ユニット、８ｂ 画像処理ユニット。
ｂ シリアルアクセスメモリ、４ キャッシュメモリ、
５ データトランスファバッファ、６ ダーティタグメ
モリ、７ ビデオ出力切換回路、８ 演算部、８ａ 比
較ユニット、８ｂ 画像処理ユニット。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/02 Ｚ 9471−5Ｇ 5/36 ５３０ Ｍ 9471−5Ｇ
Claims (16)
- 【請求項１】 Ｎ行Ｍ列（Ｎ、Ｍは１より大きい整数）
に配置された複数の画素から構成されるスクリーンに対
応した画像データを記憶する半導体集積回路装置であっ
て、 前記画像データを記憶するためのメインメモリと、 前記メインメモリに記憶された前記画像データの一部を
記憶するためのキャッシュメモリと、 前記メインメモリと前記キャッシュメモリとの間で前記
画像データを転送するための第１のデータバスとを含
み、 前記メインメモリは、 前記キャッシュメモリと前記画像データを転送する第１
のページモードにおいて、前記スクリーン上のｎ行ｍ列
（ｎ、ｍは１より大きい整数、ｎ＜Ｎ、ｍ＜Ｍ）の画素
に対応した前記画像データが記憶されている記憶領域を
活性化させる半導体集積回路装置。 - 【請求項２】 前記半導体集積回路装置は、さらに、 前記メインメモリから出力された前記画像データを記憶
し、記憶した画像データを前記スクリーンへ出力するた
めのシリアルアクセスメモリと、 前記メインメモリから前記シリアルアクセスメモリへ前
記画像データを転送するための第２のデータバスとを含
み、 前記メインメモリは、 前記シリアルアクセスメモリへデータを転送する第２の
ページモードにおいて、前記スクリーン上の１行Ｍ列の
画像に対応した前記画像データが記憶されている記憶領
域を活性化させる請求項１記載の半導体集積回路装置。 - 【請求項３】 前記キャッシュメモリは、ａビットの記
憶容量を持つ複数のメモリブロックを含み、 前記第１のデータバスのバス幅は、ａビットであり、 前記メインメモリは、 前記第１のページモードにおいて、ｂビット（ｂ＝ａ×
ｋ、ここで、ｋは正の整数）の前記画像データが記憶さ
れている記憶領域を活性化させる請求項１または２記載
の半導体集積回路装置。 - 【請求項４】 前記キャッシュメモリは、２５６ビット
の記憶容量を持つ複数のメモリブロックを含み、 前記第１のデータバスは、２５６ビットのバス幅を有す
る請求項３記載の半導体集積回路装置。 - 【請求項５】 Ｎ行Ｍ列（Ｎ、Ｍは１より大きい整数）
に配置された複数の画素から構成されるスクリーンに対
応した画像データを記憶する半導体集積回路装置であっ
て、 前記画像データを記憶するためのメインメモリと、 第１のページモードにおいて、前記スクリーン上の第１
領域の画素に対応した前記画像データが記憶されている
前記メインメモリの第１の記憶領域を活性化させる第１
活性化手段と、 第２のページモードにおいて、前記第１の領域と形状の
異なる前記スクリーン上の第２領域の画素に対応した前
記画像データが記憶されている第２の記憶領域を活性化
させる第２活性化手段とを含む半導体集積回路装置。 - 【請求項６】 奥行座標またはカラーデータの少なくと
も一方からなる画像データを記憶するためのメインメモ
リと、 前記メインメモリに前記画像データの奥行座標が記憶さ
れている場合、前記メインメモリに記憶されている前記
画像データの奥行座標と、新たに入力された画像データ
の奥行座標との位置を比較した比較結果を示す比較結果
信号を装置外部へ出力するための比較結果信号出力端子
と、 外部から入力される比較結果信号を装置内部に入力する
ための比較結果信号入力端子とを含み、 前記メインメモリは、 前記画像データを記憶している場合、前記比較結果信号
入力端子から入力された比較結果信号に応じて、記憶し
ている前記画像データの書換動作を行ない、 前記比較結果信号出力端子は、 前記比較結果信号入力端子の反対側に配置される半導体
集積回路装置。 - 【請求項７】 前記半導体集積回路装置は、さらに、 装置本体の動作の基準となるクロック信号を入力するた
めのクロック信号入力端子を含み、 前記クロック信号入力端子は、 前記比較結果信号出力端子と同じ側に配置される請求項
６記載の半導体集積回路装置。 - 【請求項８】 画像データを記憶するためのメインメモ
リと、 外部から入力される比較結果信号を装置内部に入力する
ための比較結果信号入力端子と、 装置本体の動作の基準となるクロック信号を入力するた
めのクロック信号入力端子とを含み、 前記メインメモリは、 前記比較結果信号に応じて、記憶している前記画像デー
タの書換動作を行ない、 前記比較結果信号入力端子は、 前記クロック信号入力端子の反対側に配置される半導体
集積回路装置。 - 【請求項９】 画像データの奥行座標を記憶するための
メインメモリと、前記メインメモリに記憶されている前
記画像データの奥行座標と、新たに入力された画像デー
タの奥行座標との位置を比較した比較結果を示す比較結
果信号を装置外部へ出力するための比較結果信号出力端
子と、 装置本体の動作の基準となるクロック信号を入力するた
めのクロック信号入力端子とを含み、 前記比較結果出力端子は、 前記クロック信号入力端子と同じ側に配置される半導体
集積回路装置。 - 【請求項１０】 ４辺を有する半導体集積回路装置であ
って、 外部から入力される画像データを装置内部に入力するた
めの画像データ入力端子と、 前記画像データ入力端子から入力された前記画像データ
を記憶するためのキャッシュメモリと、 前記キャッシュメモリに記憶された前記画像データを記
憶するためのメインメモリと、 前記メインメモリに記憶された前記画像データを記憶す
るためのシリアルアクセスメモリと、 前記シリアルアクセスメモリから出力される前記画像デ
ータを装置外部へ出力するための画像データ出力端子と
を含み、 前記画像データ出力端子は、 前記４辺のうちの１辺に配置され、 前記画像データ入力端子は、 前記１つの端部以外の端部に配置される半導体集積回路
装置。 - 【請求項１１】 奥行座標またはカラーデータの少なく
とも一方からなる画像データを記憶するためのメインメ
モリと、 前記メインメモリに前記画像データの奥行座標が記憶さ
れている場合、前記メインメモリに記憶されている前記
画像データの奥行座標と、新たに入力された画像データ
の奥行座標との位置を比較した比較結果を示す比較結果
信号を出力する比較手段と、 前記比較手段から出力される比較結果信号を装置外部へ
出力する比較結果信号出力端子と、 外部から入力される比較結果信号を装置内部に入力する
ための比較結果信号入力端子と、 前記メインメモリに前記画像データが記憶されている場
合、前記比較結果信号入力端子から入力された比較結果
信号に応答して、前記メインメモリに記憶された前記画
像データの書換動作を制御する制御手段とを含む半導体
集積回路装置。 - 【請求項１２】 画像データを記憶するためのメインメ
モリと、 前記メインメモリから出力される前記画像データを伝送
するためのデータバスと、 前記データバスにより伝送された前記画像データを記憶
するキャッシュメモリと、 前記キャッシュメモリから入力された前記画像データと
装置外部から入力された画像データとの間で所定の論理
演算処理を行なう論理演算処理手段と、 前記論理演算処理手段により処理された前記画像データ
を前記キャッシュメモリの所望のアドレスへ再び記憶さ
せるアドレス指定手段とを含む半導体集積回路装置。 - 【請求項１３】 画像データを記憶するためのメインメ
モリと、 前記メインメモリから出力される前記画像データを伝送
するためのデータバスと、 前記データバスにより伝送された前記画像データを記憶
するキャッシュメモリと、 前記キャッシュメモリの書込が発生したメモリセルを検
出する書込検出手段と、 前記書込検出手段により書込が発生したメモリセルのデ
ータのみ前記データバスを介して前記キャッシュメモリ
から前記メインメモリへ出力するように前記キャッシュ
メモリを制御する制御手段とを含む半導体集積回路装
置。 - 【請求項１４】 第１の画像データを記憶する第１のシ
リアルアクセスメモリと、 前記第１の画像データとは異なる第２の画像データを記
憶する第２のシリアルアクセスメモリと、 所定のクロック信号に応答して前記第１のシリアルアク
セスメモリから出力される第１の画像データと前記第２
のシリアルアクセスメモリから出力される第２の画像デ
ータとを交互に出力する出力手段と、 所定の制御信号に応答して前記第１の画像データと前記
第２の画像データの出力順序を入換えるように前記出力
手段を制御する制御手段とを含む半導体集積回路装置。 - 【請求項１５】 ａ（Ｍｂｉｔ）の記憶容量を有し、ｂ
（ｎｓｅｃ）のデータ転送速度でｃ（ｂｉｔ）の画像デ
ータを出力する複数の半導体集積回路装置と、 前記複数の半導体集積回路装置のうち少なくとも４つの
半導体集積回路装置から出力される前記画像データを受
け、ｂ／２（ｎｓｅｃ）のデータ転送速度で２ｃ（ｂｉ
ｔ）の画像データを出力する出力手段とを含む半導体集
積回路装置を用いた画像データ処理システム。 - 【請求項１６】 前記複数の半導体集積回路装置は、４
つの半導体集積回路装置を含み、 前記ａ（Ｍｂｉｔ）は、１０Ｍｂｉｔであり、 前記ｂ（ｎｓｅｃ）は、１４ｎｓｅｃであり、 前記ｃ（ｂｉｔ）は、１６ｂｉｔであり、 前記出力手段から出力される４０Ｍｂｉｔの画像データ
は、スクリーン１面分に対応する請求項１５記載の半導
体集積回路装置を用いた画像データ処理システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6170748A JPH07319436A (ja) | 1994-03-31 | 1994-07-22 | 半導体集積回路装置およびそれを用いた画像データ処理システム |
| US08/409,778 US5767865A (en) | 1994-03-31 | 1995-03-24 | Semiconductor integrated circuit device allowing fast rewriting of image data and image data processing system using the same |
| KR1019950006951A KR0171487B1 (ko) | 1994-03-31 | 1995-03-29 | 화상 데이타의 고속 리라이트가 가능한 반도체 집적회로 장치와 그것을 이용한 화상 데이타 처리시스템 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-62442 | 1994-03-31 | ||
| JP6244294 | 1994-03-31 | ||
| JP6170748A JPH07319436A (ja) | 1994-03-31 | 1994-07-22 | 半導体集積回路装置およびそれを用いた画像データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07319436A true JPH07319436A (ja) | 1995-12-08 |
Family
ID=26403480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6170748A Withdrawn JPH07319436A (ja) | 1994-03-31 | 1994-07-22 | 半導体集積回路装置およびそれを用いた画像データ処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5767865A (ja) |
| JP (1) | JPH07319436A (ja) |
| KR (1) | KR0171487B1 (ja) |
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