JPH06139770A - シリアルアクセスメモリ - Google Patents

シリアルアクセスメモリ

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JPH06139770A
JPH06139770A JP4287529A JP28752992A JPH06139770A JP H06139770 A JPH06139770 A JP H06139770A JP 4287529 A JP4287529 A JP 4287529A JP 28752992 A JP28752992 A JP 28752992A JP H06139770 A JPH06139770 A JP H06139770A
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Abstract

(57)【要約】 【目的】 シリアルアクセスメモリを用いてＳＴＮ型Ｌ
ＣＤをドライブする場合、外部素子を不要にし、メモリ
マップを簡単にして低コスト化を図る。 【構成】 ランダムアクセス時には、ＸアドレスＸＡＤ
ＤＡａによってメモリセルアレイ１Ａがアクセスされ、
次にそのＸＡＤＤＡａに続くＸアドレスＸＡＤＤＢａに
よりメモリセルアレイ１Ｂがアクセスされる。シリアル
アクセス時には、ＭＳＢコントロール手段４０Ｂによ
り、ＸＡＤＤＢａのＭＳＢが無効にされ、ＸＡＤＤＡａ
と同一になる。そのため、Ｘアドレス手段２Ａと２Ｂは
同一のアドレスをデコードし、１Ａと１Ｂの同一の行が
選択される。シリアルアドレス手段８Ａ，８Ｂは共通の
シリアルアドレスＳＹＡＤＤをデコードし、１Ａと１Ｂ
における位置的に同じワードラインのメモリセルデータ
をデータレジスタ７Ａ，７Ｂへ転送させる。データレジ
スタ７Ａ，７Ｂに転送されたリードデータは、リードデ
ータバス９Ａ，９Ｂ及びシリアル出力手段１０Ａ，１０
Ｂを介してＯＵＴＡ，から出力される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、画像処理における画像
メモリ等として用いられ、入力ポートと出力ポートを有
し、その出力ポートよりシリアルにデータの出力を行う
マルチポートメモリ等のシリアルアクセスメモリに関す
るものである。
【０００２】
【従来の技術】従来、シリアルアクセスメモリの一つで
ある画像処理用のマルチポートメモリは、現在では２５
６Ｋビットあるいは１Ｍビットのものが広くパーソナル
コンピュータやワードプロセッサ等に使用されており、
その機能やピン配置等が国際的に統一化が行われてい
る。画像処理等に用いられるシリアルアクセスメモリ
は、システムの高度化にともない、高速の描画速度が必
要となってきている。そのため、シリアルアクセスメモ
リの基本構造としては、汎用のダイナミック・ランダム
・アクセス・メモリ（以下、ＤＲＡＭという）にシリア
ルアクセスメモリ部分を接続し、そのＤＲＡＭ部分に書
込みを行い、ある１行分を一度に読出してシリアルアク
セスメモリ部分へ転送し、シリアルに読出す構成となっ
ているものが一般的である。その一構成例を図２及び図
３に示す。
【０００３】図２は、従来のシリアルアクセスメモリの
概略の構成ブロック図である。このシリアルアクセスメ
モリは、複数のメモリセルが配列されたメモリセルアレ
イ１を備え、そのメモリセルアレイ１にＸアドレス手段
２が接続されている。Ｘアドレス手段２は、Ｘアドレス
ＸＡＤＤをデコードしてメモリセルアレイ１の任意の行
を選択する機能を有している。又、入力端子ＩＮから書
込みデータ（ライトデータ）を入力してライトデータバ
ス４へ送る入力手段３と、Ｙアドレス手段５とが、設け
られている。Ｙアドレス手段５は、ＹアドレスＹＡＤＤ
をデコードしてメモリセルアレイ１の任意の列を選択
し、その列に対してライトデータバス４上のデータを書
込む機能を有している。これらのメモリセルアレイ１、
Ｘアドレス手段２、入力手段３、ライトデータバス４、
及びＹアドレス手段５によってＤＲＡＭ部が構成されて
いる。メモリセルアレイ１には、その１行分の記憶デー
タをデータ転送信号ＤＴａによって転送するリード転送
手段６を介して、データレジスタ７が接続されている。
データレジスタ７は、リード転送手段６によって転送さ
れた１行分の読出しデータ（リードデータ）を格納する
機能を有し、それにはシリアルアドレス手段８が接続さ
れると共に、リードデータバス９を介してシリアル出力
手段１０が接続されている。シリアルアドレス手段８
は、データレジスタ７に格納された１行分のリードデー
タをシリアルに選択して順次リードデータバス９へ出力
する機能を有している。このシリアルアドレス手段８
は、シリアルアドレスＳＹＡＤＤをデコードしてデータ
レジスタ７を選択する回路、あるいは同期クロックによ
ってシフト動作を行うシフトレジスタをシリアルアドレ
スポインタとして用いる回路で構成されている。シリア
ル出力手段１０は、リードデータバス９上のリードデー
タを同期コントロールクロックに同期して出力端子ＯＵ
Ｔからシリアルデータの形で出力する機能を有してい
る。これらのリード転送手段６、データレジスタ７、シ
リアルアドレス手段８、リードデータバス９、及びシリ
アル出力手段１０によってシリアルアクセスメモリ部が
構成される。なお、図２では、メモリ動作を簡単に示す
ためにその基本動作を示すための最低限の回路構成が示
されており、メモリコントロール信号発生回路等は省略
されている。
【０００４】次に、このシリアルアクセスメモリのライ
ト動作及びリード動作を動作１，２，３，４に分けて説
明する。動作１では、ＸアドレスＸＡＤＤ及びＹアドレ
スＹＡＤＤがＸアドレス手段２及びＹアドレス手段５へ
それぞれ供給されると共に、ライトデータが入力端子Ｉ
Ｎへ供給され、そのライトデータが入力手段３によって
ライトデータバス４へ送られる。ＸアドレスＸＡＤＤは
Ｘアドレス手段２でデコードされてメモリセルアレイ１
の任意の行が選択し、さらにＹアドレスＹＡＤＤがＹア
ドレス手段５でデコードされて該メモリセルアレイ１の
任意の列が選択される。この選択された任意のメモリセ
ルに対し、ライトデータバス４よりライトデータが転送
され、ＤＲＡＭ部に対する書込みが行われる。
【０００５】動作２では、ＤＲＡＭ部に対する通常のラ
イトサイクルとは別（ＤＲＡＭアクセスとは別のサイク
ル）の転送サイクルにおいて、Ｘアドレス手段２によっ
てメモリセルアレイ１の任意の行が選択される。このと
き、Ｙアドレス手段５の動作はドントケアである。デー
タ転送信号ＤＴａによってリード転送手段６が活性化さ
れ、メモリセルアレイ１の選択された１行分のリードデ
ータがデータレジスタ７へ一度に転送される。動作３で
は、シリアルアドレス手段８によってデータレジスタ７
内のリードデータがシリアルに選択され、その選択され
たリードデータがシリアルにリードデータバス９へ高速
に転送される。これらのシリアルアクセス動作は、外部
より供給される同期コントロールクロックによって制御
される。動作４では、シリアルにリードデータバス９へ
転送されたリードデータが、前記同期コントロールクロ
ックに同期してシリアル出力手段１０によって出力端子
ＯＵＴから出力される。
【０００６】図３は、図２の主要部分の構成例を示す回
路図である。メモリセルアレイ１は、複数のワードライ
ンＷＬａi ，ＷＬａj （ｉ＝１〜ｎ，ｊ＝１〜ｎ）と、
それと交差する複数の相補的なビットライン対ＢＬ
ａi ，ＢＬａi ／とを備えている。ワードラインＷＬａ
i とビットラインＢＬａi との交差箇所には、単一のト
ランジスタと単一の容量からなるメモリセルＱｋi （ｋ
＝１〜ｍ，ｉ＝１〜ｎ）がそれぞれ接続されている。さ
らに、ワードラインＷＬａj とビットラインＢＬａi ／
との交差箇所には、単一のトランジスタと単一の容量か
らなるメモリセルＱｋi ／（ｋ＝１〜ｍ，ｉ＝１〜ｎ）
がそれぞれ接続されている。各ビットライン対ＢＬ
ａi ，ＢＬａi ／には、センスアンプＳＡi （ｉ＝１〜
ｎ）がそれぞれ接続されている。
【０００７】Ｘアドレス手段２は、ＸアドレスＸＡＤＤ
をデコードしてワードラインＷＬａi ，ＷＬａj 中の１
本を選択する機能を有している。Ｙアドレス手段５は、
ＹアドレスＹＡＤＤをデコードする複数の単位のＹデコ
ーダＹＡi （ｉ＝１〜ｎ）と、ライトデータバス４とビ
ットライン対ＢＬａi ，ＢＬａi ／との間に接続され該
単位ＹデコーダＹＡi の出力ｙａi （ｉ＝１〜ｎ）によ
って任意の一対が選択される複数のトランジスタ対ｔｒ
ａi ，ｔｒａi ／（ｉ＝１〜ｎ）とで、構成されてい
る。リード転送手段６は、ビットライン対ＢＬａi ，Ｂ
Ｌａi ／に接続されデータ転送信号ＤＴａによってオ
ン，オフ動作する複数のトランジスタ対ｔｒｃi ，ｔｒ
ｃi ／（ｉ＝１〜ｎ）で構成されている。データレジス
タ７は、トランジスタ対ｔｒｃi ，ｔｒｃi ／に接続さ
れ、逆並列の２個のインバータからなる複数のフリップ
フロップＦＦi （ｉ＝１〜ｎ）で構成されている。シリ
アルアドレス手段８は、シリアルアドレスＳＹＡＤＤを
デコードする複数の単位シリアルアドレス手段ＹＢ
i （ｉ＝１〜ｎ）と、フリップフロップＦＦi とリード
データバス９間に接続され該単位シリアルアドレス手段
ＹＢi の出力ｙｂi （ｉ＝１〜ｎ）によって任意の一対
が選択的にオン，オフ動作する複数のトランジスタ対ｔ
ｒｄi，ｔｒｄi ／（ｉ＝１〜ｎ）とで、構成されてい
る。
【０００８】図４は、図３に示すシリアルアクセスメモ
リの動作を示すタイミング図であり、この図を参照しつ
つ、時刻ｔ１〜ｔ５に従い動作（１）〜（４）を説明す
る。 （１） 時刻ｔ１ ライトアクセスにおいて、ＸアドレスＸＡＤＤ及びＹア
ドレスＹＡＤＤがＸアドレス手段２及びＹアドレス手段
５に供給されると共に、ライトデータが入力端子ＩＮか
ら入力手段３に入力される。Ｙアドレス手段５内の単位
ＹデコーダＹＡi では、ＹアドレスＹＡＤＤをデコード
し、任意の出力（例えば、ｙａn-1 ）を“Ｈ”にする。
同時に、Ｘアドレス手段２は、ＸアドレスＸＡＤＤをデ
コードし、任意のワードライン（例えば、ＷＬａi ）を
“Ｈ”にする。すると、このワードラインＷＬａi に接
続されたメモリセルＱｋi 内のトランジスタがオンす
る。単位Ｙデコーダ出力ｙａn-1 が“Ｈ”になると、Ｙ
アドレス手段５内のトランジスタ対ｔｒａn-1 ，ｔｒａ
n-1 ／がオンし、入力手段３よりライトデータバス４へ
入力されたライトデータが、該トランジスタ対ｔｒａ
n-1 ，ｔｒａn-1 ／を介してビットライン対ＢＬ
ａn-1 ，ＢＬａn-1 ／へ送られる。これにより、ビット
ラインＢＬａn-1 の電位レベルがメモリセルＱｋn-1 に
書込まれる。
【０００９】（２） 時刻ｔ２ 例えば、時刻ｔ２において転送動作が行われるとする。
転送サイクルでは、メモリセルアレイ１内でＤＲＡＭア
クセス動作が行われ、Ｘアドレス手段２によって任意の
行のワードライン（例えば、ＷＬａi ）が選択され、ビ
ットライン対ＢＬａi ，ＢＬａi ／が確定する。このと
き、通常、ＹアドレスＹＡＤＤはディスエーブル状態と
なり、Ｙアドレス手段５の動作がドントケアとなって外
部からのメモリセルＱｋi ，Ｑｋi ／に対するアクセス
は行われない。時刻ｔ２において、データ転送信号ＤＴ
ａが“Ｈ”となり、リード転送手段６のトランジスタ対
ｔｒｃi ，ｔｒｃi ／がオンし、ワードラインＷＬａi
に接続された１行分のメモリセルＱｋi の記憶データ
が、ビットライン対ＢＬａi ，ＢＬａi ／を介してデー
タレジスタ７へ一度に転送され、そのデータレジスタ７
のフリップフロップＦＦi に格納される。
【００１０】（３） 時刻ｔ３ 時刻ｔ３において、シリアルアドレスＳＹＡＤＤが入力
され、任意の単位シリアルアドレス手段（例えば、ＹＢ
1 ）の出力ｙｂ1 が“Ｈ”となる。これにより、トラン
ジスタ対ｔｒｄi ，ｔｒｄi ／がオンし、フリップフロ
ップＦＦi に格納されたリードデータＤ1 がリードデー
タバス９へ転送され、シリアル出力手段１０によって出
力端子ＯＵＴから出力される。
【００１１】（４） 時刻ｔ４，ｔ５ 時刻ｔ４では、時刻ｔ３と同様な動作により、次のシリ
アルアドレスＳＹＡＤＤが入力し、単位シリアルアドレ
ス手段ＹＢ2 の出力ｙｂ2 が“Ｈ”となり、フリップフ
ロップＦＦ2 に格納されたリードデータＤ2 がリードデ
ータバス９及びシリアル出力手段１０を介して出力端子
ＯＵＴから出力される。時刻ｔ５においても、同様の動
作により、次のシリアルアドレスＳＹＡＤＤが入力し、
単位シリアルアドレス手段ＹＢ3 の出力ｙｂ3 が“Ｈ”
となり、フリップフロップＦＦ3に格納されたリードデ
ータＤ3 がリードデータバス９及びシリアル出力手段１
０を介して出力端子ＯＵＴから出力される。以下同様の
動作により、シリアルアクセス動作が連続して行われ
る。
【００１２】
【発明が解決しようとする課題】しかしながら、従来の
シリアルアクセスメモリの素子構成では、例えば、価格
が安く、製造がしやすいために広くラップトップパーソ
ナルコンピュータや、ワードプロセッサ等のオフィスオ
ートメーション（ＯＡ）機器に用いられているＳＴＮ
（Super Twinted Nematic)型の結晶ディスプレイ（以
下、ＬＣＤという）をドライブ（駆動）するための画像
メモリとして使用する場合、そのＬＣＤではディスプレ
イ画面を上下に２等分し、上下にそれぞれＬＣＤドライ
バを設けてドライブしなければならないため、外部素子
が必要であること、メモリマップが複雑になってしまう
こと等の問題があった。以下その問題を図５を参照しつ
つ説明する。図５は、従来のシリアルアクセスメモリで
ＳＴＮ型ＬＣＤを制御（コントロール）する場合の液晶
画面駆動動作を示す図である。液晶画面３０は、上下に
上面ＬＣＤ３１と下面ＬＣＤ３２とに２等分され、上下
に上面用ＬＣＤドライバ３３と下面用ＬＣＤドライバ３
４とが設けられてドライブされるようになっている。上
面ＬＣＤ３１及び下面ＬＣＤ３２は、マトリクス状に簡
略化して描かれている。この上面ＬＣＤ３１及び下面Ｌ
ＣＤ３２は、行方向に上下より上面用ＬＣＤドライバ３
３と下面用ＬＣＤドライバ３４とで画面が描画される。
上面ＬＣＤ３１及び下面ＬＣＤ３２の画面を構成する画
素は、マトリクスを作る格子の交点にあたり、その行ラ
インと列ラインが選択されたときに対応する画素が輝点
となる。シリアルアクセスメモリ２０のシリアル出力手
段１０からのリードデータを液晶画面３０に表示する場
合、メモリセルアレイ１内のメモリマップは、図５に示
すように、液晶画面３０の上面用と下面用の画像情報が
交互に並ぶ。又、これを実際の上面用ＬＣＤドライバ３
３と下面用ＬＣＤドライバ３４へ供給するためには、信
号選択のために外付けのマルチプレクサ３５が必要とな
る。このように、従来のシリアルアクセスメモリ２０を
用いてＳＴＭ型ＬＣＤをドライブしようとすると、メモ
リセルアレイ１内のメモリマップが複雑になり、その
上、マルチプレクサ３５という外付け素子が必要にな
り、コスト高になるという問題があり、それらを解決す
ることが困難であった。本発明は、前記従来技術が持っ
ていた課題として、メモリマップが複雑になるばかり
か、外付け素子が必要であるため、コスト高になるとい
う点について解決したシリアルアクセスメモリを提供す
るものである。
【００１３】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、入力ポートと出力ポートを有するマ
ルチポートメモリ等のシリアルアクセスメモリにおい
て、複数のワードラインと複数のビットライン対との交
差箇所に接続されたメモリセルがマトリクス状に配列さ
れた２分割構造の第１及び第２のメモリセルアレイと、
全体のＸアドレスのうちの前半のＸアドレスをデコード
して前記第１のメモリセルアレイのワードラインを選択
する第１のＸアドレス手段と、前記全体のＸアドレスの
うちの後半のＸアドレスをデコードして前記第２のメモ
リセルアレイのワードラインを選択する第２のＸアドレ
ス手段と、前記第１及び第２のメモリセルアレイに対す
る書込みデータをライトデータバスへ入力する共通の入
力手段と、共通のＹアドレスをデコードして前記ライト
データバスと前記第１のメモリセルアレイのビットライ
ン対とを選択的に接続する第１のＹアドレス手段と、前
記Ｙアドレスをデコードして前記ライトデータバスと前
記第２のメモリセルアレイのビットライン対とを選択的
に接続する第２のＹアドレス手段と、前記第１，第２の
メモリセルアレイのビットライン対上の読出しデータを
それぞれ格納する第１，第２のデータレジスタとを、備
えている。さらに、共通のデータ転送信号に基づき、前
記第１のメモリセルアレイのビット線対上の読出しデー
タを前記第１のデータレジスタへ転送する第１のリード
転送手段と、前記データ転送信号に基づき、前記第２の
メモリセルアレイのビットライン対上の読出しデータを
前記第２のデータレジスタへ転送する第２のリード転送
手段と、前記第１のデータレジスタをシリアルに選択し
て順次第１のリードデータバスに接続する第１のシリア
ルアドレス手段と、前記第２のデータレジスタをシリア
ルに選択して順次第２のリードデータバスに接続する第
２のシリアルアドレス手段と、前記第１及び第２のリー
ドデータバス上の読出しデータをそれぞれシリアルに出
力する第１及び第２のシリアル出力手段と、前記データ
転送信号に基づき、前記前半のＸアドレス及び後半のＸ
アドレスの最上位ビットを無効にするコントロール手段
とが、設けられている。
【００１４】第２の発明は、第１の発明の第１及び第２
のシリアルアドレス手段を、共通のシリアルアドレス又
は互いに独立したシリアルアドレスに基づき、前記第
１，第２のデータレジスタをシリアルに選択する構成に
している。第３の発明は、第１の発明の第１，第２のメ
モリセルアレイ、第１，第２のＸアドレス手段、入力手
段、第１，第２のＹアドレス手段、第１，第２のデータ
レジスタ、第１，第２のリード転送手段、第１，第２の
シリアルアドレス手段、及び第１，第２のシリアル出力
手段と、Ｘアドレスバッファとを、備えている。Ｘアド
レスバッファは、第１の発明のデータ転送信号に基づ
き、前記後半のＸアドレスが前記前半のＸアドレスに等
しくなるように該後半のＸアドレスを所定の値だけ減算
してそれらの前半のＸアドレス及び後半のＸアドレスを
前記第１及び第２のＸアドレス手段にそれぞれ供給する
機能を有している。第４の発明は、第３の発明の第１及
び第２のシリアルアドレス手段を、共通のシリアルアド
レス又は互いに独立したシリアルレジスタに基づき、前
記第１，第２のデータレジスタをシリアルに選択する構
成にしている。第５の発明は、第１の発明の第１，第２
のメモリセルアレイ、第１，第２のＸアドレス手段、入
力手段、第１，第２のＹアドレス手段、第１，第２のデ
ータレジスタ、第１，第２のリード転送手段、第１，第
２のシリアルアドレス手段、及び第１，第２のシリアル
出力手段と、アドレスバッファ手段とを、備えている。
アドレスバッファ手段は、外部から供給されるアドレス
を時分割して全体のＸアドレスと共通のＹアドレスを取
込み、その共通のＹアドレスを前記第１及び第２のＹア
ドレス手段に供給し、かつ前記データ転送信号に基づ
き、その全体のＸアドレスのうちの後半のＸアドレスが
前半のＸアドレスに等しくなるように該後半のＸアドレ
スを所定の値だけ減算してそれらの前半のＸアドレス及
び後半のＸアドレスを前記第１及び第２のＸアドレス手
段にそれぞれ供給する機能を有している。
【００１５】第６の発明は、第５の発明の第１及び第２
のシリアルアドレス手段を、共通のシリアルアドレス又
は互いに独立したシリアルアドレスに基づき、前記第
１，第２のデータレジスタをシリアルに選択する構成に
している。第７の発明は、第１の発明の第１，第２のメ
モリセルアレイ、第１，第２のＸアドレス手段、入力手
段、第１，第２のＹアドレス手段、第１，第２のデータ
レジスタ、第１，第２のリード転送手段、第１，第２の
シリアルアドレス手段、第１，第２のシリアル出力手
段、及びコントロール手段を備えている。さらに、シリ
アル出力順序制御用のアドレス信号に基づき、前記第１
のリードデータバス上の読出しデータをそのシリアル出
力順序を変換して前記第１のシリアル出力手段へ送る第
１の出力順序変換手段と、シリアル出力順序制御（コン
トロール）用のアドレス信号に基づき、前記第２のリー
ドデータバス上の読出しデータをそのシリアル出力順序
を変換して前記第２のシリアル出力手段へ送る第２の出
力順序変換手段とが、設けられている。第８の発明は、
第１の発明の第１，第２のメモリセルアレイ、第１，第
２のＸアドレス手段、入力手段、第１，第２のＹアドレ
ス手段、第１，第２のデータレジスタ、第１，第２のリ
ード転送手段、第１，第２のシリアルアドレス手段、第
１，第２のシリアル出力手段、及びコントロール手段を
備えている。さらに、アドレス順序入力用のイネーブル
信号によって入力したシリアル出力順序コントロール用
のアドレス信号からシリアル出力順序を決定し、その決
定結果に基づき、同期コントロールクロックに同期して
前記第１のリードデータバス上の読出しデータをそのシ
リアル出力順序を変換して前記第１のシリアル出力手段
へ送る第１の出力順序変換手段と、アドレス順序入力用
のイネーブル信号によって入力したアドレス信号からシ
リアル出力順序を決定し、その決定結果に基づき、前記
同期コントロールクロックに同期して前記第２のリード
データバス上の読出しデータをそのシリアル出力順序を
変換して前記第２のシリアル出力手段へ送る第２の出力
順序変換手段とが、設けられている。第９の発明は、第
１の発明の第１，第２のメモリセルアレイ、第１，第２
のＸアドレス手段、入力手段、第１，第２のＹアドレス
手段、第１，第２のデータレジスタ、第１，第２のリー
ド転送手段、第１，第２のシリアルアドレス手段、第
１，第２のシリアル出力手段、及びコントロール手段を
備えている。さらに、アドレス順序入力用のイネーブル
信号によって入力したシリアル出力順序決定アドレスに
基づき、同期コントロールクロックに同期して前記第１
のリードデータバス上の読出しデータをそのシリアル出
力順序を変換して前記第１のシリアル出力手段へ送る第
１の出力順序変換手段と、アドレス順序入力用のイネー
ブル信号によって入力したシリアル出力順序決定アドレ
スに基づき、前記同期コントロールクロックに同期して
前記第２のリードデータバス上の読出しデータをそのシ
リアル出力順序を変換して前記第２のシリアル出力手段
へ送る第２の出力順序変換手段とが、設けられている。
第１０の発明は、第１の発明の第１，第２のメモリセル
アレイ、第１，第２のＸアドレス手段、入力手段、第
１，第２のＹアドレス手段、第１，第２のデータレジス
タ、第１，第２のリード転送手段、第１，第２のシリア
ルアドレス手段、第１，第２のシリアル出力手段、及び
コントロール手段を備えている。さらに、フューズを有
するトリミング回路で設定したシリアル出力順序決定ア
ドレスに基づき、同期コントロールクロックに同期して
前記第１のリードデータバス上の読出しデータをそのシ
リアル出力順序を変換して前記第１のシリアル出力手段
へ送る第１の出力順序変換手段と、フューズを有するト
リミング回路で設定したシリアル出力順序決定アドレス
に基づき、前記同期コントロールクロックに同期して前
記第２のリードデータバス上の読出しデータをそのシリ
アル出力順序を変換して前記第２のシリアル出力手段へ
送る第２の出力順序変換手段とが、設けられている。
【００１６】第１１の発明は、第７、第８、第９又は第
１０の発明の第１及び第２のシリアルアドレス手段を、
共通のシリアルアドレス又は互いに独立したシリアルア
ドレスに基づき、前記第１，第２のデータシリアルをシ
リアルに選択する構成にしている。第１２の発明は、第
１の発明の第１，第２のメモリセルアレイ、第１，第２
のＸアドレス手段、入力手段、第１，第２のＹアドレス
手段、第１，第２のデータレジスタ、第１，第２のリー
ド転送手段、第１，第２のシリアルアドレス手段、及び
第１，第２のシリアル出力手段を備えている。さらに、
第３の発明のＸアドレスバッファと、第７の発明の第
１，第２の出力順序変換手段とが、設けられている。第
１３の発明は、第１の発明の第１，第２のメモリセルア
レイ、第１，第２のＸアドレス手段、入力手段、第１，
第２のＹアドレス手段、第１，第２のデータレジスタ、
第１，第２のリード転送手段、第１，第２のシリアルア
ドレス手段、及び第１，第２のシリアル出力手段を備え
ている。さらに、第３の発明のＸアドレスバッファと、
第８の発明の第１，第２の出力順序変換手段とが、設け
られている。第１４の発明は、第１の発明の第１，第２
のメモリセルアレイ、第１，第２のＸアドレス手段、入
力手段、第１，第２のＹアドレス手段、第１，第２のデ
ータレジスタ、第１，第２のリード転送手段、第１，第
２のシリアルアドレス手段、及び第１，第２のシリアル
出力手段を備えている。さらに、第３の発明のＸアドレ
スバッファと、第９の発明の第１，第２の出力順序変換
手段とが、設けられている。第１５の発明は、第１の発
明の第１，第２のメモリセルアレイ、第１，第２のＸア
ドレス手段、入力手段、第１，第２のＹアドレス手段、
第１，第２のデータレジスタ、第１，第２のリード転送
手段、第１，第２のシリアルアドレス手段、及び第１，
第２のシリアル出力手段を備えている。さらに、第３の
発明のＸアドレスバッファと、第１０の発明の第１，第
２の出力順序変換手段とが、設けられている。
【００１７】第１６の発明は、第１２、第１３、第１４
又は第１５の発明の第１及び第２のシリアルアドレス手
段を、共通のシリアルアドレス又は互いに独立したシリ
アルアドレスに基づき、前記第１，第２のデータレジス
タをシリアルに選択する構成にしている。第１７の発明
は、第１の発明の第１，第２のメモリセルアレイ、第
１，第２のＸアドレス手段、入力手段、第１，第２のＹ
アドレス手段、第１，第２のデータレジスタ、第１，第
２のリード転送手段、第１，第２のシリアルアドレス手
段、及び第１，第２のシリアル出力手段を備えている。
さらに、第５の発明のアドレスバッファ手段と、第７の
発明の第１，第２の出力順序変換手段とが、設けられて
いる。第１８の発明は、第１の発明の第１，第２のメモ
リセルアレイ、第１，第２のＸアドレス手段、入力手
段、第１，第２のＹアドレス手段、第１，第２のデータ
レジスタ、第１，第２のリード転送手段、第１，第２の
シリアルアドレス手段、及び第１，第２のシリアル出力
手段を備えている。さらに、第５の発明のアドレスバッ
ファ手段と、第８の発明の第１，第２の出力順序変換手
段とが、設けられている。第１９の発明は、第１の発明
の第１，第２のメモリセルアレイ、第１，第２のＸアド
レス手段、入力手段、第１，第２のＹアドレス手段、第
１，第２のデータレジスタ、第１，第２のリード転送手
段、第１，第２のシリアルアドレス手段、及び第１，第
２のシリアル出力手段を備えている。さらに、第５の発
明のアドレスバッファ手段と、第９の発明の第１，第２
の出力順序変換手段とが、設けられている。
【００１８】第２０の発明は、第１の発明の第１，第２
のメモリセルアレイ、第１，第２のＸアドレス手段、入
力手段、第１，第２のＹアドレス手段、第１，第２のデ
ータレジスタ、第１，第２のリード転送手段、第１，第
２のシリアルアドレス手段、及び第１，第２のシリアル
出力手段を備えている。さらに、第５の発明のアドレス
バッファ手段と、第１０の発明の第１，第２の出力順序
変換手段とが、設けられている。第２１の発明は、第１
７、第１８、第１９又は第２０の発明の第１及び第２の
シリアルアドレス手段を、共通のシリアルアドレス又は
互いに独立したシリアルアドレスに基づき、前記第１，
第２のデータレジスタをシリアルに選択する構成にして
いる。第２２の発明は、第１の発明の第１，第２のメモ
リセルアレイ、第１，第２のＸアドレス手段、入力手
段、第１，第２のＹアドレス手段、第１，第２のデータ
レジスタ、第１，第２のリード転送手段、第１，第２の
シリアルアドレス手段、及びコントロール手段を備えて
いる。さらに、出力方式変換信号のレベル制御によって
前記第１，第２のリードデータバスと２個の出力端子と
の切換え接続が可能な出力手段が設けられている。第２
３の発明は、第２２の発明の第１及び第２のシリアルア
ドレス手段を、共通のシリアルアドレス又は互いに独立
したシリアルアドレスに基づき、前記第１，第２のデー
タレジスタをシリアルに選択する構成にしている。
【００１９】第２４の発明は、第１の発明の第１，第２
のメモリセルアレイ、第１，第２のＸアドレス手段、入
力手段、第１，第２のＹアドレス手段、第１，第２のデ
ータレジスタ、第１，第２のリード転送手段、及び第
１，第２のシリアルアドレス手段を備えている。さら
に、第３の発明のＸアドレスバッファと、第２２の発明
の出力手段とが、設けられている。第２５の発明は、第
２４の発明の第１及び第２のシリアルアドレス手段を、
共通のシリアルアドレス又は互いに独立したシリアルア
ドレスに基づき、前記第１，第２のデータレジスタをシ
リアルに選択する構成にしている。第２６の発明は、第
１の発明の第１，第２のメモリセルアレイ、第１，第２
のＸアドレス手段、入力手段、第１，第２のＹアドレス
手段、第１，第２のデータレジスタ、第１，第２のリー
ド転送手段、及び第１，第２のシリアルアドレス手段を
備えている。さらに、第５の発明のアドレスバッファ手
段と、第２２の発明の出力手段とが、設けられている。
【００２０】第２７の発明は、第２６の発明の第１及び
第２のシリアルアドレス手段を、共通のシリアルアドレ
ス又は互いに独立したシリアルアドレスに基づき、前記
第１，第２のデータレジスタをシリアルに選択する構成
にしている。第２８の発明は、第１の発明の第１，第２
のメモリセルアレイ、第１，第２のＸアドレス手段、入
力手段、第１，第２のＹアドレス手段、第１，第２のデ
ータレジスタ、第１，第２のリード転送手段、第１，第
２のシリアルアドレス手段、及びコントロール手段を備
えている。さらに、第７の発明の第１，第２の出力順序
変換手段と、第２２の発明の出力手段とが、設けられて
いる。第２９の発明は、第１の発明の第１，第２のメモ
リセルアレイ、第１，第２のＸアドレス手段、入力手
段、第１，第２のＹアドレス手段、第１，第２のデータ
レジスタ、第１，第２のリード転送手段、第１，第２の
シリアルアドレス手段、及びコントロール手段を備えて
いる。さらに、第８の発明の第１，第２の出力順序変換
手段と、第２２の発明の出力手段とが、設けられてい
る。
【００２１】第３０の発明は、第１の発明の第１，第２
のメモリセルアレイ、第１，第２のＸアドレス手段、入
力手段、第１，第２のＹアドレス手段、第１，第２のデ
ータレジスタ、第１，第２のリード転送手段、第１，第
２のシリアルアドレス手段、及びコントロール手段を備
えている。さらに、第９の発明の第１，第２の出力順序
変換手段と、第２２の発明の出力手段とが、設けられて
いる。第３１の発明は、第１の発明の第１，第２のメモ
リセルアレイ、第１，第２のＸアドレス手段、入力手
段、第１，第２のＹアドレス手段、第１，第２のデータ
レジスタ、第１，第２のリード転送手段、第１，第２の
シリアルアドレス手段、第１，第２のシリアル出力手
段、及びコントロール手段を備えている。さらに、第１
０の発明の第１，第２の出力順序変換手段と、第２２の
発明の出力手段とが、設けられている。
【００２２】第３２の発明は、第２８、第２９、第３０
又は第３１の発明の第１及び第２のシリアルアドレス手
段を、共通のシリアルアドレス又は互いに独立したシリ
アルアドレスに基づき、前記第１，第２のデータレジス
タをシリアルに選択する構成にしている。第３３の発明
は、第１の発明の第１，第２のメモリセルアレイ、第
１，第２のＸアドレス手段、入力手段、第１，第２のＹ
アドレス手段、第１，第２のデータレジスタ、第１，第
２のリード転送手段、及び第１，第２のシリアルアドレ
ス手段を備えている。さらに、第３の発明のＸアドレス
バッファと、第７の発明の第１，第２の出力順序変換手
段と、第２２の発明の出力手段とが、設けられている。
【００２３】第３４の発明は、第１の発明の第１，第２
のメモリセルアレイ、第１，第２のＸアドレス手段、入
力手段、第１，第２のＹアドレス手段、第１，第２のデ
ータレジスタ、第１，第２のリード転送手段、第１，第
２のシリアルアドレス手段、及びコントロール手段を備
えている。さらに、第８の発明の第１，第２の出力順序
変換手段と、第２２の発明の出力手段とが、設けられて
いる。第３５の発明は、第１の発明の第１，第２のメモ
リセルアレイ、第１，第２のＸアドレス手段、入力手
段、第１，第２のＹアドレス手段、第１，第２のデータ
レジスタ、第１，第２のリード転送手段、第１，第２の
シリアルアドレス手段、及びコントロール手段を備えて
いる。さらに、第９の発明の第１，第２の出力順序変換
手段と、第２２の発明の出力手段とが、設けられてい
る。第３６の発明は、第１の発明の第１，第２のメモリ
セルアレイ、第１，第２のＸアドレス手段、入力手段、
第１，第２のＹアドレス手段、第１，第２のデータレジ
スタ、第１，第２のリード転送手段、第１，第２のシリ
アルアドレス手段、及びコントロール手段を備えてい
る。さらに、第１０の発明の第１，第２の出力順序変換
手段と、第２２の発明の出力手段とが、設けられてい
る。第３７の発明は、第３３、第３４、第３５又は第３
６の発明の第１及び第２のシリアルアドレス手段を、共
通のシリアルアドレス又は互いに独立したシリアルアド
レスに基づき、前記第１，第２のデータレジスタをシリ
アルに選択する構成にしている。
【００２４】第３８の発明は、第１の発明の第１，第２
のメモリセルアレイ、第１，第２のＸアドレス手段、入
力手段、第１，第２のＹアドレス手段、第１，第２のデ
ータレジスタ、第１，第２のリード転送手段、及び第
１，第２のシリアルアドレス手段を備えている。さら
に、第５の発明のアドレスバッファ手段と、第７の発明
の第１，第２の出力順序変換手段と、第２２の発明の出
力手段とが、設けられている。第３９の発明は、第１の
発明の第１，第２のメモリセルアレイ、第１，第２のＸ
アドレス手段、入力手段、第１，第２のＹアドレス手
段、第１，第２のデータレジスタ、第１，第２のリード
転送手段、及び第１，第２のシリアルアドレス手段を備
えている。さらに、第５の発明のアドレスバッファ手段
と、第８の発明の第１，第２の出力順序変換手段と、第
２２の発明の出力手段とが、設けられている。第４０の
発明は、第１の発明の第１，第２のメモリセルアレイ、
第１，第２のＸアドレス手段、入力手段、第１，第２の
Ｙアドレス手段、第１，第２のデータレジスタ、第１，
第２のリード転送手段、及び第１，第２のシリアルアド
レス手段を備えている。さらに、第５の発明のアドレス
バッファ手段と、第９の発明の第１，第２の出力順序変
換手段と、第２２の発明の出力手段とが、設けられてい
る。第４１の発明は、第１の発明の第１，第２のメモリ
セルアレイ、第１，第２のＸアドレス手段、入力手段、
第１，第２のＹアドレス手段、第１，第２のデータレジ
スタ、第１，第２のリード転送手段、及び第１，第２の
シリアルアドレス手段を備えている。さらに、第５の発
明のアドレスバッファ手段と、第１０の発明の第１，第
２の出力順序変換手段と、第２２の発明の出力手段と
が、設けられている。第４２の発明は、第３８、第３
９、第４０又は第４１の発明の第１及び第２のシリアル
アドレス手段を、共通のシリアルアドレス又は互いに独
立したシリアルアドレスに基づき、前記第１，第２のデ
ータレジスタをシリアルに選択する構成にしている。
【００２５】
【作用】第１の発明によれば、以上のようにシリアルア
クセスメモリを構成したので、ＤＲＡＭアクセス部分の
第１，第２のＸアドレス手段を含めたメモリ構造が２分
割されており、全体のＸアドレスのうちの前半のアドレ
スに対しては第１のＸアドレス手段のデコード結果に従
い、後半のアドレスに対しては第２のＸアドレス手段の
デコード結果に従い、２分割された各ＤＲＡＭ部分のア
クセスが行われる。シリアルアクセスの場合、第１及び
第２のメモリセルアレイからなるメモリセルプレーンか
ら、第１，第２のデータレジスタへのデータ転送時に、
第１と第２のＸアドレス手段が同一の動作を行う。
【００２６】第１及び第２のメモリセルアレイからなる
メモリセルプレーンに対するアクセス時、ＤＲＡＭポー
トからは、アドレス的には１面のメモリセルプレーンに
見え（即ち、Ｘ座標が連続し、Ｙ座標が同じ２面のメモ
リセルプレーンとなっている）、シリアルアクセス時に
は、分割された２面のメモリセルプレーンを、従来のシ
リアルアクセスメモリをあたかも２個使ってアクセスす
るように動作する。これにより、例えば本発明のシリア
ルアクセスメモリを用いてＳＴＮ型ＬＣＤをドライブす
る場合、従来のような外付けマルチプレクサといった外
部素子が省略でき、第１及び第２のメモリセルアレイに
おけるメモリマップの簡単化が図れる。
【００２７】第２の発明によれば、共通のシリアルアド
レス又は互いに独立したシリアルアドレスを第１の発明
の第１及び第２のシリアルアドレス手段に入力してい
る。そのため、第１及び第２のシリアルアドレス手段
は、共通のシリアルアドレスをデコードして、同一のア
ドレスの第１，第２のデータレジスタ内のデータをシリ
アルに出力できる。これにより、ソフトウェアの負担の
軽減化が図れる。又、互いに独立したシリアルアドレス
を第１と第２のシリアルアドレス手段へ入力すると、該
第１と第２のシリアルアドレス手段は、それぞれ異なる
アドレスの第１，第２のデータレジスタ内のデータをそ
れぞれシリアルに出力できる。
【００２８】第３の発明によれば、Ｘアドレスバッファ
は、第１，第２のメモリセルアレイから第１，第２のデ
ータレジスタへそれぞれデータが転送されるデータ転送
サイクル時に、第１のＸアドレス手段に供給するＸアド
レスと等しいＸアドレスを第２のＸアドレス手段へ与え
るために、アドレス変換を行う。第４の発明によれば、
共通のシリアルアドレス又は互いに独立したシリアルア
ドレスが第１，第２のシリアルアドレス手段に入力され
るので、第２の発明と同様の作用が行われる。第５の発
明によれば、アドレスバッファ手段は、外部から供給さ
れるアドレスを時分割で取込んで第１，第２のＸアドレ
ス手段へ供給する。さらに、このアドレスバッファ手段
は、第１，第２のメモリセルアレイから第１，第２のデ
ータレジスタへそれぞれデータが転送されるデータ転送
サイクル時に、アドレスの変換を行い、第１のＸアドレ
ス手段へ与えるＸアドレスと同一のＸアドレスを第２の
Ｘアドレス手段へ与える。第６の発明によれば、共通の
シリアルアドレス又は互いに独立したシリアルアドレス
が第１，第２のシリアルアドレス手段に入力されるの
で、第２の発明と同様の作用が行われる。第７の発明に
よれば、第１，第２の出力順序変換手段は、シリアル出
力順序コントロール用アドレス信号に基づき、第１，第
２のリードデータバス上のリードデータのシリアル出力
順序を変換して第１，第２のシリアル出力手段からそれ
ぞれ出力させる。第８の発明によれば、第１，第２の出
力順序変換手段は、アドレス順序入力用のイネーブル信
号に基づき、シリアル出力順序コントロール用のアドレ
ス信号を取込み、そのアドレス信号からシリアル出力順
序を決定してその決定結果に従い、第１，第２のリード
データバス上のリードデータのシリアル出力順序を変換
して第１，第２のシリアル出力手段から出力させる。
【００２９】第９の発明によれば、第１，第２の出力順
序変換手段は、アドレス順序入力用のイネーブル信号に
基づき、シリアル出力順序決定アドレスを取込み、その
シリアル出力順序決定アドレスに従い、第１，第２のリ
ードデータバス上のリードデータのシリアル出力順序を
変換して第１，第２のシリアル出力手段から出力させ
る。第１０の発明によれば、第１，第２の出力順序変換
手段は、フューズを有するトリミング回路で設定された
シリアル出力順序決定アドレスに従い、第１，第２のリ
ードデータバス上のリードデータのシリアル出力順序を
変換して第１，第２のシリアル出力手段から出力させ
る。第１１の発明によれば、共通のシリアルアドレス又
は互いに独立したシリアルアドレスが第１，第２のシリ
アルアドレス手段に入力されるので、第２の発明と同様
の作用が行われる。第１２の発明によれば、Ｘアドレス
バッファは第３の発明と同様なアドレス変換を行う。さ
らに、第１，第２の出力順序変換手段は、第７の発明の
第１，第２の出力順序変換手段と同様の動作を行う。第
１３の発明によれば、Ｘアドレスバッファは第３の発明
と同様のアドレス変換を行う。さらに、第１，第２の出
力順序変換手段は、第８の発明と同様に、シリアル出力
の順序を変換して第１，第２のシリアル出力手段から出
力させる。第１４の発明によれば、Ｘアドレスバッファ
は第３の発明と同様のアドレス変換を行う。さらに、第
１，第２の出力順序変換手段は、第９の発明と同様に、
シリアル出力の順序を変換して第１，第２の出力手段か
ら出力させる。
【００３０】第１５の発明によれば、Ｘアドレスバッフ
ァは第３の発明と同様のアドレス変換を行う。さらに、
第１，第２の出力順序変換手段は、第１０の発明と同様
に、シリアル出力順序を変換して第１，第２のシリアル
出力手段から出力させる。第１６の発明によれば、共通
のシリアルアドレス又は互いに独立したシリアルアドレ
スが第１，第２のシリアルアドレス手段に入力されるの
で、第２の発明と同様の作用が行われる。第１７の発明
によれば、アドレスバッファ手段は第５の発明と同様
に、外部から供給されるアドレスを時分割で取込み、取
込んだＹアドレスを第１，第２のＹアドレス手段へ供給
すると共に、アドレスの変換を行って第１のＸアドレス
手段に与えるＸアドレスと同一のアドレスを第２のＸア
ドレス手段に与える。さらに、第１，第２の出力順序変
換手段は第７の発明と同様に、リードデータのシリアル
出力順序を変換して第１，第２のシリアル出力手段から
出力させる。
【００３１】第１８の発明によれば、アドレスバッファ
手段は第５の発明と同様に、外部から供給されるアドレ
スを時分割で取込み、Ｙアドレスを第１，第２のＹアド
レス手段へ供給すると共に、Ｘアドレスをそのアドレス
変換を行って第１，第２のＸアドレス手段に与える。さ
らに、第１，第２の出力順序変換手段は第８の発明と同
様に、リードデータのシリアル出力順序を変換して第
１，第２のシリアル出力手段から出力させる。第１９の
発明によれば、アドレスバッファ手段は第５の発明と同
様に、外部から供給されるアドレスを時分割で取込んで
ＸアドレスとＹアドレスを内部回路へ供給する。さら
に、第１，第２の出力順序変換手段は第９の発明と同様
に、リードデータのシリアル出力順序を変換して第１，
第２のシリアル出力手段から出力させる。第２０の発明
によれば、アドレスバッファ手段は第５の発明と同様
に、外部から供給されるアドレスを時分割で取込んでＸ
アドレスとＹアドレスを内部回路へ供給する。さらに、
第１，第２の出力順序変換手段は第１０の発明と同様
に、リードデータのシリアル出力順序を変換して第１，
第２のシリアル出力手段から出力させる。第２１の発明
によれば、共通のシリアルアドレス又は互いに独立した
シリアルアドレスが第１，第２のシリアルアドレス手段
に入力されるので、第２の発明と同様の作用が行われ
る。
【００３２】第２２の発明によれば、出力手段は出力方
式変換信号のレベルコントロールにより、第１，第２の
リードデータバスのいずれか一方と２個の出力端子のう
ちのいずれか一方とを接続したり、あるいは第１，第２
のリードデータバスと２個の出力端子とをそれぞれ接続
する。これにより、１ポートあるいは２ポートで、リー
ドデータのシリアル出力が行われる。第２３の発明によ
れば、共通のシリアルアドレス又は互いに独立したシリ
アルアドレスが第１，第２のシリアルアドレス手段に入
力されるので、第２の発明と同様の作用が行われる。第
２４の発明によれば、Ｘアドレスバッファは第３の発明
と同様に、アドレス変換を行って同一のアドレスを第１
及び第２のＸアドレス手段へ供給する。さらに、出力手
段は第２２の発明と同様に、第１，第２のリードデータ
バスと２個の出力端子との切換え接続を行い、１ポート
あるいは２ポートでリードデータのシリアル出力を行わ
せる。第２５の発明によれば、共通のシリアルアドレス
又は互いに独立したシリアルアドレスが第１，第２のシ
リアルアドレス手段に入力されるので、第２の発明と同
様の作用が行われる。第２６の発明によれば、アドレス
バッファ手段は第５の発明と同様に、外部から供給され
るアドレスを時分割で取込み、ＸアドレスとＹアドレス
を内部回路へ供給する。さらに、出力手段は第２２の発
明と同様に、２個の出力端子に対して１ポートあるいは
２ポートのシリアル出力を行わせる。第２７の発明によ
れば、共通のシリアルアドレス又は互いに独立したシリ
アルアドレスが第１，第２のシリアルアドレス手段に入
力されるので、第２の発明と同様の作用が行われる。第
２８の発明によれば、第１，第２の出力順序変換手段は
第７の発明と同様に、リードデータのシリアル出力順序
を変換し、出力手段から１ポートあるいは２ポートで出
力させる。
【００３３】第２９の発明によれば、第１，第２の出力
順序変換手段は第８の発明と同様に、リードデータのシ
リアル出力順序を変換し、出力手段から１ポートあるい
は２ポートで出力させる。第３０の発明によれば、第
１，第２の出力順序変換手段は第９の発明と同様に、リ
ードデータのシリアル出力順序を変換し、出力手段から
１ポートあるいは２ポートで出力させる。第３１の発明
によれば、第１，第２の出力順序変換手段は第１０の発
明と同様に、リードデータのシリアル出力順序を変換
し、出力手段から１ポートあるいは２ポートで出力させ
る。第３２の発明によれば、共通のシリアルアドレス又
は独立したシリアルアドレスが第１，第２のシリアルア
ドレス手段に入力されるので、第２の発明と同様の作用
が行われる。
【００３４】第３３の発明によれば、Ｘアドレスバッフ
ァは第３の発明と同様に、アドレス変換を行って同一の
アドレスを第１及び第２のＸアドレス手段へ供給する。
第１，第２の出力順序変換手段は第７の発明と同様に、
リードデータのシリアル出力順序を変換し、出力手段か
ら１ポートあるいは２ポートで出力させる。第３４の発
明によれば、第１，第２の出力順序変換手段は第８の発
明と同様に、リードデータのシリアル出力順序を変換
し、出力手段から１ポートあるいは２ポートで出力させ
る。第３５の発明によれば、第１，第２の出力順序変換
手段は第９の発明と同様に、リードデータのシリアル出
力順序を変換し、出力手段から１ポートあるいは２ポー
トで出力させる。
【００３５】第３６の発明によれば、第１，第２の出力
順序変換手段は第１０の発明と同様に、リードデータの
シリアル出力順序を変換し、出力手段から１ポートある
いは２ポートで出力させる。第３７の発明によれば、共
通のシリアルアドレス又は互いに独立したシリアルアド
レスが第１，第２のシリアルアドレス手段に入力される
ので、第２の発明と同様の作用が行われる。第３８の発
明によれば、アドレスバッファ手段は第５の発明と同様
に、外部から供給されるアドレスを時分割で取込み、Ｘ
アドレスとＹアドレスを内部回路へ供給する。さらに、
第１，第２の変換手段は第７の発明と同様に、リードデ
ータのシリアル出力順序を変換し、出力手段から１ポー
トあるいは２ポートで出力させる。第３９の発明によれ
ば、アドレスバッファ手段は第５の発明と同様に、外部
から供給されるアドレスを時分割で取込み、Ｘアドレス
とＹアドレスを内部回路へ供給する。さらに、第１，第
２の出力順序変換手段は第８の発明と同様に、リードデ
ータのシリアル出力順序を変換し、出力手段から１ポー
トあるいは２ポートで出力させる。第４０の発明によれ
ば、アドレスバッファ手段は第５の発明と同様に、外部
から供給されるアドレスを時分割で取込み、Ｘアドレス
とＹアドレスを内部回路へ供給する。さらに、第１，第
２の出力順序変換手段は第９の発明と同様に、リードデ
ータのシリアル出力順序を変換し、出力手段から１ポー
トあるいは２ポートで出力させる。第４１の発明によれ
ば、アドレスバッファ手段は第５の発明と同様に、外部
から供給されるアドレスを時分割で取込み、Ｘアドレス
とＹアドレスを内部回路へ供給する。さらに、第１，第
２の出力順序変換手段は第１０の発明と同様に、リード
データのシリアル出力順序を変換し、出力手段から１ポ
ートあるいは２ポートで出力させる。第４２の発明によ
れば、共通のシリアルアドレス又は互いに独立したシリ
アルアドレスが、第１，第２のシリアル出力手段に入力
されるので、第２の発明と同様の作用が行われる。
【００３６】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すシリアルアクセス
メモリの概略の構成ブロック図、及び図６はその主要部
分の回路図であり、従来の図２及び図３中の要素と共通
の要素には共通の符号が付されている。なお、図１及び
図６では、従来と同様に説明の簡単化のため、基本動作
に関係しないメモリコントロール信号発生回路等が省略
されている。このシリアルアクセスメモリでは、基本的
には従来の図２の回路を２個並べて各素子間を従来とほ
ぼ同様に接続している。即ち、本実施例のシリアルアク
セスメモリでは、ＤＲＡＭアクセス部分のＸアドレス手
段を含めたメモリ構造を２分割し、その２分割したＤＲ
ＡＭ部分にそれぞれ高速アクセス用のシリアルアクセス
手段が設けられており、以下その異なる点を説明する。
本実施例のシリアルアクセスメモリでは、２分割構造の
第１のＡ側メモリセルアレイ１Ａと第２のＢ側メモリセ
ルアレイ１Ｂとを有し、その各メモリセルアレイ１Ａ，
１Ｂには、それらの行と列を選択するための第１のＡ側
Ｘアドレス手段２Ａ及び第２のＢ側Ｘアドレス手段２Ｂ
と第１のＡ側Ｙアドレス手段５Ａ及び第２のＢ側Ｙアド
レス手段５Ｂとがそれぞれ接続されている。Ａ側とＢ側
のＸアドレス手段２Ａ，２Ｂは、例えば、任意の整数乗
個の単位デコーダを有するＸデコーダでそれぞれ構成さ
れている。通常は、Ａ側Ｘアドレス手段２Ａが、Ｘアド
レスＸＡＤＤのうちの０〜Ｎ−１からなる前半のＸアド
レスＸＡＤＤＡａのデコードを行ってＡ側メモリセルア
レイ１Ａの行を選択し、Ｂ側Ｘアドレス手段２Ｂが、Ｘ
アドレスＸＡＤＤのうちのＮ〜２Ｎ−１からなる後半の
ＸアドレスＸＡＤＤＢａのデコードを行ってＢ側メモリ
セルアレイ１Ｂの行を選択する構成になっている。
【００３７】各メモリセルアレイ１Ａ，１Ｂに対するラ
イトデータの入力を行う共通の入力手段３が設けられ、
その入力手段３に、第１のＡ側ライトデータバス４Ａと
第２のＢ側ライトデータバス４Ｂが共通接続されてい
る。第１のＡ側Ｙアドレス手段５Ａ及び第２のＢ側Ｙア
ドレス手段５Ｂは、共通のＹアドレスＹＡＤＤをデコー
ドして各メモリセルアレイ１Ａ，１Ｂの列を選択する機
能を有している。各メモリセルアレイ１Ａ，１Ｂのビッ
トライン対ＢＬａi ，ＢＬａi ／（ｉ＝１〜ｎ）には、
データ転送信号ＤＴによりオン状態となる第１のＡ側リ
ード転送手段６Ａと第２のＢ側リード転送手段６Ｂとを
介して、第１のＡ側データレジスタ７Ａと第２のＢ側デ
ータレジスタ７Ｂとがそれぞれ接続されている。Ａ側と
Ｂ側のデータレジスタ７Ａ，７Ｂには、第１のＡ側シリ
アルアドレス手段８Ａと第２のＢ側シリアルアドレス手
段８Ｂとがそれぞれ接続されると共に、第１のＡ側リー
ドデータバス９Ａと第２のＢ側リードデータバス９Ｂと
を介して、第１のＡ側シリアル出力手段１０Ａと第２の
Ｂ側シリアル出力手段１０Ｂとがそれぞれ接続されてい
る。Ａ側シリアルアドレス手段８Ａは、例えば共通のシ
リアルアドレスＳＹＡＤＤをデコードし、Ａ側データレ
ジスタ７Ａに格納されているリードデータをシリアルに
選択してＡ側リードデータバス９Ａへ出力させる機能を
有している。同様に、Ｂ側シリアルアドレス手段８Ｂ
も、共通のシリアルアドレスＳＹＡＤＤをデコードし、
Ｂ側データレジスタ７Ｂに格納されているリードデータ
をシリアルに選択してＢ側リードデータバス９Ｂへ出力
させる機能を有している。Ａ側シリアル出力手段１０Ａ
は、Ａ側リードデータバス９Ａ上のリードデータを同期
コントロールクロックに同期してシリアルに第１のＡ側
出力端子ＯＵＴＡへ出力する機能を有している。同様
に、Ｂ側シリアル出力手段１０Ｂも、Ｂ側リードデータ
バス９Ｂ上のリードデータを同期コントロールクロック
に同期してシリアルに第２のＢ側出力端子ＯＵＴＢへ出
力する機能を有している。
【００３８】本実施例では、新たに第１のＡ側最上位ビ
ット（以下、ＭＳＢという）コントロール手段４０Ａと
第２のＢ側ＭＳＢコントロール手段４０Ｂとが設けら
れ、それらがＡ側とＢ側のＸアドレス手段２Ａ，２Ｂに
それぞれ接続されている。Ａ側ＭＳＢコントロール手段
４０Ａは、ＸアドレスＸＡＤＤＡを入力し、メモリセル
アレイ１Ａ，１Ｂからデータレジスタ９Ａ，９Ｂへのデ
ータ転送時に発生するデータ転送信号ＤＴにより、Ａ側
Ｘアドレス手段２Ａに与えるＸアドレスＸＡＤＤＡａの
ＭＳＢを無効にする機能を有している。同様に、Ｂ側Ｍ
ＳＢコントロール手段４０Ｂも、データ転送信号ＤＴに
より、Ｂ側Ｘアドレス手段２Ｂに与えるＸアドレスＸＡ
ＤＤＢのＭＳＢを無効にする機能を有している。図７
は、図１に示すＡ側ＭＳＢコントロール手段４０Ａの概
略の回路図である。なお、図１に示すＢ側ＭＳＢコント
ロール手段４０Ｂも、Ａ側ＭＳＢコントロール手段４０
Ａと同一の回路構成である。
【００３９】このＡ側ＭＳＢコントロール手段４０Ａ
は、外部から供給されるＸアドレスＸＡＤＤＡ中のＭＳ
Ｂ（即ち、Ａn-1 ）を入力するトライステートインバー
タ４１を有し、その出力側に、フローティング状態防止
用のＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳ
という）４２と信号反転用のインバータ４３とが接続さ
れている。トライステートインバータ４１は、データ転
送信号ＤＴを反転するインバータ４４の出力によって制
御される。このＡ側ＭＳＢコントロール手段４０Ａで
は、外部から供給されるＸアドレスＸＡＤＤＡのうちの
ＭＳＢがトライステートインバータ４１に入力され、デ
ータ転送信号ＤＴが“Ｈ”のときにそれがインバータ４
４で反転されて該トライステートインバータ４１の出力
がハイインピーダンス状態になる。このとき、インバー
タ４４の出力“Ｌ”によってＰＭＯＳ４２がオンし、イ
ンバータ４３の入力側が電源電位ＶＣＣとなり、それが
該インバータ４３で反転されて反転ＭＳＢａが強制的に
“Ｈ”となり、内部のＸアドレスＸＡＤＤＡａが出力さ
れる。一方、データ転送信号ＤＴが“Ｌ”のときには、
それがインバータ４４で反転されてトライステートイン
バータ４１が通常の信号反転動作を行う。そのため、外
部入力のＸアドレスＸＡＤＤＡのうちのＭＳＢがトライ
ステートインバータ４１で反転され、それがさらにイン
バータ４３で反転されて該ＭＳＢと同相の信号が出力さ
れる。
【００４０】図８は、図７に示すＡ側ＭＳＢコントロー
ル手段４０Ａの周辺の具体的な回路図である。なお、Ｂ
側ＭＳＢコントロール手段４０Ｂの周辺回路も、同一の
回路構成である。Ａ側Ｘアドレス手段２Ａは、例えば、
ｎ個のＡＮＤゲートからなるゲート回路２−１と、ＮＡ
ＮＤゲートが基礎となって構成されたｎ個の単位Ｘデコ
ーダＸＤ1 〜ＸＤn からなるＸデコーダ２−２とを備
え、内部のＸアドレスＸＡＤＤＡａを構成する相補的な
アドレスＢ0 ，Ｂ0 ／〜Ｂn-1 ，Ｂn-1 ／のうち、いず
れか一方をゲート回路２−１で選択してＸデコーダ２−
２に入力するようになっている。ＸアドレスＸＡＤＤＡ
ａのうち、相補的なアドレスＢn-1 ，Ｂn-1 ／が逆相Ｍ
ＳＢａである。ＸアドレスＸＡＤＤＡａを供給するＡ側
ＭＳＢコントロール手段４０Ａは、外部入力のＸアドレ
スＸＡＤＤＡを構成する相補的なアドレスＡ0 ，Ａ0 ／
〜Ａn- 1 ，Ａn-1 ／のうち、ＭＳＢのＡn-1 ，Ａn-1 ／
を除き、そのまま相補的なアドレスＢ0 ，Ｂ0 ／〜Ｂ
n-2 ，Ｂn-2 ／の形で出力する。ＭＳＢの相補的なアド
レスＡn-1 ，Ａn-1 ／は、その正相アドレスＡn-1 と逆
相アドレスＡn-1 ／とが逆転されてトライステートイン
バータ４１−１，４１−２に入力され、逆相ＭＳＢａの
相補的なアドレスＢn-1 ，Ｂn-1 ／が出力されるように
なっている。このＡ側ＭＳＢコントロール手段４０Ａで
は、相補的なアドレスＡn-1 ，Ａn- 1 ／を変換して相補
的なアドレスＢn-1 ，Ｂn-1 ／の形で出力する。即ち、
データ転送信号ＤＴが“Ｌ”のときには、それがインバ
ータ４４で反転されてトライステートインバータ４１−
１，４１−２が通常の信号反転動作を行うので、相補的
なアドレスＡn-1 ，Ａn-1 ／が交差結線によって反転さ
れ、さらにトライステートインバータ４１−１，４１−
２で反転されるので、該相補的なアドレスＡn- 1 ，Ａ
n-1 ／がそのまま相補的なアドレスＢn-1 ，Ｂn-1 ／の
形で出力される。一方、データ転送信号ＤＴが“Ｈ”の
ときには、それがインバータ４４で反転されてトライス
テートインバータ４１−１，４１−２の出力側がハイイ
ンピーダンス状態となる。このとき、ＰＭＯＳ４４−
１，４４−２がオン状態となり、電源電位ＶＣＣによっ
て相補的なアドレスＢn-1 ，Ｂn-1 ／が共に“Ｈ”とな
る。そのため、Ａ側Ｘアドレス手段２Ａを構成するＮＡ
ＮＤゲートに対しては、相補的なアドレスＢn-1 ，Ｂ
n-1 ／の入力端子が接続していないのと同じ状態、つま
り相補的なアドレスＡn-1 ，Ａn-1 ／が縮退しているの
と同じ状態になる。
【００４１】図９（ａ），（ｂ）は図１及び図６のラン
ダムアクセス動作を示す図、及び図１０（ａ），（ｂ）
は図１及び図６のシリアルアクセス動作を示す図であ
り、これらの図を参照しつつ、本実施例におけるシリア
ルアクセスメモリの動作を説明する。本実施例のシリア
ルアクセスメモリでは、基本的には図１に示すＡ側とＢ
側の２組のメモリ動作が従来の図２の回路動作とほぼ同
様であるが、従来のものと回路構成が多少異なっている
ので、その点において回路動作も異なっている。以下、
従来の回路動作と異なる点を主として説明する。
【００４２】図１及び図６において、Ａ側Ｘアドレス手
段２ＡがＸアドレスＸＡＤＤのうちの０〜Ｎ−１からな
る前半の内部ＸアドレスＸＡＤＤＡａのデコードを行
い、Ｂ側Ｘアドレス手段２ＢがＸアドレスＸＡＤＤのう
ちのＮ〜２Ｎ−１からなる後半の内部ＸアドレスＸＡＤ
ＤＢａのデコードを行うように、前半のＸアドレスＸＡ
ＤＤＡと後半のＸアドレスＸＡＤＤＢとを分けてＡ側と
Ｂ側のＭＳＢコントロール手段４０Ａ，４０Ｂへそれぞ
れ供給する。そして、ＤＲＡＭメモリセルプレーンにア
クセスする場合、ＤＲＡＭポートからはアドレス的には
１面のメモリセルプレーンにみえるような動作が行われ
る。即ち、図９（ａ）に示すように、ＤＲＡＭ部のラン
ダムアクセスの場合、０〜Ｎ−１のＸアドレスＸＡＤＤ
Ａのときには、Ａ側メモリセルアレイ１Ａがアクセスさ
れる。図９（ｂ）に示すように、Ｎ〜２Ｎ−１のＸアド
レスＸＡＤＤＢのときには、Ｂ側メモリセルアレイ１Ｂ
がアクセスされる。例えば、図６においてＡ側メモリセ
ルアレイ１Ａにデータを書込む場合、ＸアドレスＸＡＤ
ＤＡ及びＹアドレスＹＡＤＤをＡ側ＭＳＢコントロール
手段４０Ａ及びＹアドレス手段５Ａにそれぞれ供給する
と共に、ライトデータを入力端子ＩＮに入力する。入力
されたＸアドレスＸＡＤＤＡは、Ａ側ＭＳＢコントロー
ル手段４０Ａを通してそのままＸアドレスＸＡＤＤＡａ
の形でＡ側Ｘアドレス手段２Ａへ送られる。Ａ側Ｘアド
レス手段２Ａでは、ＸアドレスＸＡＤＤＡａをデコード
し、任意のワードライン、例えばＷＬａi （ｉ＝１〜
ｎ）を“Ｈ”にする。これにより、ワードラインＷＬａ
i に接続されたメモリセルＱｋi （ｉ＝１〜ｎ）内のト
ランジスタがオン状態となる。又、Ｙアドレス手段５Ａ
では、単位ＹデコーダＹＡi （ｉ＝１〜ｎ）がＹアドレ
スＹＡＤＤをデコードし、任意のＹデコーダ出力、例え
ばｙａn-1 を“Ｈ”にする。これにより、トランジスタ
対ｔｒａn- 1 ，ｔｒａn-1 ／がオン状態となり、Ａ側ラ
イトデータバス４Ａとビットライン対ＢＬａn-1 ，ＢＬ
ａn-1 ／とが接続され、入力端子ＩＮから入力されたラ
イトデータが入力手段３及びライトデータバス４Ａを介
してビットライン対ＢＬａn- 1 ，ＢＬａn-1 ／へ送られ
る。そして、ビットラインＢＬａn-1 の電位レベルがメ
モリセルＱｋn-1 に書込まれる。又、ＭＳＢコントロー
ル手段４０Ａ，４０Ｂは、メモリセルアレイ１Ａ，１Ｂ
からデータレジスタ７Ａ，７Ｂへのデータ転送時のみ、
素子サイクルが転送モードに入ることの確認信号である
共通のデータ転送信号ＤＴに基づき、Ｘアドレス手段２
Ａ，２Ｂに入力するＸアドレスＸＡＤＤＡａ，ＸＡＤＤ
ＢａのＭＳＢを無効にする。これにより、Ａ側Ｘアドレ
ス手段２ＡとＢ側Ｘアドレス手段２Ｂとの回路動作が同
一になり、２分割されたメモリセルアレイ１Ａ，１Ｂに
対して従来のシリアルアクセスメモリをあたかも２個使
ってアクセスするようになる。これらのシリアルアクセ
スのためのメモリセルアレイ１Ａ，１Ｂからデータレジ
スタ７Ａ，７Ｂへのデータ転送時のＸアドレス手段２
Ａ，２Ｂの動作が図１０（ａ），（ｂ）に示されてい
る。
【００４３】即ち、Ｂ側Ｘアドレス手段２Ｂに入力され
るＸアドレスＸＡＤＤＢのＭＳＢを、データ転送信号Ｄ
Ｔで動作するＢ側ＭＳＢコントロール手段４０Ｂによっ
て無効にし、ＸアドレスＸＡＤＤＡ＝ＸＡＤＤＡａと同
一のＸアドレスＸＡＤＤＢａとして該Ｘアドレス手段２
Ｂに入力されるので、該Ｘアドレス手段２Ａと２Ｂの回
路動作が同一になる。そのため、Ａ側とＢ側のメモリセ
ルアレイ１Ａ，１Ｂにおいて同一の行が選択され、図１
０（ｂ）に示すように、位置的に同じワードラインＷＬ
ａi に接続されたメモリセルＱｋi ，ＱＫi ／の記憶デ
ータをデータレジスタ７Ａ，７Ｂへ転送することができ
る。
【００４４】例えば、転送サイクルにおいて、Ｘアドレ
スＸＡＤＤのうちの前半のＸアドレスＸＡＤＤＡがＡ側
ＭＳＢコントロール手段４０Ａに供給されると、該Ｘア
ドレスＸＡＤＤＡがＡ側ＭＳＢコントロール手段４０Ａ
を通してそのままＸアドレスＸＡＤＤＡａの形でＡ側Ｘ
アドレス手段２Ａへ送られる。Ａ側Ｘアドレス手段２Ａ
では、Ａ側メモリセルアレイ１Ａの任意の行のワードラ
イン、例えばＷＬａi（ｉ＝１〜ｎ）を選択する。する
と、ワードラインＷＬａi に接続されたメモリセルＱｋ
i （ｉ＝１〜ｎ）の記憶データがビットライン対ＢＬａ
i ，ＢＬａi ／へ出力され、センスアンプＳＡi で増幅
される。次に、ＸアドレスＸＡＤＤのうちの後半のＸア
ドレスＸＡＤＤＢがＢ側ＭＳＢコントロール手段４０Ｂ
に供給されると共に、共通のデータ転送信号ＤＴが
“Ｈ”になると、該Ｂ側ＭＳＢコントロール手段４０Ｂ
によってＸアドレスＸＡＤＤＢのＭＳＢが無効にされ、
ＸアドレスＸＡＤＤＡａと同一のアドレスＸＡＤＤＢａ
がＢ側Ｘアドレス手段２Ｂにより、Ａ側ワードラインＷ
Ｌａi と同一のＢ側メモリセルアレイ１Ｂ内のワードラ
インＷＬａi が選択され、そのワードラインＷＬａi に
接続されたメモリセルＱｋi の記憶データがビットライ
ン対ＢＬａi ，ＢＬａi ／へ出力され、センスアンプＳ
Ａi で増幅される。このとき、共通のデータ転送信号Ｄ
Ｔが“Ｈ”でＡ側及びＢ側のリード転送手段６Ａ，６Ｂ
がオン状態のため、Ａ側及びＢ側のビットライン対ＢＬ
ａi ，ＢＬａi ／上のリードデータがＡ側及びＢ側のデ
ータレジスタ７Ａ，７Ｂへそれぞれ転送されてそこに格
納される。
【００４５】その後、共通のシリアルアドレスＳＹＡＤ
ＤがＡ側及びＢ側のシリアルアドレス手段８Ａ，８Ｂに
供給されると、その共通のシリアルアドレスＳＹＡＤＤ
がＡ側及びＢ側のシリアルアドレス手段８Ａ，８Ｂでそ
れぞれデコードされ、その出力ｙｂi が順次“Ｈ”にな
ってＡ側及びＢ側のトランジスタ対ｔｒｄi ，ｔｒｄi
／（ｉ＝１〜ｎ）が順次オンし、Ａ側及びＢ側のデータ
レジスタ７Ａ，７Ｂに格納されていたリードデータがＡ
側及びＢ側のリードデータバス９Ａ，９Ｂへ転送され、
Ａ側及びＢ側のシリアル出力手段１０Ａ，１０Ｂの出力
端子ＯＵＴＡ，ＯＵＴＢからシリアルに出力される。本
実施例の利点を図１１を参照しつつ説明する。なお、図
１１は、図１のシリアルアクセスメモリ５０を用いた液
晶画面３０の駆動動作を示す図であり、従来の図５中の
要素と共通の要素には共通の符号が付されている。本実
施例のシリアルアクセスメモリ５０を用いて液晶画面３
０をコントロールする場合、２分割されたＤＲＡＭ部の
メモリセルプレーンにそれぞれ書込まれた１プレーンと
してのライトデータを半分にし、素子サイクルがデータ
転送モードに入ることの確認用のデータ転送信号ＤＴに
より、Ｂ側Ｘアドレス手段２Ｂに入力するＸアドレスＸ
ＡＤＤＢのＭＳＢを無効にする。これにより、Ａ側とＢ
側のＸアドレス手段２Ａ，２Ｂの回路動作を同一にし、
それぞれ同時に高速のシリアルアクセスが行える。その
ため、液晶画面３０を上下に２分割した上面ＬＣＤ３１
と下面ＬＣＤ３２を駆動する上下の上面用ＬＣＤドライ
バ３３と下面用ＬＣＤドライバ３４に対し、出力端子Ｏ
ＵＴＡ，ＯＵＴＢから直接、同時に画像データを供給す
ることが可能となる。従って、従来の外付けマルチプレ
クサ３５といった余分な外付け回路が不要となる。しか
も、ＤＲＡＭ部に関しては、メモリセルプレーンが２分
割されていることに関係なく、ランダムアクセスできる
ため、メモリセルプレーン内のメモリマップも画像イメ
ージのものとなり、メモリマップが簡単になってソフト
ウェアの負担が軽くなり、低コスト化が可能となる。な
お、本実施例において図１及び図６のＡ側及びＢ側のシ
リアルアドレス手段８Ａ，８Ｂは、例えば、共通の同期
クロックが入力するシフトレジスタからなるアドレスポ
インタで構成しても、前記と同様の作用、効果が得られ
る。
【００４６】第２の実施例 本発明の第２の実施例では、図１に示すシリアルアクセ
スメモリにおいて、Ａ側シリアルアドレス手段８Ａ及び
Ｂ側シリアルアドレス手段８Ｂに対して共通のシリアル
アドレスＳＹＡＤＤを入力する代わりに、独立したシリ
アルアドレスＳＹＡＤＤＡ，ＳＹＡＤＤＢを用い、一方
のシリアルアドレスＳＹＡＤＤＡをＡ側シリアルアドレ
ス手段８Ａに、他方のシリアルアドレスＳＹＡＤＤＢを
Ｂ側シリアルアドレス手段８Ｂに、それぞれ入力するよ
うにしている。このような構成では、第１の実施例と異
なり、シリアルアドレスＳＹＡＤＤＡとＳＹＡＤＤＢが
共通でなく、独立しているため、それぞれ異なるアドレ
スのデータレジスタ７Ａ，７Ｂ内のデータをシリアル出
力できる。その他の動作は、第１の実施例と同様であ
る。本実施例では、第１の実施例とほぼ同様の利点を有
する他に、次のような利点を有している。シリアルアド
レス手段８Ａ，８Ｂに入力するシリアルアドレスＳＹＡ
ＤＤＡ，ＳＹＡＤＤＢが共通でないため、それぞれ互い
に異なったアドレスのデータレジスタ７Ａ，７Ｂ内のデ
ータを選択できるため、いずれか一方のデータレジスタ
７Ａ又は７Ｂ、あるいはシリアルアドレス手段８Ａ又は
８Ｂに欠陥があったときにも、独立に救済できる利点が
ある。又、シリアルアドレスＳＹＡＤＤＡ，ＳＹＡＤＤ
Ｂが共通でないため、互いに非同期に、シリアルアクセ
スすることもできる。
【００４７】第３の実施例 図１２は、本発明の第３の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図であり、第１の実施例
を示す図１中の要素と共通の要素には共通の符号が付さ
れている。このシリアルアクセスメモリは、基本的には
第１の実施例と同じであるが、図１のＭＳＢコントロー
ル手段４０Ａ，４０Ｂに代えて、それと同様な機能を有
するＸアドレスバッファ６０が設けられている点が異な
っている。Ｘアドレスバッファ６０は、外部入力のアド
レスＡＤＤとデータ転送サイクルに入ることを示すデー
タ転送信号ＤＴとが入力され、アドレス変換を行ってＡ
側Ｘアドレス手段２Ａに与える内部のＸアドレスＸＡＤ
ＤＡを発生すると共に、Ｂ側Ｘアドレス手段２Ｂに与え
る内部のＸアドレスＸＡＤＤＢを発生する機能を有して
いる。このシリアルアクセスメモリでは、基本的には第
１の実施例とほぼ同様の動作を行う。異なる点は、図１
のＭＳＢコントロール手段４０Ａ，４０Ｂとほぼ同様の
機能を有するＸアドレスバッファ６０により、メモリセ
ルアレイ１Ａ，１Ｂからデータレジスタ７Ａ，７Ｂへデ
ータが転送されるデータ転送サイクル時に、Ｂ側Ｘアド
レス手段２Ｂへ与えるＸアドレスＸＡＤＤＢを、Ａ側Ｘ
アドレス手段２Ａへ与えるＸアドレスＸＡＤＤＡと等し
くなるように、ある一定の値だけ減算するようになって
いる。
【００４８】本実施例では、基本的には第１の実施例と
ほぼ同様の利点を有するが、次のような点で異なってい
る。第１の実施例では、Ｘアドレス手段２Ａ，２Ｂに入
力するデコード用のＸアドレスＸＡＤＤＡａ，ＸＡＤＤ
ＢａがＡ0 〜Ａn-1 ，Ａn 〜Ａ2n-1で、ｎは２の整数乗
でなければならなかった。これに対して本実施例では、
Ｘアドレスバッファ６０により、メモリセルアレイ１
Ａ，１Ｂからデータレジスタ７Ａ，７Ｂへデータが転送
されるデータ転送サイクル時に、Ｂ側Ｘアドレス手段２
Ｂに入力するＸアドレスＸＡＤＤＢが、Ａ側Ｘアドレス
手段２Ａに入力するＸアドレスＸＡＤＤＡに等しくなる
ように、ある一定の値だけ減算される。そのため、必ず
しも、Ａ側及びＢ側のＸアドレス手段２Ａ，２Ｂに供給
するデコード用のＸアドレスＸＡＤＤＡ，ＸＡＤＤＢが
Ａ0 〜Ａn-1 ，Ａn 〜Ａ2n-1で、ｎは２の整数乗でなく
ても良く、それによって汎用性が向上する。
【００４９】なお、第１の実施例と同様に、共通のシリ
アルアドレスＳＹＡＤＤが入力するＡ側及びＢ側のシリ
アルアドレス手段８Ａ，８Ｂは、共通の同期クロックで
動作するシフトレジスタからなるアドレスポインタで構
成しても、前記と同様の作用、効果が得られる。
【００５０】第４の実施例 本発明の第４の実施例は、基本的には第３の実施例を示
す図１２と同様であるが、Ａ側及びＢ側のシリアルアド
レス手段８Ａ，８Ｂに、独立したシリアルアドレスＳＹ
ＡＤＤＡとＳＹＡＤＤＢをそれぞれ入力する構成にした
点が異なっている。このシリアルアクセスメモリでは、
第３の実施例とほぼ同様の動作を行うが、Ａ側及びＢ側
のシリアルアドレス手段８Ａ，８Ｂに入力するシリアル
アドレスＳＹＡＤＤＡとＳＹＡＤＤＢが独立しているの
で、それぞれ異なるアドレスのＡ側とＢ側のデータレジ
スタ７Ａ，７Ｂ内のデータをシリアル出力できる。即
ち、互いに異なったアドレスのデータレジスタ７Ａ，７
Ｂ内のデータを選択できるため、いずれか一方のデータ
レジスタ７Ａ又は７Ｂ、あるいはシリアルアドレス手段
８Ａ又は８Ｂに欠陥があったときには、独立に救済でき
る利点がある。又、シリアルアドレスＳＹＡＤＤＡとＳ
ＹＡＤＤＢが共通でないため、Ａ側及びＢ側のシリアル
アドレス手段８Ａ，８Ｂによって互いに非同期に、シリ
アルアクセスすることができる。
【００５１】第５の実施例 図１３は、本発明の第５の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図であり、第３の実施例
を示す図１２中の要素と共通の要素には共通の符号が付
されている。本実施例のシリアルアクセスメモリは、基
本的には第３の実施例と同じであるが、Ｘアドレスバッ
ファ６０に代えて、その機能を含むアドレスバッファ手
段６１を設けた点が異なっている。アドレスバッファ手
段６１は、外部入力のアドレスＡＤＤ、データ転送信号
ＤＴ、ロウアドレスストローブ信号ＲＡＳ／、及びコラ
ムアドレスストローブ信号ＣＡＳ／を入力し、図１２の
Ｘアドレスバッファ６０と同様の機能によって内部のＸ
アドレスＸＡＤＤＡ，ＸＡＤＤＢを出力すると共に、Ａ
側とＢ側のＹアドレス手段５Ａ，５Ｂに与える内部のＹ
アドレスＹＡＤＤを出力する機能を有している。さら
に、このアドレスバッファ手段６１では、ロウアドレス
ストローブ信号ＲＡＳ／及びコラムアドレスストローブ
信号ＣＡＳ／に基づき、同一のアドレス端子から供給さ
れる外部入力アドレスＡＤＤから、時分割でＸアドレス
とＹアドレスを取込む、汎用のＤＲＡＭと同じアドレス
取込み機能を有している。このシリアルアクセスメモリ
では、同一のアドレス端子から外部入力のアドレスＡＤ
Ｄが入力されると、アドレスバッファ手段６１が、ロウ
アドレスストローブ信号ＲＡＳ／によって時分割でＸア
ドレスを取込み、図１２のＸアドレスバッファ６０と同
様に内部のＸアドレスＸＡＤＤＡ，ＸＡＤＤＢを出力
し、Ａ側とＢ側のＸアドレス手段２Ａ，２Ｂへ与える。
コラムアドレスストローブ信号ＣＡＳ／がアドレスバッ
ファ手段６１に入力されると、該アドレスバッファ手段
６１では、同一のアドレス端子から時分割で供給される
Ｙアドレスを取込み、内部のＹアドレスＹＡＤＤを出力
してＡ側とＢ側のＹアドレス手段５Ａ，５Ｂへ与える。
これにより、第３の実施例と同様に、Ａ側とＢ側のメモ
リセルアレイ１Ａ，１Ｂのアクセスが行われる。又、デ
ータ転送時にデータ転送信号ＤＴが“Ｈ”になると、第
３の実施例と同様のシリアルアクセス動作が行われる。
本実施例では、第３の実施例とほぼ同様の利点を有する
他に、アドレスバッファ手段６１が設けられているの
で、Ｘアドレス及びＹアドレスからなる外部入力のアド
レスＡＤＤを同一のアドレス端子から時分割に取込める
ので、端子数を削減できる利点がある。なお、第３の実
施例と同様に、共通のシリアルアドレスＳＹＡＤＤが入
力されるＡ側及びＢ側のシリアルアドレス手段８Ａ，８
Ｂは、共通の同期クロックが入力するレジスタからなる
アドレスポインタで構成してもよい。
【００５２】第６の実施例 本発明の第６の実施例では、第５の実施例を示す図１３
において、Ａ側シリアルアドレス手段８Ａ及びＢ側シリ
アルアドレス手段８Ｂに対して共通のシリアルアドレス
ＳＹＡＤＤではなく、独立したシリアルアドレスＳＹＡ
ＤＤＡとＳＹＡＤＤＢを用い、一方のシリアルアドレス
ＳＹＡＤＤＡをＡ側シリアルアドレス手段８Ａに、他方
のシリアルアドレスＳＹＡＤＤＢをＢ側シリアルアドレ
ス手段８Ｂにそれぞれ入力する構成にしている。このよ
うなシリアルアクセスメモリでは、基本的には第５の実
施例とほぼ同様の動作を行うが、独立したシリアルアド
レスＳＹＡＤＤＡとＳＹＡＤＤＢをＡ側とＢ側のシリア
ルアドレス手段８Ａ，８Ｂにそれぞれ入力するため、異
なるアドレスのＡ側とＢ側のデータレジスタ７Ａ，７Ｂ
内のデータをシリアルに出力できる。そのため、第５の
実施例とほぼ同様の利点を有する他に、次のような利点
を有している。即ち、互いに異なるアドレスのＡ側とＢ
側のデータレジスタ７Ａ，７Ｂ内のデータを選択できる
ため、いずれか一方のデータレジスタ７Ａ又は７Ｂ、あ
るいはシリアルアドレス手段８Ａ又は８Ｂに欠陥があっ
たときにも、それぞれ独立に救済できる。又、シリアル
アドレスＳＹＡＤＤＡとＳＹＡＤＤＢが共通でないた
め、それらを用いて互いに非同期に、シリアルアドレス
手段８Ａ，８Ｂによってシリアルアクセスすることもで
きる。
【００５３】第７の実施例 図１４は、本発明の第７の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図であり、第１の実施例
を示す図１中の要素と共通の要素には共通の符号が付さ
れている。このシリアルアクセスメモリは、基本的には
第１の実施例と同じであるが、Ａ側及びＢ側のリードデ
ータバス９Ａ，９ＢとＡ側及びＢ側のシリアル出力手段
１０Ａ，１０Ｂとの間に、第１のＡ側出力順序変換手段
７０Ａと第２のＢ側出力順序変換手段７０Ｂがそれぞれ
設けられている点が異なっている。各出力順序変換手段
７０Ａ，７０Ｂは、シリアル出力順序コントロール用ア
ドレス信号Ｓ0 ，Ｓ1 に基づき、リードデータバス９
Ａ，９Ｂ上のリードデータのシリアル出力順序を変更し
てシリアル出力手段１０Ａ，１０Ｂから出力させる機能
を有している。図１５は、図１４におけるＡ側出力順序
変換手段７０Ａの構成例を示す回路図である。なお、Ｂ
側出力順序変換手段７０Ｂも、同様の回路である。この
Ａ側出力順序変換手段７０Ａは、例えば４ビットのＡ側
リードデータバス９ＡとＡ側シリアル出力手段１０Ａと
の間に設けられるもので、ＮＡＮＤゲート等で構成され
アドレス信号Ｓ0 ，Ｓ1 をデコードするデコーダ７１
と、該デコーダ７１のデコード出力Ｐ1 〜Ｐ4 によりゲ
ート制御されて４ビットのリードデータバス９Ａを接続
／遮断するＮＭＯＳ７２−１〜７２−４とを、備えてい
る。
【００５４】図１６（ａ），（ｂ）は図１５に示す出力
順序変換手段の動作を示すタイミング図であり、この図
を参照しつつ、図１４及び図１５の動作を説明する。こ
のシリアルアクセスメモリは、第１の実施例とほぼ同様
の動作を行うが、次のような点で異なっている。即ち、
シリアルアクセス時において、共通のシリアルアドレス
ＳＹＡＤＤがＡ側及びＢ側のシリアルアドレス手段８
Ａ，８Ｂに入力されると、この各シリアルアドレス手段
８Ａ，８Ｂでは、同期コントロールクロックＣＬＫに同
期して該シリアルアドレスＳＹＡＤＤをデコードし、そ
のデコード結果に基づき、データレジスタ７Ａ，７Ｂに
格納された各４ビットのリードデータＤ1 〜Ｄ4 を４ビ
ットのリードデータバス９Ａ，９Ｂへそれぞれ転送す
る。図１６（ａ）に示すように、同期コントロールクロ
ックＣＬＫに同期してアドレス信号Ｓ0 ，Ｓ1 がＡ側と
Ｂ側の出力順序変換手段７０Ａ，７０Ｂにそれぞれ与え
られると、その各出力順序変換手段７０Ａ，７０Ｂで
は、アドレス信号Ｓ0，Ｓ1 がデコーダ７１でデコード
され、そのデコード出力Ｐ1 〜Ｐ4 によってＮＭＯＳ７
２−１〜７２−４がオン状態またはオフ状態となる。そ
のため、同時にリードデータバス９Ａ，９Ｂに転送され
てきた４ビットのリードデータＤ1 〜Ｄ4 は、その出力
順序が変更され、同期コントロールクロックＣＬＫに同
期してシリアル出力手段１０Ａ，１０Ｂの出力端子ＯＵ
ＴＡ，ＯＵＴＢから出力される。本実施例では、第１の
実施例とほぼ同様の利点を有する他に、Ａ側とＢ側の出
力順序変換手段７０Ａ，７０Ｂによってリードデータの
シリアル出力順序を制御できるため、例えば、画像デー
タであるＲＧＢ（赤、緑、青）データがシリアルにメモ
リセルアレイ１Ａ，１Ｂに書込まれており、液晶画面等
の描画に使うときには順序を変えなければならないとき
有効である。なお、図１５では各リードデータバス９
Ａ，９Ｂが４ビット構成の場合について説明したが、そ
れらは８ビットや１６ビット等の他の任意のビット数の
ときにも適用できる。又、共通のシリアルアドレスＳＹ
ＡＤＤが供給されるＡ側及びＢ側のシリアルアドレス手
段８Ａ，８Ｂは、第１の実施例と同様に、共通の同期ク
ロックが入力するシフトレジスタからなるアドレスポイ
ンタで構成してもよい。第８の実施例 図１７は本発明の第８の実施例を示すもので、第７の実
施例を示す図１４におけるＡ側出力順序変換手段７０Ａ
の回路図であり、第７の実施例の図１５中の要素と共通
の要素には共通の符号が付されている。なお、Ｂ側出力
順序変換手段７０Ｂも、同様の回路である。このＡ側出
力順序変換手段７０Ａは、図１５に示すデコーダ７１、
及びＮＭＯＳ７２−１〜７２−４に、アドレスシフト回
路８０を付加した構成である。アドレスシフト回路８０
は、デコーダ７１の入力側に設けられ、アドレス順序入
力用イネーブル信号ＰＩＮによってシリアル出力順序コ
ントロール用アドレス信号Ｓ0 ，Ｓ1 を入力し、該アド
レス信号Ｓ0 ，Ｓ1 からシリアル出力順序を決定し、そ
の決定結果を同期コントロールクロックＣＬＫに同期し
てデコーダ７１へ与える回路である。アドレスシフト回
路８０は、イネーブル信号ＰＩＮでゲート制御されてア
ドレス信号Ｓ0 ，Ｓ1 をそれぞれ入力するＮＭＯＳ８
１，８２と、該イネーブル信号ＰＩＮを反転するインバ
ータ８３と、該インバータ８３の出力によってゲート制
御されるＮＭＯＳ８４，８５と、入力されたアドレス信
号Ｓ0 を同期コントロールクロックＣＬＫによってシフ
トする縦続接続された４個のフリップフロップ８６−１
〜８６−４と、入力されたアドレス信号Ｓ1 を同期コン
トロールクロックＣＬＫによってシフトする縦続接続さ
れた４個のフリップフロップ８７−１〜８７−４とで、
構成されている。縦続接続された４個のフリップフロッ
プ８６−１〜８６−４は、ＮＭＯＳ８４を介してリング
状に接続されている。同様に、縦続接続された４個のフ
リップフロップ８７−１〜８７−４は、ＮＭＯＳ８５を
介してリング状に接続されている。
【００５５】図１８（ａ），（ｂ）は図１７に示す出力
順序変換手段の動作を示すタイミング図であり、この図
を参照しつつ、図１７の動作を説明する。図１７の出力
順序変換手段は、基本的には図１５の出力順序変換手段
とほぼ同様の動作を行うが、次のような点で異なってい
る。即ち、イネーブル信号ＰＩＮが“Ｈ”になると、Ｎ
ＭＯＳ８１，８２がオン状態となり、該イネーブルＰＩ
Ｎがインバータ８３で反転されてＮＭＯＳ８４，８５が
オフ状態となる。ＮＭＯＳ８１，８２がオン状態になる
と、アドレス信号Ｓ0 ，Ｓ1 がフリップフロップ８６−
１，８７−１にそれぞれ入力され、同期コントロールク
ロックＣＬＫによって後段のフリップフロップ８６−２
〜８６−４，８７−２〜８７−４へそれぞれシフトされ
ていき、シリアル出力順序が決定されてその決定結果が
最終段のフリップフロップ８６−４，８７−４からデコ
ーダ７１へ与えられる。デコーダ７１では、シリアル出
力順序決定結果をデコードし、その４ビットのデコード
出力Ｐ1 〜Ｐ4 によってＮＭＯＳ７２−１〜７２−４を
オン状態又はオフ状態にする。すると、シリアルアクセ
ス時に各データレジスタ７Ａ，７Ｂから４ビットのリー
ドデータバス９Ａ，９Ｂへ同時に転送された４ビットの
リードデータＤ1 〜Ｄ4 は、ＮＭＯＳ７２−１〜７２−
４でシリアル出力順序が変換され、各シリアル出力手段
１０Ａ，１０Ｂの出力端子ＯＵＴＡ，ＯＵＴＢからそれ
ぞれ出力される。又、イネーブル信号ＰＩＮが“Ｌ”に
なると、ＮＭＯＳ８１，８２がオフ状態になり、さらに
そのイネーブル信号ＰＩＮがインバータ８３で反転され
てＮＭＯＳ８４，８５がオン状態になる。ＮＭＯＳ８
１，８２がオフ状態になると、アドレス信号Ｓ0 ，Ｓ1
の入力が阻止される。ＮＭＯＳ８４，８５がオン状態に
なると、該ＮＭＯＳ８４を介してフリップフロップ８６
−１〜８６−４がリング状に接続されてシリアル出力順
序決定結果が保持されると共に、ＮＭＯＳ８５を介して
フリップフロップ８７−１〜８７−４がリング状に接続
されてシリアル出力順序決定結果が保持され、デコーダ
７１へ与えられる。シリアル出力順序決定結果を変える
場合、イネーブル信号ＰＩＮを“Ｈ”にし、アドレス信
号Ｓ0 ，Ｓ1 を入力すればよい。
【００５６】この第８の実施例の出力順序変換手段を有
するシリアルアクセスメモリは、第１の実施例のシリア
ルアクセスメモリとほぼ同様の利点を有する他に、次の
ような利点も有している。即ち、シリアルアクセス時に
同時にリードデータバス９Ａ，９Ｂへ転送された４ビッ
トのリードデータＤ1 〜Ｄ4 の出力順序を制御できるた
め、例えば、画像データであるＲＧＢデータがシリアル
にメモリセルアレイ１Ａ，１Ｂに書込まれており、液晶
画像等の描画に使うときには順序を変えなければならな
いとき有効である。又、第７の実施例の図１５の出力順
序変換手段では、外部からシリアル出力順序制御用のア
ドレス信号Ｓ0 ，Ｓ1 を供給しなければならないが、こ
の第８の実施例の出力順序変換手段では、第７の実施例
に比べて簡単なアドレス信号Ｓ0 ，Ｓ1 をアドレスシフ
ト回路８０に入力するのみで、シリアル出力順序を決定
できる。
【００５７】なお、リードデータバス９Ａ，９Ｂは４ビ
ット構成にしているが、８ビットや１６ビット等といっ
た他のビット数のリードデータバスにもこの第８の実施
例を適用できる。又、図１４において、共通のシリアル
アドレスＳＹＡＤＤが入力されるＡ側及びＢ側のシリア
ルアドレス手段８Ａ，８Ｂは、第１の実施例と同様に、
共通の同期クロックが入力するシフトレジスタからなる
アドレスポインタで構成してもよい。
【００５８】第９の実施例 図１９は、本発明の第９の実施例を示すもので、第７の
実施例を示す図１４におけるＡ側出力順序変換手段７０
Ａの回路図であり、第７，第８の実施例の図１５，図１
７中の要素と共通の要素には共通の符号が付されてい
る。なお、Ｂ側出力順序変換手段７０Ｂも、同様の回路
である。このＡ側出力順序変換手段７０Ａは、基本的に
は第８の実施例を示す図１７のＡ側出力順序変換手段と
ほぼ同じであるが、アドレスシフト回路８０に代えて、
例えば４個のラッチ回路８８−１〜８８−４、４段のシ
フト回路９０、及び４組のゲート用トライステートイン
バータ８９−１〜８９−８が設けられている点が異なっ
ている。４個のラッチ回路８８−１〜８８−４は、アド
レス順序入力用イネーブル信号ＰＩＮによってシリアル
出力順序決定アドレスＳ01，Ｓ11，…，Ｓ04，Ｓ14を取
込む回路であり、その出力側には４組のトライステート
インバータ８９−１〜８９−８を介してデコーダ７１が
接続されている。シフト回路９０は、４個のフリップフ
ロップがリング状に接続された構成であり、同期コント
ロールクロックＣＬＫによってシフト動作し、トライス
テートインバータ８９−１〜８９−８を２個ずつ順次オ
ン，オフ動作させる機能を有している。シフト回路９０
の出力が“Ｈ”のときにはトライステートインバータ８
９−１〜８９−８が通常の信号反転動作を行い、その出
力が“Ｌ”のときには該トライステートインバータ８９
−１〜８９−８の出力側がハイインピーダンス状態にな
る。
【００５９】図２０は図１９に示す出力順序変換手段の
動作を示すタイミング図であり、この図を参照しつつ、
図１９の動作を説明する。この出力順序変換手段では、
シリアルアクセス時において、シリアル出力順序決定ア
ドレスＳ01，Ｓ11，…，Ｓ04，Ｓ14及び同期コントロー
ルクロックＣＬＫが供給されると、イネーブル信号ＰＩ
Ｎによって該シリアル出力順序決定アドレスＳ01，
Ｓ11，…，Ｓ04，Ｓ14がラッチ回路８８−１〜８８−４
に取込まれる。同期コントロールクロックＣＬＫによっ
てシフト回路９０がシフト動作し、その出力によってト
ライステートインバータ８９−１〜８９−８が順次動作
し、ラッチ回路８８−１〜８８−４の出力が反転されて
デコーダ７１へ送られる。デコーダ７１では、トライス
テートインバータ８９−１〜８９−８から出力されたシ
リアル出力順序決定結果をデコードし、その４ビットの
デコード出力Ｐ1 〜Ｐ4 によって４個のＮＭＯＳ７２−
１〜７２−４をオン状態又はオフ状態にする。すると、
一度に転送された各４ビットのリードデータバス９Ａ，
９Ｂ上のリードデータＤ1 〜Ｄ4 のシリアル出力順序が
変換され、各シリアル出力手段１０Ａ，１０Ｂの出力端
子ＯＵＴＡ，ＯＵＴＢからそれぞれ出力される。
【００６０】このように、シリアル出力順序決定アドレ
スＳ01，Ｓ11，…，Ｓ04，Ｓ14がイネーブル信号ＰＩＮ
で取込まれ、同期コントロールクロックＣＬＫに同期し
て各リードデータバス９Ａ，９Ｂ上のリードデータＤ1
〜Ｄ4 のシリアル出力順序が該シリアル出力順序決定ア
ドレスＳ01，Ｓ11，…，Ｓ04，Ｓ14に基づいて変換され
ることになる。そのため、図１５の第７の実施例とほぼ
同様の利点を有する上に、外部からシリアル出力順序決
定アドレスＳ01，Ｓ11，…，Ｓ04，Ｓ14を供給し、それ
に基づきシリアル出力順序を変換するので、変換動作を
高速に行える。なお、図１９のリードデータバス９Ａは
４ビットで構成されているが、それを他の任意のビット
数で構成してもよい。又、第１の実施例と同様に、図１
４の共通のシリアルアドレスＳＹＡＤＤが入力されるＡ
側及びＢ側のシリアルアドレス手段８Ａ，８Ｂは、共通
の同期クロックが入力するシフトレジスタからなるアド
レスポインタで構成してもよい。
【００６１】第１０の実施例 図２１は、本発明の第１０の実施例を示すもので、第７
の実施例を示す図１４におけるＡ側出力順序変換手段７
０Ａの回路図であり、第９の実施例を示す図１９中の要
素と共通の要素には共通の符号が付されている。なお、
Ｂ側出力順序変換手段７０Ｂも、同様の回路である。こ
のＡ側出力順序変換手段７０Ａは、基本的には第９の実
施例を示す図１９とほぼ同じであるが、ラッチ回路８８
−１〜８８−４に代えて、それと同様の機能を有するシ
リアル出力順序決定用トリミング回路９１−１〜９１−
４が設けられている点のみが異なる。図２２は、図２１
の各トリミング回路９１−１〜９１−４の構成例を示す
回路図である。各トリミング回路９１−１〜９１−４
は、シリアル出力順序決定用のフューズＦ１，Ｆ２を有
し、それらの一端が電源電位ＶＣＣに接続され、それら
の他端が抵抗Ｒ１，Ｒ２を介して接地電位ＶＳＳに接続
されている。このトリミング回路９１−１〜９１−４で
は、例えば、フューズＦ１を遮断すると、“０１”のア
ドレスが出力される。
【００６２】図２３は、図２１に示す出力順序変換手段
の動作を示すタイミング図であり、この図を参照しつ
つ、図２１の動作を説明する。この出力順序変換手段の
動作は、基本的には図１９の第９の実施例とほぼ同じで
あるが、次のような点が異なっている。即ち、各トリミ
ング回路９１−１〜９１−４内のフューズＦ１，Ｆ２に
よってシリアル出力順序のアドレスを予めセットしてお
けば、そのトリミング回路９１−１〜９１−４のシリア
ル順序決定アドレスに基づき、同期コントロールクロッ
クＣＬＫに同期して４ビットのリードデータバス９Ａ上
のリードデータＤ1 〜Ｄ4 の出力順序が変換され、各シ
リアル出力手段１０Ａ，１０Ｂの出力端子ＯＵＴＡ，Ｏ
ＵＴＢからそれぞれ出力される。本実施例では、第７の
実施例と同様の利点を有する上に、トリミング回路９１
−１〜９１−４でシリアル出力順序のアドレスを設定で
きるので、第９の実施例のように外部からシリアル出力
順序決定アドレスＳ01，Ｓ11，…，Ｓ04，Ｓ14を入力す
る必要がない。なお、第７の実施例と同様に、リードデ
ータバス９Ａは、４ビット以外の他の任意のビット数で
構成してもよい。又、図１４に示す共通のシリアルアド
レスＳＹＡＤＤが入力されるＡ側及びＢ側のシリアルア
ドレス手段８Ａ，８Ｂは、第１の実施例と同様に、共通
の同期クロックが入力するシフトレジスタからなるアド
レスポインタで構成してもよい。
【００６３】第１１の実施例 本発明の第１１の実施例では、図１４及び図１５の第７
の実施例と、図１７の第８の実施例と、図１９の第９の
実施例と、図２１の第１０の実施例において、図１４に
示すＡ側及びＢ側のシリアルアドレス手段８Ａ，８Ｂに
入力する共通のシリアルアドレスＳＹＡＤＤに代えて、
独立したシリアルアドレスＳＹＡＤＤＡとＳＹＡＤＤＢ
を用い、一方のシリアルアドレスＳＹＡＤＤＡをＡ側シ
リアルアドレス手段８Ａに、他方のシリアルアドレスＳ
ＹＡＤＤＢをＢ側シリアルアドレス手段８Ｂに、それぞ
れ入力する構成にしている。本実施例のシリアルアクセ
スメモリは、基本的には第７，第８，第９，第１０の実
施例とほぼ同様の動作を行うが、シリアルアドレスＳＹ
ＡＤＤＡとＳＹＡＤＤＢが共通ではないため、それぞれ
異なるアドレスのデータレジスタ７Ａ，７Ｂ内のデータ
をシリアルに出力できる。即ち、それぞれ互いに異なっ
たアドレスのデータレジスタ７Ａ，７Ｂ内のデータを選
択できるため、いずれか一方のデータレジスタ７Ａ又は
７Ｂ、あるいはシリアルアドレス手段８Ａ又は８Ｂに欠
陥があったときにも、独立に救済できる利点がある。そ
の上、シリアルアドレスＳＹＡＤＤＡとＳＹＡＤＤＢが
共通でないため、互いに非同期にシリアルアドレス手段
８Ａ，８Ｂによってシリアルアクセスすることもでき
る。
【００６４】第１２の実施例 図２４は、本発明の第１２の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図であり、第３の実施
例を示す図１２及び第７の実施例を示す図１４，図１５
中の要素と共通の要素には共通の符号が付されている。
【００６５】このシリアルアクセスメモリでは、第３の
実施例の図１２に示すシリアルアクセスメモリに、第７
の実施例を示す図１５のＡ側及びＢ側の出力順序変換手
段７０Ａ，７０Ｂが、Ａ側とＢ側のリードデータバス９
Ａ，９ＢとＡ側とＢ側のシリアル出力手段１０Ａ，１０
Ｂとの間に接続されている。本実施例のシリアルアクセ
スメモリは、基本的には第３の実施例を示す図１２とほ
ぼ同様の動作を行う。第３の実施例と異なる点は、第７
の実施例の図５に示すＡ側とＢ側の出力順序変換手段７
０Ａ，７０Ｂが設けられているため、シリアルアクセス
時において、データレジスタ７Ａ，７Ｂからリードデー
タバス９Ａ，９Ｂへ転送されたシリアルなリードデータ
が、シリアル出力順序コントロール用アドレス信号
Ｓ0 ，Ｓ1 で制御される出力順序変換手段７０Ａ，７０
Ｂにより、シリアル出力の順序が変更されて各シリアル
出力手段１０Ａ，１０Ｂの出力端子ＯＵＴＡ，ＯＵＴＢ
から出力される。本実施例では、第３の実施例とほぼ同
様の利点を有している。さらに、出力順序変換手段７０
Ａ，７０Ｂによってシリアル出力の順序を制御できるた
め、例えば、画像データであるＲＧＢデータがシリアル
にメモリセルアレイ１Ａ，１Ｂに書込まれており、液晶
画像等の描画に使うときには順序を変えなければならな
いとき有効である。
【００６６】第１３の実施例 本発明の第１３の実施例は、第１２の実施例を示す図２
４のシリアルアクセスメモリにおけるＡ側及びＢ側の出
力順序変換手段７０Ａ，７０Ｂを、第８の実施例を示す
図１７の回路で構成している。本実施例のシリアルアク
セスメモリは、基本的には第１２の実施例とほぼ同様の
動作を行うが、出力順序変換手段７０Ａ，７０Ｂの回路
構成が異なるため、その動作のみが異なっている。即
ち、本実施例では、シリアルアクセス時において、デー
タレジスタ７Ａ，７Ｂ内のデータがリードデータバス９
Ａ，９Ｂへシリアルに転送され、出力順序変換手段７０
Ａ，７０Ｂへ送られる。出力順序変換手段７０Ａ，７０
Ｂは、アドレス順序入力用イネーブル信号ＰＩＮによっ
てシリアル出力順序コントロール用アドレス信号Ｓ0 ，
Ｓ1 を取込み、同期コントロールクロックＣＬＫに同期
してシリアル出力順序を決定し、その決定結果に基づ
き、シリアル出力の順序を変更してシリアル出力手段１
０Ａ，１０Ｂの出力端子ＯＵＴＡ，ＯＵＴＢから出力す
る。
【００６７】本実施例では、第１２の実施例とほぼ同様
の利点を有する他に、第８の実施例の利点も有してい
る。そのため、例えば、画像データであるＲＧＢデータ
がシリアルにメモリセルアレイ１Ａ，１Ｂに書込まれて
おり、液晶画像等の描画に使うときには順序を変えなけ
ればならないとき有効である。
【００６８】第１４の実施例 本発明の第１４の実施例は、第１２の実施例を示す図２
４のシリアルアクセスメモリにおけるＡ側とＢ側の出力
順序変換手段７０Ａ，７０Ｂを、第９の実施例を示す図
１９の回路で構成している。本実施例のシリアルアクセ
スメモリは、基本的には第１２の実施例とほぼ同様の動
作を行うが、出力順序変換手段７０Ａ，７０Ｂの回路構
成が異なるため、その動作のみが異なっている。即ち、
シリアルアクセス時に、データレジスタ７Ａ，７Ｂ内の
データがリードデータバス９Ａ，９Ｂを介して出力順序
変換手段７０Ａ，７０Ｂへ送られると、該出力順序変換
手段７０Ａ，７０Ｂでは、アドレス順序入力用イネーブ
ル信号ＰＩＮによってシリアル出力順序決定アドレスＳ
01，Ｓ11，…，Ｓ04，Ｓ14を取込み、同期コントロール
クロックＣＬＫに同期して該シリアル出力順序決定アド
レスＳ01，Ｓ11，…，Ｓ04，Ｓ14に基づき、シリアル出
力順序を変換してシリアル出力手段１０Ａ，１０Ｂの出
力端子ＯＵＴＡ，ＯＵＴＢから出力される。そのため、
第１２の実施例と第９の実施例の利点を有している。
【００６９】第１５の実施例 本発明の第１５の実施例は、第１２の実施例の図２４に
示すシリアルアクセスメモリにおける出力順序変換手段
７０Ａ，７０Ｂを、第１０の実施例の図２１の回路で構
成している。本実施例のシリアルアクセスメモリは、基
本的には第１２の実施例とほぼ同様の動作を行うが、出
力順序変換手段７０Ａ，７０Ｂの回路構成が異なるた
め、その動作のみが異なっている。即ち、シリアルアク
セス時に、データレジスタ７Ａ，７Ｂ内のデータがリー
ドデータバス９Ａ，９Ｂを介して出力順序変換手段７０
Ａ，７０Ｂへ送られると、該出力順序変換手段７０Ａ，
７０Ｂでは、トリミング回路９１−１〜９１−４で設定
したシリアル出力順序決定アドレスに基づき、同期コン
トロールクロックＣＬＫに同期してシリアル出力順序が
変換され、シリアル出力手段１０Ａ，１０Ｂの出力端子
ＯＵＴＡ，ＯＵＴＢから出力される。そのため、第１２
の実施例と第１０の実施例の利点を有している。
【００７０】第１６の実施例 本発明の第１６の実施例は、第１２、第１３、第１４及
び第１５の実施例において、図２４に示すシリアルアク
セスメモリのＡ側とＢ側のシリアルアドレス手段８Ａ，
８Ｂに入力する共通のシリアルアドレスＳＹＡＤＤに代
えて、独立のシリアルアドレスＳＹＡＤＤＡとＳＹＡＤ
ＤＢを用い、一方のシリアルアドレスＳＹＡＤＤＡをＡ
側シリアルアドレス手段８Ａに、他方のシリアルアドレ
スＳＹＡＤＤＢをＢ側シリアルアドレス手段８Ｂに、そ
れぞれ入力する構成にしている。本実施例のシリアルア
クセスメモリは、基本的には第１２、第１３、第１４及
び第１５の実施例とほぼ同様の動作を行うが、シリアル
アドレスＳＹＡＤＤＡとＳＹＡＤＤＢが共通ではないた
め、それぞれ異なるアドレスのデータレジスタ７Ａ，７
Ｂ内のデータをシリアル出力できる。つまり、それぞれ
互いに異なったアドレスのデータレジスタ７Ａ，７Ｂ内
のデータを選択できるため、いずれか一方のデータレジ
スタ７Ａ又は７Ｂ、あるいはシリアルアドレス手段８Ａ
又は８Ｂに欠陥があったときにも、独立に救済できる利
点がある。又、シリアルアドレスＳＹＡＤＤＡとＳＹＡ
ＤＤＢが共通でないため、互いに非同期に、シリアルア
ドレス手段８Ａ，８Ｂでシリアルアクセスすることもで
きる。
【００７１】第１７の実施例 図２５は、本発明の第１７の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図であり、第５の実施
例を示す図１３と第７の実施例を示す図１４，図１５中
の要素と共通の要素には共通の符号が付されている。こ
のシリアルアクセスメモリでは、第５の実施例を示す図
１３のシリアルアクセスメモリにおいて、リードデータ
バス９Ａ，９Ｂとシリアル出力手段１０Ａ，１０Ｂとの
間に、出力順序変換手段７０Ａ，７０Ｂが接続されてい
る。本実施例のシリアルアクセスメモリは、基本的には
第５の実施例のシリアルアクセスメモリとほぼ同様の動
作を行うが、出力順序変換手段７０Ａ，７０Ｂが設けら
れているので、その動作のみが異なる。即ち、シリアル
アクセス時において、データレジスタ７Ａ，７Ｂ内のデ
ータがリードデータバス９Ａ，９Ｂを介して出力順序変
換手段７０Ａ，７０Ｂへ送られると、出力順序変換手段
７０Ａ，７０Ｂでは、シリアル出力順序コントロール用
アドレス信号Ｓ0 ，Ｓ1 に基づき、シリアル出力の順序
を変更してシリアル出力手段１０Ａ，１０Ｂの出力端子
ＯＵＴＡ，ＯＵＴＢから出力する。
【００７２】本実施例のシリアルアクセスメモリでは、
第５の実施例とほぼ同様の利点を有する他に、出力順序
変換手段７０Ａ，７０Ｂが設けられているので、シリア
ル出力順序を制御できる。そのため、例えば、画像デー
タであるＲＧＢデータがシリアルにメモリセルアレイ１
Ａ，１Ｂに書込まれており、液晶画面等の描画に使うと
きには順序を変えなければならないとき有効である。
【００７３】第１８の実施例 本発明の第１８の実施例は、第１７の実施例の図２５に
示す出力順序変換手段７０Ａ，７０Ｂを、第８の実施例
を示す図１７の回路で構成している。本実施例のシリア
ルアクセスメモリは、基本的には第１７の実施例とほぼ
同様の動作を行うが、出力順序変換手段７０Ａ，７０Ｂ
の回路構成が異なっているので、その動作のみが異な
る。即ち、シリアルアクセス時において、データレジス
タ７Ａ，７Ｂ内のデータがリードデータバス９Ａ，９Ｂ
を介して出力順序変換手段７０Ａ，７０Ｂへ送られる
と、該出力順序変換手段７０Ａ，７０Ｂでは、アドレス
順序入力用イネーブル信号ＰＩＮによってシリアル出力
順序コントロール用アドレス信号Ｓ0 ，Ｓ1 を取込み、
同期コントロールクロックＣＬＫに同期してシリアル出
力順序を決定し、その決定結果に基づきシリアル出力の
順序を変更し、シリアル出力手段１０Ａ，１０Ｂの出力
端子ＯＵＴＡ，ＯＵＴＢから出力する。
【００７４】本実施例では、第１７の実施例の利点を有
する他に、第８の実施例と同様に、出力順序変換手段７
０Ａ，７０Ｂでシリアル出力順序を制御できる。そのた
め、例えば、画像データであるＲＧＢデータがシリアル
にメモリセルアレイ１Ａ，１Ｂに書込まれており、液晶
画面等の描画に使うときには順序を変えなければならな
いとき有効である。
【００７５】第１９の実施例 本発明の第１９の実施例は、第１７の実施例を示す図２
５の出力順序変換手段７０Ａ，７０Ｂを、第９の実施例
を示す図１９の回路で構成している。本実施例のシリア
ルアクセスメモリは、基本的には第１７の実施例とほぼ
同様の動作を行うが、出力順序変換手段７０Ａ，７０Ｂ
の回路構成が異なるので、その動作のみが異なる。即
ち、データレジスタ７Ａ，７Ｂ内のデータがリードデー
タバス９Ａ，９Ｂを介して出力順序変換手段７０Ａ，７
０Ｂへ送られると、該出力順序変換手段７０Ａ，７０Ｂ
では、シリアル出力順序決定アドレスＳ01，Ｓ11，…，
Ｓ04，Ｓ14をアドレス順序入力用イネーブル信号ＰＩＮ
でラッチ回路８８−１〜８８−４に取込み、その取込ん
だシリアル出力順序決定アドレスＳ01，Ｓ11，…，
Ｓ04，Ｓ14に基づき、同期コントロールクロックＣＬＫ
に同期してシリアル出力順序を変換し、シリアル出力手
段１０Ａ，１０Ｂの出力端子ＯＵＴＡ，ＯＵＴＢから出
力する。そのため、第１７の実施例と第９の実施例の利
点を有している。
【００７６】第２０の実施例 本発明の第２０の実施例は、第１７の実施例を示す図２
５のシリアルアクセスメモリにおける出力順序変換手段
７０Ａ，７０Ｂを、第１０の実施例を示す図２１の回路
で構成している。本実施例のシリアルアクセスメモリ
は、基本的には第１７の実施例とほぼ同様の動作を行う
が、出力順序変換手段７０Ａ，７０Ｂの回路構成が異な
っているので、その動作のみが異なる。即ち、シリアル
アクセス時において、データレジスタ７Ａ，７Ｂ内のデ
ータをシリアルにリードデータバス９Ａ，９Ｂへ転送す
ると、出力順序変換手段７０Ａ，７０Ｂでは、図２１の
トリミング回路９１−１〜９１−４で設定されたシリア
ル出力順序決定アドレスに基づき、同期コントロールク
ロックＣＬＫに同期してシリアル出力順序を変更し、シ
リアル出力手段１０Ａ，１０Ｂの出力端子ＯＵＴＡ，Ｏ
ＵＴＢから出力する。そのため、第１７の実施例と第１
０の実施例の利点を有している。
【００７７】第２１の実施例 本発明の第２１の実施例は、第１７、第１８、第１９及
び第２０の実施例において、図２５のＡ側及びＢ側のシ
リアルアドレス手段８Ａ，８Ｂに入力する共通のシリア
ルアドレスＳＹＡＤＤに代えて、独立のシリアルアドレ
スＳＹＡＤＤＡとＳＹＡＤＤＢを用い、一方のシリアル
アドレスＳＹＡＤＤＡをＡ側シリアルアドレス手段８Ａ
に、他方のシリアルアドレスＳＹＡＤＤＢをＢ側シリア
ルアドレス手段８Ｂに、それぞれ入力する構成にしてい
る。そのため、基本的には第１７、第１８、第１９及び
第２０の実施例とほぼ同様の動作を行うが、シリアルア
ドレスＳＹＡＤＤＡとＳＹＡＤＤＢが共通ではなため、
それぞれ異なるアドレスのデータレジスタ７Ａ，７Ｂ内
のデータをシリアル出力できる。つまり、互いに異なっ
たアドレスのデータレジスタ７Ａ，７Ｂ内のデータを選
択できるため、いずれか一方のデータレジスタ７Ａ又は
７Ｂ、あるいはシリアルアドレス手段８Ａ又は８Ｂに欠
陥があったときにも、独立に救済できる利点がある。
又、シリアルアドレスＳＹＡＤＤＡとＳＹＡＤＤＢが共
通でないため、互いに非同期に、シリアルアドレス手段
８Ａ，８Ｂによってシリアルアクセスすることもでき
る。
【００７８】第２２の実施例 図２６は、本発明の第２２の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図であり、第１の実施
例を示す図１中の要素と共通の要素には共通の符号が付
されている。このシリアルアクセスメモリでは、図１の
Ａ側シリアル出力手段１０Ａ及びＢ側シリアル出力手段
１０Ｂに代えて、共通の出力手段１００が設けられてい
る点のみが異なる。共通の出力手段１００は、その入力
側にＡ側及びＢ側のリードデータバス９Ａ，９Ｂが接続
され、その出力側に２つの出力端子ＯＵＴＡ，ＯＵＴＢ
が接続され、出力方式変換信号ＴＦＴ／及び最大Ｘアド
レスＸＡＤＤmax （ＭＳＢ）により、該出力手段１００
の出力を１ポートにしたり、２ポートにしたりする機能
を有している。図２７は、図２６に示す出力手段１００
の構成例を示す回路図である。この出力手段１００で
は、最大ＸアドレスＸＡＤＤmax がトライステートイン
バータ１０１に入力され、その出力側がＮＯＲゲート１
０７の入力側に接続されている。Ｂ側リードデータバス
９Ｂはトライステートインバータ１０２，１０４の入力
側に接続されると共に、Ａ側リードデータバス９Ａがト
ライステートインバータ１０２，１０５の入力側に接続
されている。出力方式変換信号ＴＦＴ／とトライステー
トインバータ１０３の出力側がＮＯＲゲート１０６の入
力側に接続され、その出力によってトライステートイン
バータ１０２の開閉制御が行われる。出力方式変換信号
ＴＦＴ／とトライステートインバータ１０２の出力側が
ＮＯＲゲート１０７の入力側に接続され、その出力によ
ってトライステートインバータ１０３の開閉制御が行わ
れる。又、出力方式変換信号ＴＦＴ／により、トライス
テートインバータ１０４，１０５の開閉制御が行われ
る。トライステートインバータ１０２及び１０５の出力
側は、共通接続されて出力端子ＯＵＴＡに接続されてい
る。トライステートインバータ１０４の出力側は、出力
端子ＯＵＴＢに接続されている。
【００７９】本実施例のシリアルアクセスメモリは、基
本的には第１の実施例とほぼ同様の動作を行うが、共通
の出力手段１００が設けられているので、その出力動作
のみが異なる。即ち、図２７の出力手段１００におい
て、出力方式変換信号ＴＦＴ／が“Ｌ”のときは、ＮＯ
Ｒゲート１０６，１０７が開くと共に、トライステート
インバータ１０４，１０５の出力側がハイインピーダン
ス状態となる。ＮＯＲゲート１０６，１０７が開くと、
それらの出力は最大ＸアドレスＸＡＤＤmax によって変
化し、該ＮＯＲゲート１０６，１０７の出力によってト
ライステートインバータ１０２，１０３が開閉される。
一方、出力方式変換信号ＴＦＴ／が“Ｈ”のときは、Ｎ
ＯＲゲート１０６，１０７が閉じてその出力が“Ｌ”と
なり、トライステートインバータ１０２，１０３の出力
側がハイインピーダンス状態になると共に、トライステ
ートインバータ１０４，１０５が開いて通常の信号反転
動作を行う。そのため、第１の実施例のように、Ａ側メ
モリセルアレイ１Ａ及びＢ側メモリセルアレイ１Ｂにお
いて相対的に同じＸアドレス（地理的に）からシリアル
出力が出るような回路方式になっていても、最大Ｘアド
レスＸＡＤＤmax により、データレジスタ７Ａ，７Ｂか
らリードデータバス９Ａ，９Ｂへリードデータがシリア
ルに転送されてきたとき、いずれか一方のシリアルリー
ド出力を出力端子ＯＵＴＡから、出力方式変換信号ＴＦ
Ｔ／のレベル制御によってあたかも２ポート出力の素子
を、１ポートで動作させられる。もう一方のポートであ
る出力端子ＯＵＴＢは、ここではハイインピーダンス状
態となる。本実施例では、第１の実施例とほぼ同様の利
点を有する他に、共通の出力手段１００を設けたので、
次のような利点を有している。即ち、最大ＸアドレスＸ
ＡＤＤmax により、いずれか一方のシリアルリード出力
を出力端子ＯＵＴＡから、出力方式変換信号ＴＦＴ／の
レベル制御によってあたかも２ポート出力の素子を、１
ポートで動作させることができる。もう一方のポートで
ある出力端子ＯＵＴＢは、ハイインピーダンス状態とな
る。これにより、同一の素子である出力手段１００によ
り、出力方式変換信号ＴＦＴ／のレベル制御のみで、用
途によって該出力手段１００を１ポート又は２ポートに
自由に変えることができるため、使いやすく、汎用性が
向上し、製造的にも経済的である。ここで、出力方式変
換信号ＴＦＴ／は、外部から入力する外部制御方式にし
たり、あるいは製造工程の最後で、レーザヒューズトリ
ミングや、オプションマスク等で決定してもよい。
【００８０】第２３の実施例 本発明の第２３の実施例は、第２２の実施例を示す図２
６のシリアルアドレス手段８Ａ，８Ｂに入力する共通の
シリアルアドレスＳＹＡＤＤに代えて、互いに独立した
シリアルアドレスＳＹＡＤＤＡとＳＹＡＤＤＢを用い、
一方のシリアルアドレスＳＹＡＤＤＡをＡ側シリアルア
ドレス手段８Ａに、他方のシリアルアドレスＳＹＡＤＤ
ＢをＢ側シリアルアドレス手段８Ｂに、それぞれ入力す
る構成にしている。本実施例のシリアルアクセスメモリ
は、基本的には第２２の実施例とほぼ同様の動作を行う
が、第２の実施例と同様に、シリアルアドレスＳＹＡＤ
ＤＡとＳＹＡＤＤＢが共通ではないため、それぞれ異な
るアドレスのデータレジスタ７Ａ，７Ｂ内のデータをシ
リアル出力できる。従って、第２の実施例と第２２の実
施例の利点を有している。
【００８１】第２４の実施例 図２８は、本発明の第２４の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図であり、第３の実施
例を示す図１２中の要素と共通の要素には共通の符号が
付されている。このシリアルアクセスメモリでは、第３
の実施例を示す図１２のシリアル出力手段１０Ａ，１０
Ｂに代えて、第２２の実施例を示す図２７の出力手段１
００がリードデータバス９Ａ，９Ｂに接続されている。
本実施例のシリアルアクセスメモリは、基本的には第３
の実施例とほぼ同様の動作を行うが、リードデータバス
９Ａ，９Ｂに出力手段１００が設けられている。そのた
め、第２２の実施例と同様に、最大ＸアドレスＸＡＤＤ
max により、リードデータバス９Ａ，９Ｂ上のいずれか
一方のシリアルリード出力を出力端子ＯＵＴＡから、出
力方式変換信号ＴＦＴ／のレベル制御によってあたかも
２ポート出力の該出力手段１００を、１ポートで動作さ
せられる。従って、第３の実施例の利点と、第２２の実
施例を示す図２７の回路の利点とを有している。
【００８２】第２５の実施例 本発明の第２５の実施例は、第２４の実施例を示す図２
８のシリアルアドレス手段８Ａ，８Ｂに入力する共通の
シリアルアドレスＳＹＡＤＤに代えて、互いに独立した
シリアルアドレスＳＹＡＤＤＡとＳＹＡＤＤＢを用い、
一方のシリアルアドレスＳＹＡＤＤＡをＡ側シリアルア
ドレス手段８Ａに、他方のシリアルアドレスＳＹＡＤＤ
ＢをＢ側シリアルアドレス手段８Ｂにそれぞれ入力する
構成にしている。本実施例のシリアルアクセスメモリ
は、基本的には第４の実施例とほぼ同様の動作を行う
が、出力手段１００が設けられているため、第２４の実
施例と同様に、最大ＸアドレスＸＡＤＤmax により、リ
ードデータバス９Ａ，９Ｂのいずれか一方のシリアルリ
ード出力を出力端子ＯＵＴＡから、出力方式変換信号Ｔ
ＦＴ／のレベル制御によってあたかも２ポート出力の該
出力手段１００を、１ポートで動作させられる。従っ
て、第４の実施例の利点と、第２２の実施例を示す図２
７の利点とを有している。
【００８３】第２６の実施例 図２９は本発明の第２６の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図であり、第５の実施例
を示す図１３と、第２２の実施例を示す図２７中の要素
と共通の要素には共通の符号が付されている。このシリ
アルアクセスメモリでは、第５の実施例を示す図１３の
シリアル出力手段１０Ａ，１０Ｂに代えて、第２２の実
施例を示す図２７の出力手段１００が設けられ、その出
力手段１００がリードデータバス９Ａ，９Ｂに接続され
ている。
【００８４】本実施例のシリアルアクセスメモリは、基
本的には第５の実施例とほぼ同様の動作を行うが、Ａ側
及びＢ側のシリアル出力手段１０Ａ，１０Ｂに代えて出
力手段１００が設けられているので、Ａ側メモリセルア
レイ１Ａ及びＢ側メモリセルアレイ１Ｂにおいて相対的
に同じＸアドレスから出力が出るような回路方式におい
ても、最大ＸアドレスＸＡＤＤmax により、リードデー
タバス９Ａ，９Ｂのいずれか一方のシリアル出力を出力
端子ＯＵＴＡから、出力方式変換信号ＴＦＴ／のレベル
制御によってあたかも２ポート出力の該出力手段１００
を、１ポートで動作させられる。従って、第５の実施例
とほぼ同様の利点を有するばかりか、共通の出力手段１
００が設けられているので、第２２の実施例の利点も有
している。
【００８５】第２７の実施例 本発明の第２７の実施例では、第６の実施例と同様に、
第２６の実施例を示す図２９のシリアルアクセスメモリ
において、Ａ側及びＢ側のシリアルアドレス手段８Ａ，
８Ｂに入力する共通のシリアルアドレスＳＹＡＤＤに代
えて、互いに独立したシリアルアドレスＳＹＡＤＤＡと
ＳＹＡＤＤＢを用い、一方のシリアルアドレスＳＹＡＤ
ＤＡをＡ側シリアルアドレス手段８Ａに、他方のシリア
ルアドレスＳＹＡＤＤＢをＢ側シリアルアドレス手段８
Ｂに、それぞれ入力する構成にしている。本実施例のシ
リアルアクセスメモリでは、シリアルアドレスＳＹＡＤ
ＤＡとＳＹＡＤＤＢが共通ではないため、それぞれ異な
るアドレスのデータレジスタ７Ａ，７Ｂ内のデータをシ
リアル出力できる。さらに、共通の出力手段１００が設
けられているので、最大ＸアドレスＸＡＤＤmax によ
り、リードデータバス９Ａ，９Ｂのいずれか一方のシリ
アル出力を出力端子ＯＵＴＡから、出力方式変換信号Ｔ
ＦＴ／のレベル制御で、あたかも２ポート出力の該出力
手段１００を、１ポートで動作させられる。従って、第
６の実施例の利点と、第２２の実施例の利点を有してい
る。
【００８６】第２８の実施例 図３０は、本発明の第２８の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図であり、第７の実施
例を示す図１４及び図１５と、第２２の実施例を示す図
２７中の要素と共通の要素には共通の符号が付されてい
る。このシリアルアクセスメモリでは、第７の実施例を
示す図１４のシリアル出力手段１０Ａ，１０Ｂに代え
て、第２２の実施例を示す図２７の出力手段１００が設
けられ、その出力手段１００がリードデータバス９Ａ，
９Ｂに接続されている。
【００８７】本実施例のシリアルアクセスメモリでは、
第７の実施例と同様に、出力順序変換手段７０Ａ，７０
Ｂが設けられているので、リードデータバス９Ａ，９Ｂ
上のシリアルなリードデータの順序を変更して出力でき
る。さらに、第２２の実施例と同様に、共通の出力手段
１００が設けられているので、最大ＸアドレスＸＡＤＤ
max により、リードデータバス９Ａ，９Ｂのいずれか一
方のシリアル出力を出力端子ＯＵＴＡから、出力方式変
換信号ＴＦＴ／のレベル制御で、あたかも２ポート出力
の該出力手段１００を、１ポートで動作させられる。従
って、第７の実施例と第２２の実施例の利点を有してい
る。
【００８８】第２９、第３０、第３１の実施例 本発明の第２９の実施例のシリアルアクセスメモリで
は、図１４の出力順序変換手段７０Ａ，７０Ｂを第８の
実施例を示す図１７の回路で構成すると共に、図１４の
シリアル出力手段１０Ａ，１０Ｂに代えて第２２の実施
例を示す図２７の共通の出力手段１００を設けている。
そのため、第８の実施例の出力順序変換手段７０Ａ，７
０Ｂと同様の作用、効果を有し、さらに第２２の実施例
を示す図２７の出力手段１００と同様の作用、効果を有
している。本発明の第３０の実施例のシリアルアクセス
メモリでは、図１４の出力順序変換手段７０Ａ，７０Ｂ
を第９の実施例を示す図１９の回路で構成すると共に、
図１４のシリアル出力手段１０Ａ，１０Ｂに代えて第２
２の実施例を示す図２７の共通の出力手段１００が設け
られている。そのため、第９の実施例の出力順序変換手
段７０Ａ，７０Ｂ、及び第２２の実施例を示す図２７の
共通の出力手段１００と同様の作用、効果を有してい
る。本発明の第３１の実施例のシリアルアクセスメモリ
では、図１４の出力順序変換手段７０Ａ，７０Ｂを第１
０の実施例を示す図２１の回路で構成すると共に、図１
４のシリアル出力手段１０Ａ，１０Ｂに代えて第２２の
実施例を示す図２７の共通の出力手段１００を設けてい
る。そのため、第１０の実施例の出力順序変換手段７０
Ａ，７０Ｂと同様の作用、効果を有し、さらに第２２の
実施例を示す図２７の出力手段１００と同様の作用、効
果を有している。
【００８９】第３２の実施例 本発明の第３２の実施例のシリアルアクセスメモリで
は、第２８、第２９、第３０及び第３１の実施例におい
て、図３０のシリアルアドレス手段８Ａ，８Ｂに入力さ
れる共通のシリアルアドレスＳＹＡＤＤに代えて、第１
１の実施例と同様に互いに独立したシリアルアドレスＳ
ＹＡＤＤＡ，ＳＹＡＤＤＢを用い、一方のシリアルアド
レスＳＹＡＤＤＡをＡ側シリアルアドレス手段８Ａに、
他方のシリアルアドレスＳＹＡＤＤＢをＢ側シリアルア
ドレス手段８Ｂに、それぞれ入力する構成にしている。
本実施例のシリアルアクセスメモリでは、第１１の実施
例と同様に、シリアルアドレスＳＹＡＤＤＡ，ＳＹＡＤ
ＤＢが共通ではないため、それぞれ異なるアドレスのデ
ータレジスタ７Ａ，７Ｂ内のデータをシリアル出力でき
る。さらに、第２８〜第３１の実施例と同様に、出力順
序変換手段７０Ａ，７０Ｂの出力側に共通の出力手段１
００が設けられているので、最大ＸアドレスＸＡＤＤ
max により、リードデータバス９Ａ，９Ｂのいずれか一
方のシリアル出力を出力端子ＯＵＴＡから、出力方式変
換信号ＴＦＴ／のレベル制御で、あたかも２ポート出力
の該出力手段１００を、１ポートで動作させられる。従
って、第１１の実施例の利点と、第２８〜第３１の実施
例の利点とを有している。
【００９０】第３３の実施例 図３１は、本発明の第３３の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図であり、第１２の実
施例を示す図２４と、第２２の実施例を示す図２７中の
要素と共通の要素には共通の符号が付されている。この
シリアルアクセスメモリでは、第１２の実施例を示す図
２４のシリアル出力手段１０Ａ，１０Ｂに代えて第２２
の実施例を示す図２７の共通の出力手段１００が設けら
れ、その出力手段１００が出力順序変換手段７０Ａ，７
０Ｂの出力側に接続されている。本実施例のシリアルア
クセスメモリは、基本的には第１２の実施例とほぼ同様
の動作を行うが、共通の出力手段１００が設けられてい
るため、その動作が異なっている。即ち、共通の出力手
段１００は、出力方式変換信号ＴＦＴ／と、Ａ側Ｘアド
レス手段２Ａを選択しているときには“Ｌ”、Ｂ側Ｘア
ドレス手段２Ｂを選択しているときには“Ｈ”となる最
大ＸアドレスＸＡＤＤmax とを入力し、出力順序変換手
段７０Ａ，７０Ｂのシリアルデータを出力端子ＯＵＴ
Ａ，ＯＵＴＢへ出力する機能を有している。従って、第
１２の実施例のように、シリアル出力がＡ側メモリセル
アレイ１Ａ及びＢ側メモリセルアレイ１Ｂにおいて相対
的に同じＸアドレスから出力が出るような回路方式にお
いても、最大ＸアドレスＸＡＤＤmax により、リードデ
ータバス９Ａ，９Ｂのいずれか一方のシリアル出力を出
力端子ＯＵＴＡから、出力方式変換信号ＴＦＴ／のレベ
ル制御で、あたかも２ポート出力の該出力手段１００
を、１ポートで動作させられる。このとき、もう一方の
ポートである出力端子ＯＵＴＢは、ハイインピーダンス
状態となる。本実施例では、第１２の実施例とほぼ同様
の利点を有し、さらに共通の出力手段１００が設けられ
ているので、第２２の実施例と同様に、同一の素子であ
る出力手段１００により、出力方式変換信号ＴＦＴ／の
レベル制御のみで、用途によって該同一出力手段１００
を１ポート又は２ポートに自由に変えることができるた
め、使いやすく、汎用性が向上する等の利点を有してい
る。
【００９１】第３４、第３５、第３６の実施例 本発明の第３４の実施例のシリアルアクセスメモリで
は、第３３の実施例を示す図３１の出力順序変換手段７
０Ａ，７０Ｂを、第８の実施例を示す図１７の回路で構
成している。そのため、第８の実施例及び第３３の実施
例とほぼ同様の作用、効果を有している。本発明の第３
５の実施例のシリアルアクセスメモリでは、第３３の実
施例を示す図３１の出力順序変換手段７０Ａ，７０Ｂ
を、第９の実施例を示す図１９の回路で構成している。
そのため、第９の実施例及び第３３の実施例とほぼ同様
の作用、効果を有している。本発明の第３６の実施例の
シリアルアクセスメモリでは、第３３の実施例を示す図
３１の出力順序変換手段７０Ａ，７０Ｂを、第１０の実
施例を示す図２１の回路で構成している。そのため、第
１０の実施例及び第３３の実施家例とほぼ同様の作用、
効果を有している。
【００９２】第３７の実施例 本発明の第３７の実施例のシリアルアクセスメモリで
は、第３３、第３４、第３５及び第３６の実施例におい
て、図３１Ａ側シリアルアドレス手段８Ａ及びＢ側シリ
アルアドレス手段８Ｂに入力される共通のシリアルアド
レスＳＹＡＤＤに代えて、互いに独立したシリアルアド
レスＳＹＡＤＤＡとＳＹＡＤＤＢを用い、一方のシリア
ルアドレスＳＹＡＤＤＡをＡ側シリアルアドレス手段８
に、地方のシリアルアドレスＳＹＡＤＤＢをＢ側シリア
ルアドレス手段８Ｂに、それぞれ入力する構成にしてい
る。そのため、第１６の実施例と同様に、シリアルアド
レスＳＹＡＤＤＡ，ＳＹＡＤＤＢが共通ではないため、
それぞれ異なるアドレスのデータレジスタ７Ａ，７Ｂ内
のデータをシリアル出力できる。従って、第１６の実施
例の利点と、第３３、第３４、第３５又は第３６の実施
例の利点を有している。
【００９３】第３８の実施例 図３２は、本発明の第３８の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図であり、第１７の実
施例を示す図２５と、第２２の実施例を示す図２６中の
要素と共通の要素には共通の符号が付されている。この
シリアルアクセスメモリでは、第１７の実施例を示す図
２５のシリアル出力手段８Ａ，８Ｂに代えて、第２２の
実施例を示す図２６の共通の出力手段１００が設けられ
ている。本実施例のシリアルアクセスメモリは、基本的
には第１７の実施例と同様の動作を行うが、シリアル出
力手段１０Ａ，１０Ｂに代えて、第２２の実施例を示す
図２６の共通の出力手段１００が設けられているので、
その動作のみが異なる。即ち、共通の出力手段１００
は、出力方式変換信号ＴＦＴ／と、Ａ側Ｘアドレス手段
２Ａを選択しているときには“Ｌ”、Ｂ側Ｘアドレス手
段２Ｂを選択しているときには“Ｈ”となる最大Ｘアド
レスＸＡＤＤmax とを入力し、リードデータバス９Ａ，
９Ｂのシリアル出力を出力端子ＯＵＴＡ，ＯＵＴＢへ出
力する機能を有している。そのため、最大ＸアドレスＸ
ＡＤＤmax により、リードデータバス９Ａ，９Ｂのいず
れか一方のシリアル出力を出力端子ＯＵＴＡから、出力
方式変換信号ＴＦＴ／のレベル制御で、あたかも２ポー
ト出力の該出力手段１００を、１ポートで動作させられ
る。このとき、他方のポートである出力端子ＯＵＴＢ
は、ハイインピーダンス状態となる。従って、本実施例
では第１７の実施例と第２２の実施例の利点を有してい
る。
【００９４】第３９、第４０、第４１の実施例 本発明の第３９の実施例のシリアルアクセスメモリで
は、第３８の実施例を示す図３２の出力順序変換手段７
０Ａ，７０Ｂを、第８の実施例を示す図１７の回路で構
成している。そのため、第３８の実施例及び第８の実施
例とほぼ同様の作用、効果が得られる。本発明の第４０
の実施例のシリアルアクセスメモリでは、第３８の実施
例を示す図３２の出力順序変換手段７０Ａ，７０Ｂを、
第９の実施例を示す図１９の回路で構成している。その
ため、第３８の実施例及び第９の実施例とほぼ同様の作
用、効果が得られる。本発明の第４１の実施例のシリア
ルアクセスメモリでは、第３８の実施例を示す図３２の
出力順序変換手段７０Ａ，７０Ｂを、第９の実施例を示
す図１９の回路で構成している。そのため、第３８の実
施例及び第９の実施例とほぼ同様の作用、効果が得られ
る。本発明の第４１の実施例のシリアルアクセスメモリ
では、第３８の実施例を示す図３２の出力順序変換手段
７０Ａ，７０Ｂを、第１０の実施例を示す図２１の回路
で構成している。そのため、第３８の実施例及び第１０
の実施例とほぼ同様の作用、効果が得られる。
【００９５】第４２の実施例 本発明の第４２の実施例のシリアルアクセスメモリで
は、第３８、第３９、第４０、及び第４１の実施例にお
いて、図３２に示すシリアルアドレス手段８Ａ，８Ｂに
入力する共通のシリアルアドレスＳＹＡＤＤに代えて、
互いに独立したシリアルアドレスＳＹＡＤＤＡとＳＹＡ
ＤＤＢを用い、一方のシリアルアドレスＳＹＡＤＤＡを
Ａ側シリアルアドレス手段８Ａに、他方のシリアルアド
レスＳＹＡＤＤＢをＢ側シリアルアドレス手段８Ｂに、
それぞれ入力する構成にしている。本実施例では、第２
１の実施例と同様に、シリアルアドレスＳＹＡＤＤＡ，
ＳＹＡＤＤＢが共通ではないため、それぞれ異なるアド
レスのデータレジスタ７Ａ，７Ｂ内のデータをシリアル
出力できる。従って、第３８、第３９、第４０、又は第
４１の実施例と同様の作用、効果を有する他に、第２１
の実施例の作用、効果も得られる。
【００９６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１と第２のメモリセルアレイのようにＤＲ
ＡＭのメモリセルプレーンを半分にし、それぞれ書込ま
れた１プレーンとしてのリードデータを半分にし、素子
サイクルがデータ転送モードに入ることの確認信号であ
るデータ転送信号により、コントロール手段によって第
２のＸアドレス手段に入力するＸアドレスのＭＳＢを無
効にするので、第１と第２のＸアドレス手段の回路動作
を同一にでき、それと同時に、第１及び第２のシリアル
アドレス手段によって高速にシリアルアクセスできる。
そのため、例えばＳＴＮ型ＬＣＤにおいて上半分と下半
分に分割した液晶画面を上下のＬＣＤドライバに対し、
直接、同時に画像データを供給することが可能となる。
従って、従来のような外付けマルチプレクサ等といった
余分な外付け回路が不要となる。しかも、ＤＲＡＭ部分
に関しては、第１と第２のメモリセルアレイからなるメ
モリセルプレーンが分割していることに対して全く無関
係に、ランダムアクセスできる。そのため、メモリセル
プレーン内のメモリマップも画像イメージのものとな
り、メモリマップが簡単になってソフトウェアの負担が
軽くなり、低コスト化が可能となる。
【００９７】第２の発明によれば、共通のシリアルアド
レスを第１及び第２のシリアルアドレス手段に入力すれ
ば、第１及び第２のデータレジスタの同一のリードデー
タをシリアル出力できるので、制御が簡単になってソフ
トウェアの負担がより軽くなる。又、互いに独立したシ
リアルアドレスを第１と第２のシリアルアドレス手段に
入力すれば、それぞれ異なるアドレスの第１と第２のデ
ータレジスタ内のデータを選択できるため、いずれか一
方のデータレジスタ、あるいはシリアルアドレス手段に
欠陥があったときにも、独立に救済できる効果がある。
その上、第１と第２のシリアルアドレス手段によって互
いに非同期に、シリアルアクセスすることもできる。第
３の発明によれば、第１の発明の第１，第２のメモリセ
ルアレイ、第１，第２のＸアドレス手段、入力手段、第
１，第２のＹアドレス手段、第１，第２のデータレジス
タ、第１，第２のリード転送手段、第１，第２のシリア
ルアドレス手段、及び第１，第２のシリアル出力手段を
備えているので、第１の発明とほぼ同様の効果が得られ
る。さらに、Ｘアドレスバッファが設けられているの
で、第１，第２のメモリセルアレイから第１，第２のデ
ータレジスタへデータが転送されるデータ転送サイクル
時に、第２のＸアドレス手段に入力されるＸアドレス
が、第１のＸアドレス手段に入力されるＸアドレスに等
しくなるように、ある一定の値だけ減算される。そのた
め、第１の発明では第１，第２のＸアドレス手段に入力
されるデコード用のアドレスが連続で、かつある一定の
数に制限を受けるのに対し、該Ｘアドレスバッファのア
ドレス変換機能によってそのような制限がなくなり、汎
用性が向上する。
【００９８】第４の発明によれば、第３の発明において
共通のシリアルアドレス又は互いに独立したシリアルア
ドレスを第１及び第２のシリアルアドレス手段に入力す
るようにしたので、第３の実施例とほぼ同様の効果が得
られる上に、独立したシリアルアドレスを第１，第２の
シリアルアドレス手段にそれぞれ入力する場合、互いに
異なったアドレスの第１，第２のデータレジスタ内のデ
ータを選択できるため、第２の発明と同様の効果も得ら
れる。
【００９９】第５の発明によれば、アドレスバッファ手
段を設けたので、該アドレスバッファ手段が第３の発明
のＸアドレスバッファの機能を有しているため、第３の
発明とほぼ同様の効果が得られる。しかも、アドレスバ
ッファ手段は、外部から供給されるアドレスを時分割で
取込んで内部回路にＸアドレスとＹアドレスを供給する
ので、外部アドレスを同一のアドレス端子から時分割で
取込め、それによって端子数を削減できる。第６の発明
によれば、共通のシリアルアドレス又は互いに独立した
シリアルアドレスを第１，第２のシリアルアドレス手段
に入力するようにしたので、第５の発明と同様の効果が
得られる。さらに、互いに独立したシリアルアドレスを
第１，第２のシリアルアドレス手段に入力する場合、互
いに異なったアドレスの第１，第２のデータレジスタ内
のデータを選択できるため、第２の発明と同様の効果が
得られる。
【０１００】第７の発明によれば、第１の発明とほぼ同
様の効果が得られる上に、第１，第２の出力順序変換手
段を設けたので、第１，第２のリードデータバス上のリ
ードデータのシリアル出力順序を制御できる。そのた
め、例えば、画像データであるＲＧＢデータがシリアル
に第１，第２のメモリセルアレイに書込まれており、液
晶画面等の描画に使うときには順序を変えなければなら
ないとき有効である。第８の発明によれば、第１の発明
とほぼ同様の効果が得られる上に、第１，第２の出力順
序変換手段を設けたので、第１，第２のリードデータバ
ス上のリードデータのシリアル出力順序を制御でき、第
７の発明とほぼ同様の効果が得られる。しかも、第１，
第２の出力順序変換手段は、シリアル順序コントロール
用のアドレス信号からシリアル出力順序を決定し、その
決定結果に基づいてシリアル出力順序を制御するので、
外部から入力するシリアル出力順序コントロール用のア
ドレス信号を簡単にできる。
【０１０１】第９の発明によれば、第１の発明とほぼ同
様の効果が得られる上に、第１，第２の出力順序変換手
段を設けたので、第７の発明とほぼ同様の効果が得られ
る。しかも、第１，第２の出力順序変換手段は、外部か
ら入力したシリアル出力順序決定アドレスに基づき、シ
リアル出力順序を制御するようにしているので、シリア
ル出力順序の変換を行うための制御が簡単になる。第１
０の発明によれば、第１の発明とほぼ同様の効果が得ら
れる上に、第１，第２の出力順序変換手段を設けている
ので、第７の発明とほぼ同様の効果が得られる。しか
も、第１，第２の出力順序変換手段は、トリミング回路
で設定したシリアル出力順序決定アドレスに基づき、シ
リアル出力順序を制御するので、その制御が簡単になる
と共に、一旦、トリミング回路でシリアル出力順序決定
アドレスを設定すれば、外部からシリアル出力順序決定
用のアドレスを入力する必要がなく、アドレス供給用の
制御が簡単になる。第１１の発明によれば、第７、第
８、第９又は第１０の発明とほぼ同様の効果が得られる
ばかりか、互いに独立したシリアルアドレスを第１，第
２のシリアルアドレス手段に入力する場合、それぞれ異
なるアドレスのデータレジスタ内のデータを選択できる
ため、第２の発明と同様の効果が得られる。第１２の発
明によれば、第１の発明とほぼ同様の効果が得られる上
に、Ｘアドレスバッファを設けているので、第３の発明
とほぼ同様の効果が得られる。さらに、第１，第２の出
力順序変換手段を設けているので、第１，第２のリード
データバス上のリードデータのシリアル出力順序を制御
でき、第７の発明と同様の効果が得られる。
【０１０２】第１３の発明によれば、第１の発明とほぼ
同様の効果が得られる上に、Ｘアドレスバッファを設け
ているので、第３の発明とほぼ同様の効果が得られる。
さらに、第１，第２の出力順序変換手段を設けているの
で、第１，第２のリードデータバス上のリードデータの
シリアル出力順序を制御でき、第８の発明と同様の効果
が得られる。第１４の発明によれば、第１の発明とほぼ
同様の効果が得られる上に、Ｘアドレスバッファを設け
ているので、第３の発明と同様の効果が得られる。さら
に、第１，第２の出力順序変換手段を設けているので、
リードデータバス上のリードデータのシリアル出力順序
を制御でき、第９の発明と同様の効果が得られる。第１
５の発明によれば、第１の発明とほぼ同様の効果が得ら
れる上に、Ｘアドレスバッファを設けているので、第３
の発明と同様の効果が得られる。さらに、第１，第２の
出力順序変換手段を設けているので、第１，第２のリー
ドデータバス上のリードデータのシリアル出力順序を制
御でき、第１０の発明と同様の効果が得られる。第１６
の発明によれば、第１２、第１３、第１４又は第１５の
発明とほぼ同様の効果が得られる上に、互いに独立した
シリアルアドレスを第１，第２のシリアルアドレス手段
に入力する場合、互いに異なったアドレスの第１，第２
のデータレジスタ内のデータを選択できるため、第２の
発明と同様の効果が得られる。第１７の発明によれば、
第１の発明とほぼ同様の効果が得られる上に、アドレス
バッファ手段を設けているので、外部から供給されるア
ドレスを時分割で取込んでＸアドレスとＹアドレスを内
部回路へ供給でき、第５の発明と同様の効果が得られ
る。さらに、第１，第２の出力順序変換手段を設けてい
るので、第１，第２のリードデータバス上のリードデー
タのシリアル出力順序を制御でき、第７の発明と同様の
効果が得られる。第１８の発明によれば、第１の発明と
ほぼ同様の効果が得られる上に、アドレスバッファ手段
を設けているので、第５の発明と同様の効果が得られ
る。さらに、第１，第２の出力順序変換手段を設けてい
るので、第１，第２のリードデータバス上のリードデー
タのシリアル出力順序を制御でき、第８の発明と同様の
効果が得られる。
【０１０３】第１９の発明によれば、第１の発明とほぼ
同様の効果が得られる上に、アドレスバッファ手段を設
けているので、第５の発明と同様の効果が得られる。さ
らに、第１，第２の出力順序変換手段を設けているの
で、第１，第２のリードデータバス上のリードデータの
シリアル出力順序を制御でき、第９の発明と同様の効果
が得られる。第２０の発明によれば、第１の発明とほぼ
同様の効果が得られる上に、アドレスバッファ手段を設
けているので、第５の発明と同様の効果が得られる。さ
らに、第１，第２の出力順序変換手段を設けているの
で、第１，第２のリードデータバス上のリードデータの
シリアル出力順序を制御でき、第１０の発明と同様の効
果が得られる。
【０１０４】第２１の発明によれば、第１７、第１８、
第１９又は第２０の発明とほぼ同様の効果が得られるば
かりか、互いに独立したシリアルアドレスを第１，第２
のシリアルアドレス手段に入力する場合、互いに異なっ
たアドレスの第１，第２のデータレジスタを選択できる
ため、第２の発明と同様の効果が得られる。第２２の発
明によれば、コントロール手段等が設けられているの
で、第１の発明とほぼ同様の効果が得られる。さらに、
出力手段が設けられているので、出力方式変換信号のレ
ベル制御のみで、用途によって該出力手段を１ポート又
は２ポートに変えることができ、それによって使い易
く、汎用性を向上でき、さらに製造時の低コスト化も可
能となる。第２３の発明によれば、第２２の発明の効果
が得られるばかりか、互いに独立したシリアルアドレス
を第１，第２のシリアルアドレス手段に入力する場合、
互いに異なったアドレスの第１，第２のデータレジスタ
内のデータを選択できるため、第２の発明と同様の効果
が得られる。第２４の発明によれば、第１の発明とほぼ
同様の効果が得られる上に、Ｘアドレスバッファが設け
られているので、そのアドレス変換機能によって第３の
発明と同様の効果が得られる。さらに、出力手段が設け
られているので、出力方式変換信号のレベル制御によっ
て該出力手段を１ポート又は２ポートに変えることがで
き、第２２の発明と同様の効果が得られる。
【０１０５】第２５の発明によれば、第２４の発明と同
様の効果が得られるばかりか、互いに独立したシリアル
アドレスを第１，第２のシリアルアドレス手段に入力す
る場合、互いに異なったアドレスの第１，第２のデータ
レジスタ内のデータを選択できるため、第２の発明と同
様の効果が得られる。第２６の発明によれば、第１の発
明とほぼ同様の効果が得られる上に、アドレスバッファ
手段が設けられているので、外部から供給されるアドレ
スを時分割で取込んでＸアドレスとＹアドレスを内部回
路に供給でき、第５の発明と同様の効果が得られる。さ
らに、出力手段が設けられているので、出力方式変換信
号のレベル制御によって該出力手段を１ポート又は２ポ
ートに変えることができ、第２２の発明と同様の効果が
得られる。第２７の発明によれば、第２６の発明と同様
の効果が得られるばかりか、互いに独立したシリアルア
ドレスを第１，第２のシリアルアドレス手段に入力する
場合、互いに異なったアドレスの第１，第２のデータレ
ジスタ内のデータを選択できるため、第２の発明と同様
の効果が得られる。第２８の発明によれば、第１の発明
とほぼ同様の効果が得られる上に、第１，第２の出力順
序変換手段が設けられているので、第１，第２のリード
データバス上のリードデータのシリアル出力順序を制御
でき、第７の発明と同様の効果が得られる。さらに、出
力手段が設けられているので、出力方式変換信号のレベ
ル制御により、該出力手段を１ポート又は２ポートに変
えることができ、第２２の発明と同様の効果が得られ
る。第２９の発明によれば、第１の発明とほぼ同様の効
果が得られる上に、第１，第２の出力順序変換手段が設
けられているので、第１，第２のリードデータバス上の
リードデータのシリアル出力順序を制御でき、第８の発
明と同様の効果が得られる。さらに、出力手段が設けら
れているので、該出力手段を１ポート又は２ポートに変
えることができ、第２２の発明と同様の効果が得られ
る。第３０の発明によれば、第１の発明とほぼ同様の効
果が得られる上に、第１，第２の出力順序変換手段が設
けられているので、第１，第２のリードデータバス上の
リードデータのシリアル出力順序を制御でき、第９の発
明と同様の効果が得られる。さらに、出力手段が設けら
れているので、該出力手段を１ポート又は２ポートに変
えることができ、第２２の発明と同様の効果が得られ
る。
【０１０６】第３１の発明によれば、第１の発明の効果
が得られる上に、第１，第２の出力順序変換手段が設け
られているので、第１，第２のリードデータバス上のリ
ードデータのシリアル出力順序を制御でき、第１０の発
明と同様の効果が得られる。さらに、出力手段が設けら
れているので、該出力手段を１ポート又は２ポートに変
えることができ、第２２の発明と同様の効果が得られ
る。第３２の発明によれば、第２８、第２９、第３０又
は第３１の発明と同様の効果が得られる上に、互いに独
立したシリアルアドレスを第１，第２のシリアルアドレ
ス手段に供給する場合、互いに異なったアドレスの第
１，第２のデータレジスタ内のデータを選択できるた
め、第２の発明と同様の効果が得られる。第３３の発明
よれば、第１の発明とほぼ同様の効果が得られる上に、
Ｘアドレスバッファが設けられているので、そのアドレ
ス変換機能によって第３の発明と同様の効果が得られ
る。しかも、第１，第２の出力順序変換手段が設けられ
ているので、第１，第２のリードデータバス上のリード
データのシリアル出力順序を制御できるので、第７の発
明と同様の効果が得られ、さらに出力手段が設けられて
いるので、該出力手段を１ポート又は、２ポートに変え
ることができ、第２２の発明と同様の効果が得られる。
第３４の発明によれば、第１の発明とほぼ同様の効果が
得られる上に、第１，第２の出力順序変換手段が設けら
れているので、第１，第２のリードデータバス上のリー
ドデータのシリアル出力順序を制御でき、第８の発明と
同様の効果が得られる。さらに、出力手段が設けられて
いるので、該出力手段を１ポート又は２ポートに変える
ことができ、第２２の発明と同様の効果が得られる。
【０１０７】第３５の発明によれば、第１の発明とほぼ
同様の効果が得られる上に、第１，第２の出力順序変換
手段が設けられているので、第１，第２のリードデータ
バス上のリードデータのシリアル出力順序を変換でき、
第９の発明と同様の効果が得られる。さらに、出力手段
が設けられているので、該出力手段を１ポート又は２ポ
ートに変えることができ、第２２の発明と同様の効果が
得られる。第３６の発明によれば、第１の発明とほぼ同
様の効果が得られる上に、第１，第２の出力順序変換手
段が設けられているので、第１，第２のリードデータバ
ス上のリードデータのシリアル出力順序を変換でき、第
１０の発明と同様の効果が得られる。さらに、出力手段
が設けられているので、該出力手段を１ポート又は２ポ
ートに変えることができ、第２２の発明と同様の効果が
得られる。第３７の発明によれば、第３３、第３４、第
３５又は第３６の発明と同様の効果が得られるばかり
か、互いに独立したシリアルアドレスを第１，第２のシ
リアルアドレス手段に供給する場合、互いに異なったア
ドレスの第１，第２のデータレジスタ内のデータを選択
できるため、第２の発明と同様の効果が得られる。第３
８の発明によれば、第１の発明とほぼ同様の効果が得ら
れる上に、アドレスバッファ手段が設けられているの
で、外部から供給されるアドレスを時分割で取込んでＸ
アドレスとＹアドレスを内部回路に供給でき、第５の発
明と同様の効果が得られる。しかも、第１，第２の出力
順序変換手段が設けられているので、第１，第２のリー
ドデータバス上のリードデータのシリアル出力順序を制
御でき、第７の発明と同様の効果が得られ、さらに出力
手段が設けられているので、該出力手段を１ポート又は
２ポートに変えることができ、第２２の発明と同様の効
果が得られる。
【０１０８】第３９の発明によれば、第１の発明とほぼ
同様の効果が得られる上に、アドレスバッファ手段が設
けられているので、第５の発明と同様の効果が得られ
る。しかも、第１，第２の出力順序変換手段が設けられ
ているので、第１，第２のリードデータバス上のリード
データのシリアル出力順序を制御でき、第８の発明と同
様の効果が得られ、さらに出力手段が設けられているの
で、該出力手段を１ポート又は２ポートに変えることが
でき、第２２の発明と同様の効果が得られる。第４０の
発明によれば、第１の発明とほぼ同様の効果が得られる
上に、アドレスバッファ手段が設けられているので、第
５の発明と同様の効果が得られる。しかも、第１，第２
の出力順序変換手段が設けられているので、第１，第２
のリードデータバス上のリードデータのシリアル出力順
序を制御でき、第９の発明と同様の効果が得られ、さら
に出力手段が設けられているので、該出力手段を１ポー
ト又は２ポートに変えることができ、第２２の発明と同
様の効果が得られる。第４１の発明によれば、第１の発
明とほぼ同様の効果が得られる上に、アドレスバッファ
手段が設けられているので、第５の発明と同様の効果が
得られる。しかも、第１，第２の出力順序変換手段が設
けられているので、第１，第２のリードデータバス上の
リードデータのシリアル出力順序を制御でき、第１０の
発明と同様の効果が得られ、さらに出力手段が設けられ
ているので、該出力手段を１ポート又は２ポートに変え
ることができ、第２２の発明と同様の効果が得られる。
第４２の発明によれば、第３８、第３９、第４０又は第
４１の発明と同様の効果が得られるばかりか、互いに独
立したシリアルアドレスを第１，第２のシリアルアドレ
ス手段に供給する場合、互いに異なったアドレスの第
１，第２のデータレジスタ内のデータを選択できるた
め、第２の発明と同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すシリアルアクセス
メモリの概略の構成ブロック図である。
【図２】従来のシリアルアクセスメモリの概略の構成ブ
ロック図である。
【図３】図２の主要部分の回路図である。
【図４】図３の動作を示すタイミング図である。
【図５】従来のシリアルアクセスメモリによる液晶画面
駆動動作を示す図である。
【図６】図１の主要部分の回路図である。
【図７】図１に示すＭＳＢコントロール手段の概略の回
路図である。
【図８】図７に示すＭＳＢコントロール手段周辺の具体
的な回路図である。
【図９】図１のランダムアクセス動作を示す図である。
【図１０】図１のシリアルアクセス動作を示す図であ
る。
【図１１】図１のシリアルアクセスメモリによる液晶画
面駆動動作を示す図である。
【図１２】本発明の第３の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図である。
【図１３】本発明の第５の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図である。
【図１４】本発明の第７の実施例を示すシリアルアクセ
スメモリの概略の構成ブロック図である。
【図１５】図１４に示す出力順序変換手段の回路図であ
る。
【図１６】図１５の動作を示すタイミング図である。
【図１７】本発明の第８の実施例を示す出力順序変換手
段の回路図である。
【図１８】図１７の動作を示すタイミング図である。
【図１９】本発明の第９の実施例を示す出力順序変換手
段の回路図である。
【図２０】図１９の動作を示すタイミング図である。
【図２１】本発明の第１０の実施例を示す出力順序変換
手段の回路図である。
【図２２】図２１に示すトリミング回路の回路図であ
る。
【図２３】図２１の動作を示すタイミング図である。
【図２４】本発明の第１２の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図である。
【図２５】本発明の第１７の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図である。
【図２６】本発明の第２２の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図である。
【図２７】図２６に示す出力手段の回路図である。
【図２８】本発明の第２４の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図である。
【図２９】本発明の第２６の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図である。
【図３０】本発明の第２８の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図である。
【図３１】本発明の第３３の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図である。
【図３２】本発明の第３８の実施例を示すシリアルアク
セスメモリの概略の構成ブロック図である。
【符号の説明】
１Ａ，１Ｂ 第１，第２のメモリセルア
レイ ２Ａ，２Ｂ 第１，第２のＸアドレス手
段 ３ 入力手段 ４Ａ，４Ｂ 第１，第２のライトデータ
バス ５Ａ，５Ｂ 第１，第２のＹアドレス手
段 ６Ａ，６Ｂ 第１，第２のリード転送手
段 ７Ａ，７Ｂ 第１，第２のデータレジス
タ ８Ａ，８Ｂ 第１，第２のシリアルアド
レス手段 ９Ａ，９Ｂ 第１，第２のリードデータ
バス １０Ａ，１０Ｂ 第１，第２のシリアル出力
手段 ３０ 液晶画面 ３１ 上面ＬＣＤ ３２ 下面ＬＣＤ ３３ 上面用ＬＣＤドライバ ３４ 下面用ＬＣＤドライバ ４０Ａ，４０Ｂ 第１，第２のＭＳＢコント
ロール手段 ５０ シリアルアクセスメモリ ６０ Ｘアドレスバッファ ６１ アドレスバッファ手段 ７０Ａ，７０Ｂ 第１，第２の出力順序変換
手段 ７１ デコーダ ７２−１〜７２−４ ＮＭＯＳ ８０ アドレスシフト回路 ８８−１〜８８−４ ラッチ回路 ８９−１〜８９−８ トライステートインバータ ９０ シフト回路 ９１−１〜９１−４ トリミング回路 １００ 出力手段 ＡＤＤ アドレス ＣＡＳ／ コラムアドレスストローブ
信号 ＣＬＫ 同期コントロールクロック ＤＴ データ転送信号 ＩＮ 入力端子 ＯＵＴＡ，ＯＵＴＢ 第１，第２の出力端子 ＰＩＮ アドレス順序入力用イネー
ブル信号 ＲＡＳ／ ロウアドレスストローブ信
号 Ｓ0 ，Ｓ1 シリアル出力順序コントロ
ール用アドレス信号 Ｓ01，Ｓ11，…，Ｓ04，Ｓ14 シリアル出力順序決
定アドレス ＳＹＡＤＤ，ＳＹＡＤＤＡ，ＳＹＡＤＤＢ シリア
ルアドレス ＴＦＴ／ 出力方式変換信号 ＸＡＤＤＡ，ＸＡＤＤＢ，ＸＡＤＤＡａ，ＸＡＤＤＢａ
Ｘアドレス ＹＡＤＤ Ｙアドレス

Claims (42)

    【特許請求の範囲】
  1. 【請求項１】 複数のワードラインと複数のビットライ
    ン対との交差箇所に接続されたメモリセルがマトリクス
    状に配列された２分割構造の第１及び第２のメモリセル
    アレイと、 全体のＸアドレスのうちの前半のＸアドレスをデコード
    して前記第１のメモリセルアレイのワードラインを選択
    する第１のＸアドレス手段と、 前記全体のＸアドレスのうちの後半のＸアドレスをデコ
    ードして前記第２のメモリセルアレイのワードラインを
    選択する第２のＸアドレス手段と、 前記第１及び第２のメモリセルアレイに対する書込みデ
    ータをライトデータバスへ入力する共通の入力手段と、 共通のＹアドレスをデコードして前記ライトデータバス
    と前記第１のメモリセルアレイのビットライン対とを選
    択的に接続する第１のＹアドレス手段と、 前記Ｙアドレスをデコードして前記ライトデータバスと
    前記第２のメモリセルアレイのビットライン対とを選択
    的に接続する第２のＹアドレス手段と、 前記第１，第２のメモリセルアレイのビットライン対上
    の読出しデータをそれぞれ格納する第１，第２のデータ
    レジスタと、 共通のデータ転送信号に基づき、前記第１のメモリセル
    アレイのビット線対上の読出しデータを前記第１のデー
    タレジスタへ転送する第１のリード転送手段と、 前記データ転送信号に基づき、前記第２のメモリセルア
    レイのビットライン対上の読出しデータを前記第２のデ
    ータレジスタへ転送する第２のリード転送手段と、 前記第１のデータレジスタをシリアルに選択して順次第
    １のリードデータバスに接続する第１のシリアルアドレ
    ス手段と、 前記第２のデータレジスタをシリアルに選択して順次第
    ２のリードデータバスに接続する第２のシリアルアドレ
    ス手段と、 前記第１及び第２のリードデータバス上の読出しデータ
    をそれぞれシリアルに出力する第１及び第２のシリアル
    出力手段と、 前記データ転送信号に基づき、前記前半のＸアドレス及
    び後半のＸアドレスの最上位ビットを無効にするコント
    ロール手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  2. 【請求項２】 前記第１及び第２のシリアルアドレス手
    段は、共通のシリアルアドレス又は互いに独立したシリ
    アルアドレスに基づき、前記第１，第２のデータレジス
    タをシリアルに選択する構成にした請求項１記載のシリ
    アルアクセスメモリ。
  3. 【請求項３】 請求項１記載の第１，第２のメモリセル
    アレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 前記データ転送信号に基づき、前記後半のＸアドレスが
    前記前半のＸアドレスに等しくなるように該後半のＸア
    ドレスを所定の値だけ減算してそれらの前半のＸアドレ
    ス及び後半のＸアドレスを前記第１及び第２のＸアドレ
    ス手段にそれぞれ供給するＸアドレスバッファとを、 備えたことを特徴とするシリアルアクセスメモリ。
  4. 【請求項４】 前記第１及び第２のシリアルアドレス手
    段は、共通のシリアルアドレス又は互いに独立したシリ
    アルアドレスに基づき、前記第１，第２のデータレジス
    タをシリアルに選択する構成にした請求項３記載のシリ
    アルアクセスメモリ。
  5. 【請求項５】 請求項１記載の第１，第２のメモリセル
    アレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  6. 【請求項６】 前記第１及び第２のシリアルアドレス手
    段は、共通のシリアルアドレス又は互いに独立したシリ
    アルアドレスに基づき、前記第１，第２のデータレジス
    タをシリアルに選択する構成にした請求項５記載のシリ
    アルアクセスメモリ。
  7. 【請求項７】 請求項１記載の第１，第２のメモリセル
    アレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、第１，第２のシリアル出力手段、及び
    コントロール手段と、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第１のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第１のシリアル出力手段へ送
    る第１の出力順序変換手段と、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第２のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第２のシリアル出力手段へ送
    る第２の出力順序変換手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  8. 【請求項８】 請求項１記載の第１，第２のメモリセル
    アレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、第１，第２のシリアル出力手段、及び
    コントロール手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序制御用のアドレス信号からシリアル出
    力順序を決定し、その決定結果に基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    アドレス信号からシリアル出力順序を決定し、その決定
    結果に基づき、前記同期コントロールクロックに同期し
    て前記第２のリードデータバス上の読出しデータをその
    シリアル出力順序を変換して前記第２のシリアル出力手
    段へ送る第２の出力順序変換手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  9. 【請求項９】 請求項１記載の第１，第２のメモリセル
    アレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、第１，第２のシリアル出力手段、及び
    コントロール手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、前記同期コン
    トロールクロックに同期して前記第２のリードデータバ
    ス上の読出しデータをそのシリアル出力順序を変換して
    前記第２のシリアル出力手段へ送る第２の出力順序変換
    手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  10. 【請求項１０】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、第１，第２のシリアル出力手段、及び
    コントロール手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、同期コントロールクロッ
    クに同期して前記第１のリードデータバス上の読出しデ
    ータをそのシリアル出力順序を変換して前記第１のシリ
    アル出力手段へ送る第１の出力順序変換手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、前記同期コントロールク
    ロックに同期して前記第２のリードデータバス上の読出
    しデータをそのシリアル出力順序を変換して前記第２の
    シリアル出力手段へ送る第２の出力順序変換手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  11. 【請求項１１】 前記第１及び第２のシリアルアドレス
    手段は、共通のシリアルアドレス又は互いに独立したシ
    リアルアドレスに基づき、前記第１，第２のデータレジ
    スタをシリアルに選択する構成にした請求項７、８、９
    又は１０記載のシリアルアドレスメモリ。
  12. 【請求項１２】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 前記データ転送信号に基づき、前記後半のＸアドレスが
    前記前半のＸアドレスに等しくなるように該後半のＸア
    ドレスを所定の値だけ減算してそれらの前半のＸアドレ
    ス及び後半のＸアドレスを前記第１及び第２のＸアドレ
    ス手段にそれぞれ供給するＸアドレスバッファと、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第１のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第１のシリアル出力手段へ送
    る第１の出力順序変換手段と、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第２のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第２のシリアル出力手段へ送
    る第２の出力順序変換手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  13. 【請求項１３】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 前記データ転送信号に基づき、前記後半のＸアドレスが
    前記前半のＸアドレスに等しくなるように該後半のＸア
    ドレスを所定の値だけ減算してそれらの前半のＸアドレ
    ス及び後半のＸアドレスを前記第１及び第２のＸアドレ
    ス手段にそれぞれ供給するＸアドレスバッファと、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序制御用のアドレス信号からシリアル出
    力順序を決定し、その決定結果に基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    アドレス信号からシリアル出力順序を決定し、その決定
    結果に基づき、前記同期コントロールクロックに同期し
    て前記第２のリードデータバス上の読出しデータをその
    シリアル出力順序を変換して前記第２のシリアル出力手
    段へ送る第２の出力順序変換手段とを、備えたことを特
    徴とするシリアルアクセスメモリ。
  14. 【請求項１４】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 前記データ転送手段に基づき、前記後半のＸアドレスが
    前記前半のＸアドレスに等しくなるように該後半のＸア
    ドレスを所定の値だけ減算してそれらの前半のＸアドレ
    ス及び後半のＸアドレスを前記第１及び第２のＸアドレ
    ス手段にそれぞれ供給するＸアドレスバッファと、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、前記同期コン
    トロールクロックに同期して前記第２のリードデータバ
    ス上の読出しデータをそのシリアル出力順序を変換して
    前記第２のシリアル出力手段へ送る第２の出力順序変換
    手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  15. 【請求項１５】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 前記データ転送手段に基づき、前記後半のＸアドレスが
    前記前半のＸアドレスに等しくなるように該後半のＸア
    ドレスを所定の値だけ減算してそれらの前半のＸアドレ
    ス及び後半のＸアドレスを前記第１及び第２のＸアドレ
    ス手段にそれぞれ供給するＸアドレスバッファと、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、同期コントロールクロッ
    クに同期して前記第１のリードデータバス上の読出しデ
    ータをそのシリアル出力順序を変換して前記第１のシリ
    アル出力手段へ送る第１の出力順序変換手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、前記同期コントロールク
    ロックに同期して前記第２のリードデータバス上の読出
    しデータをそのシリアル出力順序を変換して前記第２の
    シリアル出力手段へ送る第２の出力順序変換手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  16. 【請求項１６】 前記第１及び第２のシリアルアドレス
    手段は、共通のシリアルアドレス又は互いに独立したシ
    リアルアドレスに基づき、前記第１，第２のデータレジ
    スタをシリアルに選択する構成にした請求項１２、１
    ３、１４又は１５記載のシリアルアクセスメモリ。
  17. 【請求項１７】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段と、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第１のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第１のシリアル出力手段へ送
    る第１の出力順序変換手段と、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第２のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第２のシリアル出力手段へ送
    る第２の出力順序変換手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  18. 【請求項１８】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序制御用のアドレス信号からシリアル出
    力順序を決定し、その決定結果に基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    アドレス信号からシリアル出力順序を決定し、その決定
    結果に基づき、前記同期コントロールクロックに同期し
    て前記第２のリードデータバス上の読出しデータをその
    シリアル出力順序を変換して前記第２のシリアル出力手
    段へ送る第２の出力順序変換手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  19. 【請求項１９】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、前記同期コン
    トロールクロックに同期して前記第２のリードデータバ
    ス上の読出しデータをそのシリアル出力順序を変換して
    前記第２のシリアル出力手段へ送る第２の出力順序変換
    手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  20. 【請求項２０】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及び第１，第２のシリアル出力手段
    と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、同期コントロールクロッ
    クに同期して前記第１のリードデータバス上の読出しデ
    ータをそのシリアル出力順序を変換して前記第１のシリ
    アル出力手段へ送る第１の出力順序変換手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、前記同期コントロールク
    ロックに同期して前記第２のリードデータバス上の読出
    しデータをそのシリアル出力順序を変換して前記第２の
    シリアル出力手段へ送る第２の出力順序変換手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  21. 【請求項２１】 前記第１及び第２のシリアルアドレス
    手段は、共通のシリアルアドレス又は互いに独立したシ
    リアルアドレスに基づき、前記第１，第２のデータレジ
    スタをシリアルに選択する構成にした請求項１７、１
    ８、１９又は２０記載のシリアルアクセスメモリ。
  22. 【請求項２２】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及びコントロール手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  23. 【請求項２３】 前記第１及び第２のシリアルアドレス
    手段は、共通のシリアルアドレス又は互いに独立したシ
    リアルアドレスに基づき、前記第１，第２のデータレジ
    スタをシリアルに選択する構成にした請求項２２記載の
    シリアルアクセスメモリ。
  24. 【請求項２４】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、及び第１，第２のシ
    リアルアドレス手段と、 前記データ転送信号に基づき、前記後半のＸアドレスが
    前記前半のＸアドレスに等しくなるように該後半のＸア
    ドレスを所定の値だけ減算してそれらの前半のＸアドレ
    ス及び後半のＸアドレスを前記第１及び第２のＸアドレ
    ス手段にそれぞれ供給するＸアドレスバッファと、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  25. 【請求項２５】 前記第１及び第２のシリアルアドレス
    手段は、 共通のシリアルアドレス又は互いに独立したシリアルア
    ドレスに基づき、前記第１，第２のデータレジスタをシ
    リアルに選択する構成にした請求項２４記載のシリアル
    アクセスメモリ。
  26. 【請求項２６】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、及び第１，第２のシ
    リアルアドレス手段と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  27. 【請求項２７】 前記第１及び第２のシリアルアドレス
    手段は、共通のシリアルアドレス又は互いに独立したシ
    リアルアドレスに基づき、前記第１，第２のデータレジ
    スタをシリアルに選択する構成にした請求項２６記載の
    シリアルアクセスメモリ。
  28. 【請求項２８】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及びコントロール手段と、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第１のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第１のシリアル出力手段へ送
    る第１の出力順序変換手段と、 シリアル出力順序制御用のアドレスに基づき、前記第２
    のリードデータバス上の読出しデータをそのシリアル出
    力順序を変換して前記第２のシリアル出力手段へ送る第
    ２の出力順序変換手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  29. 【請求項２９】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及びコントロール手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序制御用のアドレス信号からシリアル出
    力順序を決定し、その決定結果に基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    アドレス信号からシリアル出力順序を決定し、その決定
    結果に基づき、前記同期コントロールクロックに同期し
    て前記第２のリードデータバス上の読出しデータをその
    シリアル出力順序を変換して前記第２のシリアル出力手
    段へ送る第２の出力順序変換手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  30. 【請求項３０】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及びコントロール手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、前記同期コン
    トロールクロックに同期して前記第２のリードデータバ
    ス上の読出しデータをそのシリアル出力順序を変換して
    前記第２のシリアル出力手段へ送る第２の出力順序変換
    手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  31. 【請求項３１】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、第１，第２のシリアル出力手段、及び
    コントロール手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、同期コントロールクロッ
    クに同期して前記第１のリードデータバス上の読出しデ
    ータをそのシリアル出力順序を変換して前記第１のシリ
    アル出力手段へ送る第１の出力順序変換手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、前記同期コントロールク
    ロックに同期して前記第２のリードデータバス上の読出
    しデータをそのシリアル出力順序を変換して前記第２の
    シリアル出力手段へ送る第２の出力順序変換手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  32. 【請求項３２】 前記第１及び第２のシリアルアドレス
    手段は、共通のシリアルアドレス又は互いに独立したシ
    リアルアドレスに基づき、前記第１，第２のデータレジ
    スタをシリアルに選択する構成にした請求項２８、２
    ９、３０又は３１記載のシリアルアクセスメモリ。
  33. 【請求項３３】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、及び第１，第２のシ
    リアルアドレス手段と、 前記データ転送信号に基づき、前記後半のＸアドレスが
    前記前半のＸアドレスに等しくなるように該後半のＸア
    ドレスを所定の値だけ減算してそれらの前半のＸアドレ
    ス及び後半のＸアドレスを前記第１及び第２のＸアドレ
    ス手段にそれぞれ供給するＸアドレスバッファと、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第１のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第１のシリアル出力手段へ送
    る第１の出力順序変換手段と、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第２のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第２のシリアル出力手段へ送
    る第２の出力順序変換手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  34. 【請求項３４】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及びコントロール手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序制御用のアドレス信号からシリアル出
    力順序を決定し、その決定結果に基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    アドレス信号からシリアル出力順序を決定し、その決定
    結果に基づき、前記同期コントロールクロックに同期し
    て前記第２のリードデータバス上の読出しデータをその
    シリアル出力順序を変換して前記第２のシリアル出力手
    段へ送る第２の出力順序変換手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  35. 【請求項３５】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及びコントロール手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、前記同期コン
    トロールクロックに同期して前記第２のリードデータバ
    ス上の読出しデータをそのシリアル出力順序を変換して
    前記第２のシリアル出力手段へ送る第２の出力順序変換
    手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  36. 【請求項３６】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、第１，第２のシリア
    ルアドレス手段、及びコントロール手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、同期コントロールクロッ
    クに同期して前記第１のリードデータバス上の読出しデ
    ータをそのシリアル出力順序を変換して前記第１のシリ
    アル出力手段へ送る第１の出力順序変換手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、前記同期コントロールク
    ロックに同期して前記第２のリードデータバス上の読出
    しデータをそのシリアル出力順序を変換して前記第２の
    シリアル出力手段へ送る第２の出力順序変換手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  37. 【請求項３７】 前記第１及び第２のシリアルアドレス
    手段は、共通のシリアルアドレス又は互いに独立したシ
    リアルアドレスに基づき、前記第１，第２のデータレジ
    スタをシリアルに選択する構成にした請求項３３、３
    ４、３５又は３６記載のシリアルアクセスメモリ。
  38. 【請求項３８】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、及び第１，第２のシ
    リアルアドレス手段と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段と、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第１のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第１のシリアル出力手段へ送
    る第１の出力順序変換手段と、 シリアル出力順序制御用のアドレス信号に基づき、前記
    第２のリードデータバス上の読出しデータをそのシリア
    ル出力順序を変換して前記第２のシリアル出力手段へ送
    る第２の出力順序変換手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  39. 【請求項３９】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、及び第１，第２のシ
    リアルアドレス手段と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序制御用のアドレス信号からシリアル出
    力順序を決定し、その決定結果に基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    アドレス信号からシリアル出力順序を決定し、その決定
    結果に基づき、前記同期コントロールクロックに同期し
    て前記第２のリードデータバス上の読出しデータをその
    シリアル出力順序を変換して前記第２のシリアル出力手
    段へ送る第２の出力順序変換手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  40. 【請求項４０】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、及び第１，第２のシ
    リアルアドレス手段と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、同期コントロ
    ールクロックに同期して前記第１のリードデータバス上
    の読出しデータをそのシリアル出力順序を変換して前記
    第１のシリアル出力手段へ送る第１の出力順序変換手段
    と、 アドレス順序入力用のイネーブル信号によって入力した
    シリアル出力順序決定アドレスに基づき、前記同期コン
    トロールクロックに同期して前記第２のリードデータバ
    ス上の読出しデータをそのシリアル出力順序を変換して
    前記第２のシリアル出力手段へ送る第２の出力順序変換
    手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  41. 【請求項４１】 請求項１記載の第１，第２のメモリセ
    ルアレイ、第１，第２のＸアドレス手段、入力手段、第
    １，第２のＹアドレス手段、第１，第２のデータレジス
    タ、第１，第２のリード転送手段、及び第１，第２のシ
    リアルアドレス手段と、 外部から供給されるアドレスを時分割して全体のＸアド
    レスと共通のＹアドレスを取込み、その共通のＹアドレ
    スを前記第１及び第２のＹアドレス手段に供給し、かつ
    前記データ転送信号に基づき、その全体のＸアドレスの
    うちの後半のＸアドレスが前半のＸアドレスに等しくな
    るように該後半のＸアドレスを所定の値だけ減算してそ
    れらの前半のＸアドレス及び後半のＸアドレスを前記第
    １及び第２のＸアドレス手段にそれぞれ供給するアドレ
    スバッファ手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、同期コントロールクロッ
    クに同期して前記第１のリードデータバス上の読出しデ
    ータをそのシリアル出力順序を変換して前記第１のシリ
    アル出力手段へ送る第１の出力順序変換手段と、 フューズを有するトリミング回路で設定したシリアル出
    力順序決定アドレスに基づき、前記同期コントロールク
    ロックに同期して前記第２のリードデータバス上の読出
    しデータをそのシリアル出力順序を変換して前記第２の
    シリアル出力手段へ送る第２の出力順序変換手段と、 出力方式変換信号のレベル制御によって前記第１，第２
    のリードデータバスと２個の出力端子との切換え接続が
    可能な出力手段とを、 備えたことを特徴とするシリアルアクセスメモリ。
  42. 【請求項４２】 前記第１及び第２のシリアルレジスタ
    手段は、共通のシリアルアドレス又は互いに独立したシ
    リアルアドレスに基づき、前記第１，第２のデータレジ
    スタをシリアルに選択する構成にした請求項３８、３
    ９、４０又は４１記載のシリアルアクセスメモリ。
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