JPH0376091A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例えば、
画像用フレームメモリ　（フィールドメモリ〉として用
いられるシリアルメモリ等に利用して特に有効な技術に
関するものである。

〔従来の技術〕

記憶データのシリアル人出方機能を有し、文字あるいは
図形等をＣＲＴ　（陰極線管）の画面上に表示するため
の画像用フレームメモリ等として用いられるシリアルメ
モリがある。

シリアルメモリは、例えば、それぞれのビットがメモリ
アレイの各相補データ線に対応して設けられるデータレ
ジスタと、それぞれのビットが上記メモリアレイの各相
補データ線に対応して設けられカラムアドレス信号に従
ってセットされる１個の選択信号を循環してシフトする
ポインタと、上記選択信号に従って上記データレジスタ
の対応するビットと相補共通データ線とを選択的に接続
することで記憶データの直並列変換処理を行うデータセ
レクタとを含む。

上記のようなシリアルメモリについては、例えば、特開
昭６０−２１１６９２号公報等に記載されている。

〔発明が解決しようとする課題〕

上記に記載されるような従来のシリアルメモリでは、論
理１１”又は論理“０”の選択信号がポインタの指定さ
れるビットにｌ　ｆｌｉｔだけセットされ、この選択信
号がポインタ内を循環してシフトされることで、データ
レジスタの各ビットが順次択一的に相補共通データ線に
接続状態とされる。その結果、データレジスタに保持さ
れる一連の読み出しデータが相補共通データ線を介して
シリアルに出力され、また相補共通データ線を介してシ
リアルに入力される書き込みデータが順次データレジス
タに取り込まれる。

一方、上記シリアルメモリにより構成される画像用フレ
ームメモリが、例えば動画処理に用いられる場合、シリ
アルメモリに記憶される画像データをシリアル出力しな
がら順次書き換える機能が効果的となる。この機能を上
記のような従来のシリアルメモリにより実現する場合、
シリアル入力を行う書き込み専用ボートと、シリアル出
力を行う読み出し専用ボートとを併設することが必要と
なる。ところが、この場合、比較的多くのビット数を必
要とするデータレジスタやポインタならびにカラムアド
レスデコーダ等を各ポートに対応してそれぞれ設けなく
てはならず、その結果、シリアルメモリのハード量が増
大してその低コスト化が妨げられる。また、１個のメモ
リアレイに対して二つの専用ボートが設けられることで
、両ボートによるアクセス競合が生じ、これを調整する
ためのハードが必要となる。

この発明の目的は、複数のシリアル人出力ボートを有す
る低コストのシリアルメモリ等の半導体記憶装置を提供
することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される実施例のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
シリアルメモリ等の半導体記憶装置に、それぞれのビッ
トがメモリアレイの各相補データ線に対応して設けられ
所定の動作モードにおいて所定の間隔をおいてセットさ
れる複数の選択信号を循環してシフトするポインタと、
上記選択信号に従ってメモリアレイの対応する複数の相
補データ線と複数の相補共通データ線とを選択的に接続
することで記憶データの直並列変換処理を行う直並列変
換回路とを設けるものである。

〔作　　用〕

上記手段によれば、例えばポインタの前半及び後半にお
いて、シリアル人力及びシリアル出力動作をそれぞれ独
立して行うことができるため、対応する専用ボートを設
けることなく、シリアル入力及びシリアル出力動作を並
行して行いうるシリアルメモリ等を実現できる。これに
より、効率的な動画処理を行う低コストな画像用フレー
ムメモリ等を構成できる。

〔実施例〕 第１図には、この発明が通用されたシリアルメモリの一
実施例のブロック図が示されている。また、第２図には
、第１図のシリアルメモリのデータセレクタＤＳＬ及び
その周辺部の一実施例の回路図が示されている。第２図
の各回路素子ならびに第１図の各ブロックを構成する回
路素子は、公知の半導体Ｓ積回路の製造技術によって、
特に制限されないが、単結晶シリコンのような１個の半
導体基板上において形成される。

この実施例のシリアルメモリは、特に制限されないが、
ワード線の延長方向に２分割された２個のメモリアレイ
ＭＡＲＹＵ及びＭＡＲＹＬを基本構成とする。シリアル
メモリは、さらに、上記メモリアレイに対応して設けら
れるロウアドレスデコーダＲＡＤＵ、ＲＡＤＬとセンス
アンプＳＡＵ。

ＳＡＬならびにデータレジスタＤＲＵ、ＤＲＬとを含み
、また上記メモリアレイに共通に設けられるデータセレ
クタＤＳＬ、ホインタＰＮＴ及びカラムアドレスデコー
ダＣＡＤとを含む。

シリアルメモリが通常の動作モードとされるとき、ポイ
ンタＰＮＴにはｌ　（ＩＩの選択信号がセットされる。

その結果、上記メモリアレイＭＡＲＹＵ及びＭＡＲＹＬ
は、１個のメモリアレイとして扱われる。このとき、メ
モリアレイＭＡＲＹＵ及びＭＡＲＹＬに記憶される画像
データは、特に制限されないが、その１ワ一ド線分が画
面の１水平走査線に対応付けられ、その中の１デ一タ線
分が１画素に対応付けられる。一方、シリアルメモリが
デュアルモードとされるとき、ポインタＰＮＴにはその
前半及び後半の対応するビットに２個の選択信号がセッ
トされる。その結果、上記メモリアレイＭＡＲＹＵ及び
ＭＡＲＹＬは、それぞれシリアル入力又はシリアル出力
動作を独立して行いうる２個のメモリアレイとして扱わ
れる。このとき、データセレクタＤＳＬは、メモリアレ
イＭＡＲＹＵ及びＭＡＲＹＬの対応する相補データ線を
書き込み用相補共通データ線ＷＣＤ又は読み出し用相禎
共通データ線ＲＣＤ　（ここで、例えば非反転信号線Ｗ
ＣＤ及び反転信号線ＷＣＤをあわせて相補共通データ線
ＷＣＤのように表す、以下同じ）に交互に選択的に接続
する。つまり、このデュアルモードにおいて、シリアル
メモリは、画像データを読み出すためのシリアル出力動
作と、読み出された画像データを書き換えるためのシリ
アル入力動作を並行して行うことができる。これにより
、この実施例のシリアルメモリは、効率的な動画処理を
行いうる低コストの画像用フレームメモリを構成できる
ものである。

８１図において、メモリアレイＭＡＲＹＵ及びＭＡＲＹ
Ｌは、同図の垂直方向に平行して配置されるｍ本のワー
ド線Ｗｌ＝Ｗｍと、同図の水平方向に平行して配置され
るｎ組の相補データ線Ｄｉ・ＤＩ＝Ｄｎ−Ｄｎ及びこれ
らのワード線と相補データ線の交点に配置されるｍ　ｘ
　ｎ個のメモリセルとをそれぞれ含む。

メモリアレイＭＡＲＹＵ及びＭＡＲＹＬを構成するワー
ド線は、対応するロウアドレスデコーダＲＡＬ）Ｕ又は
ＲＡＤＬにそれぞれ結合され、それぞれ択一的に選択状
態とされる。

ロウアドレスデコーダＲＡＤＵには、特に制限されない
が、ロウアドレスバッファＲＡＢＵからｉ＋１ビットの
相補内部アドレス信号土ＸＵＯ〜ａｘｕｉ　　（ここで
、例えば非反転内部アドレス信号ａｘｕＯ及び反転内部
アドレス信号ａｘｕＯをあわせて相補内部アドレス信号
ａｘｕＱのように表す、以下同じ）が供給され、タイミ
ング発生回路ＴＧからタイミング信号φｘｕが供給され
る。

同様に、ロウアドレスデコーダＲＡＤＬには、ロウアド
レスバッファＲＡＢＬから１４−１ビフトの相補内部ア
ドレス信号土ｘＡＱ〜ａｘ１ｉが供給され、タイミング
発生回路ＴＯからタイミング信号φｘｌが供給される。

ロウアドレスデコーダＲＡＤＵは、上記タイミング信号
φＸＵがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、ロウアドレスデコー
ダＲＡＤＵは、上記相補内部アドレス信号ａ　ｘ　ｕ　
Ｏ”　ａ　ｘ　ｕ　ｉをデコードし、メモリアレイＭ　
Ａ　ＲＹ　Ｕの対応する１本のワード線をハイレベルの
選択状態とする。同様に、ロウアドレスデコーダＲＡＤ
Ｌは、上記タイミング信号φｘｌがハイレベルとされる
ことで、選択的に動作状態とされる。この動作状態にお
いて、ロウアドレスデコーダＲＡＤＬは、上記相補内部
アドレス（ｉ号ａ　ｘ　ｌ　Ｏｙａ　ｘ　Ｉ　Ｌをデコ
ードし、メモリアレイＭＡＲＹＬの対応する１本のワー
ド線をハイレベルの選択状態とする。

ロウアドレスバッファＲＡＢＵは、特に制限されないが
、外部端子ＡＯ”Ａｉを介して時分割的に供給されるＸ
アドレス信号ＡＸＯ−ＡＸｔを、タイミング発生回路Ｔ
Ｏから供給されるタイミング信号φａｒｕに従って取り
込み、これを保持する。また、これらのＸアドレス信号
ＡＸＯ〜ＡＸｉをもとに、上記相補内部アドレス信号ａ
ｘｕＯ〜ａｘｕｉを形威し、ロウアドレスデコーダＲＡ
ＤＵ及びロウアドレスバッファＲＡＢＬに供給する。同
様に、ロウアドレスバッファＲＡＢＬは、上記ロウアド
レスバッファＲＡＢＵから供給される相補内部アドレス
信号ａｘｕＱ〜ａｘｕｉを、タイミング発生回路ＴＯか
ら供給されるタイミング信号φａｒｌに従って取り込み
、これを保持する。また、これらの相補内部アドレス信
号ａｘｕＯ〜ａｘｕｉをもとに、上記相補内部アドレス
信号ａｘＪＯ〜ａｘｊｉを形威し、ロウアドレスデコー
ダＲＡＤＬに供給する。つまり、外部端子ＡＯ〜Ａｔを
介して供給されるＸアドレス信号ＡＸＯ〜ＡＸｉは、ま
ずタイミング信号φａｒｕに従ってロウアドレスバッフ
ァＲＡＢＵに取り込まれ、次にタイミング信号φａｒｌ
ｌに従ってロウアドレスバッファＲＡＢＬに伝達される
。

一方、メモリアレイＭＡＲＹＵ及びＭＡＲＹＬの相補デ
ータ線ＤＩ−Ｄ了〜Ｄｎ−百１は、その一方において、
センスアンプＳＡＵ又はＳＡＬの対応する単位回路にそ
れぞれ結合され、その他方において、データレジスタＤ
ＲＵ又はＤＲＬの対応するビットにそれぞれ結合される
。

センスアンプＳＡＵ及びＳＡＬ、は、特に制限されない
が、メモリアレイＭＡＲＹＵ又はＭＡＲＹＬの各相補デ
ータ線に対応して設けられるｎ個の単位回路を含む、こ
れらの単位回路は、特に制限されないが、２個のＣＭＯ
Ｓインバータ回路が交差接続されてなるランチをその基
本構成とする。

これらの単位回路には、タイミング発生回路ＴＧからタ
イミング信号φｓｕ又はφｓｉｔがそれぞれ共通に供給
される。

センスアンプＳＡＵ及びＳＡＬの各単位回路は、上記タ
イミング信号φ３ｕ又はφ３１がハイレベルとされるこ
とで、選択的に動作状態とされる。

この動作状態において、センスアンプＳＡＵ及びＳＡＬ
の各単位回路は、メモリアレイＭＡＲＹＵ又はＭＡＲＹ
Ｌの選択されたワード線に結合されるｎ個のメモリセル
から、対応する相補データ線を介して出力される微小読
み出し７８号をそれぞれ増幅し、ハイレベル又はロウレ
ベルの２値読み出し信号とする。

データレジスタＤＲＵ及びＤＲＬは、第２図に示される
ように、メモリアレイＭＡＲＹＵ又はＭＡＲＹＬの相補
データ線Ｄｉ−Ｄ了〜Ｄｎ−下１に対応して設けられる
ｎ個の単位回路ＵＤＲをそれぞれ含む、これらの単位回
路ＵＤＲは、特に制限されないが、上記センスアンプＳ
ＡＵ及びＳＡＬの単位回路と同様に、２個のＣＭＯＳイ
ンバータ回路が交差接続さｈてなるランチをその基本構
成とする。これらのＣＭＯＳインバータ回路は、上記セ
ンスアンプＳＡＵ及びＳＡＬの単位回路を構成するＣＭ
ＯＳインバータ回路に比較して、小さな駆動能力を持つ
ように設計される。

データレジスタＤＲＵ及びＤＲＬの各単位回路ＵＤＲと
対応するメモリアレイＭＡＲＹＵ又はＭＡＲＹＬの対応
する相補データ線ＤＩ−Ｄｉ−〜Ｄｎ−Ｄｎの非反転信
号線及び反転信号線との間には、データ転送用のスイッ
チＭＯ３ＦＥＴＱ１７・Ｑ１８〜Ｑ１９・Ｑ２０又はＱ
２１・Ｑ２２〜Ｑ２３・Ｑ２４がそれぞれ設けられる。

このうち、データレジスタＤＲＵに設けられるｎ個のス
イッチＭＯ５ＦＥＴＱ１７・Ｑ１８〜Ｑ１９・Ｑ２０は
、タイミング発生回路ＴＯから供給されるタイミング信
号φｔｒｕに従って、選択的にオン状態とされる。同様
に、データレジスタＤＲＬに設けられるｎ個のスイッチ
ＭＯ５ＦＥＴＱ２１−Ｑ２２〜Ｑ２３・Ｑ２４は、タイ
ミング発生回路ＴＯから供給されるタイミング信号φｔ
ｒＡに従って、選択的にオン状態とされる。

後述するように、シリアルメモリが読み出しモードとさ
れるとき、上記タイミング信号φｔｒｕ及びφｔｒｌは
、センスアンプＳＡＵ又はＳＡＬが動作状態とされる間
にハイレベルとされる。このため、データレジスタＤＲ
Ｕ及びＤＲＬの各単位回路ＵＤＲは、メモリアレイｒ、
Ａ　Ａ　ＲＹ　Ｕ又はＭＡＲＹＬの対応する相補データ
線に確立された２値読み出し信号に従って、セット又は
リセット状態とされる。一方、シリアルメモリが書き込
みモードとされるとき、上記タイミング信号φｔｒｕ及
びφｔｒｋは、センスアンプＳＡＵ又はＳＡＬが非動作
状態とされた後にハイレベルとされる。

このため、メモリアレイＭＡＲＹＵ又はＭＡＲＹＬの選
択されたｎ個のメモリセルの記憶データは、データレジ
スタＤＲＵ又はＤＲＬの対応する単位回路ＵＤＲに取り
込まれた書き込みデータに従って書き換えられる。

データレジスタＤＲＵ及びＤＲＬの各単位回路ＵＤＲは
、その他方において、データセレクタＤＳＬの対応する
スイッチＭＯ３ＦＥＴＱＩ−Ｑ２〜Ｑ３・Ｑ４又はＱ５
・Ｑ６〜Ｑ７・Ｑ８を介して、読み出し用相補共通デー
タ線ＲＣＤに選択的に接続される。また、データセレク
タＤＳＬの対応するスイッチＭＯ３ＦＥＴＱ９・ＱＩＯ
〜Ｑ１１・Ｑ１０又はＱ１３・Ｑ１４〜Ｑ１５・Ｑ１６
を介して、書き込み用相禎共通データ線ＷＣＤに選択的
に接続される。

データセレクタＤＳＬは、特に制限されないが、データ
レジスタＤＲＬＩ及びＤＲＬ、の各単位回路ＵＤＲと読
み出し用相補共通データ線ＲＣＤの間に設けられる２×
ｎ組のスイッチＭＯ５ＦＥＴＱＩ・Ｑ２〜Ｑ７・Ｑ８と
、上記データレジスタＤＲＵ及びＤＲＬの各単位回路Ｕ
ＤＲと暑き込み用相補共通データ線−ＷＣＤとの間に設
けられる２×ｎ個のスイッチＭＯＳＦＥＴＱ９・ＱＩＯ
〜Ｑ１５・Ｑ１６とを含む。各列のスイッチＭＯＳ　Ｆ
　ＥＴＱｌ−Ｑ２〜Ｑ３・Ｑ４のゲートはそれぞれ共通
結合され、対応するアンドゲート回路ＡＧ５〜ＡＧ６の
出力信号がそれぞれ供給される。また、スイッチＭＯ３
ＦＥＴＱ５・Ｑ６〜Ｑ７・Ｑ８のゲートはそれぞれ共通
結合され、対応するアンドゲート回路ＡＧ７〜ＡＧ８の
出力信号がそれぞれ供給される。同様に、スイッチＭＯ
３ＦＥＴＱ９・ＱＩＯ〜Ｑｌｌ−Ｑ１２のゲートはそれ
ぞれ共通結合され、対応するアンドゲート回路ＡＧＩ−
ＡＧ２の出力信号がそれぞれ供給される。また、スイッ
チＭＯ５ＦＥＴＱＩ　３・Ｑ１４〜Ｑ１５・Ｑ１６のゲ
ートはそれぞれ共通結合され、対応するアンドゲート回
路Ａ０３〜ＡＧ４の出力信号がそれぞれ供給される。

対応するアンドゲート回路ＡＧ５及びＡＧＩないしＡＣ
３及びＡＣ３ならびにＡＣ３及びＡＣ３ないしＡＣ３及
びＡＣ３の一方の入力端子には、ポインタＰＮＴから、
対応する選択信号５ｔ−ＳｎならびにＳｎ＋ｌ〜Ｓ２ｎ
がそれぞれ共通に供給される。アンドゲート回路ＡＧ５
〜ＡＧ６の他方の入力端子には、タイミング発生回路Ｔ
Ｇから、タイミング信号φｗｒが共通に供給され、アン
ドゲート回路ＡＧ７〜ＡＧ８の他方の入力端子には、上
記タイミング信号φｗｒの反転信号すなわち反転タイミ
ング信号φｗｒが共通に供給される。同様に、アンドゲ
ート回路ＡＧＩ〜ＡＧ２の他方の入力端子には、上記反
転タイミング信号φｗｒが共通に供給され、アンドゲー
ト回路Ａ０３〜ＡＧ４の他方の入力端子には、上記タイ
ミング信号φｗｒが共通に供給される。ここで、タイミ
ング信号φｗｒ及び反転タイ【ング信号φｗｒは、後述
するように、相補的にかつ交互にハイレベル又はロウレ
ベルとされる。

これらのことから、データセレクタＤＳＬのスイッチＭ
Ｏ３ＦＥＴＱＩ−Ｑ２〜Ｑ３・Ｑ４は、上記タイミング
信号φｗｒがハイレベルとされかつ対応する上記選択信
号Ｓｌ〜Ｓｎがハイレベルとされるとき、選択的にオン
状態とされ、メモリアレイＭ　ＡＲＹ　Ｕの対応する相
補データ線Ｄｉ・Ｄ１〜Ｄｎｌ）ｎと読み出し用相補共
通データ線ＲＣＤとを選択的に接続する。また、スイッ
チＭＯ３ＦＥＴＱ９・ＱＩＯ〜Ｑｌｌ・Ｑ１２は、上記
反転タイミング信号φｗｒがハイレベルとされかつ対応
する上記選択信号３ｌ−３ｎがハイレベルとされるとき
、選択的にオン状態とされ、メモリアレイＭＡＲＹＵの
対応する相補データ線Ｄｉ・ＤｌｘＤｎ−Ｄｎと畜き込
み用相禎共通データ線ＷＣＤとを選択的に接続する。同
様に、データセレクタＤＳＬのスイッチＭＯ３ＦＥＴＱ
５．Ｑ６〜Ｑ７・Ｑ８は、上記反転タイミング信号φＷ
ｒがハイレベルとされかつ対応する上記選択信号Ｓｎ＋
ｌ−８２Ｈがハイレベルとされるとき、選択的にオン状
態とされ、メモリアレイＭＡＲＹＬの対応する相補デー
タ線Ｄ１・Ｄｌ＝Ｄｎ−Ｄｎと読み出し用相補共通デ・
−り綿ＲＣＤとを選択的に接続する。このとき、メモリ
アレイＭＡＲＹＵの相補データ！ｊｌＤｌ−百］“〜Ｄ
ｎＩＤマは、荊述のように、選択的に書き込み用相補共
通データ線０ＣＤに接続される。−・方、スイッチＭＯ
３ＦＥＴ＋、１１３・Ｑ１４〜Ｑ１５・ＱｌＧは、上記
タイミング信号φｗｒがハイレベルとされかつ対応する
上記選択（ａ号Ｓｎ＋Ｌ”Ｓ２ｎがハイレベルとされる
とき、選択的にオン状態とされ、メモリアレイＭ　Ａ　
ＲＹ　Ｌの対応する相補データ線Ｄ１・ＤＩ〜Ｄｎ−Ｄ
ｎと誉き込み用相補共通データ線ＷＣＤとを選択的に接
続する。このとき、メモリアレイｎは、荊述のように、
選択的に読み出し用相補共通データ線ＲＣＤに接続され
る。

つまり、この実施例のシリアルメモリにおいて、データ
セレクタＤＳＬは、例えばメモリアレイＭＡＲＹＬＩの
指定される相補データ線を読み出し用相補共通データ線
ＲＣＤに接続するとき、（を方のメモリアレイＭＡＲＹ
Ｌの指定される相補データ線を書き込み用相補共通デー
クｌＪＩ　Ｗ　ＣＤに接続する。また、例えばメモリア
レイＭＡＲＹＵの指定される相補データ線を書き込み用
相補共通データ線−ＷＣ，Ｏに接続するとき、他方のメ
モリアレイＭＡＲＹＬの指定される相補データ線を読み
出し用相補共通データ線ＲＣＤに接続する。その結果、
この実施例のシリアルメモリは、タイミング信号φｗｒ
及び反転タイミング信号φｗｒに従って、メモリアレイ
ＭＡＲＹＵ及びＭＡＲＹＬの選択された合計２Ｘｎ個の
メモリセルに対するシリアル出力及びシリアル入力動作
を同時にかつ交互に実施するものとなる。

ポインタＰＮＴは、特に制限されないが、＠２図に示さ
れるように、それぞれｎビットからなる２個のシフトレ
ジスタＳＲＵ及びＳＲＬを基本構成とする。シフトレジ
スタＳＲＵの最終ビットは・シフ（・レジスタＳＲＬの
先頭ビットに結合され、シフトレジスタＳＲＬの最終ビ
ットは、シフトレジスタＳＲＵの先頭ビットに結合され
る。これら゛のシフトレジスタには、タイミング発生回
路ＴＧから、セット用ωタイ主ング（ｄ号ψｐｓとシフ
ト用のタイえング伯号φｓｃが共通に供給される。

これにより、シフトレジスタＳＲＵ及びＳＲＬは、上記
タイミング信号φｐｓに従って入力を取り込み、上記〕
１ミング（ｉ号φ５Ｃに従ってループ状のシフト動作を
行う２ｘＨビツトのシフトレジスタとして機能する。

シフトレジスタＳＲＵ及びＳＲＬの各ビットのセット入
力端子には、カラムアドレスデコーダＣＡＤから、対応
する選択信号Ｙ１〜Ｙ２ｎがそれぞれ供給される。また
、シフ１−レジスタＳＲＵ及びＳＲＬの各ビットの出力
信号は、上記選択信号５Ｌ−３２ｎとして、データセレ
クタＤＳＬの対応するアンドゲート回路ＡＧ５及びＡＧ
ＩないしＡＣ３及びＡＣ３の一方の入力端子にそれぞれ
供給される。ここで、上記選択信号Ｙ１〜Ｙ２ｎは、特
に制限されないが、シリアルメモリが通常の動作モード
とされるとき、外部端子ＡＯ〜Ａｉを介して供給される
Ｙアドレス信号ＡＹＯ〜ＡＹｉに従って択一的にハイレ
ベルとされる。また、シリアルメモリがデュアルモード
とされるとき、最上位ビットを除くＹアドレス信号ＡＹ
Ｏ〜ＡＹｉ−１に従って、二つずつ選択的にハイレベル
とされる。

これらの選択信号は、酌述のように、タイミング信号ψ
ｐ　ｓ　＞％ｓ−時的にハイレベルとされることでシフ
トレジスｐ　ＳＲＵ及びＳＲＬの対応するビットに取り
込まれ、論理“ｌ”の選択信号として、タイミング信号
φｓｃに従ってシフトレジスタＳＲＵ及びＳＲＬ内をル
ープ状にシフトされる。その結果、上記選択信号３１〜
Ｓ２ｎが所定の条件に従って順次形成され、データレジ
スタＤＲＵ及びＤＲＬ、！：読み出し用相補共通データ
線ＲＣＤ又は暑き込み用相補共通データ線ｗｃｐとの間
で授受される一連の記憶データの直並列変換処理が行ね
れる。

データセレクタＤＳＬ及びポインタＰＮＴによる記憶デ
ータの直並列変換処理については、後で詳細に説明する
。

カラムアドレスデコーダＣＡＤには、カラムアドレスバ
ッファＣＡＢからｉ＋１ヒントの相補内部アドレス信号
ａｙＱ−まｙｉが供給される。また、タイミング発生回
路ＴＧから、タイミング信号φｙ及び内部制御信号ｄｍ
が供給される。ここで、内部制御７８号ｄｍは、特に制
限されないが、シリアルメモリがデュアルモードとされ
るとき、選択的にハイレベルとされる。

カラムアドレスデコーダＣＡＤは、上記タイ主ングｆ８
号φｙがハイレベルとされることで、選択的に動作状態
とされる。この動作状態において、カラムアドレスデコ
ーダＣＡＤは、上記相補内部アドレス信号ａｙＱ〜土ｙ
ｉをデコードし、対応する上記選択信号Ｙ　１　＝　Ｙ
　２　ｎを所定の条件に従って選択的にハイレベルとす
る。すなわち、シリアルメモリが通常の動作モードとさ
れ上記内部制御信号ｄｍがロウレベルとされるとき、カ
ラムアドレスデコーダＣＡＤは、相補内部アドレス信号
ａｙＯｘａｙｉに従って選択信号Ｙｌ〜Ｙ２ｎを択一的
にハイレベルとする。また、シリアルメモリがデュアル
モードとされ上記内部制御信号ｄｍがハイレベルとされ
るとき、カラムアドレスデコーダＣＡＤは、最上位ビッ
トの相補内部アドレス信号ａ　７　ｉ　ｆｃ無視し、そ
の他の相補内部アドレス信号ａｙＱ−上ｙｉ〜１に従っ
て選択信号Ｙｌ−Ｙ２ｎの対応する二つを同時にかつ選
択的にハイレベルとする。これらの選択信号Ｙ１＝Ｙ２
ｎは、舶述めように、ポインタＰＮ’ｌ’の対応するビ
ットのセット入力端子にそれぞれ供給される。

カラムアドレスバッファＣＡＢは、外部端子ＡＯ〜Ａｉ
を介して時分割的に供給されるＹアドレス信号ＡＹＯ〜
ＡＹ＋を、タイミング発生回路ＴＧから供給されるタイ
えング信号ψａｃに従って取り込み、これを保持する。

また、これらのＹアドレス信号ＡＹＯ〜ＡＹｉをもとに
、上記相補内部アドレス信ｒ＋ａｙＯ〜ａｙｌを形威し
、カラムアドレスデコーダＣＡＤに供給する。

読み出し用相補共通データ線ＦＩＣＤ及び書き込み用相
補共通データ線Ｗ　ＣＤは、データ入出力回路Ｉ１０に
結合される。データ入出力回路１１０は、特に制限され
ないが、データ人力バッファ及びデータ出力バッファを
含む。このうち、データ人力バッファの入力端子は、シ
リアル入力端子Ｓｉｎに結合され、その出力端子は、上
記書き込み用和補共通データ線ＷＣＤに結合される。デ
ータ入力バッファには、タイミング発生回路ＴＧからタ
イミング信号φＷが供給される。一方、データ出力バッ
ファの入力端子は、上記読み出し用相補共通データ線Ｒ
ＣＤに結合され、その出力端子は、シリアル出力端子５
ｏｕｔに結合される。データ出力バッファには、タイミ
ング発生回路ＴＯからタイミング信号ψｒが供給される
。

データ入出力回路１／’０のデータ人力バッファは、上
記タイミンク信号φＷがハイレベルとされることで、選
択的に動作状態とされる。この動作状態において、デー
タ人力バッファは、シリアル入力端子Ｓｉｎを介して供
給される書き込みデータに従った相補書き込み信号を形
威し、書き込み用相補共通データ線ＷＣＤ及びデータセ
レクタＤＳＬを介して、データレジスタＤＲＵ及びＤＲ
Ｌに供給する。タイミング信号φＷがロウレベルとされ
るとき、データ入力バッファの出力はハイインピーダン
ス状態とされる。

データ入出力回路１１０のデータ出力バッファは、上記
タイミング信号φｒがハイレベルとされることで、選択
的に動作状態とされる。この動作状態において、データ
出力バッファは、読み出し用相補共通データ線ＲＣＤを
介して出力される読み出し信号を、シリアル出力端子５
ｏｕｔから送出する。タイミング信号φｒがロウレベル
とされるとき、データ出カバ７フアの出力はハイインピ
ーダンス状態とされる。

タイミング発生回路ＴＧは、外部から制御信号として供
給されるロウアドレスストローブ信号Ｒπ、データ転送
制８４１８号ＤＴ１０Ｔｌ及びシリアルクロック（ａ号
ＳＣをもとに、上記各種のタイ文ング信ワならびに内部
ｉし１？、゛事信号を形成し、シリアルメモリの各回路
に供給する。

第３図には、この実施例のシリアルメモリのデエアルモ
ーＶの一丈鉋例の夕４　ミング図が示されている。同図
により、この実施例のシリアルメモリのデュアルで−ｌ
における動作の概要を脱明する。なお・、第３図の実施
例ては、ｙアドレス信号＾ＹＯ〜ＡＹ＋によって［ｔ’
されるカラムアドレスは、メ（リアレイ〜ＩＡＲＹＬＩ
及びＭＡ　ＲＹ　Ｌの相補データ線ＤＩ−ＤＩに対応す
る先頭カラムアドレスＣＯとされる。また、同図におい
て、タイミング信号φｗｒは実線で示され、反転タイミ
ング信号φＷ「は点線で示される。

第３図において、シリアルメモリは、ロウアドレススト
ロ−ブイ８号）？ＡＳがハイレベルからロウレベルに変
化されることで、選択状態とされる。

このロウアドレスストローブ（ＩＩ　％　ＲＡ　Ｓの立
ち下がり変化に先立って、ｙ−り転送ｍ１ｓｔｓ号ＤＴ
／ττ及びデュアルモード信号ＤＭがロウレベルとされ
ることで、シリアルメモリはデュアルモードとされる。

外ｇ５端子ＡＯ〜Ａｉには、まずＸアドレスｒＫ　号Ａ
　Ｘ　Ｏ−Ａ　Ｘ　ｉが、ロウアドレスｒａを指定する
組み合わせで供給される。

シリアルメモリでは、ロウアドレスストローブ信号ＲＡ
Ｓがロウレベルとされることで、まずタイミング信号φ
ｗｒと図示されない内部′Ｍ御傷信号ｍがハイレベルと
され、タイミング信号φａｒＵが一時的にバープレベル
とされる。また、タイミング信号φＸ　ＩＪ及びψ３ｕ
が少しずつ遅れてハイレベルとさ・ｎ２、さらにタイミ
ング信号φｔｔｕが一時的にハイレベルとされる。

タイミング信号φａｒｕが一時的にハイレベルとされる
ことで、上記Ｘアドレス信号ＡＸＯ−ＡＸｉがロウアド
レスバッファＲＡＢＵに取り込まれ、対応する相補内部
アドレス信号ａｘｕＯ〜１ｘｕｌがロウアドレスデコー
ダＲＡＤＵに供給される。これらの相補内部アドレス信
号は、タイ【ング信号φＸＵがハイレベルとされること
で、ロウアドレスデコーダＲＡＤＵによってデコードさ
れ）その結果、メモリアレイＭＡＲＹＵの対応するワー
ド線がハイレベルの選択状態とされる。これにより、メ
モリアレイＭＡＲＹＵの選択されたワード線に結合され
るｎ個のメモリセルから対応する相補データ線Ｄ　ｌ−
Ｄ　ｌ　〜Ｄ　ｎ　−Ｄ　ｎに、それぞれの記憶データ
に従った微小読み出し信号が出力される。これらの微小
読み出し信号は、タイミング信号φＳＵがハイレベルと
されセンスアンプＳＡＵが動作状態とされることで増幅
され、ハイレベル又はロウレベルの２値読み出しｒＲ％
とされる。これらの２値読み出し信号は、タイミング信
号φｔｒｕが一時的にハイレベルとされることで、デー
タレジスタＤＲＵの対応する単位回路ＵＤＲに一斉に取
り込まれる。

ロウアドレスストローブ信号ＲＡＳの立ち下がり変化か
ら所定のタイミングをおいて、カラムアドレスストロー
ブ信号ＣＡＳがハイレベルからロウレベルに変化される
。このカラムアドレスストローブ信号ＣＡＳの立ち下が
り変化に先立って、外部端子ＡＯ〜ＡｉにはＹアドレス
信号ＡＹＯ〜ＡＹｉがカラムアドレスＣＯを指定する組
み合わせで供給される。

シリアルメモリでは、カラムアドレスストローブ信号Ｃ
ＡＳがロウレベルとされることで、まずタイミング信号
φａｃが一時的にハイレベルとされ、やや遅れてタイミ
ング信号φｙかハイレベルとされる。また、さらにやや
遅れて、タイミング信号φｐｓが一時的にハイレベルと
される。

タイミング信号φａＣが一時的にハイレベルとされるこ
とで、上記Ｙアドレス信号ＡＹＯ−ＡＹｌがカラムアド
レスバッファＣＡＢに取り込まれ、対応する相補内部ア
ドレス信号ａｙＯ〜ａｙｉがカラムアドレスデコーダＣ
ＡＤに供給される。これらの相補内部アドレス信号は、
タイミング信号φｙがハイレベルとされることで、カラ
ムアドレスデコーダＣＡＤによってデコードされ、対応
する二つの選択信号Ｙｌ及びＹｎ＋１がハイレベルとさ
れる。これらの選択信号は、タイミング信号ψｐｓが一
時的にハイレベルとされることで、ポインタＰＮＴの対
応するビットに取り込まれる。その結果、カラムアドレ
スｃＱに対応する二つの選択信号３１及びＳｎ＋Ｌがハ
イレベルとされる。前述のように、この時点では、タイ
ミング信号φＷｆがハイレベルとされ、反転タイミング
信号７７ｒはロウレベルとされる。したがって、データ
セレクタＤＳＬでは、上記選択信号Ｓｌ及びＳｎ＋１に
対応するスイッチＭＯ３ＦＥＴＱＩ−Ｑ２及びＱ１３・
Ｑ１４がオン状態となり、データレジスタＤ　ＲＵ及び
ＤＲＬの対応する１ビットが読み出し用相補共通データ
線、ＦｊＣＤ又は書き込み用相補共通データ縁１Ｃａに
接続状態とされる。

カラムアドレスストローブ信号ＣＡＳの立ち下がり変化
から所定のタイえングをおいて、データ転送制御信号Ｄ
Ｔ１０Ｅがロウレベルからハイレベルに戻される。この
データ転送制御信号ＤＴ１０Ｅの立ち上がり変化は、特
に制限されないが、シリアルクロンク信号ＳＣがロウレ
ベルとされるときを見計らって行われる。

シリアルメモリでは、データ転送制御信号ＤＴ１０Ｅが
ハイレベルに戻されることで、図示されないタイミング
信号φ「がハイレベルとされる。

また、タイミング信号φ３ｃが、シリアルクロンク信号
ＳＣに従って猛威され、ポインタＰＮＴに供給される。

タイミング信号φｒがハイレベルとされることで、デー
タ入出力回路Ｉ１０のデータ出力バソフ１が動作状態と
される。したがって、上記データレジスタＤＲＵのカラ
ムアドレスＣＯに対応するビットから読み出し用相補共
通データ線ＲＣＤを介して出力される最初の読み出し信
号Ｒ１が、シリアル出力端子５ｏｕｔを介して送出され
る。ポインタＰＮＴでは、タイミング信号φｓｃの立ち
下がりエツジに同期して、シフトレジスタＳＲＵ及びＳ
ＲＬにセットされた論理“ｌ″の選択信号がシフトされ
、これに従って選択信号Ｓ２及びＳｎ＋２ないしＳｎ及
びＳ２ｎが順次ハイレベルとされる。このため、データ
レジスタＤＲＵの対応するビットが順次読み出し用相補
共通データ縁且ＣＤに接続状態とされ、対応する読み出
し信号Ｒ２〜Ｒｎが順次シリアル出力端子５ｏｕｔを介
して送出される。このとき、データレジスタＤＲＬの上
記選択信号Ｓｎ＋１ないしＳ２ｎに対応するビットが、
同時に書き込み用相補共通データ線ＷＣＤに順次接続状
態とされるが、データ入出力回路Ｉ１０のデータ人カバ
フファが動作状態とされないため、書き込み動作は行わ
れない。

メモリアレイＭＡＲＹＵの最後の相補データ線Ｄｎ−Ｄ
ｎに対応する読み出し信号Ｒｎが出力されると、ロウア
ドレスストローブ信号ＲＡＳが一時的にハイレベルに戻
され、所定のタイミングをおいて再度ロウレベルに変化
される。また、このロウアドレスストローブ信号ＲＡＳ
の立ち下がり変化に先立って、データ転送制御信号ＤＴ
１０Ｅがロウレベルとされ、外部端子ＡＯ〜Ａｉには、
Ｘアドレス信号ＡＸＯ〜ＡＸｉが再度ロウアドレスｒａ
を指定する組み合わせで供給される。

シリアルメモリでは、ロウアドレスストローブ信号ＲＡ
Ｓがハイレベルに戻されることで、タイ文ングｆ８号φ
ｘｕ及びφｓｕがロウレベルとされ、図示されないタイ
【ング信号φｒがロウレベルとされる。また、タイえン
グ信号φａｒｌｔが、−時的にハイレベルとされる。

タイミング信号φＸＵ＆ａ・φａＵがロウレベルに戻さ
れることで、ＵウアドレスデコーダＲＡＤＵ及びセンス
アンプＳＡＵが非動作状態とされ、タイミング信号φｒ
がロウレベルとされることで、データ入出力回路Ｉ１０
のデータ出カバソファが非動作状態とされる。これによ
り、シリアルメモリは待機状態となり、データ入出力回
路Ｉ１０のデーク出カバ・ソファの出力はハイ１′ンピ
ーダンス状態とされる。また、クーｆξングｆ３号φａ
ｒｃが一時的にハ・ｌレベルとさ？１．ることで、それ
までロウアドレスバッファＲＡＢＵに保持されていたＸ
アドレスｆａ号ＡＸＯ〜ＡＸｉがロウアドレスバッファ
ＲＡＢＬに伝達される。その結果、これらのＸアドレス
信号に対応する相補内部アドレス信号ａｘｌＯ〜ａｘｌ
ｌｉが、ロウアドレスデコーダＲＡＤＬに供給される。

次に、シリアルメモリでは、ロウアドレスストローブｆ
ｄ号ＲＡＳが再度ロウレベルとされることで、まずタイ
ミング信号φｗｒがロウレベルとされ、代わって反転タ
イくング信号φＷｒがハイレベルとされる。また、タイ
ミング信号φａｒｕが一時的にハイレベルとされた後、
これにやや遅れて、タイミング信号φｘｕ及びφｘ１が
同時にハイレベルとされ、続いてタイミング信号φａｕ
及びψｓｌｌが同時にハイレベルとされる。さらに、や
や遅れて、タイミング信号ψｔｒｌｌが一時的にハイレ
ベルとされる。

タイえング信号φａｒＩｔが一時的にハイレベルとされ
ることで、外部端子Ａ　Ｏ＝　Ａ　ｉに供給されるＸア
ドレス信号ＡＸＯ〜ＡＸｉがロウアドレスバッファＲＡ
ＢＵに取り込まれ、対応する相補内部アドレス信号ａｘ
ｕＯ＝ａｘｕｉがロウアドレスバッファＲＡＢＵに供給
される。これらの相捕内部アドレス信号と上記ロウアド
レスデコーダＲＡＤＬに供給される相補内部アドレス信
号ａｘｊＱ”ａｘＪｉは、タイミング信号φＸＵ及びφ
Ｘｌがハイレベルとされることでデコードされ、その結
果、メモリアレイＭＡＲＹＵ及びＭＡＲＹＬのロウアド
レスｒａに対応するワード線がハイレベルの選択状態と
される。このため、上記の場合と同様に、これらのワー
ド線に結合されるｎ個のメモリセルの記憶データに対応
した２値読み出し信号が、対応する相補データ線Ｄｉ−
百了〜Ｄｎ・丁Ｔに出力される。これらの微小読み出し
信号は、タイミング信号φ３ｕ及びφ３１がハイレベル
とされセンスアンプＳＡＵ及びＳＡＬが動作状態とされ
ることで増幅され、対応する相補データ線上に２値読み
出し信号として確立される。このうち、メモリアレイＭ
ＡＲＹＬの対応する相補データ線上に確立された２値読
み出し信号は、タイミング信号φｕｒＩｔが一時的にハ
イレベルとされることで、データレジスタＤＲＬの対応
するビットに取り込まれる。このとき、メモリアレイＭ
ＡＲＹＵの各相補データ線に確立された２値読み出し信
号は無視される。

ところで、この時点で、ポインタＰＮＴにセットされた
論理″ｌ”の選択信号は、言うまでもなく、シフトレジ
スタＳＲＵ及びＳＲＬの先頭ビットに戻されている。こ
のため、カラムアドレスＣＯに対応する二つの選択信号
Ｓｌ及び５ａｉ１が選択的にハイレベルとされる。前述
のように、このとき、タイミング信号φｗｒはロウレベ
ルとされ、代わって反転タイミング信号７τフがハイレ
ベルとされる。したがって、データセレクタＤＳＬでは
、上記選択ｆａ号Ｓｌ及びＳｎ＋１に対応するスイッチ
Ｍ　ＯＳ　Ｆ　ＥＴＱ　９・ＱＩＯがオン状態となり、
データレジスタＤＲＵの先頭ビットか書き込み用ｊ・０
捕共通−゛ど−７そ泉３Ｍ７（ｌｊに接続状態とされる
。また、上記選択信号Ｓｎ＋１にりＪ応するスイッチＭ
Ｏ３Ｆ　Ｅ　ｉ”　Ｑ　５・Ｑ６がオンジ大恩となり、
データレジスタＤＲＬの先頭ビットが読み出し用相補共
通データ線ＲＣＤに接続状態とされる。

ロウアドレ′、クスｉ−ローブ信号ＲＡＳの立ち下がり
走化から所定のタイくングをおいて、データ転送制御信
号Ｄ　ｉ”　／　（Ｊ　Ｅがロウレベルからハイレベル
に戻される。

シリアルメモｌ〕では、データ転送制御信号ＤＴ１０Ｅ
がハイレベルに戻されることで、図示されないタイミン
グ信号φｒ及びφＷが同時にハイレベルとされる。また
、タイミング信号φｓｃが、シリアルクロンク信号ＳＣ
に従って猛威され、ポインタＰＮＴに供給される。

タイミング信号φｒ及びφＷが同時にハイレベルとされ
ることで、データ入出力回路Ｉ１０のデータ出カバソフ
ァ及びデータ人カバソファがともに動作状態とされる。

このため、暑き込み用相補共通データ線立ＣＯには、シ
リアル入力端子Ｓｔｎを介して供給される最初の書き込
みデータに対応した書き込み信号ｗ１が供給される。こ
の書き込み信号Ｗｌは、まず書き込み用相補共通データ
線ＷＣＤに接続状態とされるデータレジスタＤＲＵの先
頭ビットに取り込まれる。一方、データレジスタＤＲＬ
の先頭ビットから読み出し用相補共通データ線ＲＣＤを
介して出力される読み出し信号Ｒ１は、データ入出力回
路１１０のデータ出カバ７フアが動作状態とされること
で、シリアル出力端子３ｏｕｕを介して送出される。

以下、ポインタＰＮＴのシフトレジスタＳＲＵ及びＳＲ
Ｌが、タイミング信号φ３Ｃの立ち下がりエツジに同期
してシフトされ、選択信号Ｓ２及びＳｎ＋２ないしＳｎ
及びＳ　２　ｎが順次ハイレベルとされる。これにより
、データレジスタＤＲＵの対応するビットに、書き込み
用相補共通データ線ＷＣＤを介してシリアルに供給され
る書き込み信号Ｗ２〜Ｗｎが順次取り込まれ、またデー
タレジスタＤＲＬの対応するビットから読み出し用相補
共通データｔＩＡＲＣＤを介して出力される読み出しｆ
δ号Ｒ２〜Ｒｎが、シリアル出力端子５ｏｕｔを介して
順次送出される。

データレジスタＤＲＵのｉ＆終ビットに対応する書き込
み信号Ｗｎが取り込まれ、データレジスタＤＲＬの最終
ビー／　トから対応する読み出し信ＨＲｎが出力される
と、ロウアドレスストローブ信号ＲＡＳが一時的に再び
ハイレベルに戻され、所定のタイミングをおいて再再度
ロウレベルに変化される。また、このロウアドレススト
ローブ信号Ｒτ丁の立ち下がり変化に先立って、データ
転送制御信号Ｄ　Ｔ１０　Ｅがロウレベルとされ、外部
端子ＡＯ−Ａｉには、Ｘ７ドレス信号ＡＸＯ〜ＡＸｉが
次のロウアドレスｒａ＋１を指定する組み合わせで供給
される。

シリアルメモリでは、ロウアドレスストローブ信ｑＲＡ
Ｓがハイレベルに戻されることで、まずｙイー、ング信
号ｙｒ　ｓ　ｕ及びφｑｌかロウレベルとされ、次にタ
イミング信号φｔｒｕが一時的にハ・イレベルとされる
。また、タイミング信号φｔｒＵがロウレベルに戻され
た後、タイミングφＸＵ及びφｘｆが口で２レベルとさ
れ、タイミング信号φａｒｌか一時的にハイレベルとさ
れる。

タイミング信号φｓｕ及びψｓｅがロウレベルとされる
と、センスアンプＳＡＵ及びＳＡＬが非動作状態とされ
る。このとき、タイミング信号φｔｒｕが一時的にハイ
レベルとされることで、データレジスタＤＲＵに取り込
まれた書き込み信号Ｗｌ−Ｗｎが、メモリアレイＭＡＲ
ＹＵの選択されたソート線に結合されるｎ個のメモリセ
ルに供給され、′Ｎき込み動作が行われる。タイミング
信号φｘｕ及びφＸβがロウレベルとされると、ロウア
ドレスデコーダＲＡＤＵ及びＲＡＤＬが非動作状態とな
り、シリアルメモリは待機状態とされる。まノζ、タイ
ミング信号φａｒｃが一時的にハ１°レベルとされるこ
とで、それまでロウアドレスバッファＲＡＢＵに保持さ
れていた相補内部アドレスｆδ号すなわちロウアドレス
「ａが、ロウアドレスバッファＲＡＢＬに伝達される。

以下、ロウアドレスストロ−１４８号ＲＡＳがハイレベ
ルからロウレベルに変化されることで、上記と同様な動
作が繰り返される０以上の説明から推察できるように、
ロウアドレスすなわちＸアドレス（ＨｑＡｘｏ〜ＡＸｉ
は、ロウアドレスストローブ信号ＲＡＳが２回ロウレベ
ルに変化されるごとに一つずつ更新される。これらのＸ
アドレス信ｑＡｘｏ〜ＡＸｉは、まずロウアドレスバフ
ツブＲＡＢＵに取り込まれた後、一連のシリアル入力又
はシリアル出力動作が終了した時点で、ロウアドレスバ
ッファＲＡＢＬに伝達される。また、ロウアドレススト
ローブ信号ＲＡＳがロウレベルに変化されるごとに、タ
イミング信号φｗｒ及び反転タイミング信号φｗｒが、
相補的にかつ交互にハイレベル又はロウレベルとされる
。その結果、メモリアレイＭＡＲＹＵ及びＭＡＲＹＬの
うち一方のメモリアレイに対する記憶データのシリアル
出力動作と、他方のメモリアレイに対する記憶データの
シリアル入力動作が、ｎビット遅れで並行して実行され
る。

以上のように、この実施例のシリアルメモリは、実質的
にワード線の延長方向に２分割されるメモリアレイＭＡ
ＲＹＵ及びＭＡＲＹＬを基本構成とする。シリアルメモ
リは、さらに、上記メモリアレイＭＡＲＹＵ及びＭＡＲ
ＹＬに対応して設けられるデータレジスタＤＲＵ及びＤ
ＲＬと、これらのデータレジスタに共通に設けられるデ
ータセレクタＤＳＬ及びポインタＰＮＴを含む、ポイン
タＰＮＴは、上記データレジスタＤＲＵ及びＤＲＬに対
応して設けられる２個のシフトレジスタＳＲＵ及びＳＲ
Ｌを含む、シリアルメモリがデュアルモードとされると
き、ポインタＰＮＴのシフトレジスタＳＲＵ及びＳＲＬ
の対応するビットには、論理”ｌ”のｉ５１沢信号が同
時にセットされ、ループ状にシフトされる。その結果、
一方のメモリアレイに対するシリアル出力動作が行われ
るのと並行して、他方のメモリアレイに対するシリアル
入力動作が、顔次交互に実行される。このため、この実
施例のシリアル、Ｊ　、Ｔ：すは、２個の専用ポートを
設けることなく、シ１．１アル出力及びシリアル入力動
作を同時に実行できる。これにより、効率的な動画処理
を行いうる低コストの肖像用フレームメモリ等を構成で
きるものであるや 以上の木実ｈ（ダリに示される。）；うに、この発明を
ｐｉｉ像用フレーノ、メモリ等として用いられるシリア
ルメモリ等の半導体記憶装置に通用した場合、次のよう
な効果が得られる。すなわち、 （０シリ）′ノトメ七り等の半導体記憶装置に、それぞ
れのビフ１−がメモリアレイの各相補データ線に対応し
て設けられ所定の動作モードにおいて所定の間隙をおい
てセットされる複数の選択信号をＩＩＮ！ｌしてシフト
するポインタと、上記選択信号に従うてメモリアレイの
対応する複数の相補データ線と複数の相補共通データ線
とを選択的に接続することで記憶データの直並列変換処
理を行う直並列変換回路とを設けることで、例えばポイ
ンタの前半及び後半のそれぞれにおいて、シリアル入力
及びシリアル出力動作をそれぞれ独立しかつ並行して実
行できるという効果が得られる。

（２）上記（１）項により、対応する専用ポートを設け
ることなく、シリアル入力及びシリアル出力動作を同時
に実行しうるシリアルメモリ等を実現できるという効果
が得られる。

（３〕上記（１）項及び（２）項において、同時に実行
されるシリアル入力及びシリアル出力動作は、１個のポ
ートを介して行われるため、アクセス競合に関する対策
を施す必要がない。

（４）上記ｉ１１項〜（３）項により、効率的な動画処
理等を行いうる低コストの画像用フレームメモリ等を構
成できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、この実施例で
は、ポインタＰＮＴを２個のシフトレジスタＳＲＵ及び
ＳＲＬによって構威し、同時に２個の選択ｆＲ号をセッ
トできるようにしているが、同時にセットされる選択信
号の数は、例えば４個や８個等、任意に設定できる。

この場合、対応して相補共通データ線を増設し、メモリ
アレイの分割数を増やす必要がある。また、同時に複数
の選択信号がセットされることで並行して行われるシリ
アル入出力動作は、シリアル入力あるいはシリアル出力
動作のみであってもよいし、これらのシリアル入力及び
シリアル出力動作が混在するものであってもよい、第１
ＦＩ！Ｊにおいて、シリアルメモリは、記憶データを１
ビフトあるいは数ビツト単位でランダムに入出力しうる
ランダムアクセスポートを備えるものであってもよいし
、記憶データのリフレッシュを行うリフレンシェ制御回
路を含むものであってもよい、また、ロウアドレスすな
わちＸアドレス信号ＡＸＯ〜ＡＸｌを内部で自動的に更
新するためのアドレスカウンタを備えることもよい、メ
モリアレイＭＡＲＹＵ及びＭ　Ａ　ＲＹ　１．は、そｊ
ｌ、ぞれ複数のメモリマットにより構成されることもよ
い、、第２ｖ！Ｊにおいて、読み出し用相補共通データ
ＬＧＩ　ＲＣＤ及び書き込み用和禎Ａ　ｉ１ｍデータ１
ｊｌＷｃＤを介して伝達される記憶データは、デーフレ
ジス々１）ＲＵ及びＤＲＬを介す・ｂことなく、直接メ
モリアレイＭＡＲＹＵ又はＭ　Ａ　ＲＹ　ｆ、の相補デ
ータ線に入出力されることもよい。また、逆に、釦ｉ憧
データの転送タイミング仝桟扛１ノるため、複数Ｃリデ
ークレジスクを段けて交互に使い男りるこヨ１ンよい、
さ（１に、第１図に示されるシリアルメモリのブロンク
構成や、第２図に示されるデータセレクタＤＳＬ及びそ
の周辺部の具体的な構成ならびに第３図に示されるｗ制
御信号及びアドレス信号等のｆＩＪｊ合わせなど、種々
の実施形態を汗りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＦｊ像用フレーＪ・
メモリに供されるシリアルメモリに適用した場合につい
て説明したが、それに限定されるものではなく、例えば
その他の用途に供されるシリアルメモリや各種のマルチ
ボートメモリ等にも通用できる。本発明は、少なくとも
シリアル入出力機能を有しボ・インクによる直並列変換
処理を行う半導体記憶装置及びこのような半導体記憶装
置を含むディジタル装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次のとおりである
。すなわち、シリアルメモリ等の半導体記憶装置に、そ
れぞれのビットがメモリアレイの各相補データ線に対応
して設けられ所定の動作モードにおい”ζ所定の間隔を
おいてセットされる複数の選択信号を循環してシフトす
るポインタと、上記選択信号に従ってメモリアレイの対
応する複数の相補データ線と複数の相補共通データ線と
を這択的に接続することで記憶データの直並列変換処理
を行う直並列変換回路とを設けることで、シリアル入力
及びシリアル出力動作を同時に実行しうるシリアルメモ
リ等を実現できる。これにより、効率的な動画処理等を
行いうる低コストの画像用フレームメモリ等を構成でき
る。

【図面の簡単な説明】

第１図は、この発明が通用されたシリアルメモリの一実
施例を示すブロック図、 第２図は、第１図のシリアルメモリのデータセレクタ及
びその周辺部の一実施例を示す回路図、第４図は、第１
図のシリアルメモリのデュアルモードの一実施例を示す
タイミング図である。 ＭＡＲＹＵ、ＭＡＲＹＬ・・・メモリアレイ、５ＡＬＩ
、ＳＡＬ・・・センスアンプ、ＲＡＤＵ。 ＲＡＤＬ・・・ロウアドレスデコーダ、ＤＲＵ。 ＤＲＬ・・・データレジスタ、ＤＳＬ・・・データセレ
クタ、ＰＮＴ・・・ポインタ、ＣＡＤ・・・カラムアド
レスデコーダ、ＲＡＢＵ、ＲＡＢＬ・・・ロウアドレス
デコーダ、ＣＡＢ・・・カラムアドレスバッファ、■１
０・・・データ入出力回路、ＴＧ・・・タイミング発生
回路。 ＵＤＲ・・・データレジスタ単位回路、Ｑｌ〜Ｑ２４・
・・ＮチャンネルＭＯ３ＦＥＴ、ＡＧＩ〜ＡＧ１３・・
・アンドゲート回路、ＳＲＵ、ＳＲＬ・・・シフトレジ
スフ。

Claims (1)

1. 【特許請求の範囲】 １、それぞれのビットがメモリアレイの各相補データ線
   に対応して設けられ指定されるビットにセットされる論
   理“１”又は論理“０”の選択信号を実質的に循環して
   シフトするポインタと、上記選択信号に従って記憶デー
   タの直並列変換処理を行う直並列変換回路とを具備し、
   所定の動作モードにおいて、上記選択信号が所定の間隔
   をおいて複数個セットされることを特徴とする半導体記
   憶装置。 ２、上記動作モードにおいて、上記ポインタにセットさ
   れる選択信号は２個であり、上記メモリアレイは、ワー
   ド線の延長方向に２分割されるものであって、上記半導
   体記憶装置は、上記２分割されたメモリアレイのそれぞ
   れに対応して設けられる２個のロウアドレスデコーダと
   ２組の相補共通データ線とを含み、上記直並列変換回路
   は、それぞれのビットが上記２分割されたメモリアレイ
   の各相補データ線に対応して設けられる２個のデータレ
   ジスタと、上記選択信号に従って上記２個のデータレジ
   スタの対応するビットと上記２組の相補共通データ線と
   を選択的に接続するデータセレクタとを含むものである
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。 ３、上記半導体記憶装置は、上記動作モードにおいて、
   記憶データのシリアル出力動作及びシリアル入力動作を
   並行して行うものであることを特徴とする特許請求の範
   囲第１項又は第２項記載の半導体記憶装置。