JPS61267148A - 記憶回路 - Google Patents
記憶回路Info
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- JPS61267148A JPS61267148A JP60108107A JP10810785A JPS61267148A JP S61267148 A JPS61267148 A JP S61267148A JP 60108107 A JP60108107 A JP 60108107A JP 10810785 A JP10810785 A JP 10810785A JP S61267148 A JPS61267148 A JP S61267148A
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- Japan
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- output
- serial
- bits
- signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は記憶回路に係り、特にデータの直列出力または
並列出力が可能な記憶回路に関する。
並列出力が可能な記憶回路に関する。
画像処理に適した従来の記憶素子の例としては、たとえ
ば１９８５年アイ・イー・イー・イーインタナショナル
ソリッドステート サーキッツ コンファレンス ダ
イジェスト オブ ベイバーズ （１９８５ＩＥＩＩＮ
’ｌ’ＥＲＮＡＴＩＯＮＡＩ、８０ＬＩＤ−８ＴＡＴＥ
ＣＩＲＣＵＩ’ｒＳＣＯＮＦＥＲＢＮＣＥ ＤＩＧＥ
ＳＴ ＯＦ ＰＡＰ１８）第３Ｂ〜３９頁イシモト他に
よる ｌ’−２５６にデュアルポートメモリＪ （「Ａ
２５６Ｋ Ｄｕａｌ Ｐｏｒｔ Ｍｅｍｏｒｙ Ｊ
） と題する文献に述べられている。ここに示され
ているデュアルポートメモリは、従来のランダム読み出
しおよび書き込みが可能な６４にワード×４と、トのメ
モリセルアレイから成るランダムボートと、２５６ワー
ド×４ビットのデータラッチ回路から４ビット同時にク
ロック動作による連続読み出しが可能なシリアルボート
から構成されている、このデュアルポートメモリをビデ
オ・ディスプレイの画像用メモリとして使用した場合を
例にとり、従来技術の説明を行う。このデュアルポート
メモリのシリアルボートは４ビット並列にａｏｎｓのサ
イクルタイムで連続読み出しが可能である。したがって
、４ビット並列のデータをこの記憶素子の外部に設けら
れたシフトレジスタ等で並−直列変換することにより１
０１１８のシリアルデータを得ることができ、高精細ビ
デオ・ディスプレイに必要なドツトレートにまで適合さ
せることが可能である。また通常の６４ＣＩＸ４ＱＱド
ツトクラスのディスプレイにおいては必要とするドツト
レートは約４５ｎＳであり、シリアルポートの出力がそ
のまま使用できる。しかし、この場合には以下に述べる
問題がある。
ば１９８５年アイ・イー・イー・イーインタナショナル
ソリッドステート サーキッツ コンファレンス ダ
イジェスト オブ ベイバーズ （１９８５ＩＥＩＩＮ
’ｌ’ＥＲＮＡＴＩＯＮＡＩ、８０ＬＩＤ−８ＴＡＴＥ
ＣＩＲＣＵＩ’ｒＳＣＯＮＦＥＲＢＮＣＥ ＤＩＧＥ
ＳＴ ＯＦ ＰＡＰ１８）第３Ｂ〜３９頁イシモト他に
よる ｌ’−２５６にデュアルポートメモリＪ （「Ａ
２５６Ｋ Ｄｕａｌ Ｐｏｒｔ Ｍｅｍｏｒｙ Ｊ
） と題する文献に述べられている。ここに示され
ているデュアルポートメモリは、従来のランダム読み出
しおよび書き込みが可能な６４にワード×４と、トのメ
モリセルアレイから成るランダムボートと、２５６ワー
ド×４ビットのデータラッチ回路から４ビット同時にク
ロック動作による連続読み出しが可能なシリアルボート
から構成されている、このデュアルポートメモリをビデ
オ・ディスプレイの画像用メモリとして使用した場合を
例にとり、従来技術の説明を行う。このデュアルポート
メモリのシリアルボートは４ビット並列にａｏｎｓのサ
イクルタイムで連続読み出しが可能である。したがって
、４ビット並列のデータをこの記憶素子の外部に設けら
れたシフトレジスタ等で並−直列変換することにより１
０１１８のシリアルデータを得ることができ、高精細ビ
デオ・ディスプレイに必要なドツトレートにまで適合さ
せることが可能である。また通常の６４ＣＩＸ４ＱＱド
ツトクラスのディスプレイにおいては必要とするドツト
レートは約４５ｎＳであり、シリアルポートの出力がそ
のまま使用できる。しかし、この場合には以下に述べる
問題がある。
第５図は、画素数６４０Ｘ４００ドツトのディスプレイ
において、１６色カラー宍水用として４フレ一ム分の画
像メモリの構成例を示したものである。画素数６４０Ｘ
４００＝２５６０００ドツトであるから、１フレ一ム分
のメモリとして６４にワード×４ビットのデュアルポー
トメモリが１個必要であり、４フレ一ム分の画像メモリ
は４個の記憶素子から構成される。第５図において、図
示していないＣＰＵ（中央処理装置）の１６ビットＩ鵡
のデータバス１０にデュアルポートメモリ１１゜１２、
Ｌ５，１４のランダムボート側データ１ＲＤｏ、・・・
・・・。
において、１６色カラー宍水用として４フレ一ム分の画
像メモリの構成例を示したものである。画素数６４０Ｘ
４００＝２５６０００ドツトであるから、１フレ一ム分
のメモリとして６４にワード×４ビットのデュアルポー
トメモリが１個必要であり、４フレ一ム分の画像メモリ
は４個の記憶素子から構成される。第５図において、図
示していないＣＰＵ（中央処理装置）の１６ビットＩ鵡
のデータバス１０にデュアルポートメモリ１１゜１２、
Ｌ５，１４のランダムボート側データ１ＲＤｏ、・・・
・・・。
ＦＬＤ１５が接続される。このランダムボート側データ
線Ｒ，Ｄｏ 、・・・・・・、ｉ’ｔ：ｏｌｓは、デュ
アルポートメモリ１１のみ内部構成を示した如く、ラン
ダムボート２１に接続される。シリアルポート２２から
のデータ出力線８Ｄｏ 、・・・・・・、５Ｄ１ｓは、
４本ずつ外部のシフトレジスタ１ ｂ 、Ｊ ６ 、１
７ 、１８の入力端子に接続され、その出力線８Ｆ’１
、・・・・・・、８Ｆ４はカラーパレット１９の入力
端子に接続される。カラーパレット１９は、出力線ＳＦ
１．・・・・・・、ＳＦ４から入力される信号をデコー
ドして１６色中の１色を選択し、色信号Ｒ，Ｇ、Ｂを出
力する回路である。
線Ｒ，Ｄｏ 、・・・・・・、ｉ’ｔ：ｏｌｓは、デュ
アルポートメモリ１１のみ内部構成を示した如く、ラン
ダムボート２１に接続される。シリアルポート２２から
のデータ出力線８Ｄｏ 、・・・・・・、５Ｄ１ｓは、
４本ずつ外部のシフトレジスタ１ ｂ 、Ｊ ６ 、１
７ 、１８の入力端子に接続され、その出力線８Ｆ’１
、・・・・・・、８Ｆ４はカラーパレット１９の入力
端子に接続される。カラーパレット１９は、出力線ＳＦ
１．・・・・・・、ＳＦ４から入力される信号をデコー
ドして１６色中の１色を選択し、色信号Ｒ，Ｇ、Ｂを出
力する回路である。
ここで問題となるところは、１フレームのド、ト信号、
例えばＳＦ’ｔを得るためにデュアルポートメモリ１１
の外部にシフトレジスタ１５を必要とし、全体で４個の
シフトレジスタを必要とするため部品点数が場加するこ
とである。
例えばＳＦ’ｔを得るためにデュアルポートメモリ１１
の外部にシフトレジスタ１５を必要とし、全体で４個の
シフトレジスタを必要とするため部品点数が場加するこ
とである。
一方、／ブトレジスタ１５をデュアルポートメモリ１１
の内部に収容するように記憶素子を構成することは可能
であるが、その場合には上記したようにこの記憶素子を
高精細ディスプレイに適用し得ないという問題がある。
の内部に収容するように記憶素子を構成することは可能
であるが、その場合には上記したようにこの記憶素子を
高精細ディスプレイに適用し得ないという問題がある。
し発明の目的１
本発明の目的は、前述した従来の問題点に対処するもの
であり、直列データ出力も可能な記憶回路°を提供する
ことにある。
であり、直列データ出力も可能な記憶回路°を提供する
ことにある。
〔発明の概１１！〕
本発明は、複数ビットの同時読み出しが可能なメモリセ
ルアレイと、各ビットに対応して設けられ１こ読み出し
データラッチ回路と、該データラッチ回路のうちから同
時に選択された複数回路のデータをそのまま出力する第
１のモードと並−直列変換して１ビットの出力とする第
２のモードを取るよう制御する回路とを設けた記憶回路
を特徴とする。
ルアレイと、各ビットに対応して設けられ１こ読み出し
データラッチ回路と、該データラッチ回路のうちから同
時に選択された複数回路のデータをそのまま出力する第
１のモードと並−直列変換して１ビットの出力とする第
２のモードを取るよう制御する回路とを設けた記憶回路
を特徴とする。
し発明の実施例〕
以下、本発明の一実施例につき図面を用いて詳細に説明
する。第１図は本発明の一実施例を示す記憶回路のフロ
ック図、第２図および第５図は第１図に示した実施例の
タイムチャートである。
する。第１図は本発明の一実施例を示す記憶回路のフロ
ック図、第２図および第５図は第１図に示した実施例の
タイムチャートである。
第１図において、メモリセルアレイ１は、例えば２５６
Ｘ１０２４のマトリクス構成の２５６にビットメモリで
あり、同時に１０２４ビットのデータを読み出すことが
できる。読み出されたデータＴＤｏ、・・・・・・、Ｔ
Ｄ１０２５は、図示しない制御信号によりデータラッチ
回路２１７（う、チされる。データラッチ回路２の出力
は１ｇ号線ＬＤｏ、・・・・・・、ＬＤ１０２１を介し
てデータセレクタ５０入力端に印加され、データセレク
タ５では１０２４ビット中の指定された４ビットだけが
選択され出力される。
Ｘ１０２４のマトリクス構成の２５６にビットメモリで
あり、同時に１０２４ビットのデータを読み出すことが
できる。読み出されたデータＴＤｏ、・・・・・・、Ｔ
Ｄ１０２５は、図示しない制御信号によりデータラッチ
回路２１７（う、チされる。データラッチ回路２の出力
は１ｇ号線ＬＤｏ、・・・・・・、ＬＤ１０２１を介し
てデータセレクタ５０入力端に印加され、データセレク
タ５では１０２４ビット中の指定された４ビットだけが
選択され出力される。
したがって、データセレクタ３の出力は図示のとと＜２
５６ビ、ト分ずつＷＩＲｇＤ−ＯＥＬ論理とされており
、４ビットのシリアルデータが信号線８Ｄｏ、・・・・
・・、 Ｓｎ２を介して得られる。これらシリアルデー
タはシフトレジスタＢの入力端子に印加され、シフトレ
ジスタ８の出力が信号線８００・・・・・・。
５６ビ、ト分ずつＷＩＲｇＤ−ＯＥＬ論理とされており
、４ビットのシリアルデータが信号線８Ｄｏ、・・・・
・・、 Ｓｎ２を介して得られる。これらシリアルデー
タはシフトレジスタＢの入力端子に印加され、シフトレ
ジスタ８の出力が信号線８００・・・・・・。
Ｓ０５を介して得られる、このシフトレジスタ８は、信
号線ＳＤｏ 、・・・−・・、’：３ＤＳ上のシリアル
デ、りをそのまま並列出力する第１のモードと、シフト
クロック信号８ＦＣおよびシリアル出力制御信号ＳＯＣ
により並−直列変換を行う第２のモードとを有している
。第２のモードでは入力された信号線ＳＤｏ 、・・・
・・・、８Ｄ５上のシリアルデータをシフトクロックＳ
ＦＣに同期してシリアル出力信号線Ｓ００上にＳＤｏ
、８Ｄ１ 、Ｓｎ２．８Ｄ５上の各データの順序で出力
する。こσ）時、シリアル出力信号線Ｓ０１．・・・・
・・。
号線ＳＤｏ 、・・・−・・、’：３ＤＳ上のシリアル
デ、りをそのまま並列出力する第１のモードと、シフト
クロック信号８ＦＣおよびシリアル出力制御信号ＳＯＣ
により並−直列変換を行う第２のモードとを有している
。第２のモードでは入力された信号線ＳＤｏ 、・・・
・・・、８Ｄ５上のシリアルデータをシフトクロックＳ
ＦＣに同期してシリアル出力信号線Ｓ００上にＳＤｏ
、８Ｄ１ 、Ｓｎ２．８Ｄ５上の各データの順序で出力
する。こσ）時、シリアル出力信号線Ｓ０１．・・・・
・・。
ＳＯ３ｃｍｚシリアル出力制ａ信号ＳＦＣにより、高イ
ンピーダンス状態にされる。
ンピーダンス状態にされる。
次に、以上述べたデータ糸回路を制御する回路について
述べる。データセレクタ５およびシフトレジスタ８を駆
動するクロック信号ＳＣは。
述べる。データセレクタ５およびシフトレジスタ８を駆
動するクロック信号ＳＣは。
クロックセレクタ５．クロックカウンタ４およびＡＮＤ
ゲート７に印加される。クロックカウンタ４はシリア／
Ｉ／出力制御信号８０Ｃの制御でクロック信号ＳＣをカ
ウントして４倍の周期の信号を出力し、クロックセレク
タ５に印加する。シリアル出力制御信号ＳＯＣはクロッ
クカウンタ４クロツクセレクタｓ、ＡＮＤゲート７およ
びシフトレジスタ８に印加される。クロックセレクタ５
は、シリアル出力制御信号ＳＯＣによりクロック信号Ｓ
Ｃと４倍周期の信号のどちらか一方を選択してカウント
クロックＣＣを出力する。このカウントクロックＣＣは
アドレスカウンタ６に印加され、その出力信号である８
ビット並列のセレクトアドレス８Ａがデータセレクタ３
に印加される。
ゲート７に印加される。クロックカウンタ４はシリア／
Ｉ／出力制御信号８０Ｃの制御でクロック信号ＳＣをカ
ウントして４倍の周期の信号を出力し、クロックセレク
タ５に印加する。シリアル出力制御信号ＳＯＣはクロッ
クカウンタ４クロツクセレクタｓ、ＡＮＤゲート７およ
びシフトレジスタ８に印加される。クロックセレクタ５
は、シリアル出力制御信号ＳＯＣによりクロック信号Ｓ
Ｃと４倍周期の信号のどちらか一方を選択してカウント
クロックＣＣを出力する。このカウントクロックＣＣは
アドレスカウンタ６に印加され、その出力信号である８
ビット並列のセレクトアドレス８Ａがデータセレクタ３
に印加される。
第２図は、シフトレジスタ８の第１のモード、すなわち
信号線８ＤＯ，・・・・・・、 Ｓｎ２上のシリアルデ
ータなそのまま並列出力する場合の動作を説明するタイ
ムチャートである、シリアル出力制御信号ＳＯＣは低レ
ベルであるため、カウントクロックＣＣはクロック信号
ＳＣが選択され、信号線ＳＯＯ，・・・・・・、Ｓ０３
上のシリアル出力信号はクロック信号ＳＣの周期で４ビ
ット並列に出力される。
信号線８ＤＯ，・・・・・・、 Ｓｎ２上のシリアルデ
ータなそのまま並列出力する場合の動作を説明するタイ
ムチャートである、シリアル出力制御信号ＳＯＣは低レ
ベルであるため、カウントクロックＣＣはクロック信号
ＳＣが選択され、信号線ＳＯＯ，・・・・・・、Ｓ０３
上のシリアル出力信号はクロック信号ＳＣの周期で４ビ
ット並列に出力される。
第３図はシフトレジスタ８の第２のモード、すなわち並
−直列変換を行い、信号線８０ｏ上にだけシリアル信号
を出力する場合の動作を説明するタイムチャートである
。この場合シリアル出力制御信号ＳＯＣは高レベルに保
持されるため・カウントクロックＣＣはクロック信号８
Ｃの４倍周期の信号が選択され、したかって信号線５Ｄ
Ｏ１・・・・・・、ＳＤＲ上のシリアルデータはクロッ
ク信号８Ｃの４倍の周期で選択される。一方、ＡＮＤゲ
ート７が付勢され、クロツク信号５ＣＩＩＣ同期したシ
フトクロック８ＦＣにより、シフトレジスタ８が並−直
列変換を行い、信号線８０ｏ上に順次シリアルデータが
出力される。
−直列変換を行い、信号線８０ｏ上にだけシリアル信号
を出力する場合の動作を説明するタイムチャートである
。この場合シリアル出力制御信号ＳＯＣは高レベルに保
持されるため・カウントクロックＣＣはクロック信号８
Ｃの４倍周期の信号が選択され、したかって信号線５Ｄ
Ｏ１・・・・・・、ＳＤＲ上のシリアルデータはクロッ
ク信号８Ｃの４倍の周期で選択される。一方、ＡＮＤゲ
ート７が付勢され、クロツク信号５ＣＩＩＣ同期したシ
フトクロック８ＦＣにより、シフトレジスタ８が並−直
列変換を行い、信号線８０ｏ上に順次シリアルデータが
出力される。
以上のように、シリアル出力制御信号ＳＯＣにより従来
の４ビット並列出力と、並−直列変換して１ビット出力
とする２つのモードとを切替えることが可能である。
の４ビット並列出力と、並−直列変換して１ビット出力
とする２つのモードとを切替えることが可能である。
なお、第２のモードを実現するために、シフトレジスタ
８を用いる代りに、データセレクタ５で直接１０２４ビ
ット中の１ビットを選択し、データセレクタ３から点線
で示したように信号線Ｓｏｎへ直接データ出力してもよ
い。
８を用いる代りに、データセレクタ５で直接１０２４ビ
ット中の１ビットを選択し、データセレクタ３から点線
で示したように信号線Ｓｏｎへ直接データ出力してもよ
い。
第４図は、本発明の他の実施例である記憶回路のブロッ
ク図である。第１図の実施例がシリアル出力の４と、ト
と１ビットの切替であるのに対し、第４図に示した実施
例はシリアル入力の４ビットと１ビットの切替を可能と
するものである。なお、第１図と同一機能のものは同一
符号を付して示す。但し、シリアル入力の切替であるの
でデータ信号の流れが上下逆になっている。この場合も
シリアル入力制御信号ＳＩＣにより、シリアル入力信号
８Ｉｏ 、・・・・・・ 、ＳＩ３が４ビット並列のま
１データセレクタ３からデータラ、子回路２にラッチさ
れる第１のモードと、シリ、アル入力信号８Ｉ５の１と
、トだけが入力となる第２のモードが実現されているこ
とは容易に理解されよう。
ク図である。第１図の実施例がシリアル出力の４と、ト
と１ビットの切替であるのに対し、第４図に示した実施
例はシリアル入力の４ビットと１ビットの切替を可能と
するものである。なお、第１図と同一機能のものは同一
符号を付して示す。但し、シリアル入力の切替であるの
でデータ信号の流れが上下逆になっている。この場合も
シリアル入力制御信号ＳＩＣにより、シリアル入力信号
８Ｉｏ 、・・・・・・ 、ＳＩ３が４ビット並列のま
１データセレクタ３からデータラ、子回路２にラッチさ
れる第１のモードと、シリ、アル入力信号８Ｉ５の１と
、トだけが入力となる第２のモードが実現されているこ
とは容易に理解されよう。
以上の実施例においては、入力および出力の並列ビット
数は４ビットの場合を示したが、これに限定されるもの
ではない。また、シリアル出力’ｉｉ＋ｌＪ 御信号Ｓ
ＯＣまたはシリアル入力制御信号ＳＩＣは、外部から直
接制御する方法を示したが、ランタームボート側に外部
から与える入力データとメモリセルアレイからの読み出
したデータとの演算機能と演算内容を指定する手段とを
設けるプーアルボートメモリの場合には、このような演
算内容の指定手段を用いてシリアル入力または出力の第
１のモードと第２のモードの切替を制御することも可能
である。更にまた、第１図および第４図に別々に示した
シリアル出力と入力を同一素子内に実現することも当業
者にとっては容易に実現可能である。この場合、シリア
ル入力信号とシリアル出力信号を同一端子とすることが
できる。
数は４ビットの場合を示したが、これに限定されるもの
ではない。また、シリアル出力’ｉｉ＋ｌＪ 御信号Ｓ
ＯＣまたはシリアル入力制御信号ＳＩＣは、外部から直
接制御する方法を示したが、ランタームボート側に外部
から与える入力データとメモリセルアレイからの読み出
したデータとの演算機能と演算内容を指定する手段とを
設けるプーアルボートメモリの場合には、このような演
算内容の指定手段を用いてシリアル入力または出力の第
１のモードと第２のモードの切替を制御することも可能
である。更にまた、第１図および第４図に別々に示した
シリアル出力と入力を同一素子内に実現することも当業
者にとっては容易に実現可能である。この場合、シリア
ル入力信号とシリアル出力信号を同一端子とすることが
できる。
以上述べた如き構成であるから、本発明においては次の
如き効果がある。
如き効果がある。
（１）シリアル出力信号を複数ビットの並列出力と１ビ
、ト出力の切替機能を付加したので、１ビット出力の場
合には外部に設ける部品点数を減らすことができる。
、ト出力の切替機能を付加したので、１ビット出力の場
合には外部に設ける部品点数を減らすことができる。
（２）並列出力が必要な高速データ出力のアプリケーシ
ョンに適合することができる。
ョンに適合することができる。
（ロ）シリアル出力の切替機能を付加したので、当製造
業者は一種類の記憶素子を製造・販売するだけで両者の
要求を満たすことができ、そのために生産から販売まで
の管理も簡略化することができる。
業者は一種類の記憶素子を製造・販売するだけで両者の
要求を満たすことができ、そのために生産から販売まで
の管理も簡略化することができる。
第１図は本発明の一実施例である記憶回路のブロック図
、第２図および第３図は第１図に示す実施例の動作を説
明するタイムチャート、第４図は他の実施例である記憶
回路のブロック図、第５図は従来技術である記憶回路の
ブロック図である。 １・・・・・・メモリセルアレイ、 ２・・・・・・データラッチ回路、 ５・・・・・・データセレクタ、 ４・・・・・・クロックカウンタ、 ５・・・・・・クロックセレクタ、 第１図 篤２図 δθ ３ ７ ／／ ／Ｉ＝エゴコ＝：エゴ＝第３図 ５０１ □高台と巳グ；ス □ ５０２ □高化ピーグシス □ ；５０３ ｆｒグイ−ｔ、−０
−ダ′〕ス□茗４− 図
、第２図および第３図は第１図に示す実施例の動作を説
明するタイムチャート、第４図は他の実施例である記憶
回路のブロック図、第５図は従来技術である記憶回路の
ブロック図である。 １・・・・・・メモリセルアレイ、 ２・・・・・・データラッチ回路、 ５・・・・・・データセレクタ、 ４・・・・・・クロックカウンタ、 ５・・・・・・クロックセレクタ、 第１図 篤２図 δθ ３ ７ ／／ ／Ｉ＝エゴコ＝：エゴ＝第３図 ５０１ □高台と巳グ；ス □ ５０２ □高化ピーグシス □ ；５０３ ｆｒグイ−ｔ、−０
−ダ′〕ス□茗４− 図
Claims (1)
- 【特許請求の範囲】 １、複数ビットの同時読み出しが可能なメモリセルアレ
イと、各ビットに対応して設けられた読み出しデータラ
ッチ回路と、該データラッチ回路のうちから同時に選択
された複数回路のデータをそのまま出力する第１のモー
ドと並−直列変換して１ビットの出力とする第２のモー
ドを取るよう制御する回路とを設けたことを特徴とする
記憶回路。 ２、前記第１のモードと第２のモードのいずれかの選択
は外部から与えられる入力データとメモリセルアレイか
ら読み出したデータとの演算を行うために設けられた演
算内容を指定する手段によって指定されることを特徴と
する特許請求の範囲第１項記載の記憶回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108107A JPS61267148A (ja) | 1985-05-22 | 1985-05-22 | 記憶回路 |
| US06/865,376 US4757473A (en) | 1985-05-22 | 1986-05-21 | Memory circuit |
| KR1019860004000A KR900008303B1 (ko) | 1985-05-22 | 1986-05-22 | 기억회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60108107A JPS61267148A (ja) | 1985-05-22 | 1985-05-22 | 記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61267148A true JPS61267148A (ja) | 1986-11-26 |
Family
ID=14476062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108107A Pending JPS61267148A (ja) | 1985-05-22 | 1985-05-22 | 記憶回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4757473A (ja) |
| JP (1) | JPS61267148A (ja) |
| KR (1) | KR900008303B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0270028A2 (en) * | 1986-11-27 | 1988-06-08 | Nec Corporation | Dual port memory device with improved serial access scheme |
| JPH02143979A (ja) * | 1988-11-25 | 1990-06-01 | Matsushita Electric Works Ltd | 半導体メモリ |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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