KR900008303B1

KR900008303B1 - 기억회로

Info

Publication number: KR900008303B1
Application number: KR1019860004000A
Authority: KR
Inventors: 료오이찌 구리하라; 히로아끼 아오쓰; 도시히꼬 오구라; 고오이찌 기무라; 다다시 고오다; 히로미찌 에노모도
Original assignee: 가부시기가이샤 히다찌세이사꾸쇼; 미다 가쓰시게
Priority date: 1985-05-22
Filing date: 1986-05-22
Publication date: 1990-11-12
Also published as: KR860009422A; US4757473A; JPS61267148A

Abstract

내용 없음.

Description

기억회로

제1도는 본원 발명의 일실시예인 기억회로의 블록도.

제2도는 시프트레지스터(8)의 내부구성을 나타난 블록도.

제3도는 제1도에 나타낸 실시예의 한쪽의 모드하에서의 동작을 설명하는 타임차트.

제4도는 제1도에 나타낸 실시예의 다른쪽의 모드하에서의 동작을 설명하는 타임차트.

제5도는 본원 발명의 다른 실시예의 기억회로의 블록도.

제6도는 본원 발명의 또 다른 실시예의 기억회로의 블록도.

제7도는 본원 발명의 또 다른 실시예인 기억회로의 블록도.

제8도는 SOC/SIC 신호의 발생에 대한 다른 실시예를 나타내는 블록도.

제9도는 종래 기술인 기억회로의 블록도.

본원 발명은 기억회로에 관한 것이며, 특히 데이터의 직렬출력 또는 병렬출력이 가능한 기억회로에 관한 것이다.

화상처리에 적합한 종래의 기억소자의 예로서는, 예를 들면 "A 256K 듀얼포트메모리"(이시모도 외, IEEE International Solid-state Circuits Conference Digest of Papers 제38-39면, 1985)에 기술되어 있다. 여기에 기재되어 있는 듀얼포트메모리는 종래의 랜덤독출 및 기입이 가능한 64K워드×4비트의 메모리 셀어레이(memory cell array)로 이루어진 랜덤포트와, 256워드×4비트의 데이터래치회로에서 4비트 동시에 클록동작에 의한 연속독출이 가능한 시리얼포트로 구성되어 있다. 이 듀얼포트메모리를 비데오 디스플레이의 화상용 메모리로서 사용한 경우를 예로 들어 종래 기술을 설명한다. 이 듀얼모트메모리의 시리얼포트는 4비트 병렬로 40ns의 사이클타임으로 연속독출이 가능하다. 따라서, 4비트 병렬의 데이터를 이 기억소자의 외부에 설치된 시프트레지스터 등으로 병렬-직렬 변환함으로써 10ns의 시리얼데이터를 얻을 수 있으며, 고도로 정밀한 비데오디스플레이에 필요한 도트레이트에까지 적합시킬 수 있다. 또, 통상의 640×400 도트클라스의 디스플레이에 있어서는 필요로 하는 도트레이트는 약 45ns이며, 듀얼포트메모리의 시리얼포트출력의 사이클타임을 상기 40ns로 하면 시리얼포트의 출력을 그대로 사용할 수 있는 것처럼 보인다. 그러나, 이 경우에는 다음에 기술하는 문제가 있다.

제9도는 화소수 640×400 도트의 디스플레이에 있어서, 16색 컬러표시용으로서 4프레임분의 화상메모리의 구성예를 나타낸 것이다. 화소수 640×400=256,000 도트이므로, 1프레임분의 메모리로서 64K워드×4비트의 듀얼포트메모리가 1개 필요하며, 4프레임분의 화상메모리는 4개의 기억소자로 구성된다. 제9도에 있어서, 도시 생략의 CPU(중앙처리장치)의 16비트폭의 데이터버스(10)에 듀얼포트메모리(11),(12),(13),(14)의 랜덤포트측 데이터선(RD₀),…,(RD₁₅)이 접속된다. 이 랜덤포트측 데이터선(RD₀),…,(RD₁₅)은 듀얼포트메모리(119만 내부구성을 나타낸 바와 같이 랜덤포트(111)에 접속된다. 시리얼포트(112)로부터의 데이터출력선(SD₀),…,(SD₁₅)은 4개씩 외부의 시프트레지스터(15),(16),(17),(18)의 입력단자에 접속되며, 그 출력선(SF₁),…,(SF₄)은 컬러팰렛(color pallet)(19)의 입력단자에 접속된다. 컬러팰렛(19)은 출력선(SF₁),…,(SF₄)에서 입력되는 신호를 데코드하여 16색중의 1색을 선택하여 색신호 R,G,B를 출력하는 회로이다.

여기서 문제가 되는 것은 통상의 디스플레이에 있어서, 1프레임의 도트신호, 예를 들면(SF₁)을 얻기 위해 듀얼포트메모리(11)의 외부에 시프트레지스터(15)를 필요로 하며, 전체로 4개의 시프트레지스터를 필요로 하기 때문에 부품점수가 증가하는 것이다.

한편, 시프트레지스터(15)를 듀얼포트메모리(11)의 내부에 수용하도록 기억소자를 구성할 수는 있지만, 그 경우에는 상기한 바와 같이 이 기억소자를 고도로 정밀한 디스플레이에 적용할 수 없다고 하는 문제가있다.

본원 발명의 목적은 모드지정에 의해 메모리셀어레이에서 독출되는 데이터비트의 병렬출력과 1비트씩 직렬출력을 전환시킬 수 있는 기억회로를 제공하는데 있다.

즉, 본원 발명의 복수비트의 데이더를 동시에 독출할 수 있는 메모리셀어레잉와, 독출된 데이터비트를 유지하는 데이터래치회로와, 2개의 모드중의 어느 하나를 지정하는 신호를 부여하는 모드지정회로와, 상기 모드지정회로에 접속되어 상기 신호가 제1의 모드를 지정할 때 데이터래치회로에 유지되는 데이터비트를 복수의 비트위치마다 선택하여 병렬로 출력하고 상기 신호가 제2의 모드를 지정할 때 데이터래치회로에 유지되는 데이터비트를 복수의 비트위치마다 선택하여 1비트씩 직렬로 출력되도록 제어회로를 설치한 기억회로를 특징으로 한다.

본원 발명의 다른 목적은 모드지정에 의해 메모리셀어레이에 기입해야 할 데이터비트의 병렬입력과 1비트씩 직렬입력을 전환할 수 있는 기억회로를 제공하는데 있다.

즉, 본원 발명은 복수비트의 데이터를 동시에 기입할 수 있는 메모리셀어레이와, 기입해야 할 데이터비트를 유지하는 데이터래치회로와, 2개의 모드중 어느 하나를 지정하는 신호를 부여하는 모드지정회로와, 상기 모드지정회로에 접속되어 상기 신호가 제1의 모드를 지정할 때 병렬로 입력되는 복수의 데이터비트를 상기 데이터래치회로의 선택된 복수의 비트위치에 입력하고, 상기 신호가 제2의 모드를 지정할 때 1비트씩 직렬로 입력되는 데이터비트를 복수데이터 비트씩 상기 데이터래치회로의 선택된 복수의 비트위치에 입력되도록 제어회로를 설치한 기억회로를 특징으로 한다.

다음에, 본원 발명의 일실시예에 대해 도면에 의거하여 상세히 설명한다.

제1도는 본원 발명의 일실시예인 기억회로의 블록도이다. 메모리셀어레이(1)는 예를 들면 256×1024의 매트릭스구성의 256K 비트메모리이며, 동시에 1024비트의 데이터를 독출할 수 있다. 독출된 데이터(TD₀),…,(TD₁₀₂₃)는 도시생략의 제어신호에 의해 데이터래치회로(2)에 래치된다. 데이터래치회로(2)의 출력은 신호선(LD₀),…,(LD₁₀₂₃)을 통해 데이터셀렉터(3)의 입력단에 인가되며, 데이터셀렉터(3)에서는 1024비트중의 지정된 연속되는 4비트만이 선택되어 출력된다. 따라서, 데이터셀렉터(3)의 출력은 도시한 바와 같이 256비트분씩 WIRED-OR 논리로 되어 있으며, 4비트의 시리얼데이터가 신호선(SD₀),…,(SD₃)을 통해서 얻어진다. 이들 시리얼데이터는 시프트레지스터(8)의 입력단자에 인가되며, 시프트레지스터(8)의 출력이 신호선(SO₀),…,(SO₃)을 통해서 얻어진다. 이 시프트레지스터(8)는 신호선(SD₀),…,(SD₃)상의 시리얼데이터를 그대로 병렬출력하는 제1의 모드와, 시프트클록신호(SFC) 및 시리얼출력제어신호(SOC)에 의해 병렬-직렬변환을 행하는 제2의 모드를 가지고 있다. 제2의 모드에서는 입력된 신호선(SD₀),…,(SD₃)상의시리얼데이터를 시프트클록(SFC)에 동기해서 시리얼출력신호선(SO₀)상에 (SD₀), (SD₁), (SD₂), (SD₃)상의 각 데이터의 순서로 출력한다. 이때, 시리얼출력신호선(SO₁),…,(SO₃)은 시리얼출력제어신호(SOC)에 의해 고임피던스 상태로 된다.

다음에, 이상 기술한 데이터계 회로를 제어하는 제어회로에 대해 기술한다. 데이터셀렉터(3) 및 시프트레지스터(8)를 구동하는 클록신호(SC)는 클록셀렉터(5), 클록카운터(4) 및 AND게이트(7)에 인가된다. 클록카운터(4)는 시리얼출력제어신호(SOC)의 제어하에 클록신호(SC)를 카운트하여 4배의 주기의 신호를 출력하여, 클록셀렉터(5)에 인가한다. 시리얼출력제어신호(SOC)는 클록카운터(4), 클록셀렉터(5), AND게이트(7) 및 시프트레지스터(8)에 인가된다. 클록셀렉터(5)는 시리얼출력제어신호(SOC)가 저레벨과 고레벨에 따라 각각 클록신호(SC)와 클록카운터(4)의 출력인 4배주기의 신호의 어느 하나를 선택하여 카운트클록(CC)을 출력한다. 이 카운트클록(CC)은 어드레스카운터(6)에 인가되며, CC에 동기해서 +1가산되는 동시에 그 출력신호인 8비트 병렬의 셀렉트어드레스(SA)가 데이터셀렉터(3)에 인가된다. 상기 (3)-(8)은 제어회로를 구성한다.

제2도는 시프트레지스터(8)의 내부구성을 나타낸 블록도이다. (81)은 통상의 4비트의 시프트레지스터이다. 시프트레지스터(81)의 LOAD 단자에는 CC 신호가 입력되며, CC의 상승시에(SD₀)-(SD₃)상의 정보가 시프트레지스터(81)에 래치된다. CK 단자는 시프트클록을 부여하는 단자이며, SFC 신호가 입력되고, 이것에 따라 시프트레지스터(81)의 정보가 1비트씩 시프트한다. SFC 신호가 저레벨일 때는 시프트는 생기지 않는다. (82)-(85)는 버퍼게이트이다. 버퍼게이트(82)-(84)는 SOC에 의해 제어되고, SOC가 고레벨일 때 그 출력은 억제된다. 버퍼게이트(85)는 SOC에 의해 제어되지 않는다. 따라서, SOC가 저레벨일 때는 버퍼게이트(82)-(85) 모두 출력이 발생한다. 또, SOC가 고레벨일 때는 버퍼게이트(85)만 출력이 발생하고, 버퍼게이트(82)-(84)에는 출력이 발생하지 않는다.

제3도는 시프트레지스터(8)의 제1의 모드, 즉 신호선(SD₀),…,(SD₃)상의 시리얼데이터를 그대로 병렬출력할 경우의 동작을 설명하는 타임차트이다. 시리얼출력제어신호(SOC)는 저레벨이기 때문에, 카운트클록(CC)은 클록신호(SC)가 선택되며, 신호선(SO₀),…,(SO₃)상의 시리얼출력신호는 클록신호(SC)의 주기로 4비트 병렬로 출력된다.

제4도는 시프트레지스터(8)의 제2의 모드, 즉 병렬-직렬변환을 행하여, 신호선(SO₀)상에만 시리얼신호를 출력할 경우의 동작을 설명하는 타임차트이다. 이 경우 시리얼출력제어신호(SOC)는 고레벨로 유지되기 때문에, 카운트클록(CC)은 클록신호(SC)의 4배 주기의 신호가 선택되며, 따라서 신호선(SD₀),…,(SD₃)상의 시리얼데이터는 클록신호(SC)의 4배의 주기로 선택된다. 한편, AND게이트(7)가 부세되어, 클록신호(SC)에 동기한 시프트클록(SFC)에 의해 시프트레지스터(8)가 병렬-직렬변환을 행하여, 신호선(SO₀)상에 순차적으로 시리얼데이터가 출력된다.

이상과 같이, 시리얼출력제어신호(SOC)에 의해 종래의 4비트 병렬출력과, 병렬-직렬변환하여 1비트출력으로 하는 2개의 모드를 전환할 수 있다.

제5도는 본원 발명의 다른 실시예를 나타낸 기억회로의 블록도이다. 데이터래치회로는 데이터래치(20)-(23)의 4군으로 나누어지고, 각각 256비트의 정보가 래치된다. 메모리셀어레이(1)에서 독출된 데이터중(TD₀),(TD₄),…,(TD₁₀₂₀) ; (TD₁),(TD₅),…,(TD₁₀₂₁) ; (TD₂),(TD₆),…,(TD₁₀₂₂) 및 (TD₃),(TD₇),…,(TD₁₀₂₃)이 각각 데이터래치(20) -(23)에 래치된다. 데이터셀렉터(30)-(33)는 각각 데이터래치(20)-(23)에 접속되며, 각 데치터래치의 256비트중의 1비트를 선택하여 출력한다. SOC 및 SC는 AND게이트(92)에 입력된다. 어드레스카운터(61)는 2비트의 카운터이며, AND게이트(92)의 출력신호를 카운트한다. 데코더(91)는 SOC가 고레벨일 때 어드레스카운터(61)의 출력 2비트를 데코드하며, 그 출력에 의해 데이터셀렉터(30)-(33)중의 어느 하나를 고레벨로 하여 선택한다. 또, SOC가 저레벨일 때 어드레스카운터(61)의 출력에 의하지 않고 데코더(91)는 그 출력선을 모두 고레벨로 하여 데이터셀렉터(30)-(33)의 전부를 선택한다. 클록셀렉터(5)는 SOC가 저레벨일 때와 고레벨일 때에 따라 각각 클록신호(SC)와 어드레스카운터(61)에서 출력되는 캐리(carry)신호의 어느 하나를 선택해서 출력한다. 어드레스카운터(6)는 8비트의 카운터이며, 클록셀렉터(5)의 출력신호 CC를 카운트하여 그 출력에 의해 데이터셀렉터(30)-(33)의 동일 비트위치를 일제히 선택한다. (94)-(96)은 SOC가 하이레벨일 때 가능으로 되는 버퍼게이트이다. (97)-(99)는 SOC가 저레벨일 때 가능으로 되는 버퍼게이트이며, 그 출력이 각각 (SO₁)-(SO₃)로 된다. (93)은 데이터셀렉터(30) 및 버퍼게이트(94)-(96)의 출력을 입력으로 하여 논리화(論理和)를 취하는 OR회로이며, 그 출력이 SO₀으로 된다.

다음에, 동작을 설명하면, SOC가 저레벨일 때, 데코더(91)는 데이터셀렉터(30)-(33)의 전부를 선택하므로, 어드레스카운터(6)가 카운트하는 SC의 수에 따라 데이터셀렉터(30)-(33)의 출력측에는 각각(TD₀),(TD₁),…,(TD₃)에서 시작되는 시리얼데이터가 순차적으로 병렬출력된다. 이 출력은 OR회로(93) 및 버퍼게이트(97)-(99)를 통해 (SO₀)-(SO₁),…,(SO₃)로서 출력된다. 한편, SOC가 고레벨일 때, 어드레스카운터(61)가 카운트하는 SC의 수에 따라 데이터셀렉터(30)-(33)의 어느 하나가 순차적으로 선택되는 동시에, 어드레스카운터(61)에서 캐리신호가 생길 때마다 어드레스카운터(6)에 의해 카운트되어 데이터셀렉터(30)-(33)의 각 동일비트위치가 순차적으로 선택되므로, 데이터셀렉터(30)의 비트 0, 데이터셀렉터(31)의 비트 0, 데이터셀렉터(32)의 비트 0, 데이터셀렉터(33)의 비트 0, 데이터셀렉터(30)의 비트 1, 데이터셀렉터(31)의 비트 1,…의 순으로 출력이 선택된다. 데이터셀렉터(30)-(33)의 출력은 OR회로(93) 및 버퍼게이트(94)-(96)를 경유해서 순서에 따라 SO₀에 출력된다. SO₀상에 출력되는 데이터비트의 순서는 제4도에 나타낸 것과 같다.

제6도는 본원 발명의 또 다른 실시예인 기억회로의 블록도이다. 제1도의 실시예가 시리얼출력의 4비트와 1비트의 전환인 것에 대해, 제6도에 나타낸 실시예는 시리얼입력의 4비트와 1비트의 전환을 가능하게하는 것이다. 그리고, 제1도와 동일한 기능의 것은 동일 부호를 붙여 나타낸다. 단, 시리얼입력의 진환이므로 데이터신호의 흐름이 상하반대로 되어 있다. 이 경우도 시리얼입력제어신호(SIC)가 저레벨과 고레벨에 따라 각각 시리얼입력신호(SI₀),…,(SI₃)가 4비트 병렬인 채 데이터셀렉터(3)에서 데이터래치회로(2)에 래치되는 제1의 모드와, 시리얼입력신호(SI₃)의 1비트만이 입력으로 되는 제2의 모드가 실현되고 있는 것은 용이하게 이해될 것이다. 그리고, 제6의 블록도에서 시프트레지스터(8)의 내부구성은 제2도에 나타낸 블록도와 유사한 것으로 된다. 즉, 제2도에 나타낸 블록도의 입력핀은 SOC, (SO₀), (SO₁), (SO₂) 및 (SO₃) 대신 각각 SIC, (SI₀), (SI₁), (SI₂) 및 (SI₃)로 되며, 데이터신호의 흐름이 상하 반대로 되고, 또한 버퍼게이트(85)는 반대방향으로 (SI₃)에 접속되며, 버퍼게이트(82),(83),(84)는 반대방향으로 각각 (SI₂),(SI₁),(SI₀)에 대해서 접속한다.

제7도는 본원 발명의 또 다른 실시예의 기억회로를 나타낸 블록도이며, 제5도에 나타낸 블록도의 입력판이다. 제5도에 있어서의 SOC, (SO₀),(SO₁),(SO₂) 및 (SO₃)대신 각각 SIC,(SI₀),(SI₁),(SI₂) 및 (SI₃)로 된다. 제7도에서 생략되어 있는 부분은 제5도의 블록도와 같다. (97)-(99)는 SIC가 저레벨일 때 가능으로 되는 버퍼게이트이며, 각각 (SI₂),(SI₁),(SI₀)로부터의 입력을 가능으로 한다. (96)은 SIC가 고레벨일 때 가능으로 되는 버퍼게이트이며, 이때 (SI₃)로부터의 입력을 데이터셀렉터(30')-(33')의 어느것에도 입력가능하게 된다. 데이터셀렉터(30')-(33')는 데이터셀렉터(30)-(33)에 해당하는 것이며, 각각의 입력선은 내부에서 WIRED-OR 결선되어 256개의 게이트에 입력되며, 이 게이트는 데코더(91) 및 어드레스카운터(6)로부터의 신호에 의해 제어되어 256개의 출력선중의 어느 하나가 선택된다. 이 경우도 시리얼입력제어신호(SIC)가 저레벨과 고레벨에 따라 각각 시리얼입력신호(SI₀),…,(SI₃)가 4비트 병렬인 채 데이터셀렉터(30')-(33')에서 데이터래치(20)-(23)에 래치되는 제1의 모드와, 시리얼입력신호(SI₃)의 1비트만이 입력으로 되는 제2의 모드가 실현되어 있다는 것은 용이하게 이해될 것이다.

이상의 실시예에 있어서는 입력 및 출력의 병렬비트수는 4비트의 경우를 나타냈지만, 이것에 한정되는 것은 아니다. 또, 시리얼출력제어신호(SOC) 또는 시리얼입력제어신호(SIC)는 외부에서 직접 제어하는 방법을 나타냈지만, 랜덤포트측에 외부에서 부여하는 입력데이터와 메모리셀어레이에서 독출한 데이터와 연산기능과 연산내용을 지정하는 수단을 설치하는 듀얼포트메모리의 경우에는 이와 같은 연산내용의 지정수단을 사용하여 시리얼입력 또는 출력의 제1의 모드와 제2의 모드의 전환을 제어하는 것도 가능하다.

제8도는 연산내용을 지정하는 수단을 사용하여 SOC/SIC의 모드를 설정하는 부분의 블록도이다. FC_0-3는 연산기능의 종류를 나타낸 연산코드를 보내기 위한 4개의 신호선, (45)는 4비트의 연산코드를 격납하는래치, (44)는 입력신호(DI_0-3)와 메모리설어레이(1)로 부터의 출력신호(DI_0-3)를 입력으로 하여, 래치(45)에 의해 지정된 연산을 하는 논리연산유니트이다. (46)은 래치(45)에 SOC/SIC의 모드설정을 지시하는 연산코드가 세트되었을때, 이것을 데코드하는 데코더, (47)은 데코더(46)의 출력인 제1의 모드 또는 제2의 모드를 나타내는 비트정보가 설정되는 래치이다. 상기 코드래치(45)와 데코더(46), 모드래치(47)는 모드지정회로를 구성한다. FC_0-3상의 연산코드는 래치(45)에 의해 들어가며, 이것이 SOC/SIC의 모드설정을 지시하는 연산코드일 때 데코더(46)에 의해 데코드되며, 그 모드가 래치(47)에 설정된다. 래치(47)의 츨력단은 SOC/SIC 신호선에 접속되며, SOC/SIC의 모드를 부여한다.

제1도 및 제6도에 별개로 나타낸 시리얼출력과 입력을 동일소자 내에 실현하는 것도 당업자는 용이하게 실현가능하다. 이 경우, 시리얼입력신호와 시리얼출력신호를 동일단자로 할 수 있다.

이상 기술한 바와 같은 구성이므로, 본원 발명에 있어서는 다음과 같은 효과가 있다.

(1) 시리얼입력출력신호를 복수 비트의 병렬입출력과 1비트입출력의 전환기능을 부가했으므로, 1비트입출력의 경우에는 외부에 설치하는 부품점수를 줄일 수 있다.

(2) 병렬입출력이 필요한 고속데이터입출력의 어플리케이션에 적합시킬 수 있다.

(3) 시리얼입출력의 전환기능을 부가했으므로, 당 제조업자는 1종류의 기억소자를 제조·판매하는 것만으로 양자의 요구를 충족시킬 수 있으며, 그 때문에 생산에서 판매까지의 관리도 간략화할 수 있다.

Claims

복수비트의 데이터를 동시에 독출할 수 있는 메로리셀어레이(memory cell array)(1)와, 독출된 상기 데이터비트를 유지하는 데이터래치회로(2)와, 2개의 모드중 어느 하나를 지정하는 신호를 부여하는 모드지정회로(45,46,47)와, 상기 모드지정회로(45,46,47)에 접속되어 상기 신호가 제1의 모드를 지정할때 상기 데이터래치회로(2)에 유지되는 데이터비트를 복수의 비트 위치마다 선택하여 병렬로 출력하고, 상기 신호가 제2의 모드를 지정할 때 상기 데이터래치회로(2)에 유지되는 데이터비트를 복수의 비트위치마다 선택하여 1비트씩 직렬로 출력되도록 제어회로(3,4,5,6,7,8)를 설치한 것을 특징으로 하는 기억회로.
제1항에 있어서, 상기 제어회로는 상기 데이터래치회로(2)에 유지되는 데이터비트의 복수의 비트위치를 선택하여 출력하는 데이터셀렉터(3)와, 상기 셀렉터(3)에 접속되어 상기 신호가 제1의 모드를 지정할 때 상기 셀렉터(3)가 선택한 복수의 데이터비트를 그대로 병렬로 출력하고, 상기 신호가 제2의 모드를 지정할 때 상기 셀렉터(3)가 선택한 복수의 데이터비트를 병렬-직렬변환하여 1비트씩 질렬로 출력하는 시프트레지스터(8)를 포함하는 것을 특징으로 하는 기억회로.
제1항에 있어서, 상기 모드지정회로는 외부로부터 입력되는 기능코드를 일시 기억하는 코드래치(45)와, 상기 코드래치(45)의 내용을 데코드하는 데코더(46)와, 상기 데코더(46)의 출력을 유지하는 모드래치(47)를 가지는 것을 특징으로 하는 기억회로.
복수비트의 데이터를 동시에 기입할 수 있는 메모리셀어레이(1)와, 기입해야 할 상기 데이터비트를 유지하는 데이터래치회로(2)와, 2개의 모드중 어느 하나를 지정하는 신호를 부여하는 모드지정회로(45,46,47)와, 상기 모드지정회로(45,46,47)에 접속되어 상기 신호가 제1의 모드를 지정할 때 병렬로 입력되는 복수의 데이터비트를 상기 데이터래치회로(2)의 선택된 복수의 비트위치에 입력하고, 상기 신호가 제2의 모드를 지정할 때 1비트씩 직렬로 입력되는 데이터비트를 복수데이터 비트씩 상기 데이터래치회로(2)의 선택된 복수의 비트위치에 입력되도록 제어회로(3,4,5,6,7,8)를 설치한 것을 특징으로 하는 기억회로.
제4항에 있어서, 상기 제어회로는 상기 데이터래치회로(2)의 복수의 비트위치를 선택하여 복수의 데이터비트를 동시에 입력하는 데이터셀렉터(3)와, 상기 셀렉터(3)에 접속되어 상기 신호가 제1의 모드를 지정할 때 병렬로 입력된 데이터비트를 그대로 상기 셀렉터(3)에 입력하고, 상기 신호가 제2의 모드를 지정할 때 1비트씩 직렬로 입력된 데이터비트를 직렬-병렬 변환하여 상기 셀렉터(3)에 입력하는 시프트레지스터(8)를 포함하는 것을 특징으로 하는 기억회로.
제4항에 있어서, 상기 모드지정회로는 외부로부터 입력되는 기능코드를 일시 기억하는 코드래치(45)와, 상기 코드래치(45)의 내용을 데코드하는 데코더(46)와, 상기 데코더(46)의 출력을 유지하는 모드래치(47)를 가지는 것을 특징으로 하는 기억회로.