KR970006597B1 - 파이프라인된 직렬 출력을 갖고 있는 이중-포트 메모리 - Google Patents

파이프라인된 직렬 출력을 갖고 있는 이중-포트 메모리 Download PDF

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핑크햄 레이몬드
에프. 앤더슨 다이엘
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텍사스 인스트루먼츠 인코포레이티드
엔. 라이스 머레트
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Abstract

내용없음.

Description

파이프라인된 직렬 출력을 갖고 있는 이중-포트 메모리
제1도는 본 발명에 따라 구성된 이중-포트 메모리의 양호한 실시예의 개략 계통도.
제2도는 제1도의 메모리의 직렬 입력 및 출력 회로의 제1실시예의 개략 전기 계통도.
제3도는 제2도의 회로로부터의 직렬 출력의 동작을 도시한 타이밍도.
제4도는 제1도의 메모리의 직렬 입력 및 출력 회로의 제2실시예의 개략 전기 계통도.
제5도는 제4도의 회로로부터 직렬 출력의 동작을 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 이중-포트 메모리 2 : 어레이
4 : 감지 증폭기 뱅크 6 : 전송 게이트
8 : 데이타 레지스터 10 : 직렬 디코더
12 : 출력 버퍼 16 : RAM 논리
18 : X 디코더 20 : Y 디코더
22 : 카운터 24 : 입력/출력 버퍼
30 : 특수 기능 논리 31 : 출력 구동 회로
54 : 기록 마스크 레지스터 1000-100n , 112 : 래치
102, 124 : 멀티플렉서 105, 111 : 인버터
108 : 프리디코더 110 : LSB 디코더
114, 116 : 패스 트랜지스터 118 : RS 래치
본 발명은 메모리 장치 분야에 관한 것으로, 특히 그래픽 응용시에 사용되는 것과 같은 이중-포트 랜덤 억세스 반도체 메모리 장치(dual-port random access semiconductor memory device)에 관한 것이다.
저렴한 반도체 메모리의 출현으로, 현대의 컴퓨터 및 마이크로컴퓨터 시스템은 이 시스템으로부터의 데이타 출력용으로 비트-맵(bit-map) 비디오 디스플레이를 사용할 수 있었다. 공지되어 있는 바와 같이, 비트-맵 디스플레이는 디스플레이 장치의 각화소(픽셀)용 정보의 최소한 1개의 2진 디지트(비트)를 기억할 수 있는 메모리를 필요로 한다. 각 픽셀용으로 기억된 추가 비트들은 다색(multi-color) 영상과 같은 비디오 디스플레이 상의 복합 영상 및 문서 정보가 위에 오버레이(overlay) 되어 있는 그래픽 백그라운드(background)와 같은 백그라운드 및 포어그라운드(foreground) 영상을 제공할 수 있는 시스템 능력을 제공한다. 또한, 비트- 맵 기억을 사용하면 데이타 프로세싱 동작이 기억된 영상을 용이하게 발생시켜 변형시키게 한다.
현재의 비디오 디스플레이 장치는 때때로 전자총(electrongun)이 디스플레이된 패턴을 발생시키기 위해서 디스플레이 스크린을 가로지르는 수평선을 트레이스(trace)하는 래스터-스캔 형(raster-scan type)으로 되어 있다. 디스플레이된 래스터 스캔 영상이 비디오 스크린 상에 계속 디스플레이되게 하기 위해서, 영상은 주기적 간격으로 리프레쉬(refresh)되어야 한다. 음극선관(cathode raytube) 비디오 디스플레이 장치의 통상적인 리프레쉬 속도는 1/60초인데, 그 이유는 이 속도로 실행된 리프레쉬 동작이 시스템 사용자 눈에 띄지 않기 때문이다. 그러나, 스크린상에 디스플레이된 픽셀수가 증가하면, 디스플레이된 영상의 해상도(resolution)를 증가시키기 위해, 정보의 더 많은 비트들이 리프레쉬 간격내에 비트-맵 메모리로부터 억세스되어야 한다. 비트-맵 메모리가 단일 입력 및 출력 포트만 갖고 있으면, 리프레쉬 간격이 일정하게 유지되는 경우에, 데이타 프로세싱 유니트가 비트-맵 메모리를 억세스할 수 있는 기간의 백분율은 디스플레이 픽셀 크기에 따라 감소한다. 또한 메모리 속도가 증가되어야 하는데, 그 이유는 더 많은 비트들이 고정된 기간 동안에 출력되어야 하기 때문이다.
비디오 디스플레이로의 데이타 고속 출력 및 데이타 프로세싱 장치로의 증가된 메모리 내용 억세스 기능성을 제공하는 다중 포트 랜덤 억세스 메모리들이 개발되어 있다. 이 다중 포트 메모리들은 컴퓨터 시스템의 데이타 프로세싱 유니트에 의한 메모리의 랜덤 억세스 및 업데이트(update)용 제1포트, 및 제1포트와 무관하고 비동기적인 비디오 디스플레이로의 메모리 내용 직렬 출력용 제2포트를 가짐으로써 비디오 디스플레이 단말기로의 데이타 출력 중의 메모리 내용 억세스를 허용하게 된다. 다중 포트 랜덤 억세스 메모리의 예들은 1985. 12. 31자 허여된 미합중국 특허 제4,562,435호, 1987. 1.27자 허여된 미합중국 특허 제4,639,890호, 및 1987. 1. 31자 허여된 미합중국 특허 제4,636,986호에 기술되어 있는데, 이 모든 특허들은 텍사스 인스트루먼츠 인코포레이티드에 양도되었다.
각각의 이 종래 다중 포트 메모리에서, 데이타는 특정 전송사이클 중에 랜덤 억세스 어레이의 행내의 몇개 또는 모든 메모리 셀로부터 레지스터내로 쉬프트된다. 직렬 출력은 어레이내의 데이타의 랜덤 억세스 동작과 무관하고 비동기적인 방식으로, 레지스터로부터 달성된다. 또한, 직렬 입력 능력이 이러한 장치내에 제공될 수 있는데, 다른 형태의 전송 사이클은 직렬 레지스터의 내용을 랜덤 억세스 어레이의 선택된 행내로 쉬프트시킬 수 있다.
이 종래의 다중 포트 메모리의 직렬 측(side)은 여러 아키텍처에 따라 구성되었다. 예를 들어, 미합중국 특허 제4,639,890호에 기술된 장치는 직렬 측상의 레지스터로서 쉬프트 레지스터를 갖고 있는데, 직렬 출력은 포함된 탭(tap)으로부터 쉬프트 레지스터내에서 선택된 셀로부터 시작된다. 각각의 직렬 클럭 펄스는 쉬프트 레지스터를 따라 데이타를 쉬프트시키는데, 출력은 직렬 데이타 스트림(stream)을 제공하기 위해 탭된 쉬프트 레지스터 셀로부터 나오게 된다. 물론, 직렬 입력은 입력 데이타를 탭 포인트에 제공하고, 쉬프트 레지스터를 따라 입력 데이타 스트림을 쉬프트시킴으로써 달성될 수 있다. 그러나, 셀보다 적은 탭 포인트들이 이 장치내의 쉬프트 레지스터용으로 제공되는 경우에, 직렬 출력(및 입력)용 개시 포인트이 융통성은 떨어지게 된다.
직렬 입력/출력의 개시 포인트에 대한 더 큰 융통성은, 비-쉬프팅 레지스터가 직렬 출력될 데이타를 포함하는 미합중국 특허 제4,636,986호내에 기술된 장치에 의해 제공된다. 이 장치에서, 카운터는 직렬 출력이 발생할 어드레스를 기억하고, 디코더는 예를 들어 직렬 출력이 발생할 레지스터 셀들 중 1개의 레지스터셀을 선택하도록 카운터에 응답하여 동작한다. 직렬 클럭 신호의 각 펄스는 카운터가 기억된 값을 증가시키게 하는데, 디코더는 직렬 데이타 스트림을 제공하기 위해서 다음 레지스터 셀을 순차적으로 엔에이블시키게 된다. 직렬 입력은 이와 유사하게 달성되는데, 직렬 클럭은 직렬 입력 비트를 수신하는 레지스터 셀위치를 증가시키게 된다.
카운터/디코더 아키텍처의 사용은 직렬 입력 및 출력용 개시 포인트에 관련하여 증가된 융통성을 제공하지만, 직렬 레지스터 비트를 선택하고 이 직렬 레지스터 비트의 선택을 업데이트하는데 필요한 카운터 및 디코더 회로는 내장 지연을 포함한다. 예를 들어, 직렬 레지스터 위치를 증가시키기 위해서, 카운터는 직렬 클럭 펄스에 응답하여 이 카운터의 내용을 증가시켜야 하고, 디코더는 다음 직렬 레지스터 셀이 선택되기전에 카운터의 출력을 다시 디코드해야 한다. 이러한 지연은, 설계 및 제조 기술에 의해 최소화될 수 있지만, 이 특정한 아키텍쳐내에서 고유한 것이다.
그러므로, 본 발명의 목적은, 직렬 출력 속도를 향상시키기 위해서 이중-포트 메모리의 직렬 측에 파이프라인 아키텍쳐를 제공하기 위한 것이다.
본 발명의 다른 목적은 파이프라인이 직렬 입력을 위해 디스에이블되어, 직렬 입력 데이타가 직렬 레지스터내의 적절한 위치내에 기억되는 파이프라인을 제공하는 것이다.
본 발명의 다른 목적은 다른 직렬 레지스터 위치의 선택중에 출력용 파이프라인을 디스에이블시키는 것이다.
본 발명의 다른 목적 및 장점은 첨부한 도면과 함께 다음 설명을 참고하면 종래 기술에 통상이 지식을 가진자는 용이하게 이해할 것이다.
본 발명은 메모리 어레이의 랜덤 억세스와 무관하고 비동기적인 데이타의 직렬 출력용 직렬 레지스터를 갖고 있는 이중-포트 랜덤 억세스 메모리로 구현될 수 있다. 카운터 및 디코더는 직렬 출력이 나오는 레지스터 셀 그룹을 선택하고, 이 그룹내의 데이타의 비트들은 래치되어 멀티플렉서에 인가된다. 카운터는 직렬 클럭 신호의 각 기간중에 내용을 증가시키도록 응답한다. 카운터의 최하위 비트 또는 비트들은 직렬 출력 단자에 인가될 비트 그룹중 1비트를 선택하도록 디코드되므로, 직렬 비트마다 카운터의 전체 내용을 디코드할 필요가 없게 된다. 직렬 출력을 위해, 카운터의 상위 비트들이 초기에 업데이트되므로, 디코더는 이전 그룹의 마지막 비트가 출력되고 있는 동안 출력될 다음 비트 그룹을 선택한다. 직렬 입력 모드내에서, 카운터의 상위 비트들은 직렬 출력내에 사용되는 조기 업데이트에 의해서가 아니라 정상적으로 증가될 수 있으므로, 직렬 레지스터에 의해 수신된 직렬 입력 데이타는 요구된 레지스터 위치내에 기억된다. 또한, 파이프라인은 새로운 직렬 레지스터 어드레스가 선택될 때 해제될 수 있으므로, 초기 출력은 카운터의 초기 증가에 의해 방해를 받지 않게 된다.
이하, 첨부 도면을 참조하여 본 발명에 대해서 상세하게 기술하겠다.
제1도를 참조하면, 본 발명에 따라 구성된 이중-포트 메모리(1)의 기능 계통도가 도시되어 있다. 본 명세서에 참조된 미합중국 특허 제4,636,986호의 메모리와 유사하게, 이중-포트 메모리(1)은 라인 A0 내지 A8상이 어드레스 신호, 클럭 신호 RAS-, CAS-및 SCLK, 기록 엔에이블 신호 WE-, 전송 엔에이블 신호 TR-, 및 직렬 출력 엔에이블 신호 SOE-을 수신한다. 기록 마스크 특징이 포함될 때 단일 열 어드레스 스트로브 CAS-만이 수신되어, 이중-포트 메모리(1)에 의해 사용된다는 것을 주목해야 한다. 이중-포트 메모리(1)은 미합중국 특허 제4,636,986호의 메모리의 4개의 입력/출력 단자가 아닌 8개의 랜덤 억세스 입력/출력 라인 D0 내지 D7을 갖고 있는데, 본 명세서내에 기술될 본 발명은 이들 중 어느 한가지의 구성, 또는 그외의 다른 구성의 이중-포트 메모리에 적용될 수 있다. 따라서, 이중-포트 메모리(1)은 본 실시예내에서 512개 행 및 256개 열로 구성된 128kbit의 기억량(총 1Mbit 기억량)을 각각 포함하는 8개 어레이(2)를 포함한다. 각각의 어레이(2)에는, 어레이(2)의 동적 메모리 셀로부터 및 이 동적 메모리 셀내로의 데이타 감지, 복원 및 기록을 위해 본 분야에 공지되어 있는 것과 같은 256개의 감지 증폭기(sense amplifier)를 포함하는 감지 증폭기 뱅크(4)가 관련된다.
랜덤 억세스 측 상에서, RAM 논리(16)은 미합중국 특허 제4,636,986호의 메모리내에서 수행되는 바와 같이 어드레스 래칭 및 대코딩을 수행하므로, 행 어드레스 스트로브 및 열 어드레스 스트로브 신호 CAS-및 CAS-, 및 어드레스 라인 A0 내지 A8을 수신한다. 어드레스 라인 A0 내지 A8상에 나타나는 행 어드레스 값은 행 어드레스 스트로브 신호 CAS-에 의해 래치되고, 라인(19)를 통해 X 디코더(18)로 통신되므로, X 디코더(18)은 라인(19)상의 래치된 행 어드레스 값에 응답하여 각각의 어레이(2)내의 행을 선택할 수 있다. 이와 유사하게, 어드레스 라인 A0 내지 A7상에 나타나는 열 어드레스 값(라인 A8상의 열 어드레스 신호는 256개 열 중 1개의 열을 선택하는데 불필요하다)은 열 어드레스 스트로브 신호 CAS-에 응답하여 RAM 논리(16)에 의해 래치되고, 래치된 열 어드레스 값은 라인(21)에 의해 RAM 논리(16)으로부터 Y 디코더(20)으로 통신되는데, 각각의 8개 어레이(2)는 이에 관련된 Y 디코더(20)을 갖고 있다. 그러므로, 각각의 Y 디코더(20)은 관련된 어레이(2)내의, 및 관련된 입력/출력 버퍼(24)에 래치된 열 어드레스 값에 대응하는 요구된 비트 라인과 접속하도록 동작될 수 있다.
미합중국 특허 제4,636,986호내에 기술된 기능외에, 이중-포트 메모리(1)은 랜덤 억세스 데이타 입력 기능에 대한 부가적 제어기능을 갖는데, 이러한 부가적 제어 기능은 특수 기능 논리(30)에 의해 수행된다. 각각의 8개 입력/출력 버퍼(24)는 멀티플렉서(26)에 의해 데이타 단자 D0 내지 D7에 접속된다. 랜덤 억세스 해독을 위해, 입력/출력 버퍼(24)의 출력은 출력 구동 회로(31)에 의해 수신되므로, 라인 D0 내지 D7의 단자에 통신된다. 출력 구동 회로(31)은 다수의 공지된 형태들 중 소정 형태로 구성되고, RAM 논리(16)의 제어하에서 라인 TR-상의 외부 신호로부터 엔에이블된다. 물론, 랜덤 억세스 기록을 위해, 출력 구동 회로(31)은 데이타 충돌(conflict)을 방지하도록 RAM 논리(16)에 의해 디스에이블된다.
기록 사이클 중에, 특정 기능 논리(30)으로부터의 라인 WTCLR은 사용자에 의해 선택된 기능에 따라, 데이타 단자 D0 내지 D7에서 나타나는 데이타 값 또는 라인(27)을 통해 입력/출력 버퍼(24)로 들어가는 특수 기능 논리(30)내의 컬러 레지스터(50)의 내용을 선택하도록 멀티플렉서(26)을 제어한다. 또한, 특수 기능 논리(30)은 미합중국 특허 제4,636,986호의 메모리에 대해 상술한 것과 유사한 기록 마스트 특징을 제어하도록 동작될 수 있지만, 특수 기능 논리(30)은 기록 마스크값이 다수의 사이클 동안에 연산될 수 있고 기록 마스크 값이 초기에 로드되는 많은 사이클 동안 비-마스크 랜덤 억세스 기록의 간섭(intervening) 사이클 후에 재호출될 수 있도록 기록 마스크 레지스터(54)내에 기록 마스크 값을 기억시키도록 동작될 수 있다. 기록 마스크 레지스터(54)의 내용 또는 비-마스크 기록 신호는 필요시에 미합중국 특허 출원 제053,200호에 기술된 바와 같이 라인 WLCK를 경유하여 특정 기능 논리(30)에 의해 입력/출력 버퍼(24)에 인가된다.
이중-포트 메모리(1)의 직렬측을 고찰하면, 전송 게이트(6)은 데이타를 어레이(2)로부터 데이타 레지스터(8) 내로, 또는 이와 반대로 전송하기 위해 미합중국 특허 제4,636,986호의 이중-포트 메모리에서와 유사하게 어레이(2)내의 각 비트 라인에 접속된다. 이 예에서, 데이타 레지스터(8)은 256-비트 레지스터이므로, 데이타의 256개 비트들이 각 전송 게이트(6) 뱅크에 의해 전송된다. 즉, 각 전송 사이클내에서, 데이타의 2048개 비트가 전송된다. 직렬 논리(14)는 RAM 논리(16)으로부터의 신호들 뿐만 아니라 라인 SCLK상의 직렬 클럭 신호, 라인 SOE-상의 직렬 엔에이블 신호 및 라인 TR-상의 신호를 수신하므로, 데이타 전송은 미합중국 특허 제4,636,986호의 메모리에서와 같이 적절한 때에 실행될 수 있다.
더욱 상세하게 후술된 바와 같이 프리디코더를 포함하는 카운터(22)는 직렬 입력/출력이 시작될 각각의 데이타 레지스터(8)내의 비트를 선택한다. 따라서, 카운터(22)는 미합중국 특허 제4,636,986호의 메모리의 경우와 같이 직렬 입력 또는 출력이 시작될 직렬 위치를 선택하는 라인(21)상의 RAM 논리(16)으로부터 래치된 열 어드레스 신호를 수신한다. 직렬 논리(14)는 전송 사이클내에서 래치된 열 어드레스 값을 로드시키도록 카운터(22)를 제어하고, 카운터(22)내에 기억된 값이 각 직렬 사이클 동안 증가되도록 라인 SCLK상의 클럭 신호의 각 사이클 동안 신호를 카운터(22)에 제공한다. 또한, 본 실시예에서, 카운터(22)는 기억된 값을 부분적으로 디코드하기 위한 프리 디코더를 포함한다. 각각의 데이타 레지스터(8)에 각각 1개씩 관련된 각 직렬 디코더(또는 포인터)(10)은 카운터(22)의 부분적으로 디코드된 내용을 수신한다. 데이타 레지스터(8)의 내용은 상기 미합중국 특허 제4,636,986호의 메모리에서와 같이 각 직렬 사이클내에서 쉬프트되지 않지만, 그 대신에 직렬 디코더(10)은 카운터(22)의 내용을 증가시키는 라인 SCLK상의 클럭 신호의 각 사이클에 따라 증가하는 비트 위치로서 비트를 포인트 한다. 직렬 디코더(10)들 중 관련된 직렬 디코더에 의해 포인트되는 각 데이트 레지스터(8)내의 비트의 내용은 입력 및 출력 목적을 위해 직렬 입력 /출력 버퍼(12)들 중 관련된 버퍼에 접속되는데, 직렬 입력/출력 버퍼들 중 1개의 버퍼는 각각의 8개 어레이(2) 및 데이타 레지스터(8)에 관련된다. 직렬 입력/출력 버퍼(12)는 관련된 직렬 입력/출력 단자 SD0 내지 SD7과 직렬 디코더(10)에 의해 포인트되는 이에 관련된 데이타 레지스터(8)의 비트 사이에 데이타를 통신한다.
단자 SOE-은 직렬 입력/출력 단자 SD0 내지 SD7을 직렬 입력 모드 또는 직렬 출력 모드에 배치시키기 위해서 메모리 사이클의 여러 스테이지 동안에 신호를 수신한다. 제1도의 장치에서, 메모리-레지스터 전송 사이클의 실행은 직렬측을 직렬 출력 모드에 자동적으로 배치시킨다. 직렬 출력 모드에서, 라인 SOE-상의 하이논리 레벨은 직렬 출력을 디스에이블시키고, 라인 SOE-상의 로우논리 레벨은 직렬 출력을 엔에이블시키므로, 단자 SOE-에 의해 수신된 신호들은 본 분야내에 공지되어 있는 방식으로 출력 엔에이블 제어용으로 사용된다.
직렬 해독 모드로부터 직렬 기록 모드로 이중-포트 메모리(1)의 직렬측을 스위치하기 위해서, 의사-전송(pseudo-transfer) 사이클이 수행된다. 단자 CAS-, WE-, TR-및 SOE-에 제공된 신호들은 전송동작을 수행할 뿐만 아니라, 이 사이클을 수행하고 셋업하기 위해 사용된다. 표 1을 참조하면, CAS-의 하이-로우 전이시의 이 신호들에 대한 진리값표가 어느 한 방향으로의 전송 실행 및 직렬 입력 모드를 셋 업시키는 의사-전송 사이클에 대해 도시되어 있다.
Figure kpo00001
CAS전이시에 라인 A0 내지 A8상의 행 어드레서의 값은 레지스터 전송이 발생할 행을 선택하기 위해 사용된다는 것을 주목해야 한다. 직렬 입력 모드를 셋업하는 의사-전송 사이클내에서, 어드레스된 행내의 메모리 셀들이 리프레쉬된다. 직렬 입력 모드에서 단자 SOE에서의 하이 논리 상태는 단자 SD0 내지 SD7에서의 직렬 입력을 디스에이블시키게 되고, 단자 SOE에서의 로우 논리 상태는 이 단자 SD0 내지 SD7에서의 직렬 입력을 엔에이블시키게 된다. 따라서, 직렬 입력 모드에서, 단자 SOE은 입력 엔에이블 기능을 수행한다.
제2도를 참조하여, 본 발명의 제1양호한 실시예에 따른 카운터(22) 및 직렬 디코더(10)의 구조 및 데이타 레지스터(8)에 관련된 이들이 동작에 대해서 더욱 상세하게 기술하겠다. 직렬 디코더(10) 및 데이타 레지스터(8)에 관련하여, 다음 설명은 직렬 입력/출력 단자 SD0 내지 SD7중 1개의 단자에 관련되는데, 물론 이러한 회로는 각각의 다른 직렬 입력/출력 단자 SD0 내지 SD7용으로 반복된다.
카운터(22)는 출력될(또는, 입력 데이타가 기억될) 데이타 레지스터(8)의 256개 비트들 중 1비트의 어드레스 값을 기억시키기 위해 8개의 프리-셋트가능한 T형 래치(100n)을 포함하는 리플 카운터이다. 양호하게도, 각각의 래치(100n)은 참(true) 및 상보(complement) T[토글(toggle)] 입력과 참 및 상보 Q 출력을 갖는다. 각각의 래치(100n)은 직렬 입력/출력용 데이타 레지스터(8) 내의 초기 위치가 로드될 수 있도록 라인 LDEN상의 로드 엔에이블 신호와 관련하여 RAM 논리(16)으로부터 신호 라인 PS0 내지 PS7에 의해 프리셋트될 수 있다. 상술한 바와 같이, 이 초기값은 전송 사이클중에 라인(A0 내지 A8)상의 열 어드레스 신호에 의해 선택된다. 프리셋트 후, 라인 LDEN은 래치(100n)이 라인 PS0 내지 PS7의 논리 상태에 응답하지 못하게 하는 비활성 상태로 복귀한다.
래치(100n)은 기억된 내용의 T 입력에서의 로우-하이 전이(즉, T입력에서의 하이-로우 전이)의 수신시에 토글된다. 카운터(22)의 최하위 비트를 기억하는 래치(100n)은 단자 SCLK에서 수신된 직렬 클럭 신호에 응답하여 그것의 내용을 토글시킨다. 래치(100) 및 래치(100내지 100)은 T입력에서의 이전 래치로부터의 Q 출력을 수신하므로, 래치(100내지 100내지 100)중 1개의 래치 내용이 1에서 0으로 변할때, 래치(100n)중 다음 최상의 래치의 내용은 캐리(carry)를 실행하도록 토글함으로써, 카운터(22)내에 기억된 값을 정확히 증가시키게 된다. 래치(100)의 Q 및 Q출력과 래치(100)의 T 및 T입력 사이에는, 래치(100)의 출력 또는 래치(100)로의 NAND 게이트(104)의 출력을 선택하는 멀티플렉서(102)가 접속된다. 멀티플렉서(102)는 직렬 논리(14)로부터의 신호 SI에 의해 제어되는데, 신호 SI는 이중-포트 메모리(1)의 직렬 측이 상기 표 1에 따라 선택된 바와 같이 직렬 입력 모드에 있는지 또는 직렬 출력 모드에 있는지를 나타낸다. 더욱 상세하게 후술한 바와 같이, 직렬 출력 모드에서, NAND 게이트(104)의 참 및 상보 출력은 충전된 직렬 출력 데이타 파이프라인을 유지하기 위해서 래치(100)로부터 래치(100)로의 캐리를 예상하도록 래치(100)의 T 및 T입력에 접속된다. 직렬 입력 모드에서, 래치(100)의 상보 및 참 출력은 카운터(22)내의 다른 래치(100n)들의 상호접속과 같은 방식으로 래치(100)의 T 및 T입력에 접속된다.
래치(100및 100)내에 기억된 기억 어드레스 값의 최하위 2비트는 카운터(22)내의 LSB 디코더(110)에 의해 디코드되는데, 4개의 라인 PMX0 내지 PMX3중 1개의 라인은 래치(100및 100)내에 기억된 값에 응답하여 하이 논리 레벨로 구동된다. 예를 들면, 라인 PMX0는 값 00을 기억시키는데 래치(100및 100)에 응답하여 LSB 디코더(100)에 의해 하이 상태로 구동되고, 라인 PMX1은 기억된 값 01에 응답하여 하이 상태로 된다. 따라서, 라인 PMX0 내지 PMX3 상에서 구동되는 하이 논리 레벨은 시간상 비-중첩 상태로 되는데, 그 이유는 다른 것을 제외하고 단지 1개만이 활성 상태로 되기 때문이다. 라인 PMX0 내지 PMX3은 이중-포트 메모리(1)내의 데이타 레지스터(8)마다 있는 후술한 프리디코더(108) 및 직렬 디코더(10)에 의해 선택된 데이타 레지스터(8)의 4개를 비트들중 1비트를 선택하기 위해 멀티플렉서(124)를 제어한다.
래치(100및 100)의 내용이 값 11을 포함할 때에만 하이 논리 레벨을 이송하는 라인 PMX3은 NAND 게이트(104)의 제1입력에 접속된다. NAND 게이트(104)의 제2입력은 라인 LDEN 의 논리 상보를 [인버터(111)을 통해] 수신하는데, 라인 LDEN은 하이 논리 상태에 있을때 라인 PS0 내지 PS7로부터 래치(100n)내로의 새로운 값의 로딩을 엔에이블시킨다. 새로운 값이 로드되고, 직렬 출력 또는 입력이 시작될 때, 라인 LDEN은 로우 논리 레벨에 있게 되므로, 라인 OMX3의 논리 상태가 NAND 게이트(104)의 출력을 제어하게 된다. NAND 게이트(104)의 출력, 즉 [인버터(105)에 의해 인버트된] 참과 상보 출력이 멀티플렉서(102)에 제공된다. 직렬 출력 모드에서, 멀티플렉서(102)는 (인버트 되지 않은) NAND 게이트(104)의 출력을 입력 T에 접속시키고, 인버터(105)의 출력을 래치(100)의 입력 T에 접속시킨다. 따라서, 직렬 출력 모드에서, 래치(100)는 래치(100, 및 100)의 내용이 값 11로부터 값 00으로 증가할때 [래치(100)의 Q 및 Q출력이 래치(100)의 T및 T 입력에 접속된 경우]가 아닌, 래치(100, 및 100)의 내용이 값 11로 증가할 때 토글하게 된다.
래치(100및 100)내에 기억된 카운터(22)의 내용의 5개의 최상위 비트는 카운터(22)내에 포함된 프리디코더(108)에 의해 디코드된다. 카운터(22)내에 기억된 어드레스가 이중-포트 메모리(1)내의 각각의 8개 데이타 레지스터(8)에 인가되기 때문에, 메모리내의 8개의 위치에서 동일값을 완전히 디코드하는 것이 아니라, 카운터(22)내의 이 어드레스의 최소한 부분 디코딩을 수행하는 것이 효율적이다. 물론, 프리디코더(108)로부터의 출력들의 수는 카운터(22)내에서 행해져야 하는 프리디코딩의 양에 따라 변하게 되는데, 예를 들어, 프리디코더(108)은 출력에서 래치(100및 100)의 출력이 4 : 16 디코딩을 제공할 수 있는데, 래치(100및 100)의 출력 상태들은 프리디코더(108)을 통과하게 된다. 그러므로, 각각의 데이타 레지스터(8)에 관련된 직렬 디코더(10)은 프리디코더(108)로부터의 출력에 응답한다. 필요시에, 중간 출력 버퍼들이 본 분야에 공지되어 있는 바와 같이 데이타 레지스터(8)의 선택된 4개 위치들 내외에 데이타를 버퍼시키기 위해 제공될 수 있다. 이러한 중간 출력 버퍼들은 명확성을 위해 제2도에 특별히 도시되어 있지는 않다.
직렬 출력을 위해, 직렬 디코더(10)에 의해 선택된 데이타 레지스터(8)의 4개 위치들의 내용은 패스 트랜지스터(114) 및 패스 트랜지스터(116)에 의해 4비트 래치(112)에 접속된다. 명확성을 위해 단일 패스 트랜지스터(114 및 116)만이 제2도에 도시되어 있지만, 데이타 레지스터(8)과 래치(112) 사이의 각각의 4개 데이타 라인용으로 패스 트랜지스터(116)과 병렬인 패스 트랜지스터(114)가 제공된다. 또한, 필요에 따라, 패스 트랜지스터(114 및 116) 대신에 쌍방향성 3상(tristate) 버퍼가 사용될 수도 있다. 패스 트랜지스터(114)의 게이트들은 입력에 라인 SI 및 LDEN을 갖는 OR 게이트(113)의 출력에 의해 제어된다. 따라서, 직렬 출력 모드중의 라인 LDEN 상의 로우 논리 레벨(라인 SI 는 로우 상태이다)은 트랜지스터(114)가 비-도통 상태로 되게 한다. 더욱 상세하게 다음에 설명되겠지만 새로운 값이 래치(100n)내에 로드되는 동안을 제외하고, 라인 LDEN은 이러한 로우 상태에 있으므로, 직렬 출력 중에 패스 트랜지스터(116)이 데이타 레지스터(8)과 래치(112)사이의 데이타의 통신을 제어하게 한다. 패스 트랜지스터(116)의 게이트들은 라인 PMX0에 의해 제어되는 셋트 입력을 갖는 RS 래치(118)의 Q출력에 의해 제어된다. 래치(118)의 리셋트 입력은 라인 PMX2에 접속된 제1입력 및 AND 게이트(122)의 출력에 접속된 제2입력을 갖는 OR 게이트(12)의 출력에 의해 제어된다. AND 게이트(122)는 라인 PMX3 및 LDEN에 접속된 입력을 갖는다. 직렬 입력 중에, 라인 SI의 하이 상태는 래치(118)의 상태에 관계없이 패스 트랜지스터(114)가 래치(112)와 데이타, 레지스터(8) 사이에 데이타를 통신하게 한다.
래치(112)는 [패스 트랜지스터(114 또는 116)을 통해] 데이타 레지스터(8)과 4 : 1 멀티플렉서(124) 사이에 통신될 데이타를 기억시키는 4비트 래치이다. 멀티플렉서(124)는 래치(112)의 4비트중 어느 비트가 직렬 입력/출력 단자 SDn에 출력되는지 [또는, 래치(112)의 4비트 중 어느 비트가 직렬 입력/출력 단자 SDn로부터의 입력 데이타를 기억시키는지]를 나타내는 라인 PMX0 내지 PMX3에 의해 제어된다. 본 분야에 공지된 방식으로 구성된 필요한 입력 및 출력 버퍼는 멀티플렉서(124)의 출력과 직렬 입력/출력 단자 SDn 사이에 접속된다.
제3도를 참조하여, 직렬 출력 모드의 제2도 회로의 동작에 대해서 설명한다. 이러한 동작의 제1예는 래치(100, 및 100)의 내용이 이전 어드레스로부터의 값 00으로 증가한 초기 상태로부터 시작하게 되는데, 새로운 어드레스가 카운터(22)내에 로드되는 경우의 회로 동작의 일례는 후술되어 있다. 따라서, 라인 LDEN은 이예 전반에 걸쳐 논리 레벨에 있게 되어, 패스 트랜지스터(114)가 비-도통 상태로 되게 하고, AND 게이트(122)의 출력이 로우 논리 레벨로 되게 한다. 부수적으로, 멀티플렉서(102)로의 제어입력에서의 라인 SI는 래치(100)의 T 및 T입력에 접속될 NAND 게이트(104)의 출력을 선택하게 된다. 래치(100및 100)내의 값 00은 제3도에 도시한 바와 같이 LSB 디코더(110)으로부터의 라인 PMX0 상의 하이 논리 레벨 및 라인 PMX1, PMX2 및 PMX3 상의 로우 레벨을 발생시킨다. 라인 PMX0 상의 이 하이 레벨은 (제3도내에 라인 Q로 도시한 바와 같이) RS 래치(118)을 셋트시켜, 래치(100및 100)의 내용에 의해 어드레스된 4개 위치들의 내용을 로드시키도록 데이타 레지스터(8)을 래치(112)에 접속시키게 된다. 라인 PMX0 상의 하이 논리 레벨은 멀티플렉서(124)가 직렬 입력/출력 단자 SDn으로의 출력을 위한 래치(112)의 4비트 중 대응 비트(제3도내에 도시된 BITO)를 선택하게 한다.
단자 SCLK에서의 직렬 클럭 신호의 다음 로우-하이 전이시에, 래치(100)의 상태는 0으로부터 1로 토글하게 된다. 래치(100)의 Q출력이 래치(100)의 T입력에 접속되기 때문에, 래치(100)의 T 입력은 하이-로우 전이를 나타내게 되므로, 래치(100)은 이 때 토글하지 않게 된다. 래치(100)의 값의 변화에 응답하여, LSB 디코더(110)으로부터의 라인 PMX1은 하이 상태로 되고, 라인 PMX0은 로우 상태로 복귀하게 된다. 멀티플렉서(124)는 직렬 입력/출력 단자 SDn으로의 출력을 위해 래치(112)내에 기억된 4비트 중 제2비트(BIT1)를 선택하게 된다.
단자 SCLK에서의 직렬 클럭 신호의 다음 로우-하이 전이시에, 래치(100및 100)의 내용은 값 10으로 된다. 따라서, LSB 디코더(110)은 라인 PMX2를 하이 레벨로 구동시키게 되고, 라인 PMX1을 로우 상태로 복귀시키게 된다. 라인 PMX2상의 로우-하이 전이는 OR 게이트(120)의 출력에서 로우-하이 전이를 발생시키게 되고, (제3도에 도시한 바와 같이) RS 래치(118)의 출력을 로우 레벨로 리셋트시키게 된다. 래치(112)의 내용이 직렬 입력/출력 단자 SDn에서 출력될 제3 및 제4비트를 포함하기 때문에, 래치(112)로부터의 데이타 레지스터(8)의 분리에 의해 데이타가 전혀 손실되지 않고, 이 분리는 새로운 4비트이 셋트가 래치(112)의 내용을 교란시키지 않고서 데이타 레지스터(8)내에서 선택되게 한다. 래치(112)내에 기억된 제3비트(즉, 제3도의 BIT 2)는 라인 PMX2에 응답하여 멀티플렉서(124)에 의해 출력되기 위해 선택된다.
단자 SCLK에서의 직렬 클럭 신호의 다음 주기는 래치(100및 100)의 내용이 값 11로 증가되게 하고, LSB 디코더가 라인 PMX3을 어서트(assert)시켜 라인 PMX2를 로우 상태로 되게 한다. NAND 게이트(104)의 출력은 하이 레벨에서 로우 레벨로 된다. 라인(SI)이 래치(100)의 T 및 T입력으로 NAND 게이트(104)의 출력을 선택하기 위해 멀티플렉서(102)를 제어하였기 때문에, 래치(100)의 T 입력은 로우-하이 전이를 나타내고, 상태를 변화시키게 된다(제3도의 라인 T INPUT 100를 참조). 래치(100)의 이 토글링을 래치(100내지 100)내에 기억된 값을 증가시키고, 프리디코더(108) 및 직렬 디코더(10)은 이에 응답하여 데이타 레지스터(8)내의 4비트의 그룹을 선택한다. 그러나, RS 래치(118)의 출력이 로우 상태이기 때문에, 데이타 레지스터(8)은 래치(112)로부터 분리되고, 4비트의 구룹의 선택은 직렬 입력/출력 단자 SDn에서 출력되는 래치(112)내에 기억된 데이타를 교란시키지 않는다. 래치(112)의 제4비트는 제3도에 BIT3으로 도시한 바와 같이 하이 상태로 되는 라인 PMX3에 응답하여 멀티플렉서(124)에 의해 출력되기 위해 선택된다. 이 제4비트는 직렬 디코더(10)에 의해 선택된 데이타 레지스터(8)의 4비트의 이전 셋트로부터 발생된다.
단자 SCLK에서의 직렬 클럭 신호의 다음 로우-하이 전이는 래치(100및 100)의 내용을 값 00으로 증가시킨다. 상술한 바와 같이, 이것은 패스 트랜지스터(116)이 데이타 레지스터(8)의 4개의 선택된 비트를 출력시키기 위해 래치(112)로 이송시키도록 RS 래치(118)의 출력을 셋트시킨다. 라인 PMX0은 전과 같이 어스트 되어, 제3도에 BITO'로 도시한 바와 같이, 출력을 위한 래치(112)의 4비트 중 제1비트를 선택하게 된다.
상기 설명으로부터, 이중-포트 메모리(1)로부터의 직렬 데이타 출력이 카운터(22)의 전체 내용이 매번 디코드될 필요없이 데이타 레지스터(8)내의 증가 위치마다 발생한다는 것이 명백해진다. 제2 내지 제4비트가 래치(112)내에 기억된 경우에, 요구된 동작은 래치(100및 100)내에 기억된 2개의 최하위 비트의 디코딩, 및 멀티플렉서(124)에 의한 래치(112)의 상이한 데이타 비트의 선택뿐이다.
제3도의 라인 T INPUT 100를 참조하면, 점선은 래치(110)로의 T 입력이 파이프라인 특징 없이 토글되는 시간을 나타낸다. 래치(100)의 T및 T 입력에 접속된 래치(100)의 Q 및 Q출력에 있어서, 래치(100n)의 나머지부와 동일한 방식으로, 래치(100)는 래치(100및 100)의 내용이 최대값 11로부터 오버플로우 값 00으로 증가할 때 토글하게 된다. 그러므로, 제2도 회로의 파이프라인 특징은 데이타 레지스터 어드레스의 최상의 비트가 미리 직렬 클럭 사이클 동안에 디코드되게 하므로, (상기 예내외) 4비트의 셋트의 제1비트가 출력을 위해 요구되는 시간까지 카운터(22)의 5개의 최상위 비트에 의해 기억된 값은 증가 및 디코드되었다. 그러므로, 이 아키텍쳐는 각 직렬 클럭 사이클내에서 증가한 후 카운터(22)의 내용을 디코드 시켜야 하는 이전 직렬 포트 아키텍쳐보다 더 신속한 직렬 스트림을 제공한다.
그러나, 직렬 입력이 요구되는 경우에, 카운터(22)의 6개의 최상위 비트이 초기 증가는 문제점을 제공한다. 예를 들어, 래치(100)의 내용이 이전 4개 비트 그룹중 제4비트(라인 PMX3 하이 상태)로의 직렬 입력중에 토글되면, 래치(112)내에 기억된 4개 비트의 내용은 데이타 레지스터(8)내의 부정확한 위치에 기억된다(즉, 1개의 4비트의 한 그룹은 최초 선택된 그룹을 앞선다). 따라서, 파이프라인은 양호하게 직렬 입력을 위해 해제된다. 이것은 NAND 게이트(104)의 참 및 상보 출력을 접속시키는 것이 아니라 래치(100)의 T및 T입력에 접속될 래치(100)의 Q 및 Q_출력을 선택하는 라인 SI에 의해 달성된다. 이 방식으로, 직렬 입력의 경우에, 래치(100)의 T 입력에 의해 나타난 신호는 제3도내에 점선으로 도시한 바와 같이 되므로, 래치(100및 100)의 내용은 선택된 4비트의 그룹의 제1비트로의 직렬 입력중에 증가 및 디코드된다. 이것은 래치(112)를 통해 직렬 입력/출력 단자 SDn에서 수신된 직렬 입력 데이타가 데이타 레지스터(8)내의 요구된 위치에 기록되게 한다.
데이타 레지스터(8)내의 새로운 개시 위치의 어드레스가 라인 PS0 내지 PS7을 통해 래치(100및 100)내에 로드될 경우에, 새로운 어드레스는 2개의 최하위 비트내에 값 11을 포함하면, 미스어드레싱(misaddressing)이 발생할 수 있다. 이러한 문제점은 라인 PS2의 상태가 래치된 직후에 래치(100)의 내용을 토글시키는 래치(100및 100)내의 값 11에 응답하여 LSB 디코더(108)에 의해 발생된 라인 PMX3에 의해 발생될 수 있다. 예를 들어, 요구된 어드레스 값이 0000 0011인 경우에, 래치(100)의 요구되지 않은 토글링을 프리디코더(108) 및 직렬 디코더(10)에 의해 디코드된 어드레스 값이 데이타 레지스터(8)의 요구된 위치보다 4개 비트 앞선 0000 0011로 되게 한다. 그러므로, 2개의 최하위 비트내의 값 11이 다음 4비트의 그룹을 프리페칭(prefetching)시키지 않고서 4비트의 제1그룹의 초기 디코딩이 어드레스의 실제값에 따라 행해지는 것이 바람직하다.
제2도에 도시한 회로는 새로운 어드레스가 카운터(22)내에 로드될 수 있는 능력을 제공하지만, 4비트 제1그룹이 출력을 위해 래치(112)내에 로드될 때까지 래치(100및 100)내에 기억된 6개의 최상위 비트의 요구되지 않은 증가를 방지한다. 라인 LDEN상의 하이논리 레벨은 PS0 내지 PS7상의 논리 상태가 래치(100n)에 로드되게 한다. 이 하이 논리 레벨은 NAND 게이트(104)의 출력이 라인 PMX3의 상태에 관계없이 토글되는 것을 방지하도록 인버터(111)을 통해 NAND 게이트(104)의 입력에 통신된다. 라인 LDEN 상의 하이 논리 상태는 패스 트랜지스터(114)를 턴온시키므로, 래치(100및 100)내에 기억된 값에 대응하는 4비트가 디코딩 직후에 래치(112)와 통신한다. 전과 같이, LSB 디코더(110)의 출력을 직렬 입력/출력 단자 SDn에서의 출력을 위해 래치(112)내의 4비트 중의 1비트를 선택하도록 멀티플렉서(124)를 제어하게 된다.
라인 LDEN이 로우 상태로 복귀되면, 패스 트랜지스터(114)는 턴오프되고, 라인 PMX3의 상태는 래치(112)에서 제4비트의 선택 중에 상태를 변화시키기 위해 래치(100)를 다시 토글시키게 된다. 이 토글링은 상술한 바와 같이, 프리디코더(108) 및 직렬 디코더(10)이 이전 4비트 그룹으로부터의 제4비트이 출력중에 출력을 위한 다음 4비트 그룹을 선택하게 한다. 상술한 바와 같이, 라인 PMX2 상의 하이 논리 상태는 다음 4비트 그룹이 선택되고 있는 동안에 래치(112)가 데이타 레지스터(8)로부터 분리되도록 RS 래치(118)을 리셋트시킨다. AND 게이트(122) 및 OR 게이트(120)은 로드된 어드레스의 2개의 최하위비트가 11인 경우에 [즉, RS 래치(118)을 리셋트시킬 PMX2 신호가 없는 경우에] 래치(112)가 분리되도록 제공된다. 라인 LDEN과 라인 PMX3이 동시에 하이 논리 상태에 있으면(즉, 로드된 어드레스가 11로 끝나면), 하이 레벨이 AND 게이트(122)에 의해 OR 게이트(120)에 나타나게 되고, RS 래치(118)이 리셋트되므로, 패스 트랜지스터(116)을 턴오프시키게 된다. 라인 LDEN이 패스 트랜지스터(114)를 턴온시켰고, NAND 게이트(104)의 토글을 디스에이블시켰기 때문에, 새로운 초기 어드레스에 의해 선택된 4개 비트들은 패스 트랜지스터(114)를 통해 래치(112)내에 로드되고, 이들이 제4비트는 LSB 디코더(110)으로부터의 라인 PMX3상의 하이 논리 상태에 응답하여 멀티플렉서(124)에 의해 선택된다.
라인 PMX3이 하이 상태인 동안에 로우 논리 상태의 라인 LDEN의 후속 복귀시에, 패스 트렌지스터(114)는 턴오프되고, 래치(112)는 OR 게이트(120) 및 AND 게이트(122)의 동작에 의한 래치(118)의 리셋트로 인해 데이타 레지스터(8)로부터 분리된다. 또한, 로우 논리 레벨로의 라인 LDEN의 후속 복구시에, NAND 게이트(104)의 출력은 로우 상태로 되어(라인 PMX3이 하이 상태로 되어), 래치(100)의 T 입력을 토글시키게 되고, 래치(100내지 100)내에 기억된 카운트를 증가시키게 된다. 이것은 프리디코더(108) 및 직렬 디코드(10)이 증가된 카운트를 디코드시키게 하고, 데이타 레지스터(8)내의 다음 대응하는 4비트의 그룹을 선택하게 한다. 전과 같이, 단자 SCLK에서의 직렬 클럭 신호의 다음 사이클시에, 라인 PMX0 래치(100및 100)의 토글링에 따라 하이 상태로 되어, RS 래치(118)을 셋트시키고, 데이타 레지스터(8)의 선택된 4개의 데이타 비트를 출력을 위해 래치(112)에 접속시키게 된다.
제4도를 참조하여, 본 발명의 다른 양호한 실시예에 대해서 설명한다. 제2도의 실시예내의 소자들과 같은 기능을 수행하는 제4도에 도시한 실시예의 소자들에는 동일한 참조 번호를 붙였다. 제4도의 실시예는 래치(100)내에 기억된 어드레스의 최하위 비트의 상태에 따라 파이프라이닝을 수행한다. 따라서, 패치(100내지 100)에 의해 기억된 어드레스의 7개의 최상위 비트들은 데이타 레지스터(8)내의 256비트중 2비트를 선택하기 위해 프리디코더(108) 및 직렬 디코더(10)에 디코드된다.
직렬 출력 모드의 멀티플렉서(102)는 래치(100)의 Q 및 Q출력을 래치(100)의 T 및 T입력에 각각 접속시키므로, 래치(100)은 실제 카운트보다 앞선 직렬 클럭 신호의 1 사이클인 0에서 1로 스위치되는 래치(100)의 내용에 응답하여 토글된다. 이것은 프리디코더(108) 및 직렬 디코더(10)이 이전의 2비트 그룹의 제2비트의 출력중에 기억된 어드레스의 7개의 최상위 비트의 증가된 내용을 디코드하게 한다. 직렬 입력모드에서, 멀티플렉서(102)는 다른 래치(100및 100)의 접속 상태와 동일한 방식으로, 래치(100및 100)간의 접속 상태를 반전시키므로, 래치(100)의 Q 및 Q출력은 래치(100)의 T 및 T입력에 접속된다. 라인 SI 상의 신호는 직렬 출력 모드에서 파이프라인 접속 상태를 선택하기 위해 멀티플렉서(102)를 제어한다. 또한, 라인 LDEN은 멀티플렉서(102)로의 제어 입력으로서 제공되므로, 래치(100)의 T 및 T입력에 각각 접속되는 래치(100)의 Q 및 Q출력의 직렬 입력 모드 접속 상태는 라인 PS0 내지 PS7로부터의 래치(100내지 100)의 로딩 중에 선택된다. 래치(112)는 직렬 입력/출력 단자 SDn과의 통신을 위해 기억된 정보의 2비트중에서 선택하기 위해 제어 입력이 래치(100)의 Q 및 Q출력에 접속되어 있는 2 : 1 멀티플렉서(124)에 접속된다.
패스 트랜지스터(114)는 데이타의 2비트를 통신하기 위해 데이타 레지스터(8)과 래치(112) 사이에 접속된다. 제2도내에서와 같이, 제4도는 명확히 도시하기 위해 단지 1개의 패스 트랜지스터(114)만이 도시되어 있지만, 2개의 패스 트랜지스터(114)가 각각의 2개 데이타 라인용으로 사용되는데, 3상 버퍼가 대신에 사용될 수도 있다. 패스 트랜지스터(114)의 게이트는 OR 게이트(200)의 출력에 접속된다. OR 게이트(200)은 3개의 입력을 갖는데, 한 입력은 AND 게이트(202)의 출력에 접속되고, 나머지 2개 입력은 라인 LDEN 및 SI에 접속된다. 이런 방식으로, 패스 트랜지스터(114)는 직렬 입력 모드에서 (라인 SI 하이 논리 레벨) 래치(100내지 100)의 로딩중(라인 LDEN 하이 논리 레벨), 또는 라인 SCLK 상의 직렬 신호와 래치(100)의 Q출력이 모두 하이 레벨인 동안에 도통된다.
제5도를 참조하여, 직렬 출력 모드중, 및 래치(100내지 100) 로딩 후의 제4도의 양호한 다른 실시예에 대해서 기술하겠다. 래치(100)의 Q출력은 라인 SCLK에서 수신된 직렬 클럭 신호의 매주기를 교환할 때 나타난다. 직렬 출력 모드가 선택되기 때문에, 래치(100)의 T 입력은 래치(100)의 Q 출력을 따르게 되므로, 래치(100내지 100)의 내용은 래치(100)의 Q 출력에 응답하여 증가하게 되어, 로우-하이 전이를 하게 한다. 제5도에 도시한 래치(100)의 T 입력에 대한 점선 파형은 직렬 입력 모드중에 접속된 래치(100)의 Q출력의 접속 상태를 나타낸다. 따라서, 직렬 출력 모드에서, 래치(100내지 100)의 내용은 직렬 입력 모드에서 증가되기 전에(즉, 본 명세서내에 기술된 파이프라인 특징없이) 직렬 클럭 신호의 전주기를 증가시킨다.
직렬 출력 스트림 중에, 라인 SI와 LDEN이 로우 상태이기 때문에, OR 게이트(200)은 AND 게이트(202)의 출력에 응답한다. AND 게이트(202)는 래치(100)의 Q출력이 하이 상태이고(제5도내의 Q100은 로우 상태이다). 라인 SCLK의 직렬 클럭 신호가 하이 상태인 동안에 하이 출력을 갖는다. OR 게이트(200)으로 부터의 하이 출력은 패스 트랜지스터(114)를 턴온시켜, 데이타 레지스터(8)로부터의 선택된 비트쌍을 래치(112)에 접속시키게 된다. 라인 SCLK에서의 직렬 클럭 신호가 로우상태로 복귀한 후, 패스 트랜지스터(114)는 턴오프되고, 래치(112)는 데이타 레지스터(8)로부터 분리된다. 상술한 바와 같이, 래치(100)의 Q 출력이 하이 상태인 동안, 래치(100)로의 T 입력은 로우-하이 전이를 하게 되므로, 카운터(22)의 7개의 최상위 비트가 증가되어, 프리디코더(108) 및 직렬 디코더(10)에 의해 디코드 된다. 이것은 이전의 선택된 쌍의 제2비트(예를 들어, 제3도내의 BIT1)가 출력에 나타나는 동안에 발생한다. OR 게이트(200)의 출력이 이 때 로우 상태이기 때문에, 패스 트랜지스터(114)는 데이타 레지스터(8)로부터 래치(112)를 분리시키므로, 출력되고 있는 데이타는 래치(100및 100)의 증가된 내용의 디코딩 완료시에 교란되지 않는데, 이것은 단자 SCLK에서의 직렬 클럭 신호의 이 주기 동안에 발생한다. 단자 SCLK에서의 직렬 클럭 신호의 다음 로우-하이 전이시에, OR 게이트(200)의 출력은 하이 상태로 되므로, 패스 트랜지스터(114)는 데이타 레지스터(8)내에서 선택된 2비트의 다음 그룹을 래치(112)에 통신하는데, 래치(100)의 Q출력은 멀티플렉서(124)에 의해 출력을 위한 2비트중 제1비트(제3도내의 BIT0')를 선택하게 된다.
직렬 입력중, 제2도의 실시예내에서와 같이, 파이프라인된 디코딩은 본 실시예에서의 입력 데이타의 제2비트가 원하는 치 앞의 2비트로 기록되지 않도록 양호하게 해제된다. 따라서, 라인 SI는 래치(100n)중 다른 래치와 동일한 방식으로, 멀티플렉서(102)가 래치(100)의 Q 및 Q출력을 래치(100)의 T및 T 입력에 접속시키게 한다. 부수적으로, 디코딩이 입력 데이타와 일치하여 발생하게 되기 때문에, 라인 SI는 OR 게이트(200)을 통해, 패스 트랜지스터(114)가 직렬 입력 동작 전반에 걸쳐 도통 상태를 유지하게 한다.
또한, 제2도의 실시예와 유사하게, 새로운 내용을 래치(100내지 100)내에 로딩시키는 동안에 발생하는 잠재적 모호성은 제4도의 아키텍쳐에 의해 방지된다. 이러한 로딩중에, 라인 LDEN이 하이 논리 레벨에 있으며, 멀티플렉서(102)는 래치(100n)중 다른 래치와 동일한 방식으로, 래치(100) 의 Q 및 Q출력을 래치(100)의 T및 T 입력에 접속시킨다. 이런 방식으로, 래치(100)의 상태의 초기 증가는 데이트 레지스터(8)로부터의 제1출력 비트를 교란시키지 않게 된다. OR 게이트(200)은 라인 LDEN이 하이 상태로 되는 것에 응답하여 패스 트랜지스터(114)를 턴온시키게 되므로, 카운터(22)의 새로운 내용에 의해 선택된 비트쌍은 래치(112)에 직접 통신된다. 라인 LDEN이 로우상태로 복귀한 후, 제5도에 관련하여 상술한 바와 같이 동작은 계속된다.
본 발명에서의 기술된 실시예의 특징들은 분할(split) 데이타 레지스터(8)과 같은 이중-포트 메모리(1)의 직렬 측의 여러 아키텍쳐에 적용될 수 있다. 분할 데이타 레지스터(8)은 분할 데이타 레지스터(8)의 다른 데이타 레지스터로부터의 직렬 출력중 분할 데이타 레지스터(8)중 1개의 데이타 레지스터와 전송 게이트(4) 사이의 전송을 허용하는데, 이러한 출력은 본 명세서에 기술된 파이프라이닝을 이용한다.
지금까지, 예시적 실시예를 참조하여 본 발명에 대해서 설명하였지만, 이 설명은 단지 예시적인 것으로, 이에 제한되지 않는다. 본 분야에 숙련된 기술자들은 본 발명의 원리 및 범위를 벗어나지 않고서 본 발명을 여러가지 형태로 변형 및 변경시킬 수 있다.

Claims (11)

  1. a. 행과 열로 배열되는 데이트 비트 신호를 포함할 수 있는 하나 이상의 메모리셀 어레이, b. 상기 어레이에 접속되고, 상기 어레이내의 메모리 셀의 선택된 열로부터 및 열에 병렬로 전송할 수 있는 소정수의 순차 데이트 비트 신호를 포함할 수 있는 직렬 레지스터 회로, c. 수신된 메모리 어드레스 신호에 응답하여 선택된 데이타 비트 신호의 랜덤 억세스를 위해 상기 하나 이상의 어레이에 결합되는 하나 이상의 랜덤 억세스 포트, d. 수신된 직렬 클럭 신호에 응답하여 순차 데이타 비트 신호의 직렬 전송을 위한 하나 이상의 직렬 억세스 포트 및, e. 상기 레지스터 회로와 상기 직렬 억세스 포트 사이에 접속되고 상기 소정의 수 보다 적은 제한된 수의 상기 순차 데이타 비트 신호를 기억하기 위해 배열되어 있는 래치 회로를 포함하고 직렬 클럭 신호에 응답하며, 상기 직렬 레지스터 회로 및 상기 직렬 억세스 포트에 접속되는 파이프라인 회로를 포함하는 것을 특징으로 하는 2중 포토 메모리 장치.
  2. 제1항에 있어서, 상기 래치 회로가 상기 레지스터 회로와 상기 직렬 억세스 포트 사이의 상기 제한된 수의 순차 데이타 비트 신호를 기억하기 위한 4개의 1비트 래치를 포함하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 래치 회로가 상기 레지스터 회로와 상기 직렬 억세스 포트 사이의 상기 제한된 수의 순차 데이타 비트 신호를 기억하기 위한 2개의 1비트 래치를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서, 상기 파이프라인 회로가 상기 레지스터 회로와 상기 래치 회로 사이의 데이타 비트 신호를 선택적으로 이송하는 전송 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서, 복수의 메모리 셀 어레이가 있고, 각 어레이에 대한 한세트의 레지스터 회로가 있으며, 각 어레이에 대해 하나의 랜덤 억세스 포트와 하나의 직렬 억세스 포트가 있고, 상기 파이프라인 회로가 각 어레이에 대해 한 세트이 래치 회로를 포함하며, 상기 파이프라인 회로가 상기 레지스터 회로, 래치 회로 및 상기 직렬 억세스 포트 사이의 전송을 위한 데이타 비트를 선택하는 한 세트의 카운터 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서, 상기 파이프라인 회로가 현재의 카운트를 수신할 수 있고 직렬 클럭 신호에 응답하여 상기 카운트를 증가시킬 수 있는 카운터 회로를 포함하고, 상기 카운터 회로가 제1그룹의 카운터 스테이지 및 제2그룹의 카운터 스테이지를 포함하며, 한 그룹의 스테이지의 카운트가 상기 레지스터 회로와 상기 래치 회로 사이에 전송하기 위한 데이타 비트를 선택하고, 다른 그룹의 스테이지의 카운트가 직렬 클럭 신호 속도로 상기 래치 회로와 상기 직렬 억세스 포트사이에 전송하기 위한 데이타 비트를 선택하는 것을 특징으로 하는 메모리 장치.
  7. 제6항에 있어서, 상기 제1스테이지 그룹이 최하위 비트를 제공하고, 제2스테이지 그룹의 최상위 비트를 제공하며, 제1그룹이 상기 래치 회로로부터 데이타 비트를 선택하고, 제2그룹이 상기 레지스터 회로로부터 데이타 비트를 선택하는 것을 특징으로 하는 메모리 장치.
  8. 제6항에 있어서, 상기 카운터 회로가 상기 제1스테이지 그룹으로부터 상기 제2그룹으로의 정상적인 캐리를 예상하도록 제1스테이즈 그룹의 마지막 카운트상에서 상기 제2스테이즈 그룹을 증가시키기 위해 상기 제1과 제2스테이지 그룹 사이에 증가 회로를 포함하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서, 상기 증가 회로가 상기 직렬 억세스 포트로부터의 데이타의 직렬 출력 상에서 캐리를 예상하여 데이타의 직렬 입력 상의 상기 제1스테이지로부터 제2스테이지로의 정상 캐리를 상기 직렬 억세스 포트로 이송하도록 동작하는 것을 특징으로 하는 메모리 장치.
  10. 제6항에 있어서, 상기 카운터 회로가 상기 현재의 카운트를 정하는 어레이 열 어드레스 정보를 수신하는 것을 특징으로 하는 메모리 장치.
  11. 제1항에 있어서, 상기 직렬 억세스 포트를 통한 데이타 출력 중에 파이프라인 회로를 결합하고, 상기 직렬 억세스 포트를 통한 데이타 입력중에 파이프라인 회로를 해제하기 위한 제어 회로를 포함하는 것을 특징으로 하는 메모리 장치.
KR1019880014120A 1987-05-21 1988-10-28 파이프라인된 직렬 출력을 갖고 있는 이중-포트 메모리 KR970006597B1 (ko)

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