KR970005411B1 - 선택적인 행 기입 능력을 가진 판독/기입 메모리 및 이러한 메모리에 테이타를 기입하는 방법 - Google Patents

선택적인 행 기입 능력을 가진 판독/기입 메모리 및 이러한 메모리에 테이타를 기입하는 방법 Download PDF

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텍사스 인스트루먼츠 인코포레이티드
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Abstract

내용 없음.

Description

선택적인 행 기입 능력을 가진 판독/ 메모리 및 이러한 메모리에 데이타를 가입하는 방법
제1도는 본 발명에 따라 구성된 이중 포트 메모리의 양호한 실시예의 개략적인 블록 계통도.
제2도는 제1도의 이중 포트 메모리의 특정 기능 논리 회로의 개략적인 블록 계통도.
제3a도 및 제3b도는 제2도의 논리 회로에 의해 사용된 클럭 신호를 발생시키기 위한 회로의 개략 계통도.
제4도는 제2도의 특정 기능 논리 회로 내의 결합 논리 회로의 개략 계통도.
제5a도는 초기 부분중에 기입 마스크 레지스터를 로딩시키기 위한 메모리 사이클의 타이밍 도표.
제5b도는 후기 부분중에 기입 마스크 레지스터 또는 컬러레지스터를 로딩시키기 위한 메모리 사이클의 타이밍 도표.
제5c도는 이전 사이클 내에 로드된 기입 마스크 레지스터의 내용을 이용하는 메모리 기입 사이클의 타이밍 도표.
제5d도는 기입 마스크 레지스터의 내용을 파괴시키지 않고서 무시하는 메모리 기입 사이클의 타이밍 도표.
제6도는 마스크된 기입 동작을 설명하는 레지스터 레벨 도면.
제7도는 제1도의 메모리에 블록 기입 특징 부가물을 결합시키는 열 디코더의 개략 계통도.
제8도는 제7도의 회로를 사용하는 블록 기입 사이클의 동작의 타이밍 도표.
제9도는 제7도의 회로를 사용하는 블록 기입 사이클을 설명하는 레지스터 레벨 도면.
제10도는 본 발명의 유용하게 결합될 수 있는, 종래 기술에 따라 구성된 이중 버퍼 디스플레이 시스템이 전기적 블록 계통도.
제11도는 본 발명의 선택적인 행 기입 특징과 결합되는 메모리내의 회로의 전기적 개략 계통도.
제11a도는 전형적인 감지 증폭기 회로(1)의 전기적 개략 계통도.
제12도는 선택적인 행 기입 특징을 사용하는 메모리 내의 제11도의 회로가 결합된 상태의 전기적 블록 계통도.
제13도는 선택적인 행 기입 특징 내에 기입될 데이타 상태를 선택기 위한 논리 회로의 전기적 개략 계통도.
제14도는 선택적인 행 기입 특징의 동작을 나타내는 타이밍 도표.
* 도면의 주요부분에 대한 부호의 설명
1 : 이중 포트 메모리 2 : 어레이
6,308a 및 308b : 전송 게이트(XFER) 8 : 데이타 레지스터
10 : 포인트(PTR) 12 : 직렬 입력/출력 버퍼(SI/O)
14 : 직력 논리 회로 16 : RAM 논리 회로
18 : X 디코더 20 : Y디코더
22 : 토글 카운터/디코더 24 : 입력/출력 버퍼
26,58,60,160,256 : 멀티플렉서 30 : 특수 기능 놀리 회로
31 : 출력 구동 회로 32,36,38,40,42 : 래치
44 : 조합 논리 회로 50,140 : 컬러레지스터
54 : 기입마스크레지스터
59,127,128,132,142,206,208 : AND 게이트
108,118,136,146,330 : NAND 게이트
110,122 : 지연단 112,114,116,134,207 : 인버터
120,126,332,334 : NOR 게이트 144 : OR 게이트
200 : 프리디코더 204 : 열 선택회로 207
333 : 인버터 210 : 1-4디코더
212n내지 212n+3: 패스 트랜지스터
220n220n+3319a 및 319b ,320a 및 320b, 324 : 트랜지스터
250 : 중앙 처리 유니트 252:디멀티플렉서
254A 및 254B : 메모리 프레인 그룹 258:디스플레이
301a 및 301b,340,342 : 노드 302a 및 302b:더미 캐패시터
304a 및 304b : 더미 전송 게이트 306a 및 306b:저장 캐패시터
312a 및 312b : 더미 프리챠지 트랜지스터
322 : 캐패시터 326:블럭
328,328i : 선택 논리 회로 331 : 익스클루시브 OR게이트
344a 및 344b : n채널 트랜지스터
346a 및 346b : P 채널 트랜지스터
본 발명은 메모리 장치 분야에 관한 것으로, 특히 그래픽(graphic)응용시에 사용된 것과 같은 이중 포트 랜덤 엑세스(dualport random access)반도체 메모리 장치에 관한 것이다.
저렴한 반도체 메모리의 출현으로 인해, 최근의 컴퓨터와 마이크로컴퓨터 시스템들은 이 시스템으로부터의 데이타 출력용 비트맴(bit-map)비디오 디스플레이를 사용할 수 있었다. 널리 공지된 바와 같이, 비트맴 디스플레이는 디스플레이 장치의 각 화소(picture element)[픽셀(pixel]마다 정보의 최소한 한 개의 2진디스트[비트(bit]를 기억시킬 수 있는 메모리를 필요로 한다. 각 픽셀마다 기억된 추가 비트는 멀티 컬러영상(mult-color image)과 같은 비디오 디스플레이상의 복잡한 영상 및 그 위에 배치된 원(textual)정보를 갖고 있는 그래픽 배경과 같은 배경 및 전경(foreground)영상을 시스템이 표현할 수 있게 한다. 또한, 비트 맵 기억장치를 사용하면, 데이타 프로세싱 동작은 기억된 영상을 용이하게 발생시키고 변형시킬수 있게 된다.
최근의 비디오 디스플레이 장치는 주로 전자총이 디스플레이된 패턴을 발생시키기 위해서 디스플레이스크린 양단의 수평선(horizontal line)을 트레이스하는 래스터 스캔(raster-scan)방식이다. 디스플레이된 래스터 스캔 영상이 비디오 스크린상에 계속하여 디스플레이되게 하기 위해서는, 영상은 주기적 간격으로 리프레쉬되어야만 한다. 음극선관(cathode ray tubr)비디오 디스플레이 장치의 일반적인 리프레쉬 속도는1/60초인데, 그 이유는 이 속도로 실행된 리프레쉬 동작이 시스템 사용자의 눈에 띄지 않기 때문이다. 그러나, 스크린상에 디스플레이 된 픽셀의 수가 증가할 때, 디스플레이 된 영상의 리솔루션(resolution)을 증가시키기 위해서, 정보의 더 많은 비트들이 리프레쉬 기가중에 비트 맵 메모리로부터 엑세스되어야만 한다. 비트 맵 메모리가 단일 입력 및 출력 포트를 갖고 있다는 데이타 프로세싱 유니트가 비트 맵 메모리를 엑세스할 수 있는 기간의 퍼센터이지는 리프레쉬 시간이 일정한 경우에 디스플레이의 픽셀 크기에 따라서 감소한다. 부수적으로, 메모리의 속도는 증가해야만 하는데, 그 이유는 고정된 기간 동안에 더 많은 비트가 출력되어야 하기 때문이다.
비디오 디스플레이에 데이타의 고속 출력을 제공하고, 데이타 프로세싱 장치에 메모리 내용의 증가된 억세스 능력을 제공하는 다중 포트(multiport)랜덤 엑세스 메모리들이 개발되어 왔다. 다중 포트 메모리들은 컴퓨터 시스템이 데이타 프로세싱 유니트에 의한 메모리의 램덤 엑세스 및 갱신(update)용 제1포트 및 제1포트와는 무관하면서 비동기적인 비디오 디스플레이로의 메모리 내용의 직렬 출력용 제2포트를 가짐으로써 이것을 달성하므로, 비디오 디스플레이 터미널로의 데이타 출력중에 메모리 내용 억세스를 허용하게 된다.
다중 포트 램섬 억세스 메모리의 예는 Texas Instruments Incorporated사에 양도된 미합중국 특허 제4,562,435호(1985년 12월 31일 허여), 미합중국 특허 제4,639,890호(1987년 1월 27일 허여), 및 미합중국 특허 제4,636,986호(1987년 1월 13일 허여)에 기술되어 있다.
미합중국 특허 제4,636,986호 내에 기술된 다중 포트 램섬 억세스 메모리는 4개의 램섬 억세스 입력/출력 터미널 및 4개의 직력 엑세스 입력/출력 터미널을 갖고 있으므로, 한 개의 메모리 장치가 4개의 메모리어레이(array)를 갖고 있는 것처럼 보인다. 이것은 단일 램섬 억세스가 단일 어드레스값으로 4개의 데이타비트를 동시에 판독하거나 기입할 수 있게 하고, 4개의 직렬 출력이 비디오 디스플레이와의 데이타 통신 목적용으로 되게 한다. 예를들면, 단색 디스플레이 시스템에서 외부 병렬-직렬 레지스터는 4개의 직렬 출력비트들을 수신하여, 이들을 디스플레이 리프레쉬 속도로 비디오 디스플레이로 쉬프트시킨다. 외부 레지스트에 의한 버퍼링은 메모리 레지스터가 비디오 디스플레이의 속도를 I/N로 시프트시켜서(병렬-직렬 레지스터에 의해 수신된 직렬 출력의 수가 되는 N), 반도체 메모리의 속도 요구를 감소시킨다.
다른 4-구성(organizstion)을 사용하면, 영상 디스플레이 능력이 증강된다. 예를들어, 4-구성은 멀티 커러 디스플레이에 유용한데, 그 이유는 각 어드레스에 관련된 4개의 비트들이 디스플레이 장치의 공통 화소(픽셀)를 각각 구성할 수 있기 때문이다. 본 분야에 공지된 바와 같이 4-플레인 시스템은 비디오 디스플레이의 각 대응 픽셀마다 16가지까지의 컬러를 표시할 수 있는 2진 코드의 기억 장치를 제공한다. 다른 4개의 비트 사용은 표시 텍스트(text)에 1개 비트를 사용하고, 그래픽 배경에 대한 8비트 컬러코드를 나타내기 위해 다른 3개의 비트를 사용하는 것이므로, 4-메모리는 텍스트 메시지를 그래픽 영상상에 배치하기가 용이하다.
제10도를 참조하면, 이중 버터 디스플레이 메모리가 도시되어 있다. 이러한 시스템은 다른 버퍼가 이것의 내용을 디스플레이 장치에 제공하는 동안 프레임 버퍼들 중의 한 버퍼 내에 갱신된 디스플레이 정보를 저장한다. 중앙 처리 유니트(250)은 비트 맵(bit-mapped)데이타의 N비트 프레인을 각각 갖고 있는 메모리 프레인 그룹(254A 및 254B)에 데이타를 제공하는 것으로 개략적으로 도시된, 디멀티플렉서(252)에 접속된 데이타 출력을 갖고 있다.
메모리 프레인 그룹(254A 및 254B)는 디스플레이(258)에 출력을 제공하는 멀티플렉서(256)에 데이타 출력을 제공한다. 제어 신호 SEL 및 SEL-,다른 것이 논리 보수는 각각 디멀티플렉서(252) 및 멀티플렉서(256)의 선택을 제어하므로, 메모리 프레인 그룹(254B)가 멀티플렉서(256)을 통한 출력을 선택하는 동안 메모리 프레인 그룹(254A)는 디멀티플렉서(252)를 통한 입력을 선택한다(이와 정반대로도 된다). 동작시에, CPU(250)이 다른 메모리 프레인 그룹(254)에 입력을 제공하는 동안 한 메모리 프레인 그룹(254)는 디스플레이(258)에 디스플레이 출력을 제공한다. 디스플레이가 완료된 후에, 라인(SEL 및 SEL-)은 반대 데이타 상태로 토글(toggle)되므로, 대향 메모리 프레인 그룹(254)는 CPU(250)으로부터 데이타를 수신하여 디스플레이(258)에 데이타를 나타낸다.
이러한 응용시에는, 종종, 한 프레인 내의 대부분의 메모리 위치에 특정 데이타 상태를 기입하거나 클리어 시키는 것이 유용하다.
예를들어, 한 비트 프레인이 텍스트 정보를 보유하는 형태에서는, 동일한 픽셀에 관련된 다른 비트 프레앤을 방해하지 않고서 메시지를 클리어시킬 수 있는 것이 유용하다. 각각의 억세스된 위치내에 바람직한 클리어 데이타를 기입하기 위해 각각의 메모리 위치로의 램덤(random)억세스가 필요한 경우에, 이러한 동작은 대다수의 메모리 사이클을 거칠 수 있는데, 이 동안 디스플레이 메모리상의 다른 동작을 배제된다.
제10도의 이중 버퍼 시스템에서는, 통상적으로 갱신된 데이타가 인가되기 전에 데이타가 제공되는 메모리 프레인 그룹(254)내의 선택된 그룹의 내용을 클리어시킨다. 이것은 배경 컬러 정보가 메모리 프레인들중의 선택되지 않은 프레인 내에서 방해받지 않게 될 수 있으므로, CPU(250)이 디스플레이된 영상을 유도하는데 필요한 데이타만을 메모리 프레인 그룹(254)에 제공하게 한다. 그러나, 메모리 프레인 내의 각각의 메모리 위치의 램덤 억세스가 클리어링 동작에 필요한 경우에는, 데이타를 수신하기 디스플레이위해 선택된 메모리 프레인 그룹(254)중의 한 그룹 내의 클리어링 및 유도 동작이 디스플레이(258)에 데이타를 나타내기 위해 다른 메모리 프레인 그룹에 필요한 시간에 의해 고정되므로, 클리어링하는데 필요한 시간이 영상 유도에 유용한 시간으로부터 감산된다.
그러므로, 본 발명의 목적은 대부분의 메모리 셀이 단일 기입 사이클에서 미리 선택된 데이타 상태로 될 수 있는 선택가능 모우드를 가고 있는 이중 포트 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 다중 메모리 셀이 완전히 메모리 셀 행으로 구성되는 이러한 이중 포트 메모리에 이러한 모우드를 제공하는 것이다.
본 발명의 또 다른 목적은 다수의 병렬 입력과 통신되는 식으로 구성되고, 이러한 행 기입 동작이 기입 사이클 중에 억제될 수 있는 입력들 중의 선택된 입력에 관련된 메모리 셀에 대해 억제될 수 있는 포함하는 이러한 이중포트 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 이러한 모우드를 갖고 있고, 또한 소정의 기입 사이클 중에 선택된 행 내의 메모리 셀 내에 있게 될 데이타 상태를 함유하는 데이타 레지스터를 포함하는 이러한 이중포트 메모리를 제공하는 것이다.
본 발명의 또다른 목적은 메모리 장치 내의 다중 열에 관련된 단일 캐패시터 및 트랜지스터에 의해 이러한 능력을 제공하여, 본 발명을 결합시키는데 필요한 실리콘 영역을 최소화시키는 것이다.
본 분야에 숙련된 기술자들은 첨부 도면을 참조하여 다음 설명을 읽으므로써 본 발명의 그외의 다른 목적 및 장점을 알 수 있다.
본 발명은 행 및 열로 구성된 메모리 어레이를 갖고 있는, 선택된 행 내의 다수의 메모리 셀이 동시에 동일한 데이타 상태로 기입될 수 있는 특정 동작 모우드를 갖고 있는 램섬 억세스 메모리 내에 결합될 수 있다. 캐패시터는 메모리 장치 내의 감지 증폭기의 감지를 무효화시키기에 충분한 전하를 저장하기에 충분한 크기로 제공된다. 디코드된 데이타 입력 신호는 캐패시터가 선택된 메모리 셀이 접속되는 비트 라인에 접속되는지, 더미(dummy)셀이 접속되는 비트 라인에 접속되는지의 여부를 선택한다. 캐패시터는, 더미 셀의 비트 라인에 접속될 때, 선택된 메모리 셀 내에 저장된 데이타에 관계없이 감지 증폭기가 선택된 셀로부터 1을 감지하는 레벨로 비트라인이 방전되도록 접지하기 위해 프리챠지(precharge)된다.
반대로, 캐패시터가 선택된 메모리 셀의 비트 라이에 접속될 때, 비트 라인은 저장된 내용에 관계없이 감지 증폭기가 선택된 셀로부터 0을 감지하는 레벨로 방지된다. 감지 증폭기의 회복(restore)동작중에, 선택된 메모리 셀은 감지 증폭기에 의해 감지된 데이타 상태로 기입되어 효율적으로 캐패시터에 의해 재공된 데이타를 기입한다.
메모리는 또한 선택된 어레이 내에 존재하는(즉, 다중 I/O 중의 선택된 I/O에 관련된) 메모리셀이 다른 어레이 내의 메모리 셀 상에서 실행된 행 기입 동작중에 방해받지 않도록 기입 마스크 능력을 갖고 있는 다중 입력/출력 메모리로 될 수 있다. 입력 데이타 레지스터가 행 기입 데이타를 저장하기 위해 제공되거나, 메모리의 데이타 입력 단자가 데이타 또는 데이타 보수(complement)비트 라인에의 부수적인 캐패시터인가를 선택하는데 필요한 데이타 신호를 제공할 수 있다.
이하, 첨부 도면을 참조하여 본 발명의 목적과 장점에 대해서 상세하게 설명하겠다.
본 발명은 행(row)과 열(column)로 구성된 메모리 어레이를 갖고 있는 램섬억세스 메모리에 사용될 수 있고, 다수의 인접열이 동시에 기입될 수 있는 특수 동작 모우드를 갖고 있다. 이 메모리 내의 열디코더는 2단으로 분리되는데, 제2(최소 유효)단 출력은 다른 입력 신호 셋트로 멀티플렉스된다. 정상 모우드 내에서 제2단은 기입 사이클중에 열그룹 중 한열을 선택하고, 특수 모우드 내에서, 다른 입력 신호 셋트는 동일한 입력 테이타로 기입될 한 개 이상의 그룹을 선택한다. 이 방식으로, 선택된 다수의 메모리 셀들은 유사한 데이타로 기입될 수 있다. 부수적으로, 데이타 레지스터는 열그룹 내의 선택된 열에 기입될 데이타를 기억시키도록 제공된다.
이것은 메모리 장치의 데이타 입력 터미널의 컬러 레지스터의 내용이 기입될 그룹 내의 열을 선택하는 입력 신호 셋트를 수신하게 한다. 기입 마스크 레지스터는 데이타 레지스터의 소정 비트들이 메모리 어레이에 기입되지 못하게 하기 위해 제공된다.
제1도를 참조하면, 본 발명에 따라 구성되고, 개량된 기입 마스크 특징(feature)을 포함하는 이중 포트 메모리(1)의 기능 블록도가 도시되어 있다. 본 명세서에서 참조한 미합중국 특허 제 4,636,986호의 메모리와 유사하게, 이주 포트 메모리(1)은 라인(AO내지 A8)상의 어드레스 신호, 클럭 신호(RAS-,CAS-SCLk), 기입 엔이이블 신호(WE-),전송 엔에이블 신호(TR-) 및 직렬 출력 엔에이블 신호(SOE)를 수신한다. 단지 단일 열 어드레스 스트로브(strobe)(CAS-)는 기입 마스크 특징이 포함될 때 이중 포트메모리(1)에 의해 수신되어 사용된다. 이중 포트 메모리(1)은 미합중국 특허 제4,636,986호의 메모리의 4개의 이러한 입력/출력 터미널이 아니라, 8개의 램섬 억세스 입력/출력 라인(DO내지 D7)을 갖고 있으므로, 본 명세서에 기술된 본 발명은 이중 포트 메모리의 구성 또는 그밖의 다른 구성에 응용될 수 있게 된다. 따라서, 이중 포트 메모리(1)은 8개의 어레이(2)를 포함하는데, 본 실시예 내에서, 각각의 어레이는 512개 행과 256개 열로 구성된 128kbit의 기억장치를 포함한다. 따라서, 제1도의 이중 포트 메모리(1)은 1Mbit기억 능력을 갖고 있다. 각각의 어레이(2)에는 어레이(2)의 동적 메모리 셀로부터 및 이 셀 내로의 데이타의 감지, 재기억 및 기입하기 위한, 본 분야에 널리 고지된 바와 같은, 256개 감지 증폭기를 내장한 감지 증폭기 뱅크(4)가 관련된다.
이중 포트 메모리(1)의 직렬측을 주목하면, 전송 게이트(6)은 어레이(2)에서 데이타 레지스터(8)내로, 또는 이와 반대로 데이타를 이송하기 위해, 미합중국 특허 제4,636,986호의 이중 포트 메모리와 유사하게 어레이(2) 내지 각각의 비트 라인에 접속한다. 이 예내에서, 데이타 레지스터(8)은 256비트 레지스터이므로, 데이타의 256개 비트가 전송 게이트(6)의 각 뱅크에 의해 전송된다. 즉, 각 전송 사이클 중에, 데이타의 2048개의 비트가 전송된다. 직렬 논리회로(14)는 라인상의 직렬 클럭 신호(SCLK), 라인 상의 직렬 출력 엔에이블 신호(SOE) 및 라인상의 전송 신호(TR-)뿐만 아니라, RAM논리 회로(16)으로부터의 신호들을 수신하므로, 데이타 전송이 미합중국 특허 제 4,636,986호의 메모리 내에서와 같이 적당한 때에 실행될 수 있다.
토글(toggle)카운터/디코더(22)는 직렬/출력이 개시될 각각의 데이타 레지스터(8)내의 비트를 선택하기 위한 카운터 및 디코더를 포함한다. 따라서, 토글 카운터/디코더(22)는, 미합중국 특허 제 4,636,986호의 메모리와 같이 직렬 입력 또는 출력이 개시될 직렬 위치를 선택하는 라인(21)상의 RAM논리 회로(16)으로부터 래치(latch)된 열 어드레스 신호를 수신한다. 직렬 논리 회로(14)는 앞에서와 같이 이송 사이클중에 래치된 열 어드레스 값을 로드(load)시키기 위해 토글 카운터/디코더(22)를 제어하고, 또한 토글 카운터/디코더(22)내의 카운터 값이 각 직렬 사이클 동안 증가되도록 라인상의 클럭 신호(SCLK)의 각 사이클 마다 토글카운터/디코더(22)에 신호를 제공한다. 토글 카운터/디코더(22)는 카운터 내에 기억된 디코드값을 각각의 포인터(10)에 제공하는데, 한 개의 이러한 포인트(10)은 각각의 데이타 레지스터(8)에 연결된다. 데이타 레지스터(8)의 내용은 미합중국 특허 제 4,636,986호의 메모리 내에서와 같이 각 직렬 사이클 중에 쉬프트되지 않지만, 그 대신에 포인트(10)은 비트를 포인트 하는데, 라인상의 클럭 신호(SLCK)의 각 사이클에 따른 위치 증가는 토글 카운터/디코더(22)의 카운터 내용을 증가시키게 된다. 관련된 소정의 포인터(10)에 의해서 포인트되는 각각의 데이타 레지스터(8)의 비트 내용은 직렬 입력/출력 버퍼(12)들 중 관련된 버퍼에 입력 및 출력 목적으로 접속하는데, 각각 8개의 어레이(2) 및 상기 직렬 입력/출력 버퍼들 중 한 버퍼는 데이타 레지스터(8)에 연결된다. 직렬 입력/출력 버퍼(12)는 연결된 직렬 입력/출력 터미널(SDO 내지 SD7)과 포인터(1)에 의해 포인트되는 관련 데이타 레지스터(8)의 비트 사이에 데이타를 통신한다.
상기와 같이, 라인상의 신호(SOE)는 직렬 동작이 기입 동작인지 또는 판독 동작인지의 여부를 직렬 논리 회로(14)에 표시하고, 직렬 논리 회로(14)는 이것에 따라서 직렬 버퍼(12)를 제어한다. 그러므로, 직렬 입력 및 출력은, 직렬 레지스터 기능이 이것 내의 비트가 증가방식으로 선택되는 쉬프트되지 않는 데이타 레지스터(8)에 의해 달성되는 것을 제외하고는, 8개의 직렬 입력/출력이 있는 미합중국 특허 제4,636,986호의 메모리와 유사한 형태로 기능적으로 발생된다.
램섬 억세스측상에서, RAM논리 회로(16)은 미합중국 특허 제4,636,986호의 메모리 내에서 수행된 바와같이 어드레스 래칭 및 디코딩을 수행하므로, 어드레스 라인(AO내지 A8)상의 행 어드레스 스트로브 신호(RAS-) 및 열 어드레스 스트로브 신호(CAS-)를 각각 수신한다. 어드레스 라인(AO 내지 A8)상에 나타나는 행 어드레스값은 행 어드레스 스트로브 신호 (RAS-)에 의해 래치되어, 라인(19)를 통해 X 디코더(18)로 통신되므로, X 디코더(18)은 라인(19)상의 래치된 행 어드레스값에 응답하여 각각의 어레이(2)내의 행을 선택한다. 이와 유사하게, 어드레스 라인(AO 내지 A7)상에 나타나는 열 어드레스값 라인(A8)상의 열 어드레스 신호는 256개의 열 중 한 개의 열을 선택하는데는 불필요하다)은 열 어드레스 스트로브 신호(CAS-)에 응답하여 RAM 논리 회로(16)에 의해 래치되고, 래치된 열 어드레스 값은 라인(21)을 통해 RAM논리 회로(16)으로부터 Y 디코더(20)으로 통신되는데, 각각 8개의 어레이(2)는 이에 관련된 Y 디코더(20)을 갖고 있다. 그러므로, 각각의 Y 디코더(20)은 이에 관련된 어레이(2)내의 요구된 비트 라인을 접속시키도록 동작할 수 있어서, 이레 관련된 입력/출력 버퍼(24)에 대해 래치된 열 어드레스값에 대응하게 된다.
미합중국 특허 제4,636,986호에 기술된 기능 외에, 이중 포트 메모리(1)은 램섬 억세스 데이타 입력 기능보다 우수한 부수적인 제어 기능을 갖고 있는데, 이러한 부수적인 제어 기능은 특수 기능 논리 회호(30)에 의해 수행된다. 각각 8개의 입력/출력 버퍼(24)는 멀티플레거(26)에 의해 데이타 터미널(DO 내지 D7)에 접속된다.
램섬 억세스 판독 목적을 위해서, 입력/출력 버퍼(24)의 출력은 출력 구동 회로(31)에 의해 수신되므로, 라인(DO 내지 D7)의 터미널과 통신하게 된다. 출력 구동 회로(31)은 다수의 널리 공지된 형태들 중 소정의 형태로 구성되고, RAM논리 회로(16)의 제어하에서 라인상의 외부 신호(TRG-)로부터 엔에이블된다. 물론, 램섬 억세스 기입 목적을 위해서, 출력 구동 회로(31)은 데이타 충돌(conflict)을 방지하기 위해 RAM논리회로(16)에 의해 디스에이블된다.
기입 사이클동안, 특수 기능 논리 회로(30)으로부터의 라인(WTCLR)은 사용자에 의해 선택된 기능에 따라서, 데이타 터미널(DO 내지 D7)에서 나타나는 데이타 값, 또는 라인(27)을 통해 입력/출력 버퍼(24)로의 특수 기능 논리 회로(30)내의 컬러의 레지스터(50)의 내용을 선택 하도록 멀티플렉서(26)을 제어한다. 특수 기능 논리 회로(30)은 상기 미합중국 특허 제 4,636,986호의 메모리에 대해 상술한 것과 유사한 기입 마스크 특징을 제어하도록 동작할 수도 있지만, 이 특수 기능 논리회로(30)은 마스크 레지스터(54)내에 기입 마스크값을 기억시키도록 동작할 수 있으므로, 기입 마스크값은 초기에 로드되어, 비마스크된 램덤 억세스 기입의 중재 사이클 후에 여러 사이클을 재호출할수 있다. 기입 마스크 레지스터(54)의 내용, 또는 비마스크된 기입 신호는, 필요시에, 후술한 바와 같이 특수 기능 논리 회로(30)에 의해 라인(WCLK)을 통해 입력/출력 버퍼(24)에 제공된다.
제2도를 참조하여, 특수 기능 논리회로(30)의 구조와 동작을 상세하게 설명하겠다. 특수 기능 논리 회수 (30)은 어드레스 라인(AO 내지 A8)상의 행 및 열 어드레스에 래치되는 것과 유사한 방식으로 하이-로우(high-to-low)전이(transiton)를 발생시키는 각각의 행 어드레스 스트로브 신호(RAS-) 및 열 어드레스 신호(CAS-)에 관련하여 여러가지 입력값을 기억시키기 위한 래치를 갖고 있다. 특수 기능 신호가 외부에서 이중 포트 메모리(1)로 제공되는 라인(SF)은 D형 래치(32 및 34)의 D입력에 접속된다. 래치(32)의 클럭 입력은 행 어드레스 스트로브 신호(RAS-)로부터 RAM 논리 회로(16)에 의해 발생된 지연 클럭 펄스인 클럭신호(RAS)이고, 래치(34)의 클럭 입력은 열 어드레스 스트로브 신호(CAS-)로부터 RAM논리 회로(16)에 의해 발생된 지연 클럭 펄스인 클럭 신호(CAS)이다. 또한, 특수 기능 논리 회로(30)은 외부 이송신호를 수신하기 위한 라인(TR-)을 D-입력에서 수신하고, 클럭 입력에서 클럭 신호(RAS')를 수신하는 래치(36)을 갖고 있다. 래치(38)은 라인상의 외부 기입 엔에이블 신호(WE-)를 수신하고, 클럭 신호(RAS')에 의해 클럭된다.
데이타 입력 신호(DO 내지 D7)은 상술한 신호들과 유사하게 특수 기능 논리 회로(30)내의 래치(40)에 의해 행 어드레스 스트로브(RAS-)신호에 관련하여 래치된다. 그러므로, (40)은 8개의 데이타 라인(DO 내지 D7)로부터의 8개의 신호를 기억시키기 위한, RAS'에 의해 각각 클럭되는 8개의 래치 비트로 구성된다. 래치(40)의 출력은 출력이 8비트 기입 마스크 레지스터(54)의 입력에 접속되어 있는 멀티플렉서(58)의 한 입력에 접속되는데, 8개의 입력/출력 버퍼(24)의 내용에 대응하는 기입 마스크 레지스터(54)의 내용은 램덤 억세스 기입 동작을 위해 엔에이블된다. 기입 마스크 레지스터(54)의 출력은 멀티 플렉서(60)의 제1입력에 접속되는데, 이 멀티플렉서의 다른 입력은 전원(Vdd)에 접속된다. 물론, 멀티플렉서(60)으로의 각각의 입력은 8개의 병렬 비트로 구성되는데, 멀티플렉서(60)은 기입 마스크 레지스터(54)의 8비트 출력 또는 Vdd에 의해 발생된 모두 1인 8 비트값이다. 멀티플렉서(60)은 조합 논리 회로(44)로부터의 라인(SELMSK)에 의해 제어된다.
라인(SELMSK)은 기입 마스크 레지스터(54)의 내용이 입력/출력 버퍼(24)들 중 한 입력/출력 버퍼(24)들 중 한 입력/출력 버퍼에 각각 관련된 8개의 라인(WCLK)상에 신호를 발생시킬 때 하이 레벨로 조합 논리 회로(44)에 의해 셋트되는데, 라인(WCLK)상의 하이 논리 레벨은 이에 관련된 입력/출력 버퍼(24)가 어레이(2)내의 선택된 메모리 위치에 라인(27)들 중 라인상의 값을 기입시키게 한다. 로우 논리 레벨로 되는 조합 논리 회로(44)로부터의 라인(SELMSK)은 멀티플렉서(60)이 전원(Vdd)을 이것의 출력에 제공하게 하므로, 모든 입력/출력 버퍼(24)가 기입 마스크 레지스터(54)의 내용에 관계없이 기입 동작을 수행한다는 것을 의미하게 된다. 멀티플렉서(60)은 입력에서 조합논리 회로(44)로부터의 입력 클럭 신호(W') 및 기입 엔에이블 신호(WEN)를 수신하는 AND게이트(59)의 출력에 의해 제어되기도 한다. AND 게이트(59)의 출력은 멀티플렉서(58)로의 선택된 입력의 인가를 라인(WCLK)에 게이트시키므로, 라인(WCLK)상의 엔에이블링 신호들은 사이클중 적당한 때에 입력/출력 버퍼(24)에 인가되어, 이러한 엔에이블링 신호가 판독 사이클 중에 전혀 인가되지 않는다.
라인(DO 내지 D7)상의 데이타 입력 신호들은 후술한 바와 같이 CAS-및 WE-가 로우 레벨로 될 때 RAM 논리 회로(16)에 의해 발생되는 클럭 신호(W')에 응답하여 8비트 래치(42)내에 래치된다. 래치(42)의 출력은 8-비트 컬러 레지스터(50)의 입력에 접속되고, 데이타 멀티플렉서(26)의 제1입력에 접속되며, 멀티플렉서(58)의 제2입력에 접속된다. 컬러 레지스터(50)의 출력은 데이타 멀티플렉서(26)의 다른 입력에 접속된다. 컬러 레지스터(50)은, 조합 논리 회로(44)가 라인(LDCLR)상에 하이 논리 레벨을 발생시킬 때, 래치(42)의 출력으로 로드되는데, 이것은 컬러 레지스터가 데이타 소오소로서 선택되는 후속 기입 사이클 중에 8개의 입력/출력 버퍼(24)에 제공될 선정된 데이타 패턴을 기억시키기 위해서이다.
제1도 및 제2도로부터 명백해지는 바와 같이, 데이타 멀티플렉서(26)은 컬러 레지스터(50)의 내용 또는 라인(27)을 통해 입력/출력 버퍼(24)에 제공하기 위한 래치(42)의 출력을, 특수 기능 논리 회로(30)내의 조합 논리 회로(44)로부터의 제어 신호(WTCLR)에 응답하여 선택하도록 동작할 수 있는데, 라인(WTCLR)상의 하이 논리 레벨은 컬러 레지스터(50)의 내용이 라인(27)에 인가되게 한다. 상술한 바와 같이, 출력 구동회로(31)은 라인(27)의 값을 판독 사이클중에 라인(DO 내지 D7)에 제공한다.
래치(42)의 출력은 상술한 바와 같이 기입 마스크 레지스터(54)를 로딩시키기 위한 선택적 방법을 제공하기 위해 멀티플렉서(58)의 제2입력에 제공되기도 한다. 보다 상술하게는 후술한 바와 같이, 조합 논리 회로(44)는, 사용자가 기입 마스크 레지스터(54)를 로드시키기 위해 2개의 동작 모우드중 한 모우드를 선택하는것에 응답하여, 라인(LDM나)상에 하이 논리 신호를 방생시키게 된다 [RAS-에 의해 래치된 라인(DO 내지 D7)의 값을 기억하는]래치(40)의 내용, 또는 [WE-에 의해 래치된 라인(DO 내지 D7)의 값을 기억하는]래치(42)의 내용이 요구되는지의 여부에 따라서, 조합 논리 회로(44)가 라인(SEL40)에 의한 기입 마스크 레지스터(54)로의 선택된 래치 내용의 인가를 제어하게 되므로, 하이 레벨일 때 래치(40)의 출력 및 로우 레벨일 때 래치(42)의 출력을 선택한다.
조합 논리 회로(44)는 또한, 다음에 더욱 상세하게 기술하는 바와 같이, 선택적인 행 기입 모우드를 엔이블링시키기 위한 신호를 라인(FW)상에 발생시킨다. 부수적으로, 선택적인 행 기입 모우드의 목적을 위해, 기입 마스크 레지스터(54)의 내용은 선택적인 행 기입 특징용의 기입 마스크 정보를 통신시키기 위해 라인(FWM)상에 특정 기능 논리 회로(30)에 의해 나타나게 되고, 컬러 레지스터(50)의 내용도 이와 마찬가지로 라인(FWD)상에 나타나게 된다. 다음에 기술하는 바와 같이, RAM(1)의 이 실시예 내에 결합된 선택 적인 행 기입 특징은 기입 회로를 사용하지 않고, 그대신 감지 증폭기(4)에 의한 감지동작을 무효화시킴으로써 데이타를 기입한다. 따라서, 이 동작시에 사용된 정보는 양호하게 기입 사이클 타이밍과 무관하게 나타나게 한다.
제3a도를 참조하면, 클럭 신호(RAS')의 발생 회로가 도시되어 있다. 제3a도에 도시된 회로는 제1도의 RAM 논리 회로(16)내에 존재한다. 이중 포트 메모리(1)로부터 외부 발생된 행 어드레스 스트로브 신호(RAS-)는 인버터(inverter, 100)에 의해 반전되어, 지연단(102)를 통한 요구된 지연 후에, 신호(RAS')를 발생시킨다. 인버터(104)에 의한 부수적인 반전이 후술한 바와 같은 클럭 신호(RAS-')를 발생시킨다. 물론, 신호(RAS' 및 RAS-')에 필요한 지연 및 의도된 부수적인 지연 변형은 다양한 제어 기능을 위해 이중 포트 메모리91)을 사용하기 위해 본 분야에 숙련된 기술자들에 의해 용이하게 발생된다. 신호(CAS' 및 CAS-')는, 물론, 유사한 방법이나, 본 분야에 숙련된 기술자들에게 널리 알려진 여러 가지 방법들 중 소정의 방법에 의해 RAM논리 회로(16)내에서 발생될 수 있다.
제3b도는 제2도의 회로에 사용된 클럭 신호(W')와 같은, RAM 논리회로(16)에 의한 클럭 신호(W')의 발생 회로를 도시한 것이다. 라인(WE-)은 외부 발생된 기입 엔에이블 신호를 수신하므로, 라인(RAS-')에 접속된 다른 입력을 갖고 있는 NOR게이트(106)에 의해 게이트된다. 기입 엔에이블 신호(WE-)가 RAS-활성 기간 동안 발생할 때만 하이 레벨로 되는 NOR 게이트(106)의 출력은 라인(CAS')에 접속된 다른 입력을 갖고 있는 NAND 게이트(108)의 제1입력에 접속된다. 상술한 바와 같이, 라인(CAS')상의 클럭 신호는 열 어드레스 스트로브 신호(CAS-)의 지연 및 반전 변형 신호이다. NAND 게이트(108)의 출력은 NOR게이트(106)의 출력과 신호(CAS')가 하이 논리 레벨일 때, 즉 WE-및 CAS-가 발생한 후에 로우 논리 레벨로 된다. 지연단(110)에 의한 요구된 지연 및 인버터(112)에 의한 반전에 의해서, 제2도의 회로에 사용될 클럭 신호(W')가 발생된다.
일반적으로 상술한 바와 같이, 조합 논리 회로(44)는 라인(33,35,37및39)상에 각각 제공된 바와 같은 래치(32,34,36 및 38)의 기억 상태에 응답하여 여러 가지 제어 신호들을 방생시킨다. 이 제어 신호들은 여러 가지 모우드의 동작을 실행하기 위해 이중 포트 메모리(1)을 제어한다. 표1은 몇가지가 상세하게 후술되어 있는 이중 포트 메모리(1)의 여러 가지 특수 모우드에 대한 진리표(truth table)이다.
Figure kpo00001
상술한 바와 같이, 제어 신호(WTCLK)는 데이타 멀티플렉서(26)이 입력/출력 버퍼(24)에 제공하기 위해 컬러 래지스터(50)의 내용과 래치(42)의 출력을 선택하게 하도록 조합 논리 회로(44)에 의해 발생된 신호이다. 제어 신호(LDCLR)는 컬러 레지스터(50)이 래치(42)의 내용으로 로드되게 하도록 조합 논리 회로(44)에 의해 발생된 신호이다. 제어 신호(LDM나)는 기입 마스크 레지스터(54)가 멀티플렉서(58)의 동작을 제어하는 SEL40의 상태에서 따라서 래치 (42)의 내용 또는 내치 (40)의 내용으로 로드되게 하도록 조합 논리 회로 (44)에 의해 기입 마스크 레지스터(54)에 발생된 신호이다. 라인 (WCLK)에 기입 마스크 레지스터(54)의 내용을 제공하는 것은조합 논리(44)로부터의 라인(SELMSK)상의 논리 상태에 따라 엔에이블이된다. 따라서, 조합 논리 회로(44)는 제4도를 참조하여 기술한 바와같이, 이것이 제공된 입력에 응답하여 적합한 제어 신호들을 발생시키기에 필요한 논리 회로로 구성된다.
조합 논리 회로(44)는 상술한 클럭 신호(RCS' 및W')뿐만 아니라 라인 (33,35 ,37 및 39)상의 래치(32,34,36 및 38)의 출력을 각각 수신한다. 조합 논리 회로(44)의 구조와 동작은 표 1에 언급된 각각의 특수 기능을 엔에이블시키는 것으로서 본 명세서에 기술되어 있다.
상술한 바와 같이, 기입 마스크 레지스터(54)는 래치(40)의 내용 또는 래치(42)의 내용으로부터 로드될수 있다. 래치(42)가 CAS및 WE후에 발생하는 클럭 신호(W')에 응답하여 로드되기 때문에, 기입 마스크 레지스터(54)가 상이한 방법으로 로드될 뿐만 아니라, 사이클중의 상이한 시간에도 로드될 수 있어서, 이중 포트 메모리(1) 사용자에게 부여된 융통성을 증가시키게 된다.
다음에 상세하게 기술하는 선택적인 행 기입 특징을 엔에이블링시키기 위한 신호를 라인(FW)상에 발생시키기 위해, 조합 논리 회로(44)는 또한 AND게이트(137)을 포함한다. AND 게이트(137)은 라인(33,39, 및 37)의 상태를 수신하므로 [라인(37)은 인버터(135)에 의해 반전되고, 라인(390는 인버터(116)에 의해 반전 되고 라인(SF)이 하이레벨로 되는 것에 의해 응답하여 AND 게이트 (137)의 출력에서 라인(FW)상에 활성 논리 상태가 발생된다.
제5a도를 참조하면, 래치(40)으로부터 기입 마스크 레지스터를 로딩하는 동안, 즉 사이클의 제1부분 동안에 대한 타이밍도가 도시되어 있다. 표1은 제5a도에 도시한 바와 같이, RAS가 하이로우 전이 상태로되는, 라인(WE- 및 SF)이 로우 논리 레벨이고, 라인(TR)이 하이 논리 레벨일 때, 기입 마스크 레지스터 (54)가 초기 로드되는 것을 나타낸다. 이때, 데이타 라인(DO 내지 D7)상의 값은[클럭 신호(RAS')에 응답하여) 래치(40]내에 로드되고, 라인(SF,TR및 WE)상의 값은 래치(32,36 및 38)내에 각각 래치된다. 라인 (33,37 및 39)상의 래치(32,36 및 38)의 출력은[인버터(114 및 116)에 의해 반전된 라인(33 및 37)인] NAND게이트(118)의 입력에 접속된다. 따라서, 라인(WE및 SF)의 래치된 상태가 로우레벨이고,TR의 래치된 상태가 하이 레벨일 때, NAND 게이트의 출력은 로우 레벨로 된다. 이것은 NOR(120)의 한입력에 논리 로우 레벨을 제공하는데, 이 게이트의 다른 입력은 래치 및 논리 동작을 발생시키도록 지연단(122)를 반전시킴으로써 요구된 만큼 지연된 클럭 신호(RAS')에 의해 제어되는데, 지연된 클럭 신호(RAS')가 로우-하이 전이 상태일 때, NOR 게이트(120)의 출력은 하이 논리 레벨로 되어 제2도의 멀티플렉서(58)로의 라인(SEL40)상에 하이 논리 레벨을 발생시켜, 래치(40)의 출력이 선택된다는 것을 나타내게 된다. 이동작에 의해, 기입 마스크 레지스터(54)는 메모리 사이클의 제1부분 중에 로드된다.
라인(TR,WE및 SF)의 값이 RAS-가 로우 논리 레벨로 될 때 각 래치 내에 래치된 후에, 라인(TR, WE및 SF)은 기입 마스크 레지스터(54)의 로딩을 위해 돈트 케어(don't care)로 되어, 다른 논리 레벨로 될 수 있다. 그러나, 기입 마스크 레지스터(54)의 로딩 후에, 판독 사이클이나 기입 사이클이[라인(TR)은 미합중국 특허 제4,636,896호의 메모리 내에서와 같이 램섬 억세스 출력 엔에이블로서 작용한다]라인(WE및 TR)상에 나타나는 값에 따라서 이중 포트 메모리(1)에 의해 수행될 수 있다. 제5a도는 기입 마스크 레지스터(54)의 로딩후에 발생하는 기입 사이클의 더욱 가능한 경우를 도시한 것이다.[기입 동작을 수행할 때의 사용자의 관심은 기입 마스크 레지스터(54)의 로딩에 의해 입증된다]. 제5a도에 도시된 바와 같이,행 어드레스 값, 즉 RAS전이 상태일 때의 어드레스 라인(AO 내지 A8)의 상태는 기입 마스크 레지스터 (54)가 로드되고 있는 동안에 수신되므로, 행 어드레스 디코딩 및 선택은 공지된 RAM방식으로 RAM논리 회로(16) 및 X디코더(18)에 의해 발생된다. 열 어드레스값은 제5a도에 도시된 바와 같이 열 어드레스 스트로브 신호(CAS)에 관련하여 라인(AO 내지 A7)상에 제공된다.
표 1은 CAS전이 상태시의 라인(SF)의 값이 라인(DO 내지 D7)상에 수신된 데이타 또는 컬러 레지스터(50)의 내용이 어레이(2)에 기입된 데이타인지를 결정한다는 것을 나타낸다. 제2도에 도시된 바와 같이, 래치(34)는 CAS에 관련하여 지연되고 반전된 신호인 클럭 신호(CAS')에 응답하여 라인(SF)의 값으로 로드된다. 래치(34)의 출력으로부터의 라인(35)는 [인버터(125)에 의해 반전된 후] NOR 게이트(126)의 한 입력에 좁속된다. AND 게이트(127)은 기입 마스크 레지스터(54)의 로딩시에 상술한 바와같이 로우 논리 레벨인 NAND 게이트(118)의 출력을 이것의 입력들 중 한 입력에서 수신하는데, 이것은 NOR 게이트(126)의 다른 입력에 제공되는 AND 게이트(127)의 출력에서 로우 논리 레벨로 되게 한다. 하이 논리 레벨은 CAS 전의 상태시의 라인(SF)의 값이 1인 논리 레벨인 경우에 NOR 게이트(126)의 출력 및 라인(WTCLR)상에 발생될 수 있고, 라인(WTCLR)상의 로우 논리 레벨은 라인(SF)이 CAS전이 상태시에 0 레벨인 경우에 발생된다. 하이 논리 레벨일 때 라인(WTCLR)에 응답하여 컬러 레지스터(50)의 내용을 라인(27)에 제공하고, 라인(WTCLR)이 로우 논리 레벨일 때 래치(42)의 내용을 라인(27)에 제공하는 데이타 멀티플렉서(26)의 제어 입력에 라인(WTCLR)이 접속된다. 이 방식으로, 조합 논리 회로(44)는 기입 마스크 레지스타(54)가 로드되는 것과 동일한 메모리 사이클중에 기입 동작을 위한 데이타 소오스를 선택하도록 동작할 수 있는데, 이 선택은 CAS-전이 상태시의 라인(SF)의 값에 응답한다.
라인(33,37 및 39)는 AND 게이트(128)의 입력에도 접속되는데, 라인(33)은 그전의 인버터(114)에 의해 반전된다. 따라서, WE- 라인의 값이 RAS전이 상태일 때 논리 0이었기 때문에, AND 게이트(128)의 출력은 논리 0으로 된다. AND게이트(128)의 출력은 인버트(130)을 통해서, 멀티플렉서(60)의 제어 입력에 접속되는 라인(SELM나)에 접속된다. 기입 마스크 레지스터(54)가 RAS전이 상태에 응답하여 로드되는 이 사이클 동안에서와 같이 라인(SELM나)상의 하이 논리 레벨을 기입 마스크 레지스터(54)의 내용이 입력/출력 버퍼(24)로의 라인(WCLK)상에 신호를 발생시키도록 선택된다는 것을 나타낸다. 부수적으로, 라인(33,37 및 39)는 반전되지 않은 상태로 AND 게이트(132)의 입력에도 접속되는데, AND 게이트(132)의 출력은 로우 논리 레벨인 라인(33 및 39)로 인해 로우 논리 레벨로도 된다. AND게이트(132)의 출력은 인버터(134)에 접속되는데, 이것은 제2도 내의 AND 게이트(59)의 한 입력에 접속된 라인(WEN)용 신호를 출력에서 발생시킨다. 따라서, AND 게이트(132)의 출력이 로우 논리 레벨이기 때문에, 라인(WEN)은 하이 논리 레벨로 되어, 기입 마스크 레지스터(54)의 내용을, 멀티플렉서(60)을 통해 라인(WCLK)으로 게이트시키도록 클럭 신호(W')를 엔에이블시킨다. 상술한 바와 같이, 라인(WCLK)상에 신호들은 어레이(2)로의 라인(27)상에 데이타를 기입하게 될 입력/출력 버퍼(24)로의 기입 클럭인데, 기입 마스크 레지스터(54)내에 기억된 0 레벨에 관련된 이 입력/출력 버퍼들은 기입 동작을 수행하지 않는다. 그러므로, WE및 CAS가 다른 것이 활성 로우 논리 레벨인 동안 하이-로우 전이 상태로 될 때 즉, RAS전이 상태에 관련하여, 로우 논리 레벨에서 다시 하이 논리 레벨로의 WE- 전이가 W'클럭 신호를 발생시키지 못할 때), 클럭 신호가 라인(W')상에 발생되는데, 이것은 입력/출력 버퍼(24)의 기입 동작을 실행하기 위해 멀티플렉서(60)의 선택된 입력을 라인(WCLK)에 게이트시키도록 나타나게 된다.
제6도는 마스크된 기입 동작을 레지스더-레벨도로 도시한 것이다. 마스크된 기입 동작전의 메모리 위치의 8비트의 일례는 2으로 도시되어 있는에, 각각의 8비트는 이중 포토 메모리(1)의 각각의 어레이(2) 내의 어드레스된 위치에 대응한다. 이 예에서 기입될 데이타를 내장한 데이타 소오스는 컬러 레지스터(50)인데, 이것의 내용의 예는 제6도에서 10101010로 도시되어 있다. 기입 마스크 레지스터(54)의 내용은 4개의 중앙비트, 즉 8비트 메모리 위치중 제3 내지 제6최소 유효 비트에만 기입되는 것으로서 제6도에 도시되어 있다. 이와 반대로, 기입 동작을 메모리 위치 2의 2개의 최대 및 2개의 최소 유효 비트에 관련하여 마스크 된다. 컬러 레지스터(50)의 내용이 마스크된 기입 상태로 기입되는 상술한 기입 사이클을 수행하고 있을 때, 어드레스 메모리 위치의 갱신된 내용은 제6도에 2로서 도시되어 있다. 중앙 4비트에만 컬러 레지스터(50)의 내용으로 기입되는데 2개의 최대 및 최소 유효 비트는 기입 동작전의 상태를 유지한다.
상술한 바와같이, 이중 포토 메모리(1)은 클럭 신호(W')에 의해 클럭된 래치(42)에 의해 메모리 사이클의 나중 부분중에 기입 마스크 레지스터(54)를 로드 시킬 수 있다. 제5b도는 메모리 사이클의 나중 부분중에 기입 마스크 레지스터를 로드시키기 위한 타이밍 사이클을 도시한 것이다. 상술한 바와같이, 라인(33,37 및 39)는 3개의 신호들중 어떤 신호도 반전되지 않고서 AND 게이트(132)의 출력은 3개의 신호가 모두 하이 논리 레벨일 때 하이 논리 레벨로 된다. 이것은 기입 마스크 레지스터(54)의 나중 로딩이 RAS전이 상태시에 하이 논리 레벨로 되는 라인(SF,WE및 TR)이 엔에이블 되는 표 1에 대응한다. AND게이트(132)의 출력에서의 하이 논리 레벨은소정의 기입 클럭 신호들이 라인(WCLK)상에 제공되지 못하게 하는 라인(WEN)상의 로우 논리 레벨을 인버터(134)를 통해서 제공 하므로, 어레이(2)로의 기입 동작을 방지하게 된다. AND 게이트(132)의 출력은 라인(W')이 이것의 다른 입력에 접속된 NAND 게이트(136)의 한 입력에 접속되는데, WE또는 CAS후(RAS전이 상태후)까지 NAND게이트(136)의 출력은 하이 논리 레벨을 유지한다. NOR 게이트(138)은 한 입력에서 NAND 게이트(136)의 출력을 수신하고, 다른 입력에서 라인(35)상의 래치(34)의 출력을 수신하는데, 상술한 바와 같이 래치(34)는 CAS-전이 상태시에 라인(SF)의 값을 기억한다. 표 1은 라인(SF)이 CAS- 전이 상태에 0레벨로 되고, 라인(SF,WE및 TR)이 RAS전이 상태시에 모두 하이 논리 레벨일 때 기입 마스크 레지스터(54)가 로드된다는 것을 나타낸다. 따라서, 기입 마스크 레지스터(54)를 로드시키기 위해서, 라인(35)는 래치(34)내에 라인(SF)상의 로우 논리 레벨을 래치시키는 클럭(CAS')에 응답하여 로우 논리 레벨로 된다.
기입 마스크 레지스터(54)를 로드시키는 것은 WE또는 CAS후(RAS전이후)에 완료된다. 제5b도에 도시된 예는 WE가 CAS후에 이것의 전이 상태로 되는 것을 나타내는데, 다음 설명은 이 예를 사용하게 된다. 제2도를 다시 참조하면, 래치(42)는 WE및 CAS가 하이로우 전이 상태로 될 때 발생되는(다른 것은 활성화됨; 제3b도 참조) 클럭 신호(W')에 따라 라인 (DO 내지 D7)상에 마스크로서 기입 마스크 레지스터(54)의 내용을 표시하고 있다. 부수적으로 클럭 신호 (W')는 NAND 게이트의 출력을 로우 논리 레벨로 되게 하므로, NOR 게이트(138)의 출력에 하이 논리 레벨을 발생시키게 된다. 이것은 멀티플렉서(60)의 출력을 기입 마스크 레지스터(54)에 로드시키는 라인(LDMSK)상의 하이 논리 레벨을 OR 게이트(124)를 통해 발생시킨다. NAND 게이트(118)의 출력이 1레벨로 되기 때문에 [라인(39)는 하이 논리 레벨로 됨], 라인(SEL40)은 NOR게이트(120)의 동작에 의해 로우 논리 레벨로 된다. 상술한 바와 같이, 라인(SEL40)상의 로우 논리 레벨은 앞에서 발생된 LDMSK 신호에 따라 기입 마스크 레지스터(54)에 제공하기 위한 래치(42)의 내용을 선택하도록 멀티플렉서(60)을 제어하는데, 래치(42)는 이때 로드된 데이타 라인(DO 내지 D7)의 값을 기억하고 있다. 이 방식으로, 조합 논리 회로(44)는 제5b도의 타이밍에 의해 기입 마스크 레지스터(54)의 나중 로드를 실행하는데, 라인(SF)는 CAS전이 상태시에 로우 논리 레벨이다.
컬러 레지스터(50)은 나중 로드 모우드 내에서 기입 마스크 레지스터(54)의 동일한 방식으로 로드되는데, 단지 라인(SF)는 표 1에 나타낸 바와 같이 CAS전이 상태시에 하이 논리 레벨이다. 이것은 상술한 NAND 게이트(136)의 출력을 수신하고, 인버터(125)에 의한 반전 후에 라인(35)의 신호를 수신하는 NOR게이트(140)에 의해 실행된다. CAS전이 상태시의 라인(SF)상의 하이 논리 레벨은 NOR게이트(140)의 한 입력에서 로우 레벨을 발생시킨다. WE및 CAS가 하이-로우 전이 상태로 될 때, NAND 게이트(136)의 출력은 산술한 바와 같이 로우 논리 레벨로 되어, NOR 게이트(140)의 출력을 하이 놀리 레벨로 구동시킨다. NOR 게이트(140)의 출력은 컬러 레지스터(140)에 접속되고, 하이 논리 레벨일 때, 래치(42)의 내용을 컬러 레지스터(140)에 로드시키는 라인(LDCLR)이다. 상술한 바와같이, 래치(42)는 클럭 신호(W')(즉, 제5b도의 값 CONTENTS)에 응답하여 데이타 라인(DO 내지 D7)의 값으로 로드된다.
컬러 레지스터(50)의 로딩 또는 기입 마스크 레지스터(54)의 나중 로딩을 위해, 이중 포트 메모리(1)의 램덤 억세스가 억제된다. 제5b도에 도시된 바와 같이, 이것은 라인(A0 내지 A8)상의 어드레스값이 RAS와 CAS전이 상태시에 돈트 케어로 되게 한다.
상술한 바와 같이, 다수의 메모리 사이클 동안 기입 마스크 레지스터(54)의 내용을 사용할 수 있을 뿐만 아니라, 후속 마스크된 기입 동작을 수행하기 전에 기입 마스크 정보의 재로딩을 필요로 하지 않고서 마스크되지 않은 기입 동작을 수행할 수 있다는 것이 유용하다. 따라서 표 1은, 소정의 동작 모우드가 기입 마스크 레지스터의 내용을 반복해서 사용할 뿐만 아니라, 기입 마스크 레지스터(54)내의 기입 마스크 정보를 보유하면서, 마스크되지 않은 기입 동작을 수행하기 위해 유용하다는 것을 나타낸다. 특수 가능한 논리 회로(30) 및 조합 논리 회로(44)는 이 기능들을 달성하도록 설계되어 있다.
제5c도는 기입 마스크 정보를 재로딩시키지 않는, 즉 기입 마스크 레지스터(54)의 이전 내용을 사용하는 마스크된 기입 사이클의 동작을 도시한 타이밍도이다. RAS전이 상태시에, 라인(TR및 SF)은 하이 논리 레벨이고, 라인(WE)은 로우 논리 레벨이다. 전과 같이, 래치(32,36 및 38)은 조합 논리 회로(44)에 의한 수신을 위해 클럭 신호(RAS')에 따라 이 값들을 래치시킨다. 제2도 및 제4도를 참조하면, AND 게이트 (128)의 출력이 이 조합 논리 회로를 위해 로우 논리 레벨이기 때문에, 라인(SELM나)은 하이 논리 레벨로 되므로, 기입 마스크 레지스터(54)의 내용은 AND 게이트(59)의 출력이 하이 논리 레벨로 될 때 라인(WCLK)에 제공되도록 선택된다. RAS-전이상태시의 라인(TR,SF 및 WE)의 이 조합이 AND 게이트(132)의 출력을 로우 논리 레벨로 되게 하기 때문에, 라인(WEN)은 하이 레벨로 되어, 로우 논리 레벨로 되는 WE및 CAS가 멀티플렉서(60)의 출력, 즉 기입 마스크 레지스터(54)의 내용을 라인(WCL)에 제공하게 한다
그러나, RAS전이 상태시의 라인(TR,SF 및 WE)의 상술한 조합에 있어서, 이 사이클중에 인가된 기입 마스크 레지스터(54)의 내용은 이것의 이전상태로부터 변화되지 않게 된다. 기입 마스크 레지스터(54)의 재로딩은 조합 논리 회로(44)의 의해 배제되는데, 그 이유는 AND 게이트(132)의 로우 논리 레벨 출력이 NAND 게이트(136)의 출력을 하이 논리 레벨로 되게 하고, NOR 게이트(138)의 출력의 출력을 로우 논리 레벨로 되게 하기 때문이다. NAND 게이트(118)의 출력이 제5c도에 도시된 RAS-전이 상태시의 라인(TR,SF 및 WE)의 상기 조합을 위해 하이 논리 레벨로 되기 때문에, NOR 게이트 (120)의 출력은 로우 논리 레벨로 된다. 그러므로, OR 게이트(124)로의 2개의 입력은 로우 레벨로 되므로, 로우 레벨을 가하여 기입 마스크 레지스터(54)에 재로드되지 못하게 한다. 그러므로, 기입 마스크 레지스터(54)의 이전 내용들은 보유되어, 상술한 라인(SELM나)에 의해 선택된 것과 같이 기입 사이클중에 사용된다.
CAS전이 상태시의 라인(SF)의 상태에 따라서, 마스크된 기입 동작을 위해 라인(27)에 제공된 데이타는 컬러 레지스터(50)의 내용 또는 클럭 신호(W')에 따라 래치(42)에 의해 래치된 데이타 라인(D0 내지 D7)의 값으로 될 수 있다. 제4도에 도시된 조합 논리 회로(44)는 라인(33,37 및 39)에 접속된 3개의 입력을 갑고 있는 AND게이트(142)에 의해, 표 1의 진리표에 따라서 이 선택을 실행하는데, 라인(39)는 인버터(116)에 의해 반전된다. 그러므로, AND 게이트(142)의 출력은 하이 논리 레벨인 라인(TR및 SF) 및 로우 논리 레벨인 라인(WE)의 RAS-전이 상태시의 조합에 응답하여 하이 논리 레벨인 출력을 갖게 된다. AND 게이트(142)의 출력은 OR 게이트(144)의 제1출력에 접속되어, 하이 논리 레벨일 때 OR 게이트(144)의 출력을 하이 레벨로 구동시킨다. OR 게이트(144)출력은, 다른 입력이 상술한 클럭 신호(W')에 접속되고, 출력이 AND 게이트(127)의 입력에 접속된 NAND 게이트(142)의 출력이 클럭 신호(W')의 로우-하이 전이 상태시에 하이 논리 레벨로 될 때 이것의 출력을 로우 레벨로 구동시킨다. NAND 게이트(146)출력의 로우 논리 레벨은 상술한 바와 같이 NOR게이트(126)의 입력에 로우 논리 레벨을 제공하는 AND게이트(127)의 출력에 로우 논리 레벨을 제공한다. 이와 유사하게, 제5a도의 사이클에 대해 상술한 바와 같이, 라인(WTCLR)은 CAS전이 상태시에 라인(SF)의 갑을 기억하는 래치(34)로부터의 라인(35)의 동작에 의해 하이 및 로우 논리 레벨로 구동되므로, 입력/출력 버퍼(24)로의 라인(17)에 제공하기 위한 컬러 레지스터(50)의 내용을 선택하거나, 데이타 라인(D0 내지 D7)의 값을 선택하기 위해 데이타 멀티플렉서(26)을 제어한다. 제5c도는 이러한 입력 데이타가 요구된 데이타 소오스인 경우에 유효 데이타(DATA)를 제공하도록 데이타 라인(D0 내지 D7)에 필요한 타이밍을 도시한 것이다. 상술한 바와 같이, 래치(42)는 클럭 신호(W')에 따라 입력 데이타를 래치시키는데, 래치(42)의 출력은 사용자에 의해 요구될 경우에 데이타 멀티플렉서(26)의 한 입력에 제공된다.
기입 마스크 레지스터(54)의 내용은 기입 동작의 경우에 무시될 수 있고, 특수 기능 논리 회로 및 조합 논리 회로(44)에 의해 실행된 특수 사이클에 후속 마스크 기입 동작의 경우에, 보유될 수 있다. 이러한 사이클의 일례의 타이밍은 제5d도에 도시되어 있다. 표 1에 도시된 바와 같은 RAS전이 상태시에, 라인(TR및 WE)은 하이 논리 레벨이고, 라인(SF)은 로우 논리 레벨인데, 전과 같이, 이 값들은 클럭 신호(RAS')에 의해 래치(36,38 및 32)내에 각각 래치된다. 라인(37,39 및 33)[라인(33)은 인버터(114)에 의해 반전됨] 상에 제공된 이 조합은 AND게이트(128)은 출력이 1논리 레벨로 되게 하여, 기입 마스크 레지스터(54)의 내용을 무시한 채 멀티플렉서(60)이 적당한 때에 라인(WCLK)에 제공하기 위한 V를 선택하도록 라인(SELM나)상에 로우 논리 레벨을 배치시킨다. RAS전이 상태시의 로우 상태인 라인(SF)에 대응하는 래치(32)의 내용이 로우 레벨이기 때문에, AND 게이트(132)의 출력도 로우 레벨로 되어 라인(WEN)상에 하이 논리 레벨을 배치시키므로, 클럭 신호(W')는 로우 논리 레벨인 라인(SELMSK) 으로 인해 모든 라인(WCLK)상에 하이 논리 레벨을 발생시키도록 멀티플렉서(60)을 통과하게 된다. 이전 기입 사이클 동안과 같이, 제5d도는 라인(WE)이 CAS전이 상태 후에 기입 신호(W')를 통해 기입 동작을 실행하기 위해 로우 논리 레벨로 구동된다는 것을 나타낸다.
제5d도의 경우와 유사하게, 기입 마스크 레지스터(54)의 로딩은 배제되는데, 그 이유는 RAS-전이 상태시에 라인(SF)이 로우 논리 레벨로 되고, 라인(TR- 및 WE-)의 조합이 하이 논리 레벨로 되게 하기 위해, AND 게이트(132)의 출력이 로우 논리 레벨로 되고, NAND 게이트(118)의 출력이 하이 논리 레벨로 되기 때문이다. 기입 마스크 레지스터(54)내에 새로운 값이 전혀 로드되지 않기 때문에 [라인(LKM나)은 로우논리 상태를 유지한다]. 기억된 이전 값은 보유된다. 따라서, 제5c도에 도시된 것과 같은 후속 사이클은 기입 마스크 정보를 재로드시킬 필요 없이 기입 마스크 레지스터(54)내에 보유된 기입 마스크 정보를 사용하여 마스크 기입 동작을 발생시키게 된다.
제5c도에 관련하여 상술한 바와 같이, CAS전이 상태시의 라인(SF)의 상태는 제5d도의 기입 사이클이 데이타 소오소[1인 라인(SF]로서 컬러 레지스터(50)을 사용하거나, 데이타 소오스로서 데이타 라인(D0 내지 D7)(제5d도의 DATA)의 값을 사용하는지를 제어하게 된다. AND게이트(128)의 출력이 OR게이트(144)의 제2입려겨에 접속되기 때문에 조합 논리 회로(44)는 이 선택을 실행하므로, 제5c도의 사이클에 관련하여 상술한 AND게이트(142)의 출력과 동일한 NOR 게이트(126)에 의한 WTCLR의 발생 효과를 갖게 된다.
제1도에 도시된 이중 포트 메모리(1)과 같은 이중 포트 메모리를 비디오 시스템에 사용할 때, 때때로 다수의 연속 메모리 위치들이 동일한 데이타로 기입될 수 있다. 예를 들어, 이중 포트 메모리(1)이 그래픽 역상의 비트 맵 표시를 포함하는 경우에, 넓은 디스플레이 영상 영역이 소정의 컬러로 충전될 수 있다. 따라서, 단일 사이클동안 이중 포트 메모리 내의 다수의 위치에 동일한 데이타를 기입 하는 것이 유용하게 된다.
제7도를 참조하면, 단일 사이클동안 인접열을 어드레싱하는 특징(이하, 블럭 기입 특징이라 칭함)을 수행하기 위한 회로를 포함하는 Y 디코더(20)의 블록도가 도시되어 있다. 이중 포트 메모리(1)의 동작이 제7도에 관련하여 후술된 특징에 의해 증강될 수 있지만, 상술한 이중 포트 메모리는 블록 기입 특징 없이도 동작할 수 있다. 제7도는 이중 포트 메로리(1)내의 단일 어레이(2)용 Y 디코더(20)을 도시한 것인데, 물론 제7도에 도시된 회로는 제1도에 도시된 각각의 어레이(2)와 관련된다. 상술한 바와 같이, Y 디코더(20)은 어드레스 라인(A0 내지 A7)상에 수신된 열어드레스의 래치된 값을 수신하는데, 이 래치된 열어드레스 라인들은 제7도에 라인(AY0 내지 AY7)로 도시되어 있다. 물론, 단지 256개의 열만이 각각의 어레이(2)내에 존재하기 때문에, CAS신호에 의해 래치된 어드레스 라인(A8)의 값을 열 디코딩 동작시에는 사용되지 않는다. 프리 디코더(200)은 라인(AY2 내지 AY7)을 수신하여, 이 6개 비트를 64개 출력 라인으로 디코드되는데, 이라인들 중 한 라인은 하이 논리 레벨로 됨으로써 엔에이블 될 수 있다. 그러므로, 각각의 출력라인(202)는 관련 어레이(2)내의 4개 열 그룹의 선택을 나타낸다.
4개의 열의 각 그룹에서열선택회로(204)가 연결하는데, 간단화하기 위해 제7도에는 한 개의 열선택회로(204)만이 도시되어 있다. 프리 디코더(200)으로부터의 관련 출력 라인(202)는 각 열선택회로(204)내의 내장되어 있는 AND 게이트(206)의 한 입력 및 AND게이트(208)의 한 입력에 접속된다. 특수 기능 논리회로(30)으로부터의 라인(SWCLR)은 AND 게이트(206)의 제2입력에 접속되는데, 인버터(207)에 의해 반전된 라인(WTCLR)은 AND게이트(208)의 제2입력에 접속된다. 상술한 바와 같이, 라인(WTCLR)은 컬러 레지스터(50)의 내용이 어레이(20)내에 기입될 때 발생되는데, 각각의 어레이(2)내의 다수의 열을 어드레싱하기 위한, 본 명세서에 기술된 특징은 동일한 신호에 엔에이블된다. 또한 열선택회로(204)내에는, 램덤 억세스 모우드시에 어드레스될 어레이(2)내의 열을 선택할 때 라인(AY0 및 AY1)상의 최소 유효열 어드레스 비트의 실제 디코딩을 수행하는 1-4디코더(210)이 포함된다. 1-4 디코더(210)은 라인(AY0내지 AY1)의 값에 따라 4개의 라인(214내지 214)을 구동시킨다. 패스(pass) 트래지스터(212 내지 212)패스(pass) 트랜지스터(212내지 212)은 이것의 대응 트랜지스터(220내지 212)의 게이트에 이것에 대응라인(214내지 214)을 접속시킨다. 각각의 트랜지스터(212내지 212)의 게이트들은 AND 게이트(208)의 출력에의해 제어된다. 따라서, 블록 기입 특징이 선택될 경우, 즉 라인(WTCLR)이 하이 논리레벨인 경우, 1-4디코더(210)의 결과는 라인 (202)가 이에 연결된 4개 열의 그룹을 선택하고 있더라도 무시된다.
또한 열선택회로(204)는 라인(43,43,43및 43)으로서 제7도에 도시된 래치(42)의 내용중 짝수(even)비트를 수신한다. 상술한 바와 같이, 래치(42)는 각 사이클중에 라인(WE)상의 기입 엔에이블 신호 후에 또는 라인(CAS)상의 열어드레스 신호시에 수신된 데이타 입력 라인(D0 내지 D7)의 값을 저장한다. 각각의 라인(43,43,43및 43)의 AND게이트(206)의 출력에 접속된 게이트를 갖고 있고, 이것의 대응 트래지스터(220내지220)의 게이트에도 접속되는 패스 트랜지스터(216n 내지 216)에 접속된다.
트레지스터(220내지220)은 본 분야에 공지된 방식으로 선택된 열에 대한 기입 동작을 달성하기 위해서 이것의 열에 연결된 감지 증폭기(4)에, 어레이(2)에 연결된 입력/출력 버퍼(24)를 접속시킨다. 라인(WTCLR)이 인에이블되지 않는 정상 동작 모우드에 있어서, AND 게이트(206)의 출력은 로우 논리 레벨로 되어 라인(43,43,43및 43)이 트랜지스터(220내지220)의 상태에 영향을 끼치지 않게 된다. 동시에, 프리 디코더(200)에 의해 선택된 4개열의 그룹용 AND 게이트(208)의 출력은 하이 논리레벨로 되어,1-4디코더(210)의 결과가 선택된 열을 위한 감지 증폭기(4)의 연결된 입력/출력 버퍼(24)의 접속을 제어하게 된다.
블록 기입 특징이 조합 논리회로(44)에 의한 라인(WTCLR)의 엔에이블링을 표 1에 나타낸 바와같은 라인(WE, SF 및 TR)의 상태에 의해 선택되면, AND 게이트(206)의 출력은 라인(AY2 내지 AY7)에 응답하여 프리-디코더(200)에 의해 선택되는 4개의 열의 그룹을 위해 하이 논리레벨로 된다. 이경우에, 라인(43,43,43및 43)의 상태는 트랜지스터(220내지220)중 어느 트랜지스터가 도통하게 될지를 결정하여, 관련 그룹 내의 모든 4개까지의 열을 이것의 입력/출력 버퍼(24)에 접속시키게 된다. 이때, 어레이(2)에 대응하는 컬러 레지스터(50)비트의 내용은 래치(42)로부터, 라인(43,43,43및 43)의 상태에 의해 선택된 열 내에 기입된다.
제8도를 참조하면, 블록 기입 특징의 동작을 도시한 타이밍도가 도시되어 있다. 상기 표 1로부터 입증된 바와 같이, 컬러 레지스터(50)의 내용언 열어드레스 신호(CAS)가 활성화될 때 라인(SF)가 하이 논리레벨로 되는 것에 관련하여 라인(WE-)또는 라인(SF)가 논리레벨로 됨에 따라 RAS활성화시에 라인(TR)이 하이 논리레벨일 때 기입 사이클중에 기입된다. 표 1에 제8도에 따르면, 컬러 레지스터의 기입 동작(및, 이 실시예내에서, 블록 기입 특징)은 행 스트로브 신호(RAS)가 로우 논리레벨일 때 활성화되고, 라인(TR)이 하이 논리레벨이며, (WE및 SF)의 AND가 로우 논리레벨일때 필요한데, 열어드레스 스트로브신호(CAS)가 활성화 될 때, 라인(SF)는 하이 논리 상태로 되어야 한다. 그러므로, 엔에이블된 블록 기입 모우드에 있어서, CAS또는 WE가 활성화될 때 라인(D0 내지 D7)[즉, 라인(D0,D2,D4 및 D6]상의 데이타 입력신호의 짝수 비트의 값은 대응 어레이(2)에 대한 컬러 레지스터(50)의 값으로 기입될 4개의 그룹으로 열을 지정된다. 상술한 바와 같이, 이러한 모든 4개의 열들은 이 모우드 내에서 어드레스 가능하게 될 수 있으므로, 각각의 8개의 어레이(2)내의 4개의 열이 단일 사이클중에 기입될 수 있다는 특징을 제공하게 된다.
다시 표 1을 참조하면, RAS가 활성화될 때 라인(SF)과 라인 로우 레벨인인 경우에, 마스크 기입 동작은 블록 기입 특징과 함께 엔에이블될 수 있다. 이 방식으로, 컬러 레지스터(50)의 내용은 단지 선택된 어레이로의(4개열의 그룹 내의)다수의 열에 기입될 수 있다. 제9도를 참조하면, 2개의 열(CON및 COL)에 관련된 각각의 어레이(2)내의 메모리 위치 내용을 변형시킬때의 컬러 레지스터(50) 및 기입 마스크 레지스터(54)응용의 레지스터 레벨도가 도시되어있다. 상술산 바와 같이 CAS가 제8도의 타이밍으로 활성된 후에 기입 엔에이블 라인(WE)이 활성화될 때, 데이타 라인(D0 및 D2)가 1 논리레벨로 되고, 데이타 라인(D4 및 D6)이 0 논리레벨로 되는 경우에, 열(n 및 n+1)이 선택된다. 제6도의 예에서와 같이, 제3내지 제6최소 유효 비트만이 컬러 레지스터(50)의 내용으로 기입되지만, 상술한 블록 기입 특징에 있어서, 이 마스크 기입 동작은 선택된 열(COL및 COL)내에서 동시에 실행된다.
이제 제11도를 참조하여, 선택적인 행 기입 동작을 실행하기 위한 RAM(1)내의 부수적인 회로의 구조 및 동작에 대해서 상세하게 기술하겠다. 제11도는 2개의 비트라인(300a 및 300b)에 접속되는 단일 감지증폭기(4)를 도시한 것이다. 제11도에 도시한 회로의 형태는, 1987년 4월 14일자로 데이비트 제이, 맥엘로이 (David J. McElroy)에게 허여되어 텍사스 인스트루먼츠 인코포레이티드(Texas Instruments Incorporated)에 양도된 미합중국 특허 4,658,377호에 기술된 것과 유사하게, 절첩(foided) 비트 라인 형태로 되어 있다. 데이타는 전송 게이트(308a 및 308b)를 통해 비트 라인 (300a 및 300b)에 각각 접속될 수 있는 저장 캐패시터(306a 및 306b)내에 전하 저장형태로 저장된다. 전송 케이트(308a 및 308b)는 RAM(1)에 의해 수신된 행 어드레스 신호를 디코딩함으로써 X 디코더(18)에 의해 발생되는 행 선택 신호(XWD0 및 XWD1)에 의해 제어된다. 물론, 다수의 저장 캐패시터(306)이 각각의 감지 증폭기(4)에 연결되는데, 이 감지증폭기들의 1/2 은비트라인(300a)에 접속될 수 있게 되고, 다른1/2은 비트 라인(300b)에 접속될 수 있게 된다[예를 들어 512×2048형태의 1Mbit RAM의 경우에는 512개의 저장 캐패시터(306,26)이 각각의 비트라인(300a 및 300b)에 접속될 수 있다] 제11도에서는, 간략하게 하기 위해, 단일 저장 캐패시터(306)이 각각 비트라인(300a 및 300b)에 연결된 것으로 도시되어 잇다. 독특한 행 어드레스 신호 라인이 감지 증폭기(4)에 연결된 각각의 저장 캐패시터(306)에 연결된다. 즉, 행 선택 신호를 중의 단 한 개의 신호(예, 신호 XWD0 및 XWD1중의 단 한 신호)만이 억세스 사이클중에 고(활성)레베를 어써트(assert)된다. 각각의 비트 라인(300a 및300b)에 연결된 것은, 선택된 저장 캐패시터(306)내의 전하가 감지 증폭기(4)에 의해 비교되게 하는 기준 전하를 저장하도록 작용하는 더미 캐피시터(302a 및 304b)이다. 이 실시예에서, 더미 캐패시터(302)들은 저장 캐패시터(306)과 거의 동일한 크기로 되어 있는 동일한 캐패시턴스를 갖고 있다. 더미 캐패시터(302a 및 302b)는 더미 전송 게이트(304a 및 304b)를 통해 비트 라인(300a 및 300b)에 각각 접속될 수 있다. 더미 전송 게이트(304a 및 304b)는 후술하는 방식으로 행 어드레스신호에 응답하는 X디코더(18)에 의해 발생하는 더미 워드 라인 신호(DUM0 및 DUM1)에 의해 각각 제어된다.
더미 캐피시터(302a 및 302b)에는 또한 전압V에 각각 접속되는 더미 프라챠지 트랜지스터(312a 및 312b)도 접속되어 있다. 더미 프리챠지 트랜지스터(312)의 게이트는, 더미 캐패시터(302)가 이것들의 관련 비트 라인(300)으로부터 분리되도록 라인(DUM0 및 DUM1)이 저레벨 상태로 있는 메모리 사이클의 프리챠지 부분 동안 인가되는 프리챠지 클럭신호 PC에 의해 제어된다. 프리챠지 클럭 신호를 인가하는 동안, 트랜지스터(312)가 턴 온되고, 전압 V가 더미 캐패시터(302)에 인가되어, 이내에 관련된 전하를 저장한다. 이 실시예에서, 전압 V는 RAM(1)의 공급 전압 V의 약 1/3로 된다. 즉 더미 캐피시터(302)가 저장 캐패시터(306)과 거의 동일한 커패시턴스를 갖고 있으므로 , 완전 1 상태의 약 1/3이 프리챠지중에 각각의 더미 캐패시터(302)내에 저장된다[완전1은 V레벨의 인가에 의해 저장 캐패시터(306)내에 기록되거나 회복된다] 이 실시예에서는 더미 캐패시터(302)내에 1/3V레벨이 양호하므로, 기준 전하가 1과 0레벨 사이에 거의 등거리로 되어, 저장 캐패시터 누출 및 다른 효과로 인해 완전 저장 1 레벨이 저하되게 한다.
상기 미합중국 특허 제4,658,377호에 기술된 바와 같이, 비트라인(300a 및 300b)는 양호하게 동일화되고 1/2 V전압으로 프리챠지된다. 즉, 이전 메모리 사이클에서의 감지증록기(4)의 회복동작 후에 비트라인(300)들 중의 라인의 V로 되고 다른 라인이 거의 접지로 되기 때문에, 2개의 비트 라인(300a 및 300b)를 서로 동일하게 함으로써 간단히 1/2V프리챠지가 대부분 달성되고, 이때 비트라인(300)을 바람직한 전압으로 프리챠지하는데 최소의 외부 전력이 필요하게 된다. 이 등가화 및 프리챠지는 활성 사이클 후에 발생하고, 물론 더미 캐패시터(302)의 프리챠지중에 발생 할 수 있다.
상기 미합중국 특허 제4,658,3787호에 기술된 바와 같이, 절첩 비트 라인 정렬은 더미 캐패시터(302)를 비트라인 쌍 내의 대향 비트라인(300)에 접속시키는 동안 비트라인(300)들 중의 한 비트 라인에 선택된 행내의 저장 캐패시터(306)을 접속시킴으로써 동작한다. 예를 들어, 저장 캐패시터(306a)가 선택된 경우에는, 행 선택 신호(XWD0)가 활성화되어, 전송게이트(308a)를 턴 온시키므로써 저장 캐피시터(306a)가 비트라인(300a)에 접속되게 된다. 디코드된 행어드레스의 값은 더미 워드 라인(DUM1)을 활성 상태로 구성시키어, 더미 전송 게이트(304b)를 턴 온시키므로써 더미 캐패시터(302b)가 비트 라인(300b)에 접속되게 된다. 감지 증폭기(4)는, 상기 미합중국 특허 4,658,377호에 기술된 바와 같이, 저장. 캐패시터(306a)와 더미 캐패시터(302b)가 접속된 후 비트 라인(300a 와 300b)사이의 차동 자장 전압을 감지하고, [감지 증폭기(4)가 Y 디코더(20)에 의해 선택된 경우에] 입력/출력 버퍼(24)에 통신하기 위한 논리 레베롤 감지된 차동 전압을 증폭시키며, 감지된 논리상태[관련된 감지 증폭기(4)가 Y디코더(20)에 의해 선택되는지의 여부]를 저장 캐패시터(306a)에 회복시키도록 동작할 수 있다. 상기 미합중국 특허 제4,658,377호에는 각각의 비트 라인(300)이 세그먼트로 나누어지고, 각각의 세그먼트가 부수적인 디코딩에 의해 감지 증폭기(4)에 인가되도록 선택되는 세그먼트 절첩식 비트라인 기술에 대해 설명되어 있다는 것을 주목해야 한다. 세그먼트 기술의 장점은 본 명세서에 기술한 선택적인 행 기입 특징의 동작 및 장점을 달성하는데 필수적인 것이 아니므로, 비트라인(300)의 이러한 세그먼트를 포함하지 않는다.
본 방세서에 기술한 선택적인 행 기입 특징의 목적을 위해, 트랜지스터(320a 및 320b)는 비트라인(300a 및 300b)에 각각 접속된다. 즉 트랜지스터(320a 및 320b)의 게이트는 데이타 신호(F0 및 F1)에 의해 각각 제어된다. 트랜지스터(320a 및 320b)는 라인(321)을 통해 캐패시터(322)의 한 플레이트에 접속되고, 이 캐패시터(322)의 다른 플레이트는 접지에 접속된다. 트랜지스터(324)는 캐패시터(322)와 병렬로 접속되고, 프리챠지 신호(PC)에 의해 제어된 게이트를 갖고 있다. 즉, 프리챠지 신호 PC가 활성 상태이므로(메모리 사이클의 프리챠지 부분동안 생김), 캐패시터(322)는 접지로 방전된다. 이와 마찬가지로, 라인(321)이 감지 증폭기(4)들 중의 다른 증폭기에 관련된 부수적인 비트라인(300)에 트랜지스터(320)을 통해 접속될 수 있다. 이 방식으로, 캐피시터(322)는 다수의 비트라인(300)쌍에 의해 부할된다. 단이 캐패시터(322)의 분할은 [단일 어레이(3)내의]RAM(1)의 단일 입력/출력에 관련된 비트 라인(300)에 제안되는 것이 양호하다. 캐패시터(322)에 의해 제공될 데이타 상태의 선택에 대해서는 다음에 더욱 상세하게 기술하겠다.
이 실시예에 결합된 선택적인 행 기입 특징은 각각의 감지증폭기(4)가 동일한 데이타 상태로 되고 선택된 행 내의 각각의 저장 캐패시터(306)내에 동일한 데이타 상태를 회복시키도록, 저장 캐패시터(306)과 더미 캐피시터(302)에 감지 증폭기(4)에 나타난 전하를 무효화시킴으로써 달성된다. 이 실시예에서, 이것은 저장 캐패시터(306)이 감지중에 접속되는 비트 라인(300)이나 더미 캐패시터(302)가 감지중에 접속되는 다른 비트 라인(300)에 캐패시터(322)를 접속함으로써 달성된다. 물론 현대식 동적 RAM 장치에서, 전형적인 비트라인(300)의 기생 커패시턴스가 전형적인 저장 캐패시터(306)의 커패시턴스의 약 10배로 된다는 것이 공지되어 있다. 캐패시터(322)는, 감지 증폭기(4)가 공지된 방향으로 셋트될 정도, 저장 캐패시터(306)또는 더미 캐패시터(302)를 방전시키고, 라인(321)이 트랜지스터(320)을 통해 접속되는 비트라인(300)을 부분적으로 방전시키기에, 충분한 크기로 되어 있다. 예를 들어, 저장 캐패시터(306a)가 0상태로 기입되도록 선택적인 행 기입이 달성되는 경우에는, 비트 라인(300a)에 캐패시터(322)를 접속시키도록, 감지 전에 신호(F0)가 활성화되어, 저장 캐패시터(306a)내에 저장된 데이타와 관계없이 저장 캐패시터(306a) 및 비트 라인(300a)의 방전효과를 갖게 된다. 그러므로 감지중에 감지 증촉기(4)는 저장 캐패시터(306a)가 전하를 내부에 저장하지 않은 것(즉, 0상태)처럼 동작한다. 회복 동작시에, 감지증폭기(4)는 저장 캐패시터(306a)내에 0 상태를 회복시킨다. 이것은 또한 워드 라인 신호(XWD0)에 관련된 각각의 저장 캐패시터(306a)의 경우에 발생되므로, RAM(1)의 모든 행은 Y디코더(20) 및 RAM(1)내의 기입 회로를 사용하지 않고서 단일 사이클 내에 0 상태로 기입된다.
표 2는 비트 라인(300a 및 300b)를 통해 저장 캐패시터(306a 및 306b)내로의 1 및 0 상태로 기입을 달성하기 위해 캐패시터(322)가 접속되는 비트 라인을 나타낸 것이다.
Figure kpo00002
제11도로부터 알 수 있는 바와 같이 0 상태를 기입하기 위해, 캐패시터(322)는 선택된 저장 캐패시터(306)의 비트 라인(300)에 접속되어야 하고 1 상태를 기입하기 위해, 캐패시터(322)는 선택된 더미 캐패시터의 비트라인(300)에 접속되어야 한다.
상기 기능을 달성하기 위한 캐패시터(322)의 최소 캐패시턴스는 용이하게 계산될 수 있다. 선택적인 행 기입 동작시의 캐패시터(322)의 최악의 경우는, 접속된 저장 캐패시터(306)이 완전 1 레벨로 저장되는 비트 라인(300)에 0 상태로 기입하는 것이다. 이 동작은 저장 캐패시터(306a)가 0 상태에 있다는 것을 감지 증폭기(4)가 감지하기 위해 완전 1 레벨로부터 저장 캐패시터(306a, 예)를 방전시키고 또한 [비트라인(300b)에 관련된] 더미 캐패시터(302b)내에 저장된 전하량 만큼 관련 비트라인(300a)를 방전시키기 위해 캐패시터(322)를 필요로 한다. 더미 캐패시터(302b)에 의해 비트 라인(300b)에 나타나는 전하는 이것의 캐패시턴스(C) X 프리챠지 전압의 차(V-V)로 되는데, 여기서 V는 비트 라인 프리챠지 전압이고, V는 더미 캐패시터 프리챠지 전압이다. 저장 캐패시터(306a)에 비트 라인(300a)에 나타나는 최대 전하는 이것의 커패시턴스(C) X(저장된 1 경우 내외) V와 V사이의 차로 된다. 캐패시터(322)에 의해 저장될 수 있는 전하는 이것이 캐시패시턴스() X 이것의 초기 프리챠지 전압(V)와 트랜지스터(320a)에 의해 접속되는 비트 라인 프리챠지 전압(V) 사이로 차로 된다.각 쌍의 비트 라인(300)은 자체의 캐패시터(322)와 이에 관련된 프리챠지 트랜지스터(324)를 가질 수 있다. 즉, 레이아웃(layout)관점에서 보아, 다수 쌍의 비트라인(300)에 의해 분할된 단일 캐패시터(322) 및 프리챠지 트랜지스터(324)를 갖는 것이 효율적으로 된다. 이것은 물론 캐패시터(322)의 크기가 모든 관련된 쌍의 비트 라인(300)에 대해 동시에 발생하는 최악의 경우의 상태[예, 모든 선택된 저장 캐패시터(306)으로부터 1 레벨를 방전하는 상태]를 허용할만하게 되는 것을 필요로 한다. 따라서, 연속적인 선택적 행 기입 동작은 캐패시터(322)의 값 C가 다음 관계를 만족시키는 것을 필요로 한다.
Figure kpo00003
여기서, n은 단일 캐패시터(322)를 분할하는 각각의 행에 대해 선택된 저장 캐패시터(306)의 수이다[각쌍의 비트 라인(300)이 자체의 캐패시터(322)를 갖고 있는 경우에, n은 1이다], 그러므로, 관계는 이러한 동작시에 캐패시터(322)에 의해 저장될 전하가[비트라인(300a)의 프리챠지 전압에 관련된] 1값을 갖고 있는 n개의 저장 캐패시너(306a)에 의해 저장된 전하 더하기[비트 라인(300)의 프리챠지 전압에 관련된]각각의 더미 캐패시터(302b)에 의해 저장된 전하와 동일해야 하는 필요성과 등가로 된다. 그러나, 이 실시예에서는 상술한 바와 같이, Vo가 접지이고, Vbit가 1/2Vdd이며, C302가 C306과 동일하고, Vref가 1/3Vdd이다. 따라서 캐패시터(322)의 값을 정하기 위한 상기 관계는 다음과 같이 간단해질 수 있다.
C322(Vdd/2)n[C306(2Vdd/3)]
결국,
C322n[C306(4/3)]
저장 캐패시터(306)의 캐패시턴은 50fF 값의 경우에, 256개의 저장 캐패시너(306)이 각각의 어레이(2)의 행 내에 선택된다고 가장하면[RAM(1)은 512 × 256어레이(2)로 구성됨], 캐패시터(322)의 값이 최소한 약 17pF로 되어야 한다. 특히, 캐패시터(322)의 접지로의 프리챠지는 비트라인(300)이 1/2Vdd로 프리챠지되도록 캐패시터(322)의 최소 크기를 제공한다.
본 명세서에 기술한 선택적인 행 기입 특징의 실행에만 관한 바와 같이, 캐패시터(322)의 크기는 실제 최대 값을 갖고 있지 않다. 그러나, 캐패시너(322)가 접속되는 비트 라인(300)을 과대하게 방전하는 경우에, 선택적인 행 기입 특징을 사용하지 않는 감지 증폭기(4)의 동작은 반대로 악영향을 받을 수 있다. 이 상태는 RAM(1)로서 구성된 메모리 내에서 생길 수 있는데, 이 경우에 각각의 어레이(2)는 선택적인 행 기입 특징을 실행하기 위해 독립적으로 선택되거나 실행하지 못하도록 억제될 수 있다.
제11a도를 참조하면, 상기 미합중국 특허 4,658,377호에 기술된 것과 같은 전형적인 CMOS 감지증폭기(4)의 구조가 도시되어 있다. 비트 라인(300a 및 300b)는 트랜지스터(319a 및 319b)를 통해 p-채널 트랜지스터[346a, 비트 라인(300b)의 경우에는 326b] 및 n-채널 트랜지스터(344a 또는 344b)사이의 접합부에서 감지 노드(301a 및 301b)에 각각 접속되어, 이 트랜지스터(344 및 346)은 공지된 교차 결합 인버터 장치로서 작용한다. 트랜지스터(344)의 소오스의 노드(340)은 트랜지스터(346)의 소오스의 노드(342)와 마찬가지로 다수의 감지 증폭기(4)들 사이에 분할된다. 감지 동작중에, 클럭(S1)[클럭(S1)은 클럭(S2)보다 선행함]이 고레벨 상태로 되어 증폭에 시작하기 전에, 노드(340)이 접지로부터 분리되어, 비트라인(300a 및 300b) 사이의 차 전압이 증폭 이전에 안전화되게 된다. 이 시간 중에, 클럭 신호(T)는 고레벨로 되므로, 비트라인(300a 및 300b)는 트랜지스터(319a 및 319b)에 의해 감지 노드(301a 및 301b)에 접속된다. 차 전압의 안전화는 감지 증폭기(4)내에 결합된 잡음으로 인한 인사 감지를 방지시키는데 유용하다.
제11도 내의 커패시터(322)가 과대하게 큰 경우에, 이에 결합되는 비트라인(300)은 1/2Vdd이하의 n-채널 트랜지스터(344)의 임계 전압 이하의 전압으로 방전될 수 있다. 예를 들어, 비트라인(300a)가 캐패시터(322)에 접속되어 너무 과대하게 방전되는 경우에, 트랜지스터(344b)는 노드(340)이 트랜지스터(344a)를 통해 비트라인(300a)에 방전하기 시작하도록 턴 온될 수 있다. 이러한 노드(340)의 방전은 감지 증폭기(4)에 해롭지 않아 캐패시터(322)가 감지 응용을 무효화시키지만, 노드(340)이 감지 증폭기(4)들에 분할되어 선택적인 행 기입 특징이 사용되지 않느면, 노드(340)의 방전은[비트 라인(300)을 안정화시키기 전에 클럭(S1)이 노드(340)을 접지에 풀링(pulling)시키기 시작하는 것과 비슷하게] 비트라인 전압의 안정화전에 내부의 교화 결합 인버터의 상태를 조숙하게 셋트시킬 수 있다. 따라서, 캐패시터(322)는 비트라인 프리챠지 전 이하의 트랜지스터(344)의 한 임계전압보다 많은 관련 비트라인을 풀(pull)시키지 못하도록 크기가 제한되어야 한다. 캐패시터(322)의 이 최대값은 비트 라인(300)과 각각의 특정 RAM(1) 내의 감지 증폭기(4)의 특징에 좌우되고, 본 분야에 숙련된 기술자들에 의해 용이하게 계산될 수 있다.
제12도는 각각의 어레이(2)에 관련된 것과 같은, RAM(1)내의 캐패시터(322)의 형태를 블록 형태로 도시한 것이다. 제12도에서는, 제1도의 소정의 기능 블록을 간단히 하기 위해 도시하지 않았다. 각각의 어레이(20내지 27)은 제11도에서 상술한 바와 같이 관련된 캐패시터(324)[제12도에는 전체적으로 블록(326)으로 도시됨]를 갖고 있다. 단일 캐패시터(322) 및 단일 트랜지스터(324)는 모든 어레이(2)에 의해 분할될 수 있다는 것을 알아야 된다. 선택 논리 회로(328)은 제2도에 도시한, 기입 마스크 레지스터(54)로부터의 (FWM) 및 칼러 레지스터(50)으로부터의 라인(FWD)를 수신한다. 신호(XDUM)은 적당한 때에 더미 캐패시터(302)들 중의 선택된 캐패시터를 관련된 비트 라인(300)에 접속시키는 제11도의 신호(DUM0 및 DUM1)을 발생시키기 위해 RAM(1)내에 사용된다. 라인(AX0)는 행 어드레스의 최하위 비트로서, 표 1에 따른 선택적인 행 기입 특징에 의해 기입될 데이타와 함께 사용된다, 선택 논리 회로(328)은 또한 조합 논리 회로(44)로부터 신호(FW)를 수신하여 상술한 표1에 따른 제어 입력의 상태에 따라 선택적인 행 기입 특징을 인에이블시킨다. 선택 논리회로(328)로부터의 각각의 어레이(2)로 2개의 라인이 출력되는데, 이러한 2개의 라인은 비트라인(300a 및 300b)중의 어느 한 라인이 접속되는 어레이내의 각각의 비트라인(300) 쌍을 선택하기 위해 제11도에 도시한 라인(F0 및 F1)으로 된다. 제12도로부터의 명확히 알수 있는 바와 같이 캐패시터(322)의 응용은 각각의 어레이(2)에 대해 개별적으로 제어될 수 있어, 선택적인 행 기입 특징은 기입 마스크 레지스터(54)내의 저장된 정보에 따라 억제되고, 데이타 상태는 컬러 레지스터(50) 내에 저장된 정보에 의해 각각의 어레이(2)에 대해 제어될 수 있다.
이제 제13도를 참조하여, 캐패시터(322)가 접속되는 한 비트라인(300)상을 결정할 때 RAM(1) 내에 결합된 선택 논리 호로(328)의 구조 및 동작과, 기입 마스크 레지스터(54)로부터 선택적인 행 기입특징에 기입 마스크 정보를 결합시키는 상태에 대해 기술하겠다. 제13도에 도시한 선택 논리 회로(328) 부분은 제1도 및 제12도의 어레이(20내지 27)중의 한 어레이(2i)에 관련된 것이다. 즉, 논리 회로(328i)는 물론 RAM(1)내에 8개의 어레이(2) 각각에 대해 8번 반복된다. 그러므로, 제13도의 선택 논리회로(328i)는 한 어레이(2)에 대해 이 실시예에 도시된 단일 캐패시터[322, 및 트랜지스터(324)를 수반함]에 관련되어 있다.
NAND 게이터(330)은 제2도 및 제4도의 조합 논리 회로(44)로부터 라인(FW)상의 신호를 수신한다. 즉, 라인(FW)상의 활성 신호는 선택적인 행 기입 동작이(RAS_)전이시에 단자(WE_, SF 및 TR_)에 의해 수신된 데이타 상태에 따라 선택되었다는 것을 나타낸다. NAND 게이트(30)은 게이트 기입 마스크 레지스터(54)로부터 신호(FWMi)를 수시나낟. 제13도의 논리 회로는 한 어레이[2,즉 어레이(2i )]에 관련되므로, 기입 마스크 레지스터(54)의 대응 비트(i)를 수신한다. 그러므로, 기입 동작이 선택된 어레이(2)에 대해 억제될 수 있게 하는 기입 마스크 특징이 본 명세서에 기술한 선택적인 행 기입 특징에 결합된다. 물론, 제13도에 도시한 것과 같은 기입 마스크 정보의 인가는 선택적인 행 기입 특징의 동작에 필수적인 것이 아니라 , 이렇게 인가하면 선택적으로 유리하게 된다. NAND 게이트(330)은 또한 상술한 입력 타이밍 신호(XDUM)을 수신한다. 이 방식으로 가능한 경우로서, 신호(F0i) 또는 Fli)의 인가가 메모리 사이클 내의 적당한 시간에 발생하게 된다. 그러므로, NAND 게이트(330)의 출력은 라인(FW)가 엔에이블되고(즉, 선택적인 행 기입특징이 선택되고,) 라인(FWMi)가 고레벨 상태로 되며[즉, 기입이 어레이 2i에 대해 억제되며], 라인(XDUM)이 사이클 내의 적당한 시간에 고레벨롤 되는 경우에만 제 논리레벨로 된다.
어레이(2i)에 대한 신호(F0i 및 Fli)의 선택도 또한 제13도의 논리 회로에 의해 달성된다. 익스클루시브 OR게이트(331)은 한 입력에서 최하위 행 어드레스 비트(AX0)를 수신하는데, 이 비트(AX0)는 워드라인((XWD0)가 어써트되는지, 워드 라인(XWD1)이 어써트되는지의 여부를 선택한다(행 어드레스의 최상위 비트는 한 워드 라인 쌍을 선택한다고 가정함). 익스클루시브 OR게이트(331)은 또한 컬러 레지스터(50)으로부터 라인(FWDi)를 수신한다. 라인(FWDi)는 어레이(i)의 선택된 행에 기입된 데이타 비트를 이송한다. 선택적인 행 기입 특징의 데이타 소오스가 본 명세서에는 컬러 레지스터(50)으로서 도시되어 있으나, 이와 유사하게 데이타 입력 터미널이 이에 기입될 데이타를 나타낼 수 있다는 것을 알아야 한다. 선택적인 행 기입 특징은 RAM(1)내의 저장된 메모리의 일부를 클리어시키고 충전(filling)시키기 때문에, 이 내의 다수의 행에 동일한 데이타를 나타내는 것이 유용하다. 이러한 응용시에는 선택적인 행 기입 특징에 사용될 데이타 소오스로서 컬러 레지스터(50)을 사용하는 것이 양호한데, 그 이유는 데이타 단자(DO 내지 D7)에 반복적으로 동일한 입력 데이타를 나태냄으로써 사용자가 신뢰할 수 있기 때문이다.
익스클로시브 OR 게이트(331)의 출력은 NOR 게이트(332)의 한 입력에 접속되고, 인버터(333)을 통해 NOR 게이트(334)의 한 입력에 접속된다. NOR 게이트(332)는 다른 입력에서 NADN 게이트(330)의 출력을수신하고, 이것의 출력에서 라인(Fli)를 구동시킨다. 이와 마찬가지로, NOR 게이트(334)는 다른 입력에서 NADN 게이트(330)의 출력을 수신하고, 이것의 출력에서 라인(Fli)를 구동시킨다. 그러므로, NADN 게이트 (330)의 출력이 고레벨일 때 NOR 게이트(332 및 334)의 출력이 조절되지 않게 저레벨로 되므로, NAND 게이트(330)의 출력은 엔에이블신호로서 작용한다. NADN 게이트(330)의 출력이 저레벨로 되면, 비마스크된 선택적인 행 기입 동작중에, 상기 표 2에 기술한 선택을 실행하는 익스클루비스 OR 게이트(331)의 출력에 응답하여, NOR 게이트(332) 또는 NOR 게이트(334)의 출력이 고레벨로 된다[다른 NOR 게이트(332 또는 334)의 출력은 저레벨를 구동된다]. 라인(FOi)또는 라인(Fil)는, 바람직한 동작을 달성하는데 필요한 대로 비트 라인(300a 또는 300b) 에 캐패시터(322)를 접속시키기 위해, 입력 데이타 및 행 선택에 따라 고레벨 상태로 구동된다.
이제 제11도 및 제11a도와 함께 제14도를 참조하여, RAM(1)의 어레이(2)의 선택적인 행 기입 기능의 동작 타이밍에 대해서 설명하겠다. to에서, RAM(1)(이전의 활성 사이클이 뒤따르는)메모리 사이클의 프리챠지 부분에 있게 된다. 클럭 신호(T)가 고레벨이므로, 라인(300a 및 300b)는 감지 증폭기(4)의 감지 노드(301a 및 301b)에 접속된다. 이때, 비트 라인(300)은 감지 증폭기(4)에 의해 약 1/2Vdd인 Vbit로 프리챠지된다. 즉[클럭신호(T)가 고레벨로 있는 도안 이것의 대응 비트 라인(300a 및 300b)의 전압을 나태내는]감지 노트(301a 및 301b)의 전압은 제14도 내의 라인(V301)상에 도시된 바와 같이 된다. 또한 이때, 캐패시터(322)는 Vss로 프리챠지 되고, 더미 캐패시터(302a 및 302b)는 Vref(약1/3 Vdd)로 프리챠지된다.
to 다음에, 라인(RAS-)는 다음 활성 메모리 사이클의 초기에 고레벨-저레벨 전이를 하게 된다. 제14도내의 이예의 목적을 위해, 선택적인 행 기입 특징이 선택된다고 가정하고, 논리 0 이 제11도의 저장 캐패시터(306a)에 기입된다고 가정한다. 행 어드레스가 래치되어 X 디코더(18)에 의해 디코드된 후의 소정 시간(14도에 시간 t1으로 도시된)에 논리 0가(짝수번 행 내의) 저장 캐패시터(306a)에 기입되므로, 라인(F0)는 [고려 중인 어레이(2)에 대한] 선택 논리 회로(328)에 의해 고레벨 상태로 구동된다. 상술한 바와 같이,이것은 트랜지스터(320a)가 캐패시터(322)를 비트라인(300a)에 접속시키게 한다. 또한 거의 이때의 라인(DUM1)이 고 논리 레벨로 구동되므로, 더미 전송 게이트(304b)가 더미 캐패시터(302b)를 비트 라인(300b)에 접속시키게 되고, 라인(XWD0)는 전송 게이트(308a)가 저장 캐패시터(306a)를 비트 라인(300a)에 접속시키도록 고레벨로 구동된다. 반대로, 라인(XWD1 및 DUM0)는 저레벨로 유지되어, 비트 라인(300a 및 300b)로부터 저장 캐패시터(306b)에 및 더미 캐패시터(302a)를 각각 분리시킨다.더미 캐패시터(302b)를 비트 라인(300b)에 접속시키면, 이때 비트 라인(300b)의 전압이 소량 감소되게 되는데, 그 이유는 비트 라인(300b)가 충전되는 것보다 전압으로 더미 캐패시터(302b)가 충전되기 때문이다. 캐패시터(322)가 비트 라인(300a)에 접속되기 때문에, 캐패시터(322)는 비트라인(300a)및 저장 캐패시터(306a)로부터 전하를 풀(pull)하게되어 시간 t1후에 비트 라인(300b)의 전압 이하로 비트 라인(300a)의 전압 레벨을 폴링한다. 이것은 감지노드(301a)의 전압이 시간 t1후에 감지 노드(301b)의 전압 이하로 되는 것으로 제14도에 도시되어 있다.
워드 라인(XWD0, WXD1)과 더미 워드 라인(DUM0, DUM1)이 작동되는 시간 전에, 가능한 경우로서, 캐패시터(322)를 비트라인(300a)또는 비트라인(300b)에 접속시키는 것이 양호하게 될 수 있다. 비트 라인(300)은 충분한 전하를 저장하기 위해 프리챠지되기 때문에, 캐패시터(322)의 초기 접속은 저장 캐패시터(306)또는 더미 캐패시터(302)를 접속 시키기 전에 관련된 비트 라인(300)을 저전압에 풀시킬 수 있다. 이러한 초기 저속은 비트 라인(300)에 다수의 용량성 소자를 접속시킴으로써 생긴 잡음 효과를 최소화시킬 수 있다.
그러나, 감지 증폭기(4)에 의한 차 전압 증폭전에 비트 라인(300a)를 인정한 전압으로 방전시키기에 충분한 시간 동안(322)가 비트라인(이 예에서는 300a)에 접속되기만 하면 된다.
시간 t2에서, 클럭 신호(S1)은 활성 상태로 되어, 사이클의 증폭스테이지를 시작하게 된다. 상기 미합중국 특허 제4,658,377호에 기술된 바와 같이. 클럭 신호(S1)에 의한 트랜지스터(310)의 작동은 교차 결합 인버트의 작동에 의해 감지 노드(301a 및 301b)의 전압을 천천히 분리하기 시작하기 위해, 병렬 트랜지스터(318)에 대해 비교적 높은 임피던스를 갖고 있는, 트랜지스터(310)을 턴 온시킨다. 감지 노드 전압의 분리 다음에, 클럭 신호(T)는 저레벨로 되어, 트랜지스터(319a 및 319b)를 턴 오프시킴으로써 증폭 동작으로부터 비트 라인[((300a 및 300b)뿐만 아니라 캐패시터(322)]의 용량성 부하를 분리시킨다. 그 다음 클럭 신호(S2)는 시간 t3에서 고레벨 상태로 되어, 노드(340)이 신속하게 접지로 풀되게 하고, 비트 라인(300a 및 300b)가 감지 노드(301a 및 301b)로부터 감결합되는 시간 동안 증폭 처리를 신속하게 완료하게 한다.
감지 노드(301a 및 301b)에서의 차 전압이 증폭되는 시간 후에[감지 노드(301a)이 전압은 Vss에 근접하게 되고, 감지 노드(301b)의 전압은 Vdd에 근접하게됨], 감지 동작이 완료되고 더미 캐패시터(302b)로부터의 다른 보조가 필요없을 때, 더미 워드 라인 신호(DUM1)은 저레벨 상태로 될 수 있다. 신호(XDUM)은 이때까지 제레벨로 되어, 저장 캐패시터(306a)의 회복이 캐패시터(322)에 의해 적재되지 않도록 라인[(F0) 및 라인(DUM1)]를 비동작시킨다. 회복 동작은 고레벨로 되는 클럭 (T)에 의해 시작되어, 감지노드(301a 및 301b)에서의 증폭 전압이 비트라인(300a 및 300b)에 인가 되어 저장 캐패시터(이 경우에는 306a)를 0 상태로 충전시키도록 트랜지스터(319a 및 319b)을 턴온시킨다. 제14도에 도시한 시간 t4에서, 워드라인(XWD0) 및 클럭 신호(T)는 본 분야에 공지된 기술에 의해 전압 Vdd이상으로 부스트(boost)되므로, 1 레벨이 기입되는 경우에, 임계 전압 강하가 전송 게이트(304a) 및 트랜지스터(319a)양단에서 발생하게 된다. 그러나, 캐패시터(322)가 감지 기간동안 비트 라인(300a)를 저레벨로 방전시키기 때문에, 이때 감지 증폭기(4)에의해 저장 캐패시터(306A)내에 0 레벨이 회복된다. 메모리 사이클은 신호(S1, S2 및 XWD0)의 비작동으로 종료되고, 그 후에 프리챠지 및 등가화 동작이 시작된다.
본 명세서에 기술한 선택적인 행 기입 특징은 RAM(1)이 영상 저장용으로 사용될 때 클리어 또는 충전 동작을 효율적으로 실행하는데 사용될 수 있는 바와 같은, 제7도 내재 제9도에 관련하여 상술한 블록 기입 특징의 대안물과 거의 유사하다. 그러나, 이 2개의 특징들은 서로 배타적으로 될 필요가 없고, 원하는 대로 동일한 RAM(1)내의 결합될 수 있다.
지금까지 본 발명에 대해 예시적인 실시예를 참조하여 기술하였으나 이 설명은 단지 예로서 설명한 것으로, 본 발명을 이에 제한시키려는 것이 아니다. 본 분야에 숙련된 기술자들은 본 발명의 이 설명을 참조함으로써 본 발명의 예시적인 실시예 및 부수적인 실시예를 여러 가지로 변형시킬 수 있다. 부수적으로, 본 분야에 숙련된 기술자들은 예시적인 실시예와 동일한 결과를 달성하기 위해서, 본 명세서에 기술한 부품을 기존 및 미래의 등가 부품으로 용이하게 대체시킬수도 있다. 이러한 변경, 대체 및 부수적인 실시예들은 모두 이후 특허 청구 범위에 청구된 바와 같은 본 발명의 원리 및 범위에 속한다.

Claims (38)

  1. 행 및 열로 배열된 메모리 셀 어레이, 행 어드레스 신호를 수신하고 이에 응답하여 상기 메모리 셀의 행을 선택하기 위한 행 디코드 수단, 선택된 행 내의 각각의 메모리 셀이 이 행에 관련된 비트 라인에 접속되도록 상기 메모리 셀 행에 각각 관련된 다수의 비트 라인, 관련된 비트 라인의 전압과 기준 노드에서의 전압을 비교하기 위해 상기 비트 라인 중의 한 세트와 각각 관련된 다수의 감지 증폭기, 캐패시터 및 상기 감지 증폭기와 관련된 열 내에 상기 선택된 행 내의 메모리 셀에 의해 저장된 데이타 상태에 관계없이, 상기 캐패시터가 관련된 감지 증폭기에 의한 비교가 선정된 결과를 갖게 하도록, 데이타 신호에 응답하여 상기 비트 라인에 상기 캐패시터를 접속시키는 수단을 포함하는 것을 특징으로하는 판독/기입 메모리.
  2. 제1항에 있어서, 상기 캐패시터가 상기 다수의 비트 라인에 각각 접속되고, 상기 선택된 행 내의 상기 메모리 셀에 의해 저장된 데이타 상태에 관계없이, 상기 캐패시터가 관련된 감지 증폭기에 의한 비교가 선정된 결과를 갖게 하도록, 상기 접속 수단이 상기 캐패시터를 다수의 비트 라인에 접속시키는 것을 특징으로 하는 메모리.
  3. 제2항에 있어서, 상기 각 감지 증폭기가 관련된 비트 라인에 접속된 메모리 셀내의 비교의 결과를 회복시키는 것을 특징으로 하는 메모리.
  4. 제2항에 있어서, 상기 접속 수단이, 상기 캐패시터의 제1플레이트와 관련된 비트 라인 사이에 접속된 소오스-드레인 통로를 각각 갖고 있는 제1의 다수의 트랜지스터 및 상기 데이타 신호에 응답하여 상기 캐패시터의 상기 제1플레이트에 관련된 비트 라인을 접속시키도록 상기 제1의 다수의 트랜지스터의 게이트를 구동시키기 위한 선택 논리 회로를 포함하는 것을 특징으로 하는 메모리.
  5. 제4항에 있어서, 상기 접속 수단이 상기 캐패시터의 상기 제1플레이트와 관련된 상기 감지 증폭기의 기준 노드 사이에 접속된 소오스-드레인 통로를 각각 갖고 있고 게이트를 각각 갖고 있는 제2의 다수의 트랜지스터를 더 포함하고, 상기 선택 논리 회로가 또한 상기 제2의 다수의 트랜지스터의 게이트에 접속되고, 상기 데이타 신호에 응답하여, 상기 캐패시터의 상기 제1플레이트에 관련된 비트 라인을 접속시키기 위해 제1의 다수의 트랜지스터의 상기 게이트를 구동시키거나, 상기 캐패시터의 제1플레이트에 관련된 기준 노드를 접속시키도록 상기 제2의 다수의 트랜지스터의 상기 게이트를 구동시키는 것을 특징으로하는 메모리.
  6. 제5항에 있어서, 상기 메모리의 정상 동작을 나타내는 모우드 제어 신호를 수신하기 위한 모우드 선택 수단을 더 포함하고, 정상 동작을 나타내는 상기 모우드 제어 신호에 응답하여, 상기 캐패시터의 상기 제1플레이트가 상기 비트 라인이나 상기 기준 노드에 접속되지 않도록 상기 선택 논리 회로가 상기 모우드 선택 수단에 응답하는 것을 특징으로 하는 메모리.
  7. 제6항에 있어서 상기 데이타 신호가 후속행 어드레스 신호에 의해 선택된 다수의 행에 인가될 수 있도록 상기 데이타 신호를 저장하기 위한 데이타 레지스터를 더 포함하는 것을 특징으로 하는 메모리.
  8. 제1항에 있어서, 상기 접속 수단이 상기 캐패시터를 상기 비트 라인에 접속시키기 전에 상기 캐패시터를 선정된 전압으로 프리챠지시키기 위한 수단을 더 포함하는 것을 특징으로 하는 메모리.
  9. 제2항에 있어서, 상기 접속 수단이 상기 캐패시터를 상기 비트 라인에 접속시키기 전에 캐패시터를 선정된 전압으로 프리챠지시키기 위한 수단을 더 포함하는 것을 특징으로 하는 메모리.
  10. 행 및 열로 배열된 메모리 셀 어레이, 행 어드레스 신호를 수신하고 응답하여 상기 메모리 셀의 행을 선택하기 위한 행 디코드 수단, 선택된 행 내에 있는 각각의 열 내의 메모리 셀이 상기 한 쌍의 비트 라인에 접속되도록 상기 메모리 셀의 열에 각각 관련된 다수의 비트 라인 쌍, 기준 전하를 저장하기 위해 비트 라인에 각각 접속될 수 있는 다수의 더미 캐패시터, 더미 캐패시터가 접속된 대향 비트 라인 쌍의 전압에 선택된 형내의 메모리 셀이 접속되는 비트 라인의 전압을 비교하기 위해 상기 한 쌍의 비트 라인에 각각 관련된 다수의 감지 증폭기, 캐패시터 및 상기 선택된 행 내의 상기 메모리 셀에 의해 저장된 데이타 상태에 관계없이, 상기 캐패시터가 각각의 상기 감지 증폭기에 의한 비교가 선정된 결과를 갖게 하도록, 데이타 신호에 응답하여 상기 비트 라인의 한 라인에 상기 캐패시터를 접속시키는 수단을 포함하는 것을 특징으로 하는 판독/기입 메모리.
  11. 제10항에 있어서, 각각의 상기 감지 증폭기가 관련된 비트 라인에 접속된 선택된 행 내의 메모리 셀의 비교의 결과를 회복시키는 것을 특징으로 하는 메모리.
  12. 제10항에 있어서, 상기 접속 수단이, 각각의 상기 비트 라인 쌍에 대해, 상기 캐패시터의 제1플레이트와 상기 비트 라인쌍 내의 제1비트 라인 사이에 접속된 소오스-드레인 통로를 갖고 있는 제1트랜지스터 및 상기 캐패서터의 제1플레이트와 상기 비트 라인 쌍 내의 제2비트 라인 사이에 접속된 소오스-드레인 통로를 갖고 있는 제2트랜지스터를 포함하고, 상기 접속 수단이 데이타 신호에 응답하여 상기 제1트랜지스터의 게이트 또는 제2트랜지스터의 게이트를 각각의 상기 비트 라인 쌍에 대해 구동시키기 위한 선택 논리 회로를 더 포함하는 것을 특징으로 하는 메모리.
  13. 제12항에 있어서, 상기 행이 선정된 그룹으로 그룹지어져 있고, 상기 접속 수담이 상기 캐패시터가 상기 그룹 내의 비트 라인에 접속되는지의 여부를 나타내는, 각각의 행 그룹에 대응하는 상기 마스크 데이타를 저장하기 위한 마스크 레지스터를 더 포함하며, 상기 선택 논리 회로가 상기 마스크 레지스터에 접속되고, 상기 캐패시터가 그룹 내의 비트 라인에 접속되지 않는 것을 상기 그룹에 나타내는 마스크 데이타에 응답하여, 이 그룹에 관련된 상기 제1 및 제2트랜지스터의 게이트를 구동시키기지 않는 것을 특징으로 하는 메모리.
  14. 제13항에 있어서, 상기 메모리가 행의 상기 그룹중의 하나에 각각 관련된 다수의 캐패시터를 포함하는 것을 특징으로 하는 메모리.
  15. 제10항에 있어서, 상기 메모리의 정상 동작을 나타내는 모우드 제어 신호를 수신하기 위한 모우드 선택 수단을 포함하고, 상기 접속 수단이 정상 동작을 나타내는 상기 모우드 제어 신호에 응답하여 상기 캐패시터가 상기 비트 라인에 접속되지 않도록 상기 모우드 선택 수단에 응답하는 것을 특징으로 하는 메모리.
  16. 제10항에 있어서, 상기 행이 선정된 그룹으로 그룹지어져 있고, 상기 메모리가 행의 상기 그룹 중의 하나에 각각 관련된 다수의 캐패시터를 포함하는 것을 특징으로 하는 메모리
  17. 제16항에 있어서, 상기 캐패시터의 제1플레이트가 상기 그룹 내의 각각의 비트 라인 쌍 내의 제1비트 라인에 접속되는 제2비트 라인에 접속되는지의 여부를 나타내는, 각각의 행 그룹에 대응하는 입력 데이타를 저장하기 위한 입력 레지스터를 더 포함하고, 상기 선택 논리 회로가 상기 입력 데이타 레지스터에 접속되고, 상기 입력 데이타 레지스터 내에 저장된 상기 그룹에 관련된 상기 제2트랜지스터의 게이트를 구동시키는 것을 특징으로 하는 메모리.
  18. 제17항에 있어서, 상기 접속 수단이 상기 캐패시터가 상기 그룹내의 비트 라인에 접속되는지의 여부를 나타내는, 각각의 행 그룹에 대응하는 마스크 데이타를 저장하기 위한 마스크 레지스터를 더 포함하고, 상기 선택 논리 회로가 상기 마스크 레지스터에 접속되고, 상기 캐패시터가 소정 그룹 내의 비트 라인에 접속되지 않는 것을 그룹에 대해 나타내는 상기 마스크 데이타에 응답하여, 이 그룹에 관련된 상기 제1 및 제2트랜지스터의 게이트를 구동시키지 않는 것을 특징으로 하는 메모리.
  19. 제10항에 있어서, 상기 비트 라인이 제1의 선정된 전압으로 프리챠지되고, 상기 캐패시터가 상기 제1의 선정된 전압과 다른 전압으로 프리챠지되는 것을 특징으로 하는 메모리.
  20. 캐패서터와, 메모리 셀의 어레이 내의 선택된 행 내에 있는 경우에 비트 라인에 메모리 셀을 접속시키기 위한 전송 게이트를 포함하는, 행 및 열로 배열된 메모리 셀의 어레이를 갖고 있는 형태의 판독/기입 메모리에 있어서, 감지 회로가 행 내의 제1의 다수의 메모리 셀에 관련된 제1비트라인, 행 내의 제2의 다수의 메모리 셀에 관련된 제2비트 라인, 상기 제1비트 라인에 관련되고, 더미 캐패시터 및 상기 제2의 다수의 메모리 셀에 관련된 제1비트 라인, 상기 제1비트 라인에 상기 더미 캐패시너를 접속시키기 위한 더미 전송 게이트를 포함하는 제1더미셀, 상기 제2비트 라인에 관련되고, 더미 캐패시터를 접속시키기 위한 더미 전송 게이트를 포함하는 제2더미셀, 상기 제1비트 라인과 상기 제2비트 라인 사이의 차 전압의 극성을 감지하기 위한 감지 증폭기, 캐패시터, 상기 캐패시터의 제1플레이트와 상기 제1비트 라인 사이에 접속된 소오스-드레인 통로를 갖고 있고, 제1데이타 신호를 수신하는 게이트를 갖고 있는 제1선택 트랜지스터 및 상기 캐패시터의 상기 제1플레이트와 상기 제2비트 라인 사이에 접속된 소오스-드레인 경로를 갖고 있고, 제2데이타 신호를 수신하는 게이트를 갖고 있는 제2선택 트랜지스터를 포함하고, 상기 캐패시터가 상기 제1또는 제2선택 트랜지스터에 의해 제1 및 제2비트 라인 중의 한 비트 라인에 접속될 때 상기 제1비트 라인과 제2비트 라인 사이의 차 전압의 극성을 셋트시키기 위한 크기로 되는 것을 특징으로 하는 감지 회로.
  21. 제20항에 있어서, 상기 캐패시터의 상기 제1플레이트와 선정된 전압 사이에 접속된 소오스-드레인 통로를 갖고 있고, 프리챠지 신호를 수신하기 위한 게이트를 갖고 있는 프리챠지 트랜지스터를 더 포함하는 것을 특징으로 하는 감지 회로.
  22. 제21항에 있어서, 상기 캐패시터 및 상기 프리챠지 트랜지스터가 상기 메모리 내의 다수의 감지 회로에 의해 분할되는 것을 특징으로 하는 감지 회로.
  23. 제21항에 있어서, 선정된 전압이 접지 전압인 것을 특징으로 하는 감지 회로.
  24. 메모리 셀의 행 및 열을 갖는 메모리 어레이 내로 데이타를 기입하는 방법에 있어서, a 메모리 어레이가 선택된 행 내의 다수의 선택된 메모리 셀내에 동시에 기입될 데이타 상태를 표시하는 데이타 신호 및 상기 선택된 행 내의 비선택된 메모리 셀을 표시하는 마스크 신호를 수신하는 단계, b. 제1비트 라인의 그룹과 제1비트 라인의 다른 비트에 각각 관련된 제2비트 라인의 그룹 사이의 전압차를 설정하기 위해 상기 데이타 신호에 응답하여 노드상의 선택된 전압에 상기 다수의 선택된 메모리 셀과 관련된 제1비트 라인의 그룹을 각각 접속하는 단계 c. 상기 데이타 상태를 결정하기 위해 상기 제1비트 라인과 상기 제2비트 라인의 쌍 사이의 전압차를 감지하는 단계 및 d. 상기 전압차의 감지에 의해 결정된 상기 다수의 선택된 메모리 셀 내로 상기 데이타 상태로 동시에 기입하는 단계를 포함하는 것을 특징으로 하는 방법.
  25. 다수의 메모리 셀을 갖는 메모리 어레이에 있어서, 메모리 장치가, a.어드레스에 응답하여 메모리 셀의 행을 선택하기 위해 상기 메모리 어레이에 결합된 행 디코더, b. 메모리 셀의 각각의 열에 관련된 비트 라인쌍의 다른 쌍을 포함하는 다수의 비트 라인, c. 비트 라인의 다른 쌍에 각각 관련된 다수의 감지 중폭기, d. 상기 메모리 장치에 의해 수신된 입력 데이타 신호, e. 상기 입력 데이타 신호로부터 결정된 차전압에 상기 선택된 다수의 비트 라인쌍을 세트하기 위해 상기 입력 데이타 신호에 응답하여 상기 다수의 비트 라인이 선택된 쌍의 비트 라인 중의 하나의 비트 라인에 선택적으로 결합되는 전압 노드, f. 상기 메모리 장치에 의해 수신되는 마스크 신호 및 g. 상기 마스크 신호에 응답하여 상기 전압 노드에 선택된 비트 라인의 그룹을 동시에 결합하기 위한 회로를 포함하는 것을 특징으로 하는 메모리 어레이.
  26. 제25항에 있어서, 상기 전압 노드는 캐패시터에 접속되는 것을 특징으로 하는 메모리 어레이.
  27. 제25항에 있어서, 상기 전압 노드는 상기 차 전압으로 캐패시터를 프리챠징하므로써 인가되는 상기차 전압을 갖는 것을 특징으로 하는 메모리 어레이.
  28. 제25항에 있어서, 상기 어레이는 이중 포트 DRAM인 것을 특징으로 하는 메모리 어레이.
  29. 제28항에 있어서, 상기 전압 노드는 상기 차 전압으로 상기 캐패시터를 프리챠징하므로써 인가되는 상기 차 전압을 갖는 것을 특징으로 하는 메모리 어레이.
  30. 어드레스 가능한 행 및 열로 배열된 메모리 셀 어레이를 포함하는 메모리 장치, 행 어드레스, 열 어드레스, 제어 신호 및 디스플레이용 영상을 나타내는 데이타를 발생하여 메모리 장치에 전송하기 위해 배열된 데이타 프로세서, 독립적인 하나의 행 어드레스 응답하여 메모리 셀 어레이의 행을 선택하는 위한 행 디코더 및 독립적인 하나의 열 어드레스 및 제어 신호에 응답하여 영상을 나타내는 데이타를 기입하기 위한 메모리 셀 어레이의 단일 열 또는 메모리 셀 어레이의 다수의 열을 선택하기 위한 열 디코더를 포함하는 것을 특징으로 하는 데이타 프로세서 시스템.
  31. 제30항에 있어서, 컬러 레지스터, 컬러 레지스터에 영상을 나타내는 데이타를 인가하기 위한 데이타 버스 및 제어 신호 및 하나의 열어드레스에 응답하여 컬러 레지스터로부터 데이타를 선택하고 그 데이타를 메모리 장치의 선택된 행 내의 다수의 메모리 셀에 동시에 기입하기 위한 멀티플렉서를 포함하는 것을 특징으로 하는 데이타 프로세서 시스템.
  32. 제31항에 있어서, 마스크 레지스터, 저장용 마스크 레지스터에 데이타 프로세서에 의해 발생된 데이타를 인가하기 위한 데이타 비스 및 컬러 레지스터 내에 저장되고 마스터 레지스터 내에 저장된 데이타에 의해 마스크된 데이타의 일부를 메모리 장치의 선택된 행내의 다수의 메모리 셀에 동시에 기입하기 위한 회로를 포함하는 것을 특징으로 하는 데이타 프로세서 시스템.
  33. 제32항에 있어서, 기입 회로가 데이타 프로세서에 의해 발생되고 마스크 레지스터 내에 저장된 제1데이타에 의해 마스크된 다수의 상이한 데이타의 일부를 메모리 장치의 선택된 행 내의 상이한 다수의 메모리 셀에 기입하는 것을 특징으로 하는 데이타 프로세서 시스템.
  34. 제30항에 있어서, 마스크 레지스터, 저장용 마스크 레지스터에 데이타 프로세서에 의해 발생된 제1데이타를 인가하는 버스 및 데이타 프로세서에 의해 발생되고 마스크 레지스터 내에 저장된 제1데이타에 의해 마스크된 제2데이타의 일부를 메모리 장치의 선택된 행 내의 다수의 메모리 셀에 동시에 다수의 메모리 셀에 기입하는 것을 특징으로 하는 데이타 프로세서 시스템.
  35. 제34항에 있어서, 기입 회로가 데이타 프로세서에 의해 발생되고 마스크 레지스터 내에 저장된 제1데이타에 의해 마스크된 다수의 상이한 데이타의 일부를 메모리 장치의 선택된 행 내의 상이한 다수의 메모리 셀에 기입하는 것을 특징으로 하는 데이타 프로세서 시스템.
  36. 메모리 어레이 내로 데이타를 기입하기 위한 데이타 프로세싱 장치에 있어서, 다수의 셀을 갖는 메모리, 다수의 셀 중 선정된 수의 셀을 동시에 선택할 수 있는 어드레싱 수단, 데이타를 발생하기 위한 프로세서 수단 및 기입 금지를 나타내는 마스크 패턴에 따라 상기 선정된 수의 셀 내에 데이타를 기입하기 위해 상기 프로세서 수단에 접속된 마스크 수단을 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  37. 데이타를 발생하기 위한 프로세싱 수단, 상기 데이타를 저장하기 위해 상기 프로세싱 수단에 접속된 메모리, 상기 메모리의 특정 어드레스를 선택하기 위한 어드레싱 수단, 상기 프로세싱 수단으로부터의 데이타를 보유하기 위한 레지스터 상기 프로세싱 수단으로부터의 데이타 및 상기 레지스터의 내용중에 하나를 선택적으로 기입하기 위해 상기 프로세싱 수단 및 상기 레지스터에 접속된 수단을 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
  38. 메모리 어레이 내에 데이타를 기입하는 위한 데이타 프로세싱 장치에 있어서, 열 및 행으로 배열된 다수의 메모리 셀을 갖는 메모리 어레이, 다수의 셀의 특정 셀 내에 기입될 데이타를 발생하기 위한 프로세서 수단, 제1 및 제2기입 모우드를 인가하기 위한 모우드 수단 및 제1 기입 모우드에 상기 메모리 어레이의 행 또는 열을 선택하고, 제2기입 모우드에서 상기 메모리 어레이의 행 또는 열을 선택하기 위해 상기 모우드 수단에 접속된 수단을 포함하는 것을 특징으로 하는 데이타 프로세싱 장치.
KR1019880010813A 1987-08-26 1988-08-25 선택적인 행 기입 능력을 가진 판독/기입 메모리 및 이러한 메모리에 테이타를 기입하는 방법 KR970005411B1 (ko)

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