JP3192081B2 - 半導体記憶装置 - Google Patents
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に複数カラムを１つのブロックとして、当該ブロ
ックに対応するメモリセルに対して、特定のデータを選
択的に同時に書き込む機能を有する半導体記憶装置に関
する。
し、特に複数カラムを１つのブロックとして、当該ブロ
ックに対応するメモリセルに対して、特定のデータを選
択的に同時に書き込む機能を有する半導体記憶装置に関
する。
【０００２】
【従来の技術】従来、表示画面上の任意の領域の画像を
高速処理する１つの方法として、ブロックライトと呼ば
れる処理機能が活用されている。このブロックライト機
能とは、半導体記憶装置の或るライトサイクルにおい
て、複数のカラム分を１つのブロックとして、これらの
ブロックに対する特定データの書き込みを、選択的に同
時に制御することのできる機能である。通常、ブロック
サイクルにおける書込みデータとしては、当該ブロック
サイクルにおいて入力されるＩ／Ｏデータではなく、予
めカラーレジスタと呼ばれるレジスタに入力保持されて
いるデータが使用される。また、ブロックライトサイク
ルにおいて、同時に書込みを実施する１つのブロックを
形成する或る複数カラムに対して、これらの各カラムご
とに行われる書込みの実行を制御する機能として、カラ
ムマスク機能と呼ばれる機能がある。
高速処理する１つの方法として、ブロックライトと呼ば
れる処理機能が活用されている。このブロックライト機
能とは、半導体記憶装置の或るライトサイクルにおい
て、複数のカラム分を１つのブロックとして、これらの
ブロックに対する特定データの書き込みを、選択的に同
時に制御することのできる機能である。通常、ブロック
サイクルにおける書込みデータとしては、当該ブロック
サイクルにおいて入力されるＩ／Ｏデータではなく、予
めカラーレジスタと呼ばれるレジスタに入力保持されて
いるデータが使用される。また、ブロックライトサイク
ルにおいて、同時に書込みを実施する１つのブロックを
形成する或る複数カラムに対して、これらの各カラムご
とに行われる書込みの実行を制御する機能として、カラ
ムマスク機能と呼ばれる機能がある。
【０００３】このカラムマスク機能というのは、複数カ
ラムの各カラムに対して、それぞれＩ／Ｏを割り当てて
書込みの実行を制御する機能であり、例えば、割り当て
られたＩ／Ｏにおけるデータがハイレベルであった場合
には、それに対応したカラムには書込みが実施され、ま
たロウレベルであった場合には、それに対応したカラム
には書込みが実施されないように制御が行われる。この
カラムマスク機能においては、各カラムに対する書込み
制御用として割り当てられるＩ／Ｏのデータとしては、
ブロックライト時に入力されたＩ／Ｏのデータを使用す
るという方法と、予めＩ／Ｏのデータをカラムマスク・
レジスタと呼ばれるレジスタに入力保持しておき、その
保持されているデータを使用するという方法がある。こ
れらの何れの方法においても、同時に書込みが行われる
カラム数は、Ｉ／Ｏの数以下であることが必要条件であ
る。
ラムの各カラムに対して、それぞれＩ／Ｏを割り当てて
書込みの実行を制御する機能であり、例えば、割り当て
られたＩ／Ｏにおけるデータがハイレベルであった場合
には、それに対応したカラムには書込みが実施され、ま
たロウレベルであった場合には、それに対応したカラム
には書込みが実施されないように制御が行われる。この
カラムマスク機能においては、各カラムに対する書込み
制御用として割り当てられるＩ／Ｏのデータとしては、
ブロックライト時に入力されたＩ／Ｏのデータを使用す
るという方法と、予めＩ／Ｏのデータをカラムマスク・
レジスタと呼ばれるレジスタに入力保持しておき、その
保持されているデータを使用するという方法がある。こ
れらの何れの方法においても、同時に書込みが行われる
カラム数は、Ｉ／Ｏの数以下であることが必要条件であ
る。
【０００４】次に、上記の書込み機能を実現する半導体
記憶装置の１従来例について図面を参照して説明する。
図６は、同時にデータの書込みが行われる１ブロックの
カラム数が８カラムであるものとし、それぞれ８個のＩ
／Ｏ端子３８および３９を有する半導体記憶装置の場合
を例として示した従来例のブロック図である。図６に示
されるように、本従来例は、Ｉ／Ｏ端子３８および３９
に対応して、カラムデコーダ回路１と、カラムアドレス
・ラッチ回路２と、８個のＮＭＯＳトランジスタ１３を
含む書込み制御回路３と、８個のレジスタ１０を含むカ
ラムマスク・レジスタ４と、８個のレジスタを含むカラ
ー・レジスタ５と、８個のスイッチ１４を含むＹスイッ
チ６と、メモリセル７と、３個の下位カラムアドレスに
対応するカラムアドレス・プリデコード回路１５と、同
じく３個の上位カラムアドレスに対応するカラムアドレ
ス・プリデコード回路１６とを備えて構成される。な
お、図６においては、書込み制御回路３およびメモリセ
ル７を含む回路は、Ｉ／Ｏ端子３９の１個のＩ／Ｏ端子
のみに対応する回路部分が示されている。また、上記の
カラムアドレス・プリデコード回路１５および１６の構
成例が、それぞれ図７および図８に示される。
記憶装置の１従来例について図面を参照して説明する。
図６は、同時にデータの書込みが行われる１ブロックの
カラム数が８カラムであるものとし、それぞれ８個のＩ
／Ｏ端子３８および３９を有する半導体記憶装置の場合
を例として示した従来例のブロック図である。図６に示
されるように、本従来例は、Ｉ／Ｏ端子３８および３９
に対応して、カラムデコーダ回路１と、カラムアドレス
・ラッチ回路２と、８個のＮＭＯＳトランジスタ１３を
含む書込み制御回路３と、８個のレジスタ１０を含むカ
ラムマスク・レジスタ４と、８個のレジスタを含むカラ
ー・レジスタ５と、８個のスイッチ１４を含むＹスイッ
チ６と、メモリセル７と、３個の下位カラムアドレスに
対応するカラムアドレス・プリデコード回路１５と、同
じく３個の上位カラムアドレスに対応するカラムアドレ
ス・プリデコード回路１６とを備えて構成される。な
お、図６においては、書込み制御回路３およびメモリセ
ル７を含む回路は、Ｉ／Ｏ端子３９の１個のＩ／Ｏ端子
のみに対応する回路部分が示されている。また、上記の
カラムアドレス・プリデコード回路１５および１６の構
成例が、それぞれ図７および図８に示される。
【０００５】図６において、外部より入力されるカラム
アドレスＹ0 、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ4 およびＹ5 は、
カラムアドレス・ラッチ回路２を介して、対応するカラ
ムアドレス・プリデコード回路に入力されるが、下位カ
ラムアドレスＹ0 、Ｙ1 およびＹ2 は、それぞれ対応す
るカラムアドレス・プリデコード回路１５に入力され、
上位カラムアドレスＹ3 、Ｙ4 およびＹ5 は、それぞれ
対応するカラムアドレス・プリデコード回路１６に入力
される。図７に示されるように、カラムアドレス・プリ
デコード回路１５は、インバータ３１、３４および３５
と、ＮＯＲゲート３２および３３とを備えて構成されて
おり、ブロックライト・サイクルにおいては、ブロック
ライト・コマンド信号（“Ｈ”レベル）の入力に対応し
て、上記の下位カラムアドレスの入力の如何にかかわら
ず、インバータ３４および３５よりそれぞれ出力される
信号ＹＰＯＴおよびＹＰＯＮとしては、上位カラムアド
レスＹ3 、Ｙ4 およびＹ5 が同じである８カラム（１ブ
ロック）が選択され、“Ｈ”レベルの信号が出力されて
カラムデコード回路１に入力され、当該下位カラムアド
レスは無視される。また、カラムアドレス・プリデコー
ド回路１６は、図８に構成例が示されるように、インバ
ータ３６、３７および３８により構成されており、ブロ
ックライト・コマンド信号が入力されることがなく、上
位カラムアドレスＹ3 、Ｙ4 およびＹ5 の入力を受け
て、出力ＹＰＩＮおよびＹＰＩＴの何れか一方の出力に
選択レベルが出力されて、カラムデコード回路１に入力
される。
アドレスＹ0 、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ4 およびＹ5 は、
カラムアドレス・ラッチ回路２を介して、対応するカラ
ムアドレス・プリデコード回路に入力されるが、下位カ
ラムアドレスＹ0 、Ｙ1 およびＹ2 は、それぞれ対応す
るカラムアドレス・プリデコード回路１５に入力され、
上位カラムアドレスＹ3 、Ｙ4 およびＹ5 は、それぞれ
対応するカラムアドレス・プリデコード回路１６に入力
される。図７に示されるように、カラムアドレス・プリ
デコード回路１５は、インバータ３１、３４および３５
と、ＮＯＲゲート３２および３３とを備えて構成されて
おり、ブロックライト・サイクルにおいては、ブロック
ライト・コマンド信号（“Ｈ”レベル）の入力に対応し
て、上記の下位カラムアドレスの入力の如何にかかわら
ず、インバータ３４および３５よりそれぞれ出力される
信号ＹＰＯＴおよびＹＰＯＮとしては、上位カラムアド
レスＹ3 、Ｙ4 およびＹ5 が同じである８カラム（１ブ
ロック）が選択され、“Ｈ”レベルの信号が出力されて
カラムデコード回路１に入力され、当該下位カラムアド
レスは無視される。また、カラムアドレス・プリデコー
ド回路１６は、図８に構成例が示されるように、インバ
ータ３６、３７および３８により構成されており、ブロ
ックライト・コマンド信号が入力されることがなく、上
位カラムアドレスＹ3 、Ｙ4 およびＹ5 の入力を受け
て、出力ＹＰＩＮおよびＹＰＩＴの何れか一方の出力に
選択レベルが出力されて、カラムデコード回路１に入力
される。
【０００６】カラムアドレス・プリデコード回路１５お
よび１６より出力されてカラムデコード回路１に入力さ
れるカラムアドレスは、当該カラムデコード回路１にお
いてデコードされて“Ｈ”レベルのデコード信号として
出力され、Ｙスイッチ６に入力される。Ｙスイッチ６に
おいては、当該“Ｈ”レベルのデコード信号に入力を受
けて、８個のスイッチ回路１４が全てオンとなり、８カ
ラムアドレスに対応して、メモリセル７に接続されるデ
ジット線Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 、Ｄ4 、Ｄ5、Ｄ6 お
よびＤ7 が同時に選択される。即ち、このようにして、
ブロックライト・サイクルにおいては、外部よりブロッ
クライト・コマンド信号が入力され、本従来例の場合に
は、カラムアドレスの下位３ビットのカラムアドレスＹ
0 、Ｙ1およびＹ2 のアドレスデータ値の如何にかかわ
らず、上位カラムアドレスＹ3 、Ｙ4 およびＹ5 による
同一の８カラムのデジット線が選択される。
よび１６より出力されてカラムデコード回路１に入力さ
れるカラムアドレスは、当該カラムデコード回路１にお
いてデコードされて“Ｈ”レベルのデコード信号として
出力され、Ｙスイッチ６に入力される。Ｙスイッチ６に
おいては、当該“Ｈ”レベルのデコード信号に入力を受
けて、８個のスイッチ回路１４が全てオンとなり、８カ
ラムアドレスに対応して、メモリセル７に接続されるデ
ジット線Ｄ0 、Ｄ1 、Ｄ2 、Ｄ3 、Ｄ4 、Ｄ5、Ｄ6 お
よびＤ7 が同時に選択される。即ち、このようにして、
ブロックライト・サイクルにおいては、外部よりブロッ
クライト・コマンド信号が入力され、本従来例の場合に
は、カラムアドレスの下位３ビットのカラムアドレスＹ
0 、Ｙ1およびＹ2 のアドレスデータ値の如何にかかわ
らず、上位カラムアドレスＹ3 、Ｙ4 およびＹ5 による
同一の８カラムのデジット線が選択される。
【０００７】また、このように選択された８カラムのそ
れぞれに対する書込み制御作用は、図６に示されるよう
に、ブロックライト・サイクル時に、８個のＩ／Ｏ端子
３８より入力されるＩ／Ｏデータか、またはブロックサ
イクル時以前において、予めＩ／Ｏ端子３８より入力さ
れて、カラムマスク・レジスタ４の内部のレジスタ１０
に保持されている入力データｃ0 〜ｃ7 により行われ
る。これらのデータは、書込み制御回路３を形成するＮ
ＭＯＳトランジスタ１３のゲートに入力されるが、当該
データが“Ｈ”レベルの場合には、これらのＮＭＯＳト
ランジスタ１３はオンの状態となり、Ｉ／Ｏ端子３９の
内の１個のＩ／Ｏ端子より入力されるデータｄ0 が、書
込み制御回路３およびＹスイッチ６を介してデジット線
Ｄ1 〜Ｄ7を経由してメモリセル７に入力されて書込ま
れる。また、前記データが“Ｌ”レベルの場合には書込
みは行われない。このデータ書込み制御時において、８
カラムの内の最もアドレスの番地の小さいカラムに対す
るカラムアドレス制御作用としては、ブロックライト・
サイクル時に入力されるＩ／Ｏ端子３８ー０に対する入
力データか、またはカラムマスク・レジスタ４内のレジ
スタ１０に保持されているデータｃ0 により制御され、
以下、順次制御作用が行われて、これらの８カラム内の
最もアドレスの番地の大きいカラムに対するカラムアド
レス制御作用としては、ブロックライト・サイクル時に
入力されるＩ／Ｏ端子３８ー７に対する入力データか、
またはカラムマスク・レジスタ４内のレジスタ１０に保
持されているデータｃ7 により制御されている。このよ
うに、それぞれのカラムアドレスに割り当てられたＩ／
Ｏ端子３８に対応するデータにより制御されて書込みが
行われる。また、この選択された８カラムに対する書込
みデータとしては、ブロックライト・サイクル時におい
てＩ／Ｏ端子３９に入力されるデータか、または当該ブ
ロックライト・サイクル時以前の時点において、予めＩ
／Ｏ端子３９より入力されて、カラー・レジスタ５の内
部のレジスタ１１に保持されているデータｄ0 が、書込
み制御回路３およびＹスイッチ６を介してデジット線Ｄ
0 〜Ｄ7 に伝達されて、メモリセル７に書込まれる。
れぞれに対する書込み制御作用は、図６に示されるよう
に、ブロックライト・サイクル時に、８個のＩ／Ｏ端子
３８より入力されるＩ／Ｏデータか、またはブロックサ
イクル時以前において、予めＩ／Ｏ端子３８より入力さ
れて、カラムマスク・レジスタ４の内部のレジスタ１０
に保持されている入力データｃ0 〜ｃ7 により行われ
る。これらのデータは、書込み制御回路３を形成するＮ
ＭＯＳトランジスタ１３のゲートに入力されるが、当該
データが“Ｈ”レベルの場合には、これらのＮＭＯＳト
ランジスタ１３はオンの状態となり、Ｉ／Ｏ端子３９の
内の１個のＩ／Ｏ端子より入力されるデータｄ0 が、書
込み制御回路３およびＹスイッチ６を介してデジット線
Ｄ1 〜Ｄ7を経由してメモリセル７に入力されて書込ま
れる。また、前記データが“Ｌ”レベルの場合には書込
みは行われない。このデータ書込み制御時において、８
カラムの内の最もアドレスの番地の小さいカラムに対す
るカラムアドレス制御作用としては、ブロックライト・
サイクル時に入力されるＩ／Ｏ端子３８ー０に対する入
力データか、またはカラムマスク・レジスタ４内のレジ
スタ１０に保持されているデータｃ0 により制御され、
以下、順次制御作用が行われて、これらの８カラム内の
最もアドレスの番地の大きいカラムに対するカラムアド
レス制御作用としては、ブロックライト・サイクル時に
入力されるＩ／Ｏ端子３８ー７に対する入力データか、
またはカラムマスク・レジスタ４内のレジスタ１０に保
持されているデータｃ7 により制御されている。このよ
うに、それぞれのカラムアドレスに割り当てられたＩ／
Ｏ端子３８に対応するデータにより制御されて書込みが
行われる。また、この選択された８カラムに対する書込
みデータとしては、ブロックライト・サイクル時におい
てＩ／Ｏ端子３９に入力されるデータか、または当該ブ
ロックライト・サイクル時以前の時点において、予めＩ
／Ｏ端子３９より入力されて、カラー・レジスタ５の内
部のレジスタ１１に保持されているデータｄ0 が、書込
み制御回路３およびＹスイッチ６を介してデジット線Ｄ
0 〜Ｄ7 に伝達されて、メモリセル７に書込まれる。
【０００８】図９は、本従来例において、８カラムを１
ブロックとして、６４カラムを８分割した場合のブロッ
クライト方法例を示す模式図であり、０番地〜６３番地
の内の５番地から５９番地までに対してのみ書込みが行
われる場合を示している。通常、ノーマルのライト・サ
イクルを用いて、５番地から５９番地まの書込みを実施
する場合には、当該ノーマルのライト・サイクルを５５
サイクルにわたり実行することが必要となるが、このブ
ロックライト・サイクルを用いて行う場合には、図９の
Ｒ部のカラムをカラムマスクすることにより、ブロック
ライト・サイクルを８サクル実行するのみで書込み動作
が全て終了する。従って、ブロックライトによれば、ノ
ーマルライトよりも高速に書込みを実行することが可能
である。
ブロックとして、６４カラムを８分割した場合のブロッ
クライト方法例を示す模式図であり、０番地〜６３番地
の内の５番地から５９番地までに対してのみ書込みが行
われる場合を示している。通常、ノーマルのライト・サ
イクルを用いて、５番地から５９番地まの書込みを実施
する場合には、当該ノーマルのライト・サイクルを５５
サイクルにわたり実行することが必要となるが、このブ
ロックライト・サイクルを用いて行う場合には、図９の
Ｒ部のカラムをカラムマスクすることにより、ブロック
ライト・サイクルを８サクル実行するのみで書込み動作
が全て終了する。従って、ブロックライトによれば、ノ
ーマルライトよりも高速に書込みを実行することが可能
である。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、ブロックライト・サイクル時にお
いて、同時に書込みが行われるカラム数が固定化されて
いるために、画面上における或る領域を広範囲にわたり
処理するような場合においても、固定化されたカラム数
に対応する書込み動作に制限されて画面上の処理能力が
制約され、それ以上の高速処理を実現することが不可能
であるという欠点がある。
記憶装置においては、ブロックライト・サイクル時にお
いて、同時に書込みが行われるカラム数が固定化されて
いるために、画面上における或る領域を広範囲にわたり
処理するような場合においても、固定化されたカラム数
に対応する書込み動作に制限されて画面上の処理能力が
制約され、それ以上の高速処理を実現することが不可能
であるという欠点がある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、ブロックライト・サイクル時に、所定のブロックラ
イト・コマンド信号の制御作用を受ける下位カラムアド
レス入力に対応する複数の第１のカラムアドレス・プリ
デコード手段と、上位カラムアドレス入力に対応する複
数の第２のカラムアドレス・プリデコード手段と、当該
第１および第２のカラムアドレス・プリデコード手段の
出力をデコード出力するカラムデコード手段と、第１の
Ｉ／Ｏ端子群に接続され、カラムマスク・データを保持
するカラムマスク・データ保持手段と、第２のＩ／Ｏ端
子群に接続され、カラー・データを保持するカラー・デ
ータ保持手段と、前記第１のＩ／Ｏ端子群より入力され
るデータまたは前記カラムマスク・データ保持手段に保
持されているデータにより制御されて、前記第２のＩ／
Ｏ端子群より入力されるデータまたは前記カラー・デー
タ保持手段に保持されているデータの書込み入力に対す
る書込み制御を行う書込み制御手段と、前記カラムデコ
ード手段のデコード出力により回路切替制御され、当該
書込み制御手段より出力されるデータのデジット線に対
する接続制御作用を行うＹスイッチ手段とを少なくとも
備えて構成され、複数カラムを１ブロックとして、当該
１ブロックに対応するメモリセルに対して、選択的且つ
同時に特定データを書き込むブロックライト機能を有す
る半導体記憶装置において、ブロックライト・サイクル
時に、少なくとも１つ以上の特定のモード信号の入力を
受けて、前記複数の第２のカラムアドレス・プリデコー
ド手段に対して特定のイネーブル信号を生成して出力す
るとともに、所定のカラムマスク解除信号を生成して出
力するブロックライト制御手段と、前記カラムマスク解
除信号により制御されて、前記カラムマスク・データの
前記書込み制御手段に対する入力制御を行うカラムマス
ク制御手段とを少なくとも併せて備えて構成され、前記
ブロックライト制御手段より出力される前記イネーブル
信号およびカラムマスク解除信号による制御作用を介し
て、同時にデータ書込みが行われるブロック数が１ブロ
ックのみの場合には、同時に書込みの行われるブロック
内における個別のカラムアドレスに対応する書込み／非
書込みの制御機能を有するとともに、同時にデータ書込
みが行われるブロック数が複数ブロックの場合には、同
時に指定される全ブロックに対応する強制的な同時書込
みの制御機能を有することを特徴としている。
は、ブロックライト・サイクル時に、所定のブロックラ
イト・コマンド信号の制御作用を受ける下位カラムアド
レス入力に対応する複数の第１のカラムアドレス・プリ
デコード手段と、上位カラムアドレス入力に対応する複
数の第２のカラムアドレス・プリデコード手段と、当該
第１および第２のカラムアドレス・プリデコード手段の
出力をデコード出力するカラムデコード手段と、第１の
Ｉ／Ｏ端子群に接続され、カラムマスク・データを保持
するカラムマスク・データ保持手段と、第２のＩ／Ｏ端
子群に接続され、カラー・データを保持するカラー・デ
ータ保持手段と、前記第１のＩ／Ｏ端子群より入力され
るデータまたは前記カラムマスク・データ保持手段に保
持されているデータにより制御されて、前記第２のＩ／
Ｏ端子群より入力されるデータまたは前記カラー・デー
タ保持手段に保持されているデータの書込み入力に対す
る書込み制御を行う書込み制御手段と、前記カラムデコ
ード手段のデコード出力により回路切替制御され、当該
書込み制御手段より出力されるデータのデジット線に対
する接続制御作用を行うＹスイッチ手段とを少なくとも
備えて構成され、複数カラムを１ブロックとして、当該
１ブロックに対応するメモリセルに対して、選択的且つ
同時に特定データを書き込むブロックライト機能を有す
る半導体記憶装置において、ブロックライト・サイクル
時に、少なくとも１つ以上の特定のモード信号の入力を
受けて、前記複数の第２のカラムアドレス・プリデコー
ド手段に対して特定のイネーブル信号を生成して出力す
るとともに、所定のカラムマスク解除信号を生成して出
力するブロックライト制御手段と、前記カラムマスク解
除信号により制御されて、前記カラムマスク・データの
前記書込み制御手段に対する入力制御を行うカラムマス
ク制御手段とを少なくとも併せて備えて構成され、前記
ブロックライト制御手段より出力される前記イネーブル
信号およびカラムマスク解除信号による制御作用を介し
て、同時にデータ書込みが行われるブロック数が１ブロ
ックのみの場合には、同時に書込みの行われるブロック
内における個別のカラムアドレスに対応する書込み／非
書込みの制御機能を有するとともに、同時にデータ書込
みが行われるブロック数が複数ブロックの場合には、同
時に指定される全ブロックに対応する強制的な同時書込
みの制御機能を有することを特徴としている。
【００１１】なお、前記ブロック制御手段は、第１及び
第２のモード信号及びブロックライトコマンド信号入力
に対応して、前記イネーブル信号として、第１、第２、
及び第３のイネーブル信号と、前記カラムマスク解除信
号とを出力する機能を有し、前記第１及び第２のモード
信号の論理和をとる第１及び第２のＮＯＲ回路と、前記
第２のモード信号を反転する第１のインバータ回路と、
前記第１及び第２のモード信号の論理積をとる第１のＮ
ＡＮＤ回路と、前記ブロックライトコマンド信号を反転
する第２のインバータ回路と、前記第１のＮＯＲ回路の
出力と前記第２のインバータ回路の出力との論理和をと
る第３のＮＯＲ回路と、前記第１のインバータ回路の出
力と前記第２のインバータ回路の出力との論理和をとる
第４のＮＯＲ回路と、前記第１のＮＡＮＤ回路の出力と
前記第２のインバータ回路の出力との論理和をとる第５
のＮＯＲ回路と、前記第２のＮＯＲ回路の出力と前記第
２のインバータ回路の出力との論理和をとる第６のＮＯ
Ｒ回路とから構成され、前記第３のＮＯＲ回路出力を前
記第１のイネーブル信号、前記第４のＮＯＲ回路出力を
前記第２のイネーブル信号、前記第５のＮＯＲ回路出力
を前記第３のイネーブル信号、前記第６のＮＯＲ回路出
力を前記のカラムマスク解除信号としてもよい。
第２のモード信号及びブロックライトコマンド信号入力
に対応して、前記イネーブル信号として、第１、第２、
及び第３のイネーブル信号と、前記カラムマスク解除信
号とを出力する機能を有し、前記第１及び第２のモード
信号の論理和をとる第１及び第２のＮＯＲ回路と、前記
第２のモード信号を反転する第１のインバータ回路と、
前記第１及び第２のモード信号の論理積をとる第１のＮ
ＡＮＤ回路と、前記ブロックライトコマンド信号を反転
する第２のインバータ回路と、前記第１のＮＯＲ回路の
出力と前記第２のインバータ回路の出力との論理和をと
る第３のＮＯＲ回路と、前記第１のインバータ回路の出
力と前記第２のインバータ回路の出力との論理和をとる
第４のＮＯＲ回路と、前記第１のＮＡＮＤ回路の出力と
前記第２のインバータ回路の出力との論理和をとる第５
のＮＯＲ回路と、前記第２のＮＯＲ回路の出力と前記第
２のインバータ回路の出力との論理和をとる第６のＮＯ
Ｒ回路とから構成され、前記第３のＮＯＲ回路出力を前
記第１のイネーブル信号、前記第４のＮＯＲ回路出力を
前記第２のイネーブル信号、前記第５のＮＯＲ回路出力
を前記第３のイネーブル信号、前記第６のＮＯＲ回路出
力を前記のカラムマスク解除信号としてもよい。
【００１２】 前記カラムマスク制御手段が、前記第１
のＩ／Ｏ端子群より入力されるデータまたは前記カラム
マスク・データ保持手段に保持されているデータによる
複数の書込み制御データと、前記カラムマスク解除信号
との論理和をとって出力する複数のＯＲゲートにより構
成される請求項１記載の半導体記憶装置。
のＩ／Ｏ端子群より入力されるデータまたは前記カラム
マスク・データ保持手段に保持されているデータによる
複数の書込み制御データと、前記カラムマスク解除信号
との論理和をとって出力する複数のＯＲゲートにより構
成される請求項１記載の半導体記憶装置。
【００１３】更に、前記第２のカラムアドレス・プリデ
コード手段は、上位のカラムアドレスの入力を受けて、
当該カラムアドレスを反転出力する第１のインバータ
と、前記第１のインバータの出力と、前記前記第ｎ（ｎ
＝１、２、３）のイネーブル信号との論理和をとって出
力する第１のＮＯＲゲートと、前記上位のカラムアドレ
スと、第ｎ（ｎ＝１、２、３）のイネーブル信号との論
理和をとって出力する第２のＮＯＲゲートと、前記第１
のＮＯＲゲートの出力レベルを反転して出力する第２の
インバータと、前記第２のＮＯＲゲートの出力レベルを
反転して出力する第３のインバータとを備えて構成して
もよく、また、前記カラムマスク・データ保持手段は、
前記第１のＩ／Ｏ端子群に接続されて、当該第１のＩ／
Ｏ端子群より入力されるデータを保持する複数のレジス
タにより構成し、前記カラー・データ保持手段は、前記
第２のＩ／Ｏ端子群に接続されて、当該第２のＩ／Ｏ端
子群より入力されるデータを保持する複数のレジスタに
より構成してもよい。
コード手段は、上位のカラムアドレスの入力を受けて、
当該カラムアドレスを反転出力する第１のインバータ
と、前記第１のインバータの出力と、前記前記第ｎ（ｎ
＝１、２、３）のイネーブル信号との論理和をとって出
力する第１のＮＯＲゲートと、前記上位のカラムアドレ
スと、第ｎ（ｎ＝１、２、３）のイネーブル信号との論
理和をとって出力する第２のＮＯＲゲートと、前記第１
のＮＯＲゲートの出力レベルを反転して出力する第２の
インバータと、前記第２のＮＯＲゲートの出力レベルを
反転して出力する第３のインバータとを備えて構成して
もよく、また、前記カラムマスク・データ保持手段は、
前記第１のＩ／Ｏ端子群に接続されて、当該第１のＩ／
Ｏ端子群より入力されるデータを保持する複数のレジス
タにより構成し、前記カラー・データ保持手段は、前記
第２のＩ／Ｏ端子群に接続されて、当該第２のＩ／Ｏ端
子群より入力されるデータを保持する複数のレジスタに
より構成してもよい。
【００１４】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１５】 図１は本発明の１実施形態を示すブロッ
ク図であり、従来例の場合と同様に、同時にデータの書
込みが行われる１ブロックのカラム数が８カラムである
ものとし、それぞれ８個のＩ／Ｏ端子３８および３９を
有する半導体記憶装置の場合を例として示したブロック
図である。図１に示されるように、本実施形態は、Ｉ／
Ｏ端子３８および３９に対応して、カラムデコード回路
１と、カラムアドレス・ラッチ回路２と、８個のＮＭＯ
Ｓトランジスタ１３を含む書込み制御回路３と、８個の
レジスタ１０を含むカラムマスク・レジスタ４と、８個
のレジスタを含むカラー・レジスタ５と、８個のスイッ
チ１４を含むＹスイッチ６と、メモリセル７と、ブロッ
クライト制御回路８と、８個のＯＲゲート１２を含むカ
ラムマスク制御回路９と、３個の下位カラムアドレスに
対応するカラムアドレス・プリデコード回路１５と、同
じく３個の上位カラムアドレスに対応するカラムアドレ
ス・プリデコード回路１６とを備えて構成される。な
お、図１においては、書込み制御回路３およびメモリセ
ル７を含む回路は、Ｉ／Ｏ端子３９の内の１個のＩ／Ｏ
端子のみに対応する回路部分が示されている。また、上
記のカラムアドレス・プリデコード回路１６およびブロ
ックライト制御回路８の構成例が、それぞれ図２および
図３に示される。
ク図であり、従来例の場合と同様に、同時にデータの書
込みが行われる１ブロックのカラム数が８カラムである
ものとし、それぞれ８個のＩ／Ｏ端子３８および３９を
有する半導体記憶装置の場合を例として示したブロック
図である。図１に示されるように、本実施形態は、Ｉ／
Ｏ端子３８および３９に対応して、カラムデコード回路
１と、カラムアドレス・ラッチ回路２と、８個のＮＭＯ
Ｓトランジスタ１３を含む書込み制御回路３と、８個の
レジスタ１０を含むカラムマスク・レジスタ４と、８個
のレジスタを含むカラー・レジスタ５と、８個のスイッ
チ１４を含むＹスイッチ６と、メモリセル７と、ブロッ
クライト制御回路８と、８個のＯＲゲート１２を含むカ
ラムマスク制御回路９と、３個の下位カラムアドレスに
対応するカラムアドレス・プリデコード回路１５と、同
じく３個の上位カラムアドレスに対応するカラムアドレ
ス・プリデコード回路１６とを備えて構成される。な
お、図１においては、書込み制御回路３およびメモリセ
ル７を含む回路は、Ｉ／Ｏ端子３９の内の１個のＩ／Ｏ
端子のみに対応する回路部分が示されている。また、上
記のカラムアドレス・プリデコード回路１６およびブロ
ックライト制御回路８の構成例が、それぞれ図２および
図３に示される。
【００１６】図１において、外部より入力されるカラム
アドレスＹ0 、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ4 およびＹ5 は、
カラムラッチ回路２を介して、対応するカラムアドレス
・プリデコード回路に入力されるが、下位カラムアドレ
スＹ0 、Ｙ1 およびＹ2 は、それぞれ対応するカラムア
ドレス・プリデコード回路１５に入力され、上位カラム
アドレスＹ3 、Ｙ4 およびＹ5 は、それぞれ対応するカ
ラムアドレス・プリデコード回路１６に入力される。図
７に示されるように、カラムアドレス・プリデコード回
路１５においては、従来例の場合と同様に、ブロックラ
イト・サイクルにおいては、ブロックライト・コマンド
信号（“Ｈ”レベル）の入力に対応して、上記の下位カ
ラムアドレスの入力の如何にかかわらず、インバータ３
３および３４より出力されるＹＰＯＴおよびＹＰＯＮと
しては、上位カラムアドレスＹ3、Ｙ4 およびＹ5 が同
じである８カラム（１ブロック）が選択され、“Ｈ”レ
ベルの信号が出力されてカラムデコード回路１に入力さ
れ、当該下位カラムアドレスは無視される。また、カラ
ムアドレス・プリデコード回路１６は、図２に構成例が
示されるように、インバータ１７、２０および２１と、
ＮＯＲゲート１８および１９により構成されており、ブ
ロックライト制御回路８より出力されるイネーブル信号
Ｎ1 、Ｎ2 およびＮ3 による制御作用を受けて、これら
のイネーブル信号入力に対応して、信号ＹＳＩＮおよび
ＹＳＩＴが出力されて、カラムデコーダ回路１に入力さ
れる。
アドレスＹ0 、Ｙ1 、Ｙ2 、Ｙ3 、Ｙ4 およびＹ5 は、
カラムラッチ回路２を介して、対応するカラムアドレス
・プリデコード回路に入力されるが、下位カラムアドレ
スＹ0 、Ｙ1 およびＹ2 は、それぞれ対応するカラムア
ドレス・プリデコード回路１５に入力され、上位カラム
アドレスＹ3 、Ｙ4 およびＹ5 は、それぞれ対応するカ
ラムアドレス・プリデコード回路１６に入力される。図
７に示されるように、カラムアドレス・プリデコード回
路１５においては、従来例の場合と同様に、ブロックラ
イト・サイクルにおいては、ブロックライト・コマンド
信号（“Ｈ”レベル）の入力に対応して、上記の下位カ
ラムアドレスの入力の如何にかかわらず、インバータ３
３および３４より出力されるＹＰＯＴおよびＹＰＯＮと
しては、上位カラムアドレスＹ3、Ｙ4 およびＹ5 が同
じである８カラム（１ブロック）が選択され、“Ｈ”レ
ベルの信号が出力されてカラムデコード回路１に入力さ
れ、当該下位カラムアドレスは無視される。また、カラ
ムアドレス・プリデコード回路１６は、図２に構成例が
示されるように、インバータ１７、２０および２１と、
ＮＯＲゲート１８および１９により構成されており、ブ
ロックライト制御回路８より出力されるイネーブル信号
Ｎ1 、Ｎ2 およびＮ3 による制御作用を受けて、これら
のイネーブル信号入力に対応して、信号ＹＳＩＮおよび
ＹＳＩＴが出力されて、カラムデコーダ回路１に入力さ
れる。
【００１７】前記ブロックライト制御回路８は、図３に
示すように、第１及び第２のモード信号Ｍ０，Ｍ１及び
ブロックライトコマンド信号入力に対応して、第１，第
２，及び第３のイネーブル信号Ｎ１，Ｎ２，Ｎ３と、カ
ラムマスク解除信号ＮＢ１とを出力する機能を有し、第
１及び第２のモード信号の論理和をとる第１及び第２の
ＮＯＲ回路２２，２５と、第２のモード信号Ｍ１を反転
する第１のインバータ回路２３と、第１及び第２のモー
ド信号の論理積をとる第１のＮＡＮＤ回路２４と、ブロ
ックライトコマンド信号を反転する第２のインバータ回
路２６と、第１のＮＯＲ回路２２の出力と前記第２のイ
ンバータ回路２６との出力との論理和をとる第３のＮＯ
Ｒ回路２７と、第１のインバータ回路２３の出力と第２
のインバータ回路２６の出力との論理和をとる第４のＮ
ＯＲ回路２８と、第１のＮＡＮＤ回路２４の出力と第２
のインバータ回路２６の出力との論理和をとる第５のＮ
ＯＲ回路２９と、第２のＮＯＲ回路２５の出力と第２の
インバータ回路２６の出力との論理和をとる第６のＮＯ
Ｒ回路３０とから構成され、第３のＮＯＲ回路２７の出
力を第１のイネーブル信号Ｎ１、第４のＮＯＲ回路２８
の出力を第２のイネーブル信号Ｎ２、第５のＮＯＲ回路
２９の出力を第３のイネーブル信号Ｎ３，第６のＮＯＲ
回路３０の出力をカラムマスク解除信号ＮＢ１として出
力する。イネーブル信号Ｎ１，Ｎ２およびＮ３は、３個
のカラムアドレス・プリデコード回路１６のそれぞれに
送出されて、カラムマスク解除信号ＮＢ１は、カラムマ
スク制御回路９に入力される。ブロックライト制御回路
８に入力されるモード信号Ｍ０およびＭ１に対応して、
同時に選択されるブロック数（カラム数）およびイネー
ブル信号Ｎ１，Ｎ２およびＮ３の出力レベルは図４に表
示されるとうりである。従って、ブロックライト・サイ
クルにおいては、図３に示されるように、ブロックライ
ト・コマンド信号（“Ｈ”レベル）の入力に対応して、
ブロックライト制御回路８に入力されるモード信号Ｍ０
およびＭ１の組み合わせにより、従来のブロックライト
動作に加えて、最大８ブロック／６４カラムに対応し
て、同時にブロック／カラムを選択し、且つ書込みを行
うことができる。
示すように、第１及び第２のモード信号Ｍ０，Ｍ１及び
ブロックライトコマンド信号入力に対応して、第１，第
２，及び第３のイネーブル信号Ｎ１，Ｎ２，Ｎ３と、カ
ラムマスク解除信号ＮＢ１とを出力する機能を有し、第
１及び第２のモード信号の論理和をとる第１及び第２の
ＮＯＲ回路２２，２５と、第２のモード信号Ｍ１を反転
する第１のインバータ回路２３と、第１及び第２のモー
ド信号の論理積をとる第１のＮＡＮＤ回路２４と、ブロ
ックライトコマンド信号を反転する第２のインバータ回
路２６と、第１のＮＯＲ回路２２の出力と前記第２のイ
ンバータ回路２６との出力との論理和をとる第３のＮＯ
Ｒ回路２７と、第１のインバータ回路２３の出力と第２
のインバータ回路２６の出力との論理和をとる第４のＮ
ＯＲ回路２８と、第１のＮＡＮＤ回路２４の出力と第２
のインバータ回路２６の出力との論理和をとる第５のＮ
ＯＲ回路２９と、第２のＮＯＲ回路２５の出力と第２の
インバータ回路２６の出力との論理和をとる第６のＮＯ
Ｒ回路３０とから構成され、第３のＮＯＲ回路２７の出
力を第１のイネーブル信号Ｎ１、第４のＮＯＲ回路２８
の出力を第２のイネーブル信号Ｎ２、第５のＮＯＲ回路
２９の出力を第３のイネーブル信号Ｎ３，第６のＮＯＲ
回路３０の出力をカラムマスク解除信号ＮＢ１として出
力する。イネーブル信号Ｎ１，Ｎ２およびＮ３は、３個
のカラムアドレス・プリデコード回路１６のそれぞれに
送出されて、カラムマスク解除信号ＮＢ１は、カラムマ
スク制御回路９に入力される。ブロックライト制御回路
８に入力されるモード信号Ｍ０およびＭ１に対応して、
同時に選択されるブロック数（カラム数）およびイネー
ブル信号Ｎ１，Ｎ２およびＮ３の出力レベルは図４に表
示されるとうりである。従って、ブロックライト・サイ
クルにおいては、図３に示されるように、ブロックライ
ト・コマンド信号（“Ｈ”レベル）の入力に対応して、
ブロックライト制御回路８に入力されるモード信号Ｍ０
およびＭ１の組み合わせにより、従来のブロックライト
動作に加えて、最大８ブロック／６４カラムに対応し
て、同時にブロック／カラムを選択し、且つ書込みを行
うことができる。
【００１８】従来のブロックライトにおいて使用されて
いるカラムマスクにおいては、Ｉ／Ｏ端子の数と１ブロ
ックのカラム数が同数であるか、またはＩ／Ｏ端子の数
よりも選択カラム数の方が小さくなければならないとい
う条件が付与されている。しかしながら、本発明におい
ては、数ブロックを同時に選択する機能を有しているた
めに、Ｉ／Ｏ端子の数よりも選択カラム数が大きくなる
場合がある。従って、その場合には、図３に示されるブ
ロックライト制御回路８より出力されるカラムマスク解
除信号ＮＢ1 を、ＯＲゲート１２を含むカラムマスク制
御回路９に入力することにより、カラムマスクを行わず
に、選択カラム数全てに対して、カラー・レジスタ５に
保持されているデータが書込まれるように回路が構成さ
れている。即ち、本発明においては、従来のカラムマス
クを備えたブロックライト機能に加えて、同データを広
範囲のカラムに対して同時に書込みを行うことができる
という機能が与えられる。これにより、従来のブロック
ライトよりも、更に高速に画面処理を行うことが可能と
なる。また、本実施形態においては、図３に示されるブ
ロックライト制御回路８に入力されるモード信号Ｍ1 お
よびＭ0 に対して、ブロックライト・サイクル時には使
用されていないカラムアドレスの下位３ビットを用いる
ことも可能になる。この方式を用いることにより、新た
にモード信号Ｍ1 およびＭ0 に対応する入力端子をそれ
ぞれ設けることが不要となる。
いるカラムマスクにおいては、Ｉ／Ｏ端子の数と１ブロ
ックのカラム数が同数であるか、またはＩ／Ｏ端子の数
よりも選択カラム数の方が小さくなければならないとい
う条件が付与されている。しかしながら、本発明におい
ては、数ブロックを同時に選択する機能を有しているた
めに、Ｉ／Ｏ端子の数よりも選択カラム数が大きくなる
場合がある。従って、その場合には、図３に示されるブ
ロックライト制御回路８より出力されるカラムマスク解
除信号ＮＢ1 を、ＯＲゲート１２を含むカラムマスク制
御回路９に入力することにより、カラムマスクを行わず
に、選択カラム数全てに対して、カラー・レジスタ５に
保持されているデータが書込まれるように回路が構成さ
れている。即ち、本発明においては、従来のカラムマス
クを備えたブロックライト機能に加えて、同データを広
範囲のカラムに対して同時に書込みを行うことができる
という機能が与えられる。これにより、従来のブロック
ライトよりも、更に高速に画面処理を行うことが可能と
なる。また、本実施形態においては、図３に示されるブ
ロックライト制御回路８に入力されるモード信号Ｍ1 お
よびＭ0 に対して、ブロックライト・サイクル時には使
用されていないカラムアドレスの下位３ビットを用いる
ことも可能になる。この方式を用いることにより、新た
にモード信号Ｍ1 およびＭ0 に対応する入力端子をそれ
ぞれ設けることが不要となる。
【００１９】なお、ブロックライト制御回路８に対する
入力信号は可変であるため、同時選択ブロック数として
は、本実施形態において示されている数に限定されるも
のではない。また、本実施形態においては、１ブロック
／８カラム同時選択の場合を１例として説明している
が、１ブロックあたりの同時選択カラム数についても可
変であるために、同時選択カラム数も本実施形態に示さ
れる数に限定されるものではない。
入力信号は可変であるため、同時選択ブロック数として
は、本実施形態において示されている数に限定されるも
のではない。また、本実施形態においては、１ブロック
／８カラム同時選択の場合を１例として説明している
が、１ブロックあたりの同時選択カラム数についても可
変であるために、同時選択カラム数も本実施形態に示さ
れる数に限定されるものではない。
【００２０】なお、図５は、本実施形態において、８カ
ラムを１ブロックとして、６４カラムを８分割した場合
のブロックライト方法例を示す模式図であり、０番地〜
６３番地の内の５番地から５９番地までに対してのみ書
込みが行われる場合が示されている。図５において、５
番地から５９番地まで書込みが行われた場合、Ｈ１部の
ブロックについては、カラムマスクを用いたブロックラ
イトが行われる。Ｈ２部の４ブロックについては、図３
のブロックライト制御回路８に対して、モード信号とし
て、Ｍ0 ＝“０”、Ｍ1 ＝“１”を入力することによ
り、図４に示されるように、４ブロック／３２カラムが
同時に選択され、且つ書込みが行われる。また、図５に
おけるＨ３部における２ブロックについては、ブロック
ライト制御回路８に対して、モード信号として、Ｍ0 ＝
“１”、Ｍ1 ＝“０”を入力することにより、図４に示
されるように、２ブロック／１６カラムが同時に選択さ
れ、且つ書込みが行われる。そして、最後に、Ｈ４部の
１ブロックに対して、カラムマスクを用いたブロックラ
イトが行われて、全ての書込み動作が終了する。
ラムを１ブロックとして、６４カラムを８分割した場合
のブロックライト方法例を示す模式図であり、０番地〜
６３番地の内の５番地から５９番地までに対してのみ書
込みが行われる場合が示されている。図５において、５
番地から５９番地まで書込みが行われた場合、Ｈ１部の
ブロックについては、カラムマスクを用いたブロックラ
イトが行われる。Ｈ２部の４ブロックについては、図３
のブロックライト制御回路８に対して、モード信号とし
て、Ｍ0 ＝“０”、Ｍ1 ＝“１”を入力することによ
り、図４に示されるように、４ブロック／３２カラムが
同時に選択され、且つ書込みが行われる。また、図５に
おけるＨ３部における２ブロックについては、ブロック
ライト制御回路８に対して、モード信号として、Ｍ0 ＝
“１”、Ｍ1 ＝“０”を入力することにより、図４に示
されるように、２ブロック／１６カラムが同時に選択さ
れ、且つ書込みが行われる。そして、最後に、Ｈ４部の
１ブロックに対して、カラムマスクを用いたブロックラ
イトが行われて、全ての書込み動作が終了する。
【００２１】従って、本発明においては、ブロックライ
ト・サイクルを４サイクル実行するだけで、全ての書込
みを終了させることができる。従来のブロックライト・
サイクルにおいては、前述したように、ブロックライト
・サイクルを８サイクル実施することが必要であった
が、本発明ににおいては、同時に数ブロックを選択する
ことにより、４サイクルで書込みを終了させることが可
能であり、より一層高速な画面処理を実現することがで
きる。
ト・サイクルを４サイクル実行するだけで、全ての書込
みを終了させることができる。従来のブロックライト・
サイクルにおいては、前述したように、ブロックライト
・サイクルを８サイクル実施することが必要であった
が、本発明ににおいては、同時に数ブロックを選択する
ことにより、４サイクルで書込みを終了させることが可
能であり、より一層高速な画面処理を実現することがで
きる。
【００２２】なお、メモリセル７に接続されるデジット
線Ｄ0 〜Ｄ7 の同時選択、メモリセル７に対する書込み
制御作用等については、前述の従来例の場合と同様であ
り、重複するためにその説明は省略する。
線Ｄ0 〜Ｄ7 の同時選択、メモリセル７に対する書込み
制御作用等については、前述の従来例の場合と同様であ
り、重複するためにその説明は省略する。
【００２３】
【発明の効果】以上説明したように、本発明は、同時に
選択し、且つ書込みを行うことのできるブロック／カラ
ム数を可変として、これらのブロック／カラム数を任意
に選択することを可能とすることにより、画面上におけ
る所定領域を対象として、広範囲にわたり高速に画面処
理を行うことができるという効果がある。
選択し、且つ書込みを行うことのできるブロック／カラ
ム数を可変として、これらのブロック／カラム数を任意
に選択することを可能とすることにより、画面上におけ
る所定領域を対象として、広範囲にわたり高速に画面処
理を行うことができるという効果がある。
【図１】本発明の１実施形態を示すブロック図である。
【図２】本実施形態における上位カラムアドレスに対応
するカラムアドレス・プリデコード回路を示す回路図で
ある。
するカラムアドレス・プリデコード回路を示す回路図で
ある。
【図３】本実施形態におけるブロックライト制御回路を
示す回路図である。
示す回路図である。
【図４】前記ブロックライト制御回路における入出力表
を示す図である。
を示す図である。
【図５】本実施形態におけるブロックライト方法を示す
模式図である。
模式図である。
【図６】従来例を示すブロック図である。
【図７】下位カラムアドレスに対応するカラムアドレス
・プリデコード回路を示す回路図である。
・プリデコード回路を示す回路図である。
【図８】従来例における上位カラムアドレスに対応する
カラムアドレス・プリデコード回路を示す回路図であ
る。
カラムアドレス・プリデコード回路を示す回路図であ
る。
【図９】従来例におけるブロックライト方法を示す模式
図である。
図である。
１ カラムデコード回路 ２ カラムアドレス・ラッチ回路 ３ 書込み制御回路 ４ カラムマスク・レジスタ ５ カラー・レジスタ ６ Ｙスイッチ ７ メモリセル ８ ブロックライト制御回路 ９ カラムマスタ制御回路 １０、１１ レジスタ１２ ＯＲゲート １８、１９、２２、２５、２７〜３０、３２、３３
ＮＯＲゲート １３ ＮＭＯＳトランジスタ １４ スイッチ １５、１６ カラムアドレス・プリデコード回路 １７、２０、２１、２３、２６、３１、３４〜３８
インバータ ２４ ＮＡＮＤゲート
ＮＯＲゲート １３ ＮＭＯＳトランジスタ １４ スイッチ １５、１６ カラムアドレス・プリデコード回路 １７、２０、２１、２３、２６、３１、３４〜３８
インバータ ２４ ＮＡＮＤゲート
Claims (5)
- 【請求項１】ブロックライト・サイクル時に、所定のブ
ロックライト・コマンド信号の制御作用を受ける下位カ
ラムアドレス入力に対応する複数の第１のカラムアドレ
ス・プリデコード手段と、上位カラムアドレス入力に対
応する複数の第２のカラムアドレス・プリデコード手段
と、当該第１および第２のカラムアドレス・プリデコー
ド手段の出力をデコード出力するカラムデコード手段
と、第１のＩ／Ｏ端子群に接続され、カラムマスク・デ
ータを保持するカラムマスク・データ保持手段と、第２
のＩ／Ｏ端子群に接続され、カラー・データを保持する
カラー・データ保持手段と、前記第１のＩ／Ｏ端子群よ
り入力されるデータまたは前記カラムマスク・データ保
持手段に保持されているデータにより制御されて、前記
第２のＩ／Ｏ端子群より入力されるデータまたは前記カ
ラー・データ保持手段に保持されているデータの書込み
入力に対する書込み制御を行う書込み制御手段と、前記
カラムデコード手段のデコード出力により回路切替制御
され、当該書込み制御手段より出力されるデータのデジ
ット線に対する接続制御作用を行うＹスイッチ手段とを
少なくとも備えて構成され、複数カラムを１ブロックと
して、当該１ブロックに対応するメモリセルに対して、
選択的且つ同時に特定データを書き込むブロックライト
機能を有する半導体記憶装置において、ブロックライト
・サイクル時に、少なくとも１つ以上の特定のモード信
号の入力を受けて、前記複数の第２のカラムアドレス・
プリデコード手段に対して特定のイネーブル信号を生成
して出力するとともに、所定のカラムマスク解除信号を
生成して出力するブロックライト制御手段と、前記カラ
ムマスク解除信号により制御されて、前記カラムマスク
・データの前記書込み制御手段に対する入力制御を行う
カラムマスク制御手段とを少なくとも併せて備えて構成
され、前記ブロックライト制御手段より出力される前記
イネーブル信号およびカラムマスク解除信号による制御
作用を介して、同時にデータ書込みが行われるブロック
数が１ブロックのみの場合には、同時に書込みの行われ
るブロック内における個別のカラムアドレスに対応する
書込み／非書込みの制御機能を有するとともに、同時に
データ書込みが行われるブロック数が複数ブロックの場
合には、同時に指定される全ブロックに対応する強制的
な同時書込みの制御機能を有することを特徴とする半導
体記憶装置。 - 【請求項２】前記ブロックライト制御手段が、第１及び
第２のモード信号及びブロックライトコマンド信号入力
に対応して、前記イネーブル信号として、第１、第２、
及び第３のイネーブル信号と、前記カラムマスク解除信
号とを出力する機能を有し、前記第１及び第２のモード
信号の論理和をとる第１及び第２のＮＯＲ回路と、前記
第２のモード信号を反転する第１のインバータ回路と、
前記第１及び第２のモード信号の論理積をとる第１のＮ
ＡＮＤ回路と、前記ブロックライトコマンド信号を反転
する第２のインバータ回路と、前記第１のＮＯＲ回路の
出力と前記第２のインバータ回路の出力との論理和をと
る第３のＮＯＲ回路と、前記第１のインバータ回路の出
力と前記第２のインバータ回路の出力との論理和をとる
第４のＮＯＲ回路と、前記第１のＮＡＮＤ回路の出力と
前記第２のインバータ回路の出力との論理和をとる第５
のＮＯＲ回路と、前記第２のＮＯＲ回路の出力と前記第
２のインバータ回路の出力との論理和をとる第６のＮＯ
Ｒ回路とから構成され、前記第３のＮＯＲ回路出力を前
記第１のイネーブル信号、前記第４のＮＯＲ回路出力を
前記第２のイネーブル信号、前記第５のＮＯＲ回路出力
を前記第３のイネーブル信号、前記第６のＮＯＲ回路出
力を前記のカラムマスク解除信号とした請求項１記載の
半導体記憶装置。 - 【請求項３】前記カラムマスク制御手段が、前記第１の
Ｉ／Ｏ端子群より入力されるデータまたは前記カラムマ
スク・データ保持手段に保持されているデータによる複
数の書込み制御データと、前記カラムマスク解除信号と
の論理和をとって出力する複数のＯＲゲートにより構成
される請求項１記載の半導体記憶装置。 - 【請求項４】前記第２のカラムアドレス・プリデコード
手段が、上位のカラムアドレスの入力を受けて、当該カ
ラムアドレスを反転出力する第１のインバータと、 前記第１のインバータの出力と、前記前記第ｎ（ｎ＝
１、２、３）のイネーブル信号との論理和をとって出力
する第１のＮＯＲゲートと、 前記上位のカラムアドレスと、第ｎのイネーブル信号と
の論理和をとって出力する第２のＮＯＲゲートと、 前記第１のＮＯＲゲートの出力レベルを反転して出力す
る第２のインバータと、前記第２のＮＯＲゲートの出力
レベルを反転して出力する第３のインバータと、を備え
て構成される請求項１記載の半導体記憶装置。 - 【請求項５】前記カラムマスク・データ保持手段が、前
記第１のＩ／Ｏ端子群に接続されて、当該第１のＩ／Ｏ
端子群より入力されるデータを保持する複数のレジスタ
により構成され、前記カラー・データ保持手段が、前記
第２のＩ／Ｏ端子群に接続されて、当該第２のＩ／Ｏ端
子群より入力されるデータを保持する複数のレジスタに
より構成される請求項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04114196A JP3192081B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体記憶装置 |
| US08/805,229 US6032222A (en) | 1996-02-28 | 1997-02-24 | Semiconductor memory device with simultaneously write capability |
| KR1019970007035A KR100264194B1 (ko) | 1996-02-28 | 1997-02-28 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04114196A JP3192081B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231741A JPH09231741A (ja) | 1997-09-05 |
| JP3192081B2 true JP3192081B2 (ja) | 2001-07-23 |
Family
ID=12600157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04114196A Expired - Fee Related JP3192081B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6032222A (ja) |
| JP (1) | JP3192081B2 (ja) |
| KR (1) | KR100264194B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100300026B1 (ko) * | 1997-11-08 | 2001-09-03 | 김영환 | 블록디코드칼럼선택장치 |
| JP3127906B2 (ja) * | 1998-10-30 | 2001-01-29 | 日本電気株式会社 | 半導体集積回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528551A (en) * | 1987-05-21 | 1996-06-18 | Texas Instruments Inc | Read/write memory with plural memory cell write capability at a selected row address |
| JPH0668914B2 (ja) * | 1987-08-26 | 1994-08-31 | テキサス インスツルメンツ インコーポレイテツド | 記憶装置 |
| JPH0770213B2 (ja) * | 1988-10-03 | 1995-07-31 | 三菱電機株式会社 | 半導体メモリ装置 |
| US5134589A (en) * | 1989-10-30 | 1992-07-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a flash write function |
| US5325325A (en) * | 1990-03-30 | 1994-06-28 | Sharp Kabushiki Kaisha | Semiconductor memory device capable of initializing storage data |
| JPH0457284A (ja) * | 1990-06-21 | 1992-02-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH04216392A (ja) * | 1990-12-18 | 1992-08-06 | Mitsubishi Electric Corp | ブロックライト機能を備える半導体記憶装置 |
| JP3179788B2 (ja) * | 1991-01-17 | 2001-06-25 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04360095A (ja) * | 1991-06-06 | 1992-12-14 | Nec Corp | 半導体記憶回路 |
| JPH05250872A (ja) * | 1992-03-09 | 1993-09-28 | Oki Electric Ind Co Ltd | ランダム・アクセス・メモリ |
| JPH05325545A (ja) * | 1992-05-25 | 1993-12-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
| KR960006272B1 (ko) * | 1992-09-04 | 1996-05-13 | 삼성전자주식회사 | 반도체 메모리장치의 플레시라이트 회로 |
| KR0130030B1 (ko) * | 1994-08-25 | 1998-10-01 | 김광호 | 반도체 메모리 장치의 컬럼 리던던시 회로 및 그 방법 |
-
1996
- 1996-02-28 JP JP04114196A patent/JP3192081B2/ja not_active Expired - Fee Related
-
1997
- 1997-02-24 US US08/805,229 patent/US6032222A/en not_active Expired - Lifetime
- 1997-02-28 KR KR1019970007035A patent/KR100264194B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100264194B1 (ko) | 2000-09-01 |
| US6032222A (en) | 2000-02-29 |
| KR970063264A (ko) | 1997-09-12 |
| JPH09231741A (ja) | 1997-09-05 |
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