KR100600956B1 - 고속의 쓰기시간을 갖는 에스램 및 그를 위한 구동방법 - Google Patents

고속의 쓰기시간을 갖는 에스램 및 그를 위한 구동방법 Download PDF

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Abstract

본 발명은 빠르게 쓰기동작을 수행할 수 있는 SRAM 및 그를 위한 구동방법을 제공하기 위한 것으로, 이를 위한 본 발명으로 메모리셀어레이블럭; 인가된 컬럼-어드레스를 디코딩하기 위한 컬럼-디코딩부; 인가된 로우-어드레스를 디코딩하기 위한 로우-디코딩부; 상기 컬럼-디코딩부의 출력신호에 제어받아 외부로부터 인가된 복수의 데이터를 순차적으로 저장하고, 제어신호에 응답하여 이를 병렬로 출력하기 위한 제1 래치부; 및 병렬로 인가된 상기 제1 래치부의 데이터를 저장하고, 상기 로우-디코딩부에 의해 선택된 상기 메모리셀어레이블럭에 데이터를 병렬로 저장하기 위한 제2 래치부를 구비하는 SRAM을 제공한다.
쓰기 동작, 래치, 병렬, 속도, 마진

Description

고속의 쓰기시간을 갖는 에스램 및 그를 위한 구동방법{SRAM WITH HIGH SPEED WRITE TIME AND OPERATION METHOD THERE FOR}
도 1은 종래 기술에 따른 SRAM의 메모리 구조도.
도 2는 도 1의 메모리셀어레이블럭을 액세스하는 과정에 따른 신호 파형도.
도 3은 본 발명의 일 실시예에 따른 SRAM의 메모리 구조도.
도 4는 도 3의 메모리셀어레이블럭을 액세스하는 과정에 따른 신호 파형도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 메모리셀어레이블럭
200 : Y-디코딩부
300 : X-디코딩부
400 : 제1 래치부
500 : 제2 래치부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 고속으로 쓰기동작을 수행하는 SRAM 및 그를 위한 구동방법에 관한 것이다.
요즈음 출시되는 소형 LCD 드라이버 IC는 임베디드(embeded) SRAM를 사용하는 경우가 많다. 이러한 경우, 동영상을 디스플레이하기 위해 처리를 요구하는 데이터 양이 많아짐에 따라, 고속의 쓰기동작이 요구된다.
도 1은 종래기술에 따른 SRAM의 메모리셀 구조도이다.
도 1를 참조하면, 종래기술에 따른 SRAM은 메모리셀어레이블럭(10)과, 인가된 로우-어드레스를 디코딩하여 메모리셀어레이블럭 내 워드라인을 선택하기 위한 Y-디코딩부(20)와, 인가된 컬럼-어드레스를 디코딩하여 메모리셀어레이블럭 내 컬럼라인을 선택하기 위한 X-디코딩부(30)를 구비한다.
도 2는 도 1의 메모리셀어레이블럭 내 셀을 액세스하는 과정에 따른 신호이다.
도면에 도시된 바와같이, 인가된 로우-어드레스가 X-디코딩부(20)에 의해 디코딩되며, 컬럼-어드레스가 Y-디코딩부(30)에 의해 디코딩되므로, 로우-어드레스와 컬럼-어드레스에 해당되는 메모리셀어레이블럭 내 셀이 워드단위로 액세스 된다.
컬럼-어드레스와 로우-어드레스가 SRAM 셀의 셋업타임과 홀드타임을 만족할 때 셀에 액세스되기 때문에, 쓰기동작의 시간이 많이 필요하다. 또한, 데이터의 양이 많아서 MOS의 빠른 스위칭 동작 때문에 파워소모도 증가하게 된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 빠르게 쓰기동작을 수행할 수 있는 SRAM 및 그를 위한 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 SRAM은 메모리셀어레이블럭; 인가된 컬럼-어드레스를 디코딩하기 위한 컬럼-디코딩부; 인가된 로우-어드레스를 디코딩하기 위한 로우-디코딩부; 상기 컬럼-디코딩부의 출력신호에 제어받아 외부로부터 인가된 복수의 데이터를 순차적으로 저장하고, 제어신호에 응답하여 이를 병렬로 출력하기 위한 제1 래치부; 및 병렬로 인가된 상기 제1 래치부의 데이터를 저장하고, 상기 로우-디코딩부에 의해 선택된 상기 메모리셀어레이블럭에 데이터를 병렬로 저장하기 위한 제2 래치부를 구비한다.
본 발명의 다른 측면에 따른 SRAM의 구동방법은 인가된 컬럼-어드레스를 디코딩하여 해당 제1 래치부에 외부로 부터 인가되는 데이터가 순차적으로 저장하는 단계; 상기 제1 래치부에 데이터를 저장하는 단계 이후 상기 제1 래치부에 저장된 데이터를 병렬로 제2 래치부에 인가하여 저장하는 단계; 및 인가된 로우-어드레스를 디코딩하여 해당 메모리셀어레이블럭 내에 상기 제2 래치부의 데이터를 병렬로 저장하는 단계를 구비하되, 상기 제1 래치부의 데이터를 상기 제2 래치부에 인가한 이후, 상기 제1 래치부에 외부로부터 인가되는 새로운 데이터를 저장하는 단계가 병렬적으로 이뤄지는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3는 본 발명의 일 실시예에 따른 SRAM의 메모리 구성도이다
도 3를 참조하면, 본 발명의 일 실시예에 따른 SRAM은 메모리셀어레이블럭(100)과, 인가된 컬럼-어드레스를 디코딩하기 위한 Y-디코딩부(200)와, 인가된 로우-어드레스를 디코딩하기 위한 X-디코딩부(300)와, Y-디코딩부(200)의 출력신호에 제어받아 외부로부터 인가된 복수의 데이터를 순차적으로 저장하고, 제1 제어신호에 응답하여 이를 병렬로 출력하기 위한 제1 래치부(400)와, 제2 제어신호에 의해 액티브되어 병렬로 인가되는 제1 래치부(400)의 데이터를 저장하고, X-디코딩부(300)에 의해 선택된 메모리셀어레이블럭(100)에 데이터를 병렬로 저장하기 위한 제2 래치부(500)를 구비한다.
그리고 제1 래치부(400) 및 제2 래치부(500)는 각 제어신호에 응답하여 인가된 데이터를 저장하기 위한 복수의 래치를 구비한다.
도 4는 도 2의 SRAM의 메모리셀어레이블럭에 액세스하는 과정에 따른 신호 파형도이다.
도 4를 참조하면, 인가된 컬럼-어드레스를 Y-디코딩부(200)가 디코딩하여 외부로부터 인가되는 데이터를 해당 제1 래치부(400)에 순차적으로 저장된다. 제1 래치부(400)의 모든 래치가 데이터를 저장되면, 활성화되는 제1 제어신호에 응답하여 데이터를 제2 래치부(500)에 병렬로 전달한다.
이어, 제2 제어신호에 의해 액티브된 X-디코딩부(300)는 인가된 로우-어드레스를 디코딩하여 메모리셀어레이블럭(100)을 선택하므로서, 제2 래치부(500)의 데이터가 선택된 메모리셀어레이블록(100) 내에 병렬로 저장되도록 한다.
참고적으로, SRAM 셀이 갖는 셋업/홀드타임 보다 래치의 셋업/홀드타임이 작다.
한편, 전술한 본 발명에 따른 SRAM은 제1 래치부(400)의 데이터가 제2 래치부(500)에 저장된 이후에도, 새로 인가된 컬럼-어드레스를 Y-디코딩부(200)를 통해 디코딩하여 제1 래치부(400)를 선택하여 외부 데이터를 저장한다. 따라서, 제2 래치부(500)가 메모리셀어레이블록에 데이터를 저장하는 동안에도 제1 래치부(400)에 데이터를 저장하기 때문에, 쓰기 시간의 마진을 많이 가질 수 있어 안정적으로 쓰기 기능을 수행할 수 있다.
또한, 본 발명은 종래기술에 따른 SRAM보다 적은 전력소모를 갖는다. 왜냐하면, 종래에는 n비트의 데이터를 저장하기 위해서는 X-디코딩부가 n번의 스위칭을 수행해야 했는데, 본 발명에서는 1번의 스위칭으로 메모리셀어레이블럭에 n비트의 데이터를 병렬로 저장할 수 있기 때문이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 제1 및 제2 래치부를 구비하여, 외부로 부터 인가되는 데이터를 제1 래치부에 순차적으로 저장한뒤, 제2 래치부에 병렬로 저장하는 동안에도, 제1 래치부에 새로운 데이터를 또한 인가 받을 수 있으므로 전력소모를 줄일 수 있다. 또한, 한번의 스위칭을 통해 n비트의 데이터를 메모리셀어레이블록에 저장할 수 있으므로 쓰기동작에 소요되는 시간을 줄일 수 있다.

Claims (3)

  1. 메모리셀어레이블럭;
    인가된 컬럼-어드레스를 디코딩하기 위한 컬럼-디코딩부;
    인가된 로우-어드레스를 디코딩하기 위한 로우-디코딩부;
    상기 컬럼-디코딩부의 출력신호에 제어받아 외부로부터 인가된 복수의 데이터를 순차적으로 저장하고, 제어신호에 응답하여 이를 병렬로 출력하기 위한 제1 래치부; 및
    병렬로 인가된 상기 제1 래치부의 데이터를 저장하고, 상기 로우-디코딩부에 의해 선택된 상기 메모리셀어레이블럭에 데이터를 병렬로 저장하기 위한 제2 래치부를 구비하며,
    상기 제2래치부가 상기 메모리셀어레이블록에 데이터를 저장하는 동안에 상기 제1래치부가 새로운 데이터를 저장하는
    것을 특징으로 하는 SRAM.
  2. 제1항에 있어서,
    상기 제1 래치부 및 제2 래치부는,
    제어신호에 응답하여 데이터를 저장하기 위한 복수의 래치를 구비하는 것을 특징으로 하는 SRAM.
  3. 인가된 컬럼-어드레스를 디코딩하여 해당 제1 래치부에 외부로 부터 인가되는 데이터가 순차적으로 저장하는 단계;
    상기 제1 래치부에 데이터를 저장하는 단계 이후 상기 제1 래치부에 저장된 데이터를 병렬로 제2 래치부에 인가하여 저장하는 단계; 및
    인가된 로우-어드레스를 디코딩하여 해당 메모리셀어레이블럭 내에 상기 제2 래치부의 데이터를 병렬로 저장하는 단계를 구비하되,
    상기 제2래치부가 상기 메모리셀어레이블록에 데이터를 저장하는 동안에 상기 제1래치부가 새로운 데이터를 저장하는 것이 병렬적으로 이뤄지는 것을 특징으로 하는 SRAM의 구동방법.
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* Cited by examiner, † Cited by third party
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KR950015370A (ko) * 1993-11-17 1995-06-16 김광호 고속으로 데이타를 라이트하기 위한 플래쉬 라이트 모드 동작방법
JP2000306379A (ja) 1999-04-16 2000-11-02 Mitsubishi Electric Corp 半導体記憶装置

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