JP5038657B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、特に、時分割多ポートメモリ等を搭載した半導体集積回路装置の構成に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、時分割多ポートメモリ等を搭載した半導体集積回路装置においては、以下の技術が考えられる。

特許文献１の技術は、小面積のメモリセルを用いる時分割の多ポートメモリでメモリ内部を外部と同じ周波数のクロックで制御し、外部クロック時間がアクセス時間より短くできるようにしたというものである。この時分割多ポートメモリは、ラッチ回路と内部メモリ、マルチプレクサ回路、データ信号分配器、ＰＬＬ回路の構成により実現されている。ＰＬＬ回路により生成された、外部クロックより周波数の高いクロック信号で、マルチプレクサ回路とデータ信号分配器、内部メモリ、ラッチ回路を制御し、時分割で複数ポート分のデータの処理を行っている。

特許文献２の技術は、信号の入出力を可能とするポートを備えたメモリコアと、このメモリコアに結合され、時分割により上記メモリコアのポートを拡張可能なポート拡張回路とを含むとき、時分割により実現されるポートを切り替え可能なポート切り替え回路を上記ポート拡張回路に設けることにより、ポート数やポート機能にかかわらず、半導体記憶装置のレイアウトを共通化しておいて、ユーザ仕様に応じて、時分割により実現されるポートの設定が可能とされ、それによって時分割方式におけるマルチポートＲＡＭのコスト低減を達成するというものである。内部メモリの動作タイミングを制御する内部クロックは、パルス幅設定可能なディレイ素子により生成されている。
特開平８−２１２７８４号公報 特開２００５−８５３４４号公報

ところで、前記のような半導体集積回路装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

現在、大規模な半導体集積回路装置には多数のメモリが搭載され、チップ面積全体に占めるメモリの割合は大きい。そのため、メモリの面積削減は半導体集積回路装置全体の面積削減に効果的である。

メモリ自身は、データを保持するメモリセルアレイ部分と、アドレスデコーダやワードドライバ、アンプなどの周辺回路の部分から構成される。メモリに占める周辺回路の割合は大きく、周辺回路部分の面積を削減することができれば、半導体集積回路装置において、メモリ全体が占める面積を削減することが可能である。

例えば、複数のメモリを統合して時分割多ポートメモリとすることで周辺回路部分の面積を削減することが可能である。これは、統合によりメモリセルアレイ部分の面積は統合前と変わらないが、周辺回路を共有化できるからである。

時分割多ポートメモリは、シングルポートＳＲＡＭを外部クロックより速く動作させ、外部クロック１サイクルの間に複数ポート分の読み出し、もしくは書き込み要求を時分割で順次処理し、全ての要求動作を終えるので、外部から見た場合、複数の独立したメモリに同時アクセスしているのと同じ効果が得られる。

従来の時分割多ポートメモリでは、時分割制御のために、ＰＬＬ回路やインバーターチェーンによるディレイ回路などのクロック生成回路を使用している。しかし、これらのクロック生成回路は面積と消費電力のオーバーヘッドが大きい。

そこで、本発明の目的は、時分割多ポートメモリ等を搭載した半導体集積回路装置において、小面積化を図ることができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体集積回路装置は、複数のメモリセルからなるメモリセルアレイと、そのメモリセルアレイを制御する周辺回路などから構成されるメモリ装置において、メモリ内部で発生する信号を、メモリ装置への入力信号と入出力データの制御に利用し、時分割制御を行うものである。これにより、クロック生成回路を必要とせず、小面積な時分割多ポートメモリを実現することが可能となる。

本発明によれば、シングルポートメモリに時分割でアクセスすることで、小面積な多ポートメモリを構成することが可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置に搭載される時分割多ポートメモリの構成を示すブロック図である。本実施の形態１による半導体集積回路装置は、周知の半導体製造技術により１つの半導体基板上に形成される。

まず、図１により、本発明の実施の形態１による半導体集積回路装置に搭載される時分割多ポートメモリの構成の一例を説明する。この時分割多ポートメモリは、例えば、内部メモリと時分割制御回路などから構成される。内部メモリは、例えば、複数のメモリセルを含むメモリセルアレイと、そのメモリセルアレイを制御する周辺回路などを備えたシングルポートＳＲＡＭ（１ＰＲＡＭ）である。時分割制御回路は、内部メモリへの入力信号を制御し、内部メモリと複数のポートとの間で入出力データを時分割で制御するものであり、例えば、入力データ用ラッチ回路ＬＩＮ＿１〜３、出力データ用ラッチ回路ＬＯＵＴ＿１〜３、セレクタＳＥＬＥＣＴ、時分割制御信号生成回路ＰＣＯＮＴなどから構成される。

シングルポートＳＲＡＭ（１ＰＲＡＭ）を外部クロック信号ｃｋ＿ｅｘｔより速く動作させ、外部クロック１サイクルの間に複数ポート分の読み出し、もしくは書き込み要求を時分割で順次処理することで擬似的に多ポートメモリ動作を実現する。

本実施の形態１では、３個のポート（ｐｏｒｔ＿１〜３）がある場合を示しているが、２個または４個以上のポートであってもよい。２つ以上の複数のポートを持つ場合に、同様の回路構成で同等の効果が得られる。

シングルポートＳＲＡＭ（１ＰＲＡＭ）は、１ポートのＳＲＡＭである。

入力データ用ラッチ回路ＬＩＮ＿１〜３は、それぞれ各ポートｐｏｒｔ＿１〜３のアドレス信号、制御信号、データ信号などの入力信号を保持するラッチ回路であり、複数のラッチ回路をまとめて表している。

出力データ用ラッチ回路ＬＯＵＴ＿１〜３は、それぞれ各ポートｐｏｒｔ＿１〜３の出力信号を保持するラッチ回路であり複数のラッチ回路をまとめて表している。

セレクタＳＥＬＥＣＴは、シングルポートＳＲＡＭ（１ＰＲＡＭ）とポートｐｏｒｔ＿１〜３の接続を切り替えるセレクタである。

時分割制御信号生成回路ＰＣＯＮＴは、制御信号ｓ＿０〜３，ｃｋ＿ｍｅｍを生成する回路である。

外部クロック信号ｃｋ＿ｅｘｔは、本実施の形態１による多ポートメモリに外部から入力されるクロック信号である。制御信号ｓ＿０は、入力データ用ラッチ回路ＬＩＮ＿１〜３もしくは出力データ用ラッチ回路ＬＯＵＴ＿１〜３が、信号を保持もしくは出力するタイミングを制御する制御信号である。制御信号ｓ＿１〜３は、１ＰＲＡＭとポートｐｏｒｔ＿１〜３の接続を指定する信号であり、制御信号ｓ＿１〜３のうち、ハイレベルになっている信号に対応するポートがセレクタＳＥＬＥＣＴで選択され、１ＰＲＡＭと接続される。制御信号ｃｋ＿ｍｅｍは、１ＰＲＡＭを動作させる動作開始信号である。信号ａｃｋは、１ＰＲＡＭのデータ読み出しもしくは書き込みの動作終了を示す信号である。

１ＰＲＡＭにおいて、ＡＣＫは１ＰＲＡＭの動作終了信号出力端子、ＣＬＫは１ＰＲＡＭのクロック信号入力端子、ＣＥはチップイネイブル信号入力端子、ＷＥは書き込み動作指定ライトイネイブル信号入力端子、Ａ［０〜９］はアドレス信号入力端子（アドレスが１０ビットの場合を示しているがビット数は任意の数でよい）、Ｄ［０〜１１］はデータ入力信号端子（１２ビットの場合を示しているがビット数は任意の数でよい）、Ｑ［０〜１１］はデータ出力端子（１２ビットの場合を示しているがビット数は任意の数でよい）である。

各ポートｐｏｒｔ＿１〜３には、それぞれ入出力信号チップイネイブル信号ｃｅ１〜３、ライトイネイブル信号ｗｅ１〜３、アドレス指定信号Ａ１〜３［０〜９］、入力データ信号Ｄ１〜３［０〜１１］、出力データ信号Ｑ１〜３［０〜１１］が入力または出力される。なお、アドレス指定信号、入力データ信号、出力データ信号のビット数は任意の数でよい。

外部クロック信号ｃｋ＿ｅｘｔが立ち上がる前に制御信号ｓ＿０がアサートされ、各ポートにアドレス信号、制御信号、書き込みデータなどの信号が入力される。外部クロック信号ｃｋ＿ｅｘｔの立ち上がりにより制御信号ｓ＿１がアサートされ、第１のポートｐｏｒｔ＿１のデータが選択され、１ＰＲＡＭによる第１のポートｐｏｒｔ＿１のデータの処理が開始される。第１のポートｐｏｒｔ＿１のデータの処理が終わると、１ＰＲＡＭから動作終了信号ａｃｋが出力され、この動作終了信号ａｃｋの入力により制御信号ｓ＿２がアサートされ、第２のポートｐｏｒｔ＿２のデータが選択され、１ＰＲＡＭによる第２のポートｐｏｒｔ＿２のデータの処理が開始される。次に、第２のポートｐｏｒｔ＿２のデータの処理が終わると、１ＰＲＡＭから動作終了信号ａｃｋが出力され、この動作終了信号ａｃｋの入力により制御信号ｓ＿３がアサートされ、第３のポートｐｏｒｔ＿３のデータが選択され、１ＰＲＡＭによる第３のポートｐｏｒｔ＿３のデータの処理が開始される。

このようにして、１ＰＲＡＭからの動作終了信号を利用して処理を繰り返していくことで、クロック生成回路を使用することなく順次各ポートのデータを処理することができる。

図２は、図１で示した時分割多ポートメモリの動作を示すタイミングチャートである。図２に示すように、外部クロック信号ｃｋ＿ｅｘｔが入力される前、制御信号ｓ＿０はハイ、ｓ＿１〜３はロウの状態となっている。外部クロック信号ｃｋ＿ｅｘｔの立ち上がりにより、ｓ＿０がロウになり各ポートの入力信号がそれぞれＬＩＮ＿１〜３に保持される。同時にｓ＿１がハイになり、ｐｏｒｔ＿１のデータが１ＰＲＡＭの入出力端子と接続される。

ｃｋ＿ｅｘｔの立ち上がりにより、ＰＣＯＮＴによってパルス状の制御信号ｃｋ＿ｍｅｍが生成される。ｃｋ＿ｍｅｍが１ＰＲＡＭに入力されることによって、１ＰＲＡＭが動作し、ｐｏｒｔ＿１のデータが処理される。

処理が終了すると、１ＰＲＡＭは動作終了信号ａｃｋを出力する。ａｃｋがＰＣＯＮＴに入力され、ＰＣＯＮＴはセレクタ制御信号ｓ＿１〜３のうちハイになっている信号線を、ｓ＿１からｓ＿２に切り替える。これによりｐｏｒｔ＿１のデータが１ＰＲＡＭと接続される。

ａｃｋの入力により、ＰＣＯＮＴがパルス状の信号ｃｋ＿ｍｅｍを生成し、ｃｋ＿ｍｅｍが１ＰＲＡＭに入力され、１ＰＲＡＭはｐｏｒｔ＿２のデータを処理する。

同様にｐｏｒｔ＿３のデータの処理を終え、全てのポートのデータの処理が終了した後、ｓ＿０はハイになる。ｓ＿０がハイになることでＬＯＵＴ＿１〜３は保持していた出力データを外部に出力する。

この時分割多ポートメモリは次にｃｋ＿ｅｘｔが入力されるまで、停止状態となる。

図３は、時分割制御信号生成回路ＰＣＯＮＴの回路構成を示している。ＳＲＥ＿１，ＳＲＥ＿２，ＳＲＥ＿３は、端子ＣＫの入力信号の立ち上がりエッジで入力端子Ｄの値を出力端子Ｑに出力するシフトレジスタであり、時分割多ポートメモリのポートの数とシフトレジスタの数は等しい。

外部クロック信号ｃｋ＿ｅｘｔの入力の立ち上がり、もしくは１ＰＲＡＭからの動作終了信号ａｃｋの入力によって信号ｃｋ＿ｓｈｉｆｔとｃｋ＿ｍｅｍが作られる。ｃｋ＿ｓｈｉｆｔはシフトレジスタＳＲＥ＿１，ＳＲＥ＿２，ＳＲＥ＿３を動作させ、各シフトレジスタの入力値が出力される。ｃｋ＿ｍｅｍは１ＰＲＡＭに入力されて１ＰＲＡＭを動作させるクロック信号となる。各シフトレジスタの出力ｓ＿１〜３は、各ポートの入出力信号と１ＰＲＡＭをつなぐセレクタの切り替え信号となっている。

ＡＮＤ回路ａｎｄ＿１は、ｃｋ＿ｅｘｔから作られる信号を次の内部クロックが入る前に立ち下げる。ＮＯＲ回路ｎｏｒ＿１は、全てのポートの動作終了時にｓ＿０をハイにセットする。ＮＯＲ回路ｎｏｒ＿２は、最後のポートのデータ処理動作終了後に出るａｃｋ信号からｃｋ＿ｍｅｍが生成されるのを抑止する。

図４は、図３で示した時分割制御信号生成回路ＰＣＯＮＴの動作を示すタイミングチャートである。まず、外部クロック信号ｃｋ＿ｅｘｔが入力される。ｃｋ＿ｅｘｔと信号ｓ＿０とのＡＮＤが取られ、信号ｃｋ＿ｓｈｉｆｔが立ち上がる。

これにより各シフトレジスタが動作し、ｓ＿１はロウからハイになる。ｓ＿１がハイになったことで、ｓ＿０はロウとなり、ｃｋ＿ｍｅｍが立ち上がる。一方、ｓ＿０がロウとなったことでｃｋ＿ｓｈｉｆｔはたち下がり、ｃｋ＿ｍｅｍもたち下がる。

ｓ＿１がハイになりｐｏｒｔ＿１のデータが選択され、１ＰＲＡＭに動作開始の制御信号ｃｋ＿ｍｅｍが入力されることで、ｐｏｒｔ＿１のデータが処理され、動作終了時に１ＰＲＡＭから動作終了信号ａｃｋが出力される。

ａｃｋの入力によりｃｋ＿ｓｈｉｆｔが生成され、シフトレジスタを動作させ選択ポートを変更する。またａｃｋの入力によりｃｋ＿ｍｅｍが生成され、１ＰＲＡＭを動作させる。

ｐｏｒｔ＿３のデータの動作終了信号ａｃｋによりシフトレジスタが動作すると、全てのシフトレジスタの出力信号ｓ＿１〜３はロウになり、ｓ＿０がハイになる。これによりｃｋ＿ｍｅｍはａｃｋが入ってもロウのままであり、動作は終了する。

図５は、図１に示した入力データ用ラッチ回路ＬＩＮ＿１〜３とセレクタＳＥＬＥＣＴの回路構造を示している。なお、図５において、ａ１〜３［０〜９］，ｄ１〜３［０〜１０］，Ａ［０〜９］，Ｄ［０〜１０］に対応する回路は、ｃｅ１〜３，ｗｅ１〜３，ｄ１〜３［１１］等に対応する回路と同じであるので、省略して示している。

ｓ＿１〜３のうち、ハイとなっている信号により１ＰＲＡＭと接続されるポートが選択される。ｓ＿０がハイのとき、外部からの信号入力が可能であり、ｓ＿０がロウのとき、外部とつながるゲートが閉じてデータ保持の状態になる。

これらの入力信号には、メモリ動作・非動作制御信号、書き込み・読み出し制御信号、アドレス指定信号、書き込みデータ信号などがある。

図６は、図１に示した出力データ用ラッチ回路ＬＯＵＴ＿１〜３とセレクタＳＥＬＥＣＴの回路構造を示している。なお、図６において、ｑ１〜３［２〜１０］，Ｑ［２〜１０］に対応する回路は、ｑ１〜３［０，１，１１］，Ｑ［０，１，１１］等に対応する回路と同じであるので、省略して示している。

ｓ＿１〜３のうちハイとなっている信号により１ＰＲＡＭとつながるポートが選択される。選択状態にあるポートのデータが保持されているラッチ部分は１ＰＲＡＭからのデータ入力を受け付け、非選択状態のとき保持状態になる。ｓ＿０がハイの時、データは外部へ出力される。出力信号は読み出しデータ信号などである。

図７は、ａｃｋ信号生成に使用する回路の構造を示す。この回路は、１ＰＲＡＭ内の回路のうち、主要部分だけを示している。

通常ＳＲＡＭでは、動作を行うために内部でタイミングを調整する信号が生成されており、ワード線の立ち下げや、センスアンプの動作タイミングに使用されている。本実施例では、タイミング信号を生成する一例として図７の回路を説明するが、異なる回路でタイミングを生成している場合にも同様の信号を用いることで、同様の効果が得られる。

ａｃｋ信号生成には、１ＰＲＡＭの内部のワード線立ち下げ信号生成回路を使用する。ワード線立ち下げ信号は、センスアンプ動作信号の生成にも使用されている。ワード線を立ち下げる動作、センスアンプを差動させる動作は、メモリのデータ処理動作終了時に起こる動作であり、動作終了信号に適している。

図７は、１ＰＲＡＭ内の回路のうち、ワード線立ち下げ信号生成に関係する回路部分を抜き出した図である。メモリセルアレイ（ｍｅｍｏｒｙ ａｒｒａｙ）は、メモリセルが規則的に並びデータを記憶する部分である。Ｉ／Ｏは、ライトアンプ、リードアンプ、バッファなどの回路を含む部分である。レプリカセルアレイ（ｒｅｐｌｉｃａ ｃｅｌｌ ａｒｒａｙ）は、ワード線立ち下げ信号やセンスアンプ動作信号をタイミング良く作るために使用されるレプリカセルが並ぶ部分である。ワードドライバ（ｗｏｒｄ ｄｒｉｖｅｒ）は、ワード線を駆動する部分である。コントロール（ｃｏｎｔｒｏｌ）は、ワード線立ち下げ信号やセンスアンプ動作信号を作る部分である。

ＭＣはＳＲＡＭメモリセル、ＲＣはメモリセルと同じ構造を持つレプリカセル、ＷＤＲはワード線ドライバである。ｒｅ，ｗｅはリードイネイブル信号，ワードイネイブル信号である。動作原理としては信号ｗｅ，ｒｅが共にロウ、ｗｅ，ｒｅの反転信号ｗｅｂ，ｒｅｂが共にハイの時、ＰＭＯＳトランジスタｔｒ＿２はオンであり、信号線ｒｐｂｉｔはハイとなっている。

ｗｅもしくはｒｅがハイとなった場合、ＰＭＯＳトランジスタｔｒ＿２はオフとなる。ｗｅがハイの場合、ＮＭＯＳトランジスタｔｒ＿１がオンとなりｒｐｂｉｔの電荷は引き抜かれる。ｒｅがハイの場合、レプリカセルＲＣのワード線ｒｃｗがハイとなり、ｒｐｂｉｔの電荷はＲＣ内部を通じて引き抜かれる。

レプリカセルを使用して、実際のメモリセルのｂｉｔ線から電荷を抜き出すのと同じ条件を再現することで、ｒｐｂｉｔから電荷を引き抜くのにかかる時間によって実際のメモリセルに対するデータ読み出しや書き出しが終了するタイミングを得られるので、ワード線立ち下げ信号として使用できる。

図８は、ワード線立ち下げ信号（ａｃｋ信号）生成回路の動作を示すタイミングチャートである。ここでは、ライト（書き込み）動作時の状態を示す。ｃｋ＿ｍｅｍが１ＰＲＡＭに入力されると、ｗｅ信号がハイになる。ｃｋ＿ｍｅｍの入力によりワード線ｗｌは立ち上がる。また、ｒｐｂｉｔの電荷の引き抜きが始まるがこれにはメモリセルに対するライト動作が完了するのと同程度の時間がかかる。ｒｐｂｉｔがロウになることで、ｗｏｆｆはハイとなり、ワード線ｗｌは立ち下がる。このｗｏｆｆ信号をａｃｋ信号として用いることで、メモリセルの動作終了信号を適切なタイミングで出力することが可能である。

以上の様に、本実施の形態１を用いることで、シングルポートメモリ１ＰＲＡＭの内部制御信号を使用して、時分割制御のタイミングを得ることができ、従来の時分割多ポートメモリで必要だった、追加のクロック生成回路を必要とせず、小面積、低消費電力で時分割多ポートメモリを実現できる。

（実施の形態２）
本発明の実施の形態２は、図１に示した前記実施の形態１に係る時分割多ポートメモリにおいて、時分割制御信号生成回路ＰＣＯＮＴの回路構成を変えたものである。

図９に、本発明の実施の形態２による時分割制御信号生成回路ＰＣＯＮＴの構成を示す。この回路は、時分割多ポートメモリの動作を実現する回路である。シングルポートＳＲＡＭ １ＰＲＡＭを外部クロックより速く動作させ、外部クロック１サイクルの間に複数ポートからの読み出し、もしくは書き込み要求を時分割で順次処理することで擬似的に多ポートメモリ動作を実現する。

本実施の形態２は、前記実施の形態１の時分割制御信号生成回路ＰＣＯＮＴにおいて、シフトレジスタの代わりにリングカウンタを使用した構成となっており、ＰＣＯＮＴ以外は前記実施の形態１と同様の構成である。実施の形態１との違いは、シフトレジスタＳＲＥ＿１〜４の数が、ポート数＋１の４つになっていることである。

すなわち、ポート数が任意の数Ｎのとき、シフトレジスタの数はＮ＋１となる。Ｎ番目のポートのデータの処理が終了した後、１ＰＲＡＭからの動作終了信号によりシフトレジスタが動作し、出力がｓ＿０になっているシフトレジスタの出力がハイとなり、全てのポートのデータの処理が終わった後に、ｓ＿０の値をハイにセットすることが可能である。このような回路構造により、実施の形態１（図３）におけるｎｏｒ＿１が不要となる。

したがって、本実施の形態２を用いることで、小面積、低電力な時分割多ポートメモリが実現でき、ポート数が多いためにｎｏｒ＿１への入力が多くなった時に、シフトレジスタを１つ追加するだけでよく、高速な時分割多ポートメモリが実現可能である。

（実施の形態３）
本発明の実施の形態３では、前記実施の形態１とは異なるメモリアドレス指定方法の一例を示す。

図１０は、本発明の実施の形態３において、入力アドレス信号の一部を各ポートで固定した時分割多ポートメモリを示す概念図である。図１０において、ｐａｄｄ＿１〜３は、各ポートの固定アドレス生成回路である。図１０では、一例として、１ＰＲＡＭのアドレスは４ビットであり、各ポートのアドレス指定信号は２ビット、残り２ビットは各ポートの固定アドレス生成回路ｐａｄｄ＿１〜３で生成される場合を示す。なお、アドレスのビット数は、これに限定されるものではなく、何ビットでもよい。

図１０に示すように、固定アドレス生成回路ｐａｄｄ＿１〜３により、１ＰＲＡＭのアドレスのうち数ビットを各ポートで固定することで、各ポートがアクセスできるメモリを限定することができる。そのため、独立したメモリが複数あるのと同じように扱うことが可能である。

図１１に、固定アドレス生成回路ｐａｄｄ＿１〜３の具体的な回路例を示す。ｐａｄｄ＿１〜３の内部では、アドレス信号２ビットを各ポート固有の値になるように、ハイかロウに固定する。このような構成にすることにより、各ポートがアクセスできるメモリを限定することができる。そして、独立したメモリが複数ある場合と同じように扱うことができ、外部モジュールの信号線と、１ＰＲＡＭとして使用するメモリの構成を変更することなく使用可能となる。

（実施の形態４）
本発明の実施の形態４は、図１に示した前記実施の形態１に係る時分割多ポートメモリについて、時分割制御信号生成回路ＰＣＯＮＴの回路構成を変えたものである。

図１２に、本発明の実施の形態４による時分割制御信号生成回路ＰＣＯＮＴの構成を示す。

１ＰＲＡＭに動作／非動作を制御する外部入力信号端子がある場合、あるポートで非動作を選択する信号が入力された時、１ＰＲＡＭの内部制御信号が出力されず、そのポートで動作が終わってしまうことがある。これを避けるために、非動作を選択する信号が入力された場合に、１ＰＲＡＭとの接続を次のポートに切り替え、データ処理の動作を続けるための回路が必要である。これに対する対策を施した回路が図１２に示す回路である。

図１２に示すように、本実施の形態４は、前記実施の形態１（図３）のＰＣＯＮＴに対して、ポートから１ＰＲＡＭの非動作選択信号が入った時に、ａｃｋ信号の代わりとなる信号を生成する回路（ｎｏｐ＿ａｃｋ，ｏｒ＿２）を付加した構成となっている。ＰＣＯＮＴ以外の回路構成は、前記実施の形態１と同様である。

回路ｎｏｐ＿ａｃｋに入力されている信号ｃｅｂは、チップの外部から入力されるチップイネイブル信号の反転信号である。チップイネイブル信号は、１ＰＲＡＭに動作開始信号が入った場合の動作／非動作を制御する信号であり、動作させる場合はハイ、動作させない場合はロウである。信号ｄｓｈｉｆｔはｃｋ＿ｓｈｉｆｔを遅らせた信号である。

図１３に、図１２の時分割制御信号生成回路ＰＣＯＮＴの動作タイミングチャートを示す。図１３のタイミングチャートでは、ポート数が３、ｐｏｒｔ＿２のチップイネイブル信号がロウ、つまり１ＰＲＡＭに動作要求をしない場合を示す。

まず、ｐｏｒｔ＿１からの要求動作が終了した後、１ＰＲＡＭは動作終了信号ａｃｋを出し、信号ｃｋ＿ｓｈｉｆｔによってシフトレジスタＳＲＥ＿１〜３が動き、１ＰＲＡＭとつながる選択ポートが切り替わり、ｓ＿２がアサートされることによりｐｏｒｔ＿２が選択されている状態に変化し、ｃｋ＿ｍｅｍが１ＰＲＡＭに入力される。

しかし、ｐｏｒｔ＿２のチップイネイブル信号がロウなので１ＰＲＡＭは動作せずａｃｋ信号が出ない。

一方、ｃｋ＿ｓｈｉｆｔを遅らせた信号ｄｓｈｉｆｔがｎａｎ＿１に入力され、ｎａｎ＿１の一方の入力ｃｅｂが１のため信号ｎａｃｋがハイに立ち上がり、シフトレジスタＳＲＥ＿１〜３を作動させ、ｃｋ＿ｍｅｍ信号を作り次の動作が行われる。

したがって、図１２に示した時分割制御信号生成回路ＰＣＯＮＴにより、複数のポートのうち、動作要求をしないものがあっても、１ＰＲＡＭの動作が可能になる。

（実施の形態５）
本発明の実施の形態５は、前記実施の形態１（図１）とは異なる信号を、ラッチＬＯＵＴ＿１〜３の保持データ出力信号として使う構成のものである。本実施の形態５では、外部へのデータ出力制御信号として、外部クロックを使用している。

図１４に、本実施の形態５による時分割多ポートメモリの構成を示す。入力データ用ラッチ回路ＬＩＮ＿１〜３と出力データ用ラッチ回路ＬＯＵＴ＿１〜３以外の構成は前記実施の形態１（図１）と同じである。なお、図１４において、ｉ１〜３はｃｅ１〜３，ｗｅ１〜３，ａ１〜３［０〜９］，ｄ１〜３［０〜１１］に対応し、ｏ１〜３はｑ１〜３［０〜１１］に対応し、ＩはＣＥ，ＷＥ，Ａ［０〜９］，Ｄ［０〜１１］に対応し、ＯはＱ［０〜１１］に対応する。

実施の形態１では、図３に示したｎｏｒ＿１の出力信号であるｓ＿０が立ち上がっている間、データを出力する構成であったのに対して、本実施の形態５では外部クロック信号ｃｋ＿ｅｘｔが立ち上がっている間、データを出力する構成となっている。

図１４では、ポート数が３の場合を示すが、これに限定されるものではない。図１４に示すように、各出力ポートの出力データ用のラッチＬＯＵＴ＿１〜３に外部クロック信号ｃｋ＿ｅｘｔが入力されている。タイミングチャートとしては、図４の制御信号ｓ＿０をｃｋ＿ｅｘｔに置き換えたものとなる。また、ＬＩＮ＿１〜３のへの入力信号ｓ＿０をｃｋ＿ｅｘｔに置き換えることも可能である。

したがって、本実施の形態５によれば、外部のモジュールのタイミング設計によっては、ラッチのデータ入力、出力のタイミングを最適化することが可能である。

（実施の形態６）
本発明の実施の形態６は、前記実施の形態１に対して、ａｃｋ生成回路（図７）とＰＣＯＮＴ（図３）の構成を変えたものである。他の回路構成は前記実施の形態１と同じである。

図１５に、本実施の形態６による時分割多ポートメモリにおけるａｃｋ信号生成回路の構成を示す。図１５に示すように、ａｃｋ信号として取り出す信号が実施の形態１と異なり、ｒｐｂｉｔ信号をａｃｋ信号として外部に取り出している。

図１６に、本実施の形態６による時分割多ポートメモリにおけるＰＣＯＮＴ回路の構成を示す。図１６に示すように、実施の形態１のＰＣＯＮＴ（図３）に対して、点線部分の回路ｎｏｒ＿ａｃｋを付加した構成となっている。ｎｏｒ＿ａｃｋは最後のポートの処理が終わった後、次の外部クロックｃｋ＿ｅｘｔが入力されｃｋ＿ｓｈｉｆｔを立ち上げようとした時に、ｃｋ＿ｓｈｉｆｔが立ち上がったままで、シフトレジスタを動作させることができないということを防ぐためである。

ｗｏｆｆが立ち上がった時点ではライト動作は終了しているが、リード動作はセンスアンプによる信号の増幅を行うので、動作がまだ終わっていない可能性がある。一度、立ち下がったｒｐｂｉｔが立ち上がった時点でリード動作であってもライト動作であっても処理は終了しているので、動作終了信号として、より適している。

ただし、ｎｏｒ＿ａｃｋ回路の追加が必要である。もし、１ＰＲＡＭが最後のポートの処理が終わって、次の外部クロックｃｋ＿ｅｘｔが入力されるまでにｒｐｂｉｔが立ち下がるような構造であれば、ｎｏｒ＿ａｃｋの回路は不要となる。

図１７に、本発明の実施の形態６による時分割多ポートメモリの動作を示すタイミングチャートを示す。図１７に示すように、順次、ポートのデータ処理を行っていき、全てのポートのデータ処理が終了した後、ｓ＿０がハイになり、ｃｋ＿ｓｈｉｆｔが立ち下げられ、次の外部クロック信号ｃｋ＿ｅｘｔの入力をきっかけとして、ｃｋ＿ｓｈｉｆｔが立ち上がり、シフトレジスタＳＲＥ＿１〜３を動作させる。

ｒｐｂｉｔの立ち上がり動作は、読み出し動作時、書き込み動作時ともに動作が全て終了したタイミングで行われるので、ｒｐｂｉｔ信号をａｃｋ信号として使用することで、タイミング設計の容易化が可能である。

（実施の形態７）
本発明の実施の形態７は、前記実施の形態１のＰＣＯＮＴ（図３）に対して、ａｃｋ信号のタイミング調整のためのディレイ回路を付加した構成となっている。ＰＣＯＮＴ以外の構成は実施の形態１の回路と同じ構成である。

図１８に、本発明の実施の形態７におけるＰＣＯＮＴの回路構成を示す。図１８に示すように、本実施の形態７は、前記実施の形態１（図３）のＰＣＯＮＴに対して、ディレイ回路ＤＬＹ＿１を付加した構成となっている。

このような回路構成とすることにより、１ＰＲＡＭから出力されたａｃｋ信号のディレイ回路ＤＬＹ＿１での遅延によって、ｃｋ＿ｓｈｉｆｔ，ｃｋ＿ｍｅｍの生成タイミングの調整が可能となる。

（実施の形態８）
本発明の実施の形態８は、前記実施の形態１のＰＣＯＮＴ（図３）に対して、ａｃｋ信号のタイミング調整のためのディレイを、読み出し動作と書き込み動作で選択可能にする回路を付加したものである。ＰＣＯＮＴ以外の構成は実施の形態１と同じである。

書き込み動作と読み出し動作で異なるディレイを使用するのは、書き込み動作と読み出し動作ではワード線を立ち下げるまでの時間が異なることや、読み出し動作にはセンスアンプの動作時間が含まれることから、動作終了までの時間が異なるので、動作終了信号を生成するタイミングをより最適にするためである。

図１９に、本発明の実施の形態８におけるＰＣＯＮＴの回路構成を示す。図１９に示すように、本実施の形態８は、前記実施の形態１（図３）のＰＣＯＮＴに対して、点線で囲まれた回路ｄｌｙｓｅｌｅを付加した構成となっている。図１９において、ＲＤＬＹ，ＷＤＬＹは、それぞれ遅延時間の異なるディレイ回路である。信号ｗｅはライトイネイブル信号、信号ｒｅはリードイネイブル信号であり、外部からポートに入力される信号である。これらの信号は、１ＰＲＡＭが書き込み動作をするか、読み出し動作をするかを制御するものである。

本実施の形態８では、１ＰＲＡＭは、ｗｅがハイ、ｒｅがロウの時、書き込み動作を行い、ｒｅがハイ、ｗｅがロウの時、読み出し動作を行う。図１９に示すように、ｄｌｙｓｅｌｅでは、ＮＡＮＤ回路の組み合わせにより、書き込み動作の時はＷＤＬＹを通過した信号が波形を生成する。読み込み動作の時はＲＤＬＹを通過した信号が波形を生成する。

本実施の形態８によれば、ａｃｋ信号から生成されるｃｋ＿ｓｈｉｆｔ、ｃｋ＿ｍｅｍについて、書き込み動作または読み出し動作に応じて、それぞれ生成タイミングの調整が可能となる。

（実施の形態９）
本発明の実施の形態９は、前記実施の形態１のａｃｋ信号生成回路（図７）に対して、ａｃｋ信号を遅延させるディレイ回路を１ＰＲＡＭ内部に付加したものである。ａｃｋ信号生成回路以外の構成は実施の形態１と同じである。

図２０に、本発明の実施の形態９における１ＰＲＡＭ内部のａｃｋ信号生成回路の構成を示す。図２０に示すように、実施の形態１のａｃｋ信号生成回路（図７）に対して、ディレイ回路ＤＬＹ＿１が付加された構成となっている。

本実施の形態９によれば、１ＰＲＡＭ内部のａｃｋ信号生成回路にディレイ回路を付加することでａｃｋ信号出力タイミングの調整が容易になる。

（実施の形態１０）
本発明の実施の形態１０は、前記実施の形態１のａｃｋ信号生成回路（図７）に対して、読み出し動作と書き込み動作で異なるａｃｋ信号のディレイが選択可能な回路を付加したものである。他の回路構成は、前記実施の形態１と同じである。本実施の形態１０は、１ＰＲＡＭの内部に、ａｃｋ信号の出力タイミングを調整するためのディレイ回路が付加されていることを特徴とする。

図２１に、本実施の形態１０における１ＰＲＡＭ内部のａｃｋ信号発生回路の構成を示す。図２１に示すように、前記実施の形態１のａｃｋ信号生成回路（図７）に対して、回路ｄｌｙｓｅｌｅを追加し、ａｃｋ信号の出力タイミングを、書き込みまたは読み出し動作それぞれで異なる出力タイミングに調整することが可能な構成となっている。ＲＤＬＹ，ＷＤＬＹは、それぞれ遅延時間のことなるディレイ回路である。ＮＡＮＤ回路の組み合わせにより、読み出し動作の時にはＲＤＬＹを通過した波形がａｃｋ信号として、書き込み動作の時にはＷＤＬＹを通過した波形がａｃｋ信号として出力される。

本実施の形態１０によれば、読み出し動作と書き込み動作のそれぞれに応じて、１ＰＲＡＭから出力されるａｃｋ信号の出力タイミングの調整が容易となる。

（実施の形態１１）
本発明の実施の形態１１は、前記実施の形態１（図１）に対して、各ポートのデータ保持回路として、ラッチ回路ではなくフリップフロップ回路を使用したものである。

図２２に、本実施の形態１１による時分割多ポートメモリの構成を示す。図２２に示す回路は、ラッチ回路ＬＩＮ＿１〜３，ＬＯＵＴ＿１〜３の代わりにフリップフロップ回路ＦＩＮ＿１〜３，ＦＯＵＴ＿１〜３を使用した構成となっている。それ以外の回路構成は前記実施の形態１（図１）と同じである。本実施の形態１１では、内部へのデータ入力制御信号として、外部クロック信号ｃｋ＿ｅｘｔを使用している。また、外部へのデータ出力制御信号として、ｓ１〜３を使用している。

また、図２３に、フリップフロップ回路ＦＩＮ＿１〜３，ＦＯＵＴ＿１〜３の詳細な回路図を示す。

なお、図２２および図２３において、ｉ１〜３はｃｅ１〜３，ｗｅ１〜３，ａ１〜３［０〜９］，ｄ１〜３［０〜１１］に対応し、ｏ１〜３はｑ１〜３［０〜１１］に対応し、ＩはＣＥ，ＷＥ，Ａ［０〜９］，Ｄ［０〜１１］に対応し、ＯはＱ［０〜１１］に対応する。

図２４に、ＦＩＮ＿１〜３及びＦＯＵＴ＿１〜３の動作タイミングチャートを示す。図２４に示すように、ｃｋ＿ｅｘｔの立ち上がりでＦＩＮ＿１〜３は外部からの入力データを取り込み保持する。ＦＯＵＴ＿１〜３は、それぞれｓ＿１〜３の立下りで１ＰＲＡＭからの出力データを取り込み保持し、外部へ出力する。

このように、本実施の形態１１によれば、エッジ動作で記録の取り込み保持を行うので、動作のタイミング設計の容易化が可能である。

（実施の形態１２）
図２５は、本発明の実施の形態１２による半導体集積回路装置の構成を示すブロック図である。

図２５において、１ＰＲＡＭはシングルポートメモリ、ＰＣＯＮＴは制御信号ｓ＿０、ｃｋ＿ｍｅｍを生成する回路、ＬＩＮ＿１は外部からの入力データｉ１をｃｋ＿ｅｘｔの立ち上がりで保持するラッチ回路、ＬＯＵＴ＿１は制御信号ｓ＿０の立ち上がりで１ＰＲＡＭの出力データｏ１を保持して外部に出力するラッチ回路である。また、ＰＣＯＮＴは、例えば、図３、図９、図１２、図１６、図１８、図１９のような回路構成とする。

信号ｃｋ＿ｅｘｔは外部クロック信号、信号ｃｋ＿ｍｅｍはＰＣＯＮＴから入力される１ＰＲＡＭの動作開始信号、信号ａｃｋは１ＰＲＡＭの動作終了信号である。１ＰＲＡＭの動作終了信号ａｃｋを利用して、１ＰＲＡＭの動作終了後に外部クロックと関係なくＬＯＵＴ＿１から外部に読み出しデータを出力することが可能な回路構成である。

図２６に、図２５の回路の動作タイミングチャートを示す。 図２６に示すように、ｃｋ＿ｅｘｔの立ち上がりで、ハイだったｓ＿０が立ち下げられ、１ＰＲＡＭの動作開始用の信号ｃｋ＿ｍｅｍが生成される。ｃｋ＿ｍｅｍが入力されることで１ＰＲＡＭが動作を開始し、動作終了時に動作終了信号ａｃｋを出力し、ｓ＿０が立ち上がり、ＬＯＵＴ＿１からデータが出力される。

したがって、本実施の形態１２によれば、メモリの動作終了タイミングに合わせて外部へデータを出力することが可能となる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、シングルポートメモリ（１ＰＲＡＭ）としてＳＲＡＭについて説明したが、これに限定されるものではなく、ＤＲＡＭ、ＥＰＲＯＭなどの他のメモリについても適用可能である。

本発明の実施の形態１おいて、ＳＲＡＭ内部の信号を利用した時分割多ポートメモリの構成を示すブロック図である。 本発明の実施の形態１において、ＳＲＡＭ内部の信号を利用した時分割多ポートメモリの動作を示すタイミングチャートである。 本発明の実施の形態１において、シフトレジスタを利用した時分割制御信号生成回路ＰＣＯＮＴの構成を示す回路図である。 本発明の実施の形態１において、時分割制御信号生成回路ＰＣＯＮＴの動作を示すタイミングチャートである。 本発明の実施の形態１において、時分割多ポートメモリの入力信号のラッチ回路及びセレクタ回路の構成を示す回路図である。 本発明の実施の形態１において、時分割多ポートメモリの出力信号のラッチ回路及びセレクタ回路の構成を示す回路図である。 本発明の実施の形態１において、時分割制御に利用するＳＲＡＭ内部のワード線立ち下げ信号生成回路の構成を示す回路図である。 本発明の実施の形態１において、ＳＲＡＭ内部のワード線立ち下げ信号生成回路の動作を示すタイミングチャートである。 本発明の実施の形態２において、リングカウンタを利用した時分割制御信号生成回路ＰＣＯＮＴの構成を示す回路図である。 本発明の実施の形態３において、入力アドレス信号の一部を各ポートで固定した時分割多ポートメモリの構成を示す概念図である。 本発明の実施の形態３において、入力アドレス信号の一部を各ポートで固定した時分割多ポートメモリのラッチ部分の詳細構成を示す回路図である。 本発明の実施の形態４において、書き込み及び読み出し動作要求をしない場合に別のポートに処理を移す回路を付加した時分割制御信号生成回路ＰＣＯＮＴの構成を示す回路図である。 本発明の実施の形態４において、書き込み及び読み出し動作要求をしない場合に別のポートに処理を移す回路を付加した時分割制御信号生成回路ＰＣＯＮＴの動作を示すタイミングチャートである。 本発明の実施の形態５において、外部へのデータ出力制御信号に外部クロックを使用した時分割多ポートメモリの構成を示すブロック図である。 本発明の実施の形態６において、レプリカビット線をａｃｋ信号として利用するＳＲＡＭ内部のワード線立ち下げ信号生成回路の構成を示す回路図である。 本発明の実施の形態６において、レプリカビット線をａｃｋ信号として利用する時分割多ポートメモリの時分割制御信号生成回路ＰＣＯＮＴの構成を示す回路図である。 本発明の実施の形態６において、レプリカビット線をａｃｋ信号として利用する時分割多ポートメモリの時分割制御信号生成回路ＰＣＯＮＴの動作を示すタイミングチャートである。 本発明の実施の形態７において、ａｃｋ信号がｃｋ＿ｓｈｉｆｔ及びｃｋ＿ｍｅｍを生成するタイミングを調整するディレイ回路を付加した時分割制御信号生成回路ＰＣＯＮＴの構成を示す回路図である。 本発明の実施の形態８において、ａｃｋ信号がｃｋ＿ｓｈｉｆｔ及びｃｋ＿ｍｅｍを生成するタイミングを書き込み動作、読み出し動作で異なる調整可能な回路を付加した時分割制御信号生成回路ＰＣＯＮＴの構成を示す回路図である。 本発明の実施の形態９において、ＳＲＡＭ内部のワード線立ち下げ信号生成回路にａｃｋ信号を出力するタイミングを調整するディレイ回路を付加した回路の構成を示す回路図である。 本発明の実施の形態１０において、ＳＲＡＭ内部のワード線立ち下げ信号生成回路にａｃｋ信号を出力するタイミングを書き込み動作、読み出し動作で異なる調整可能な回路を付加した回路の構成を示す回路図である。 本発明の実施の形態１１において、外部との入出力信号保持回路にフリップフロップを用いた時分割多ポートメモリの構成を示すブロック図である。 本発明の実施の形態１１において、入出力信号保持回路の詳細構成を示す回路図である。 本発明の実施の形態１１において、外部との入出力信号保持回路にフリップフロップを用いた時分割多ポートメモリの動作を示すタイミングチャートである。 本発明の実施の形態１２において、外部へのデータ出力タイミングをＳＲＡＭ内部の信号を利用して制御する記憶装置の構成を示すブロック図である。 本発明の実施の形態１２において、外部へのデータ出力タイミングをＳＲＡＭ内部の信号を利用して制御する記憶装置の動作を示すタイミングチャートである。

符号の説明

１ＰＲＡＭ シングルポートＳＲＡＭ
ＳＥＬＥＣＴ セレクタ
ＰＣＯＮＴ 時分割制御信号生成回路
ＬＩＮ＿１〜３ 入力データ用ラッチ回路
ＬＯＵＴ＿１〜３ 出力データ用ラッチ回路
ｐｏｒｔ＿１〜３ ポート
ＬＡＴＣＨ ラッチ回路
ＳＲＥ＿１〜４ シフトレジスタ
ａｎｄ＿１ ＡＮＤ（アンド）回路
ｎａｎ＿１ ＮＡＮＤ（ナンド）回路
ｏｒ＿１，ｏｒ＿２ ＯＲ（オア）回路
ｎｏｒ＿１，ｎｏｒ＿２ ＮＯＲ（ノア）回路
ｉｎｖ＿１，ｉｎｖ＿２ インバータ
ｐａｄｄ＿１〜３ 固定アドレス生成回路
ＤＬＹ＿１ ディレイ回路
ｎｏｐ＿ａｃｋ，ｎｏｒ＿ａｃｋ，ｄｌｙｓｅｌｅ 回路
ｔｒ＿１ ＮＭＯＳトランジスタ
ｔｒ＿２ ＰＭＯＳトランジスタ
ｗｌ ワード線
ｒｐｂｉｔ レプリカ回路ビット線
ｒｃｗ レプリカ回路ワード線
ａ［０〜９］ １０ビットアドレス信号
ｄ［０〜１１］ １２ビット入力データ
ｑ［０〜１１］ １２ビット出力データ
ｃｋ＿ｅｘｔ 外部クロック信号
ｃｋ＿ｍｅｍ １ＰＲＡＭの動作制御信号
ａｃｋ １ＰＲＡＭの動作終了信号
ｓ＿０〜３ 制御信号
ｃｌｋ １ＰＲＡＭ内部用クロック信号
ｃｅ チップイネイブル信号（１ＰＲＡＭの動作選択信号）
ｃｅｂ ｃｅ反転信号
ｗｅ ワードイネイブル信号（書き込み動作選択信号）
ｗｅｂ ｗｅ反転信号
ｒｅ 読み出し動作指定信号
ｒｅｂ ｒｅ反転信号
ｗｏｆｆ ワード線立ち下げ信号
ｃｋ＿ｓｈｉｆｔ，ｎａｃｋ，ｄｓｈｉｆｔ 信号

Claims (14)

1. メモリ内部に記憶される第１データが入力される第１ポートを有し、前記第１データの書き込み動作の終了を示す第１状態信号を出力するシングルポートメモリと、
   外部から第２データが入力される第２ポート及び外部から第３データが入力される第３ポートを有し、前記第２ポートに入力された前記第２データを前記第１ポートに前記第１データとして出力し、前記第３ポートに入力された前記第３データを前記第１ポートに前記第１データとして出力する複数ポート制御回路部とを具備し、
   前記第１状態信号は、前記複数ポート制御回路部に入力され、
   前記複数ポート制御回路部は、前記第１状態信号に基づいて、前記第１ポートへの前記第２データの出力及び前記第１ポートへの前記第３データの出力を切り替え、
   前記複数ポート制御回路部は、前記第２ポート及び前記第３ポートを含めた複数のポートを有し、前記第１ポートに前記第１データとして、前記複数のポートから前記第２データ及び前記第３データを含む複数のデータ信号の出力を行い、
   前記複数ポート制御回路部は、前記第１ポートに対して異なる期間に前記第２データ及び前記第３データを出力するための時分割制御信号生成回路と、前記第１ポートに入力する前記第１データとして、前記第２データまたは前記第３データを選択するセレクタとを有し、
   前記時分割制御信号生成回路は、前記セレクタが前記第１データとして、前記複数のデータの何れも選択していないとき、前記第１状態信号に基づき、前記第２データ及び前記第３データを前記複数ポート制御回路部に保持する第３期間制御信号を生成することを特徴とする半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置であって、
   前記複数ポート制御回路部は、第１期間に前記第２データを前記第１ポートに出力し、第２期間に前記第３データを前記第１ポートに出力し、
   前記時分割制御信号生成回路は、前記第１ポートに対して異なる期間に前記第２データ及び前記第３データを出力するように前記第１期間を示す第１期間制御信号及び前記第２期間を示す第２期間制御信号を生成し、
   前記セレクタは、前記第１期間制御信号及び前記第２期間制御信号に基づき、前記第１ポートに入力する前記第１データとして、前記第２データまたは前記第３データを選択し、
   前記時分割制御信号生成回路は、前記第１期間制御信号を前記セレクタに入力している場合において、前記第１状態信号が入力された際に、前記第１期間制御信号の出力を停止し、前記第２期間制御信号の出力を開始することを特徴とする半導体集積回路装置。
3. 請求項２に記載の半導体集積回路装置であって、
   前記複数ポート制御回路部は、前記第２ポートに接続され、前記第２データが入力される第１データラッチ回路と、前記第３ポートに接続され、前記第３データが入力される第２データラッチ回路とを有し、
   前記複数ポート制御回路部は、さらに、第３データラッチ回路を含めた複数のデータラッチ回路を有し、
   前記時分割制御信号生成回路は、前記セレクタが前記第１データとして、前記複数のデータの何れも選択していないとき、前記第１状態信号に基づき、前記複数のデータ信号が並列に前記複数のデータラッチ回路に入力される第３期間を示す前記第３期間制御信号を生成することを特徴とする半導体集積回路装置。
4. メモリ内部に記憶される第１データが入力される第１ポートを有し、前記第１データの書き込み動作の終了を示す第１状態信号を出力するシングルポートメモリと、
   外部から第２データが入力される第２ポート及び外部から第３データが入力される第３ポートを有し、前記第２ポートに入力された前記第２データを前記第１ポートに前記第１データとして出力し、前記第３ポートに入力された前記第３データを前記第１ポートに前記第１データとして出力する複数ポート制御回路部とを具備し、
   前記第１状態信号は、前記複数ポート制御回路部に入力され、
   前記複数ポート制御回路部は、前記第１状態信号に基づいて、前記第１ポートへの前記第２データの出力及び前記第１ポートへの前記第３データの出力を切り替え、
   前記複数ポート制御回路部は、第１期間に前記第２データを前記第１ポートに出力し、第２期間に前記第３データを前記第１ポートに出力し、
   前記複数ポート制御回路部は、さらに、前記第１ポートに対して異なる期間に前記第２データ及び前記第３データを出力するように前記第１期間を示す第１期間制御信号及び前記第２期間を示す第２期間制御信号を生成する時分割制御信号生成回路と、前記第１期間制御信号及び前記第２期間制御信号に基づき、前記第１ポートに入力する前記第１データとして、前記第２データまたは前記第３データを選択するセレクタとを有し、
   前記時分割制御信号生成回路は、前記第１期間制御信号を前記セレクタに入力している場合において、前記第１状態信号が入力された際に、前記第１期間制御信号の出力を停止し、前記第２期間制御信号の出力を開始し、
   前記複数ポート制御回路部は、前記第２ポートに接続され、前記第２データが入力される第１データラッチ回路と、前記第３ポートに接続され、前記第３データが入力される第２データラッチ回路とを有し、
   前記時分割制御信号生成回路は、前記セレクタが前記第１データとして、前記第２データ及び前記第３データを選択していないとき、前記第２データが前記第１データラッチ回路に入力され前記第３データが前記第２データラッチ回路に入力される第３期間を示す第３期間制御信号を生成することを特徴とする半導体集積回路装置。
5. 請求項３に記載の半導体集積回路装置であって、
   前記時分割制御信号生成回路は、第１シフトレジスタと、前記第１状態信号に基づき前記第１シフトレジスタからの入力値を出力値として出力する第２シフトレジスタとを有し、
   前記第１シフトレジスタの出力値に基づき前記第１期間制御信号を生成し、前記第１状態信号が前記時分割制御信号生成回路に入力された際に、前記第１シフトレジスタに保持された値は前記第２シフトレジスタに転送され、前記第２シフトレジスタの出力値に基づき前記第２期間制御信号を生成することを特徴とする半導体集積回路装置。
6. メモリ内部に記憶される第１データが入力される第１ポートを有し、前記第１データの書き込み動作の終了を示す第１状態信号を出力するシングルポートメモリと、
   外部から第２データが入力される第２ポート及び外部から第３データが入力される第３ポートを有し、前記第２ポートに入力された前記第２データを前記第１ポートに前記第１データとして出力し、前記第３ポートに入力された前記第３データを前記第１ポートに前記第１データとして出力する複数ポート制御回路部とを具備し、
   前記第１状態信号は、前記複数ポート制御回路部に入力され、
   前記複数ポート制御回路部は、前記第１状態信号に基づいて、前記第１ポートへの前記第２データの出力及び前記第１ポートへの前記第３データの出力を切り替え、
   前記複数ポート制御回路部は、第１期間に前記第２データを前記第１ポートに出力し、第２期間に前記第３データを前記第１ポートに出力し、
   前記複数ポート制御回路部は、さらに、前記第１ポートに対して異なる期間に前記第２データ及び前記第３データを出力するように前記第１期間を示す第１期間制御信号及び前記第２期間を示す第２期間制御信号を生成する時分割制御信号生成回路と、前記第１期間制御信号及び前記第２期間制御信号に基づき、前記第１ポートに入力する前記第１データとして、前記第２データまたは前記第３データを選択するセレクタとを有し、
   前記時分割制御信号生成回路は、前記第１期間制御信号を前記セレクタに入力している場合において、前記第１状態信号が入力された際に、前記第１期間制御信号の出力を停止し、前記第２期間制御信号の出力を開始し、
   前記複数ポート制御回路部は、前記第２ポートに接続され、前記第２データが入力される第１データラッチ回路と、前記第３ポートに接続され、前記第３データが入力される第２データラッチ回路とを有し、
   前記時分割制御信号生成回路は、第１シフトレジスタと、前記第１状態信号に基づき前記第１シフトレジスタからの入力値を出力値として出力する第２シフトレジスタとを有し、
   前記第１シフトレジスタの出力値に基づき前記第１期間制御信号を生成し、前記第１状態信号が前記時分割制御信号生成回路に入力された際に、前記第１シフトレジスタに保持された値は前記第２シフトレジスタに転送され、前記第２シフトレジスタの出力値に基づき前記第２期間制御信号を生成し、
   前記時分割制御信号生成回路は、前記セレクタが、前記第１シフトレジスタ及び前記第２シフトレジスタの出力値に基づいて、前記第１ポートに入力する第１データとして前記第２データ及び前記第３データを選択していないとき、前記第２データが前記第１データラッチ回路に入力され前記第３データが前記第２データラッチ回路に並列に入力される第３期間を示す第３期間制御信号を生成することを特徴とする半導体集積回路装置。
7. 請求項２に記載の半導体集積回路装置であって、
   前記時分割制御信号生成回路は、第１シフトレジスタと、前記第１状態信号に基づき前記第１シフトレジスタに保持された値が転送される第２シフトレジスタとを有し、
   前記第１シフトレジスタ及び前記第２シフトレジスタはリングカウンタを形成し、
   前記第１シフトレジスタの出力値に基づき前記第１期間制御信号を生成し、前記第１状態信号が前記時分割制御信号生成回路に入力された際に、前記第１シフトレジスタに保持された値は前記第２シフトレジスタに転送され、前記第２シフトレジスタの出力値に基づき前記第２期間制御信号を生成することを特徴とする半導体集積回路装置。
8. 請求項１に記載の半導体集積回路装置であって、
   前記複数ポート制御回路部は、前記第１ポートに前記第１データとして前記第２データが出力される場合には、前記シングルポートメモリに入力する入力アドレス信号の特定のビット値を第１の値に固定し、前記第１ポートに前記第１データとして前記第３データが出力される場合には、前記入力アドレス信号の前記特定のビット値を第２の値に固定し、前記第１の値と前記第２の値は互いに異なることを特徴とする半導体集積回路装置。
9. 請求項１に記載の半導体集積回路装置であって、
   前記複数ポート制御回路部は、外部クロックが入力されるクロック入力部を有し、前記クロック入力部から入力される前記外部クロックに基づいて、前記第１ポートに入力する前記第１データの出力を開始することを特徴とする半導体集積回路装置。
10. 請求項９に記載の半導体集積回路装置であって、
    前記複数ポート制御回路部の外部からデータが入力されるポートは前記第２ポート及び前記第３ポートを含めた複数のポートで構成され、
    前記第１ポートに前記第１データとして前記複数のポートからデータを出力する時間は前記外部クロックの周期より短いことを特徴とする半導体集積回路装置。
11. 請求項３に記載の半導体集積回路装置であって、
    前記時分割制御信号生成回路は、前記第１状態信号を遅延する遅延回路を有し、
    前記遅延回路は、前記第１状態信号が入力され、前記第１乃至第３期間のうち、いずれか１つ以上の期間を遅延させることを特徴とする半導体集積回路装置。
12. 請求項３に記載の半導体集積回路装置であって、
    前記第１データラッチ回路は、前記複数ポート制御回路部の外部から入力されるデータを保持する回路と、前記シングルポートメモリから読み出され、前記第１ポートを経由し外部へ出力されるデータを保持する回路を有することを特徴とする半導体集積回路装置。
13. 請求項１に記載の半導体集積回路装置であって、
    前記シングルポートメモリはＳＲＡＭであることを特徴とする半導体集積回路装置。
14. 請求項１に記載の半導体集積回路装置であって、
    前記シングルポートメモリは、前記メモリ内における読み出しおよび書き込み時にワードドライバによって駆動されるワード線と、前記ワード線により活性化したメモリセルから信号が伝達されるビット線と、前記ビット線から伝達された信号を増幅するセンスアンプとを有し、
    前記第１状態信号は、前記ワード線の立ち下げ信号、又は前記センスアンプの駆動信号に基づいて生成されることを特徴とする半導体集積回路装置。

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