JP2008004218A5 - - Google Patents
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Claims (15)
- メモリ内部に記憶される第1データが入力される第1ポートを有し、前記第1データの書き込み動作の終了を示す第1状態信号を出力するシングルポートメモリと、
外部から第2データが入力される第2ポート及び外部から第3データが入力される第3ポートを有し、前記第2ポートに入力された前記第2データを前記第1ポートに前記第1データとして出力し、前記第3ポートに入力された前記第3データを前記第1ポートに前記第1データとして出力する複数ポート制御回路部とを具備し、
前記第1状態信号は、前記複数ポート制御回路部に入力され、
前記複数ポート制御回路部は、前記第1状態信号に基づいて、前記第1ポートへの前記第2データの出力及び前記第1ポートへの前記第3データの出力を切り替えることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、第1期間に前記第2データを前記第1ポートに出力し、第2期間に前記第3データを前記第1ポートに出力し、
前記複数ポート制御回路部は、さらに、前記第1ポートに対して異なる期間に前記第2データ及び前記第3データを出力するように前記第1期間を示す第1期間制御信号及び前記第2期間を示す第2期間制御信号を生成する時分割制御信号生成回路と、前記第1期間制御信号及び前記第2期間制御信号に基づき、前記第1ポートに入力する前記第1データとして、前記第2データまたは前記第3データを選択するセレクタとを有し、
前記時分割制御信号生成回路は、前記第1期間制御信号を前記セレクタに入力している場合において、前記第1状態信号が入力された際に、前記第1期間制御信号の出力を停止し、前記第2期間制御信号の出力を開始することを特徴とする半導体集積回路装置。 - 請求項2に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、前記第2ポートに接続され、前記第2データが入力される第1データラッチ回路と、前記第3ポートに接続され、前記第3データが入力される第2データラッチ回路とを有することを特徴とする半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、前記第2ポート及び前記第3ポートを含めた複数のポートを有し、前記第1ポートに前記第1データとして、前記複数のポートから前記第2データ及び前記第3データを含む複数のデータ信号の出力を行い、
前記シングルポートメモリは、前記複数のデータの書き込み動作の終了を示す第2状態信号を出力し、
前記複数ポート制御回路部は、さらに、前記第2データラッチ回路及び前記第3データラッチ回路を含めた複数のデータラッチ回路を有し、前記第2状態信号に基づき、前記複数のデータ信号が並列に前記複数のデータラッチ回路に入力される第3期間を示す第3期間制御信号を生成することを特徴とする半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、前記セレクタが前記第1データとして、前記第2データ及び前記第3データを選択していないとき、前記第2データが前記第1データラッチ回路に入力され前記第3データが前記第2データラッチ回路に入力される第3期間を示す第3期間制御信号を生成することを特徴とする半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、第1シフトレジスタと、前記第1状態信号に基づき前記第1シフトレジスタからの入力値を出力値として出力する第2シフトレジスタとを有し、
前記第1シフトレジスタの出力値に基づき前記第1期間制御信号を生成し、前記第1状態信号が前記時分割制御信号生成回路に入力された際に、前記第1シフトレジスタに保持された値は前記第2シフトレジスタに転送され、前記第2シフトレジスタの出力値に基づき前記第2期間制御信号を生成することを特徴とする半導体集積回路装置。 - 請求項6に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、前記セレクタが、前記第1シフトレジスタ及び前記第2シフトレジスタの出力値に基づいて、前記第1ポートに入力する第1データとして前記第2データ及び前記第3データを選択していないとき、前記第2データが前記第1データラッチ回路に入力され前記第3データが前記第2データラッチ回路に並列に入力される第3期間を示す第3期間制御信号を生成することを特徴とする半導体集積回路装置。 - 請求項2に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、第1シフトレジスタと、前記第1状態信号に基づき前記第1シフトレジスタに保持された値が転送される第2シフトレジスタとを有し、
前記第1シフトレジスタ及び前記第2シフトレジスタはリングカウンタを形成し、
前記第1シフトレジスタの出力値に基づき前記第1期間制御信号を生成し、前記第1状態信号が前記時分割制御信号生成回路に入力された際に、前記第1シフトレジスタに保持された値は前記第2シフトレジスタに転送され、前記第2シフトレジスタの出力値に基づき前記第2期間制御信号を生成することを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、前記第1ポートに前記第1データとして前記第2データが出力される場合には、前記シングルポートメモリに入力する入力アドレス信号の特定のビット値を第1の値に固定し、前記第1ポートに前記第1データとして前記第3データが出力される場合には、前記入力アドレス信号の前記特定のビット値を第2の値に固定し、前記第1の値と前記第2の値は互いに異なることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記複数ポート制御回路部は、外部クロックが入力されるクロック入力部を有し、前記クロック入力部から入力される前記外部クロックに基づいて、前記第1ポートに入力する前記第1データの出力を開始することを特徴とする半導体集積回路装置。 - 請求項10に記載の半導体集積回路装置であって、
前記複数ポート制御回路部の外部からデータが入力されるポートは前記第2ポート及び前記第3ポートを含めた複数のポートで構成され、
前記第1ポートに前記第1データとして前記複数のポートからデータを出力する時間は前記外部クロックの周期より短いことを特徴とする半導体集積回路装置。 - 請求項4に記載の半導体集積回路装置であって、
前記時分割制御信号生成回路は、前記第1状態信号を遅延する遅延回路を有し、
前記遅延回路は、前記第1状態信号が入力され、前記第1乃至第3期間のうち、いずれか1つ以上の期間を遅延させることを特徴とする半導体集積回路装置。 - 請求項3に記載の半導体集積回路装置であって、
前記第1データラッチ回路は、前記複数ポート制御回路部の外部から入力されるデータを保持する回路と、前記シングルポートメモリから読み出され、前記第1ポートを経由し外部へ出力されるデータを保持する回路を有することを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記シングルポートメモリはSRAMであることを特徴とすることを特徴とする半導体集積回路装置。 - 請求項1に記載の半導体集積回路装置であって、
前記シングルポートメモリは、前記メモリ内における読み出しおよび書き込み時にワードドライバによって駆動されるワード線と、前記ワード線により活性化したメモリセルから信号が伝達されるビット線と、前記ビット線から伝達された信号を増幅するセンスアンプとを有し、
前記第1状態信号は、前記ワード線の立ち下げ信号、又は前記センスアンプの駆動信号に基づいて生成されることを特徴とする半導体集積回路装置。
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