TWI453760B - 菊鍊串接架構識別技術 - Google Patents

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TWI453760B
TWI453760B TW096107273A TW96107273A TWI453760B TW I453760 B TWI453760 B TW I453760B TW 096107273 A TW096107273 A TW 096107273A TW 96107273 A TW96107273 A TW 96107273A TW I453760 B TWI453760 B TW I453760B
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Description

菊鍊串接架構識別技術 [相關申請案]
此申請案主張在2006年3月28日申請之美國臨時申請案號60/787,710之優先權，其全部內容以參考方式包含於此。
本發明係有關菊鏈串接架構識別技術。
典型的基於電腦的系統包含系統板以及非必要的一或更多周邊裝置，如顯示器單元以及碟單元。系統板經常含有一或更多處理器、記憶體子系統、及其他電路，如串列裝置介面、網路裝置控制器、及硬碟控制器。
在特定系統板上使用之處理器的種類通常取決於系統執行的任務之種類。例如，執行有限組之任務的系統，如監視汽車引擎產生的排放物並且調整空氣/燃料混合物以確保引擎完全燃燒燃料，可使用專門執行這些任務的簡單專門的處理器。另一方面，執行許多同的任務之系統，如管理許多使用者並且運作許多不同的應用程式，可使用本質上為一般目的之一或更多複雜的處理器，架構成執行高速計算並操縱資料以減少反應時間以服務使用者的請求。
記憶體子系統為保留處理器使用之資訊(如指令、資料值)的貯存。記憶體子系統典型包含控制器電路以及一或更多記憶體裝置。控制器電路通常架構成接介記憶體裝置與處理器並且使處理器得以儲存資訊至記憶體裝置並自記憶體裝置擷取資訊。記憶體裝置保留真實的資訊。
如同處理器，記憶體子系統中所使用之裝置的種類通常係由電腦系統執行的任務種類而定。例如，電腦系統可能有必須在沒有碟機的協助下開機並執行不常更改之一組軟體常規的任務。在此，記憶體子系統可使用非依電性裝置，如快閃記憶體裝置，來儲存軟體常規。其他電腦系統可執行非常複雜的任務，其需要大量高速資料貯存來保留大份資訊。在此，記憶體子系統可使用高速高密度動態隨機存取記憶體(DRAM)裝置來儲存資訊。
快閃記憶體裝置之需求持續大量的成長，因為這些裝置適用於需要非依電性貯存之各種嵌入式應用。例如，快閃記憶體廣泛用於各種消費者裝置，如數位相機、手機、USB快閃機、及可攜式音樂播放器，以儲存這些裝置使用的資料。快閃記憶體之市場需求導致在過去數年中快閃記憶體技術的突飛猛進，無論在速度或密度上。這些改進致使有人預估基於快閃記憶體之裝置有一天將會取代仍使用碟機來做大量儲存之應用中的硬碟機。
某些快閃裝置使用串列介面，其用來在包含在裝置中之記憶體上執行操作，如讀取、寫入、及抹除操作。典型在裝置上使用串列式饋送到裝置之命令串來選擇這些操作。命令串典型含有代表將被選擇之操作以及參數之命令。例如，可藉由串列式饋送含有寫入命令、將被寫入之資料、及將寫入資料之記憶體中的位址之資訊串到裝置而選擇寫入操作。
一些記憶體子系統使用具有串列介面之多個裝置。在此，多個裝置可架構在並列或多分支(multi－drop)配置，其中各裝置經由連接到控制器的信號路徑來接收命令。替代地，裝置可架構在菊鏈串接配置中，其中信號從各裝置傳送到菊鏈中的接續的裝置。又其他組態可使用多分支以及串列架構兩者，其中一些信號以並連接收以及其他經由菊鏈串接來傳送。
在菊鏈串接架構中，命令串可饋送到所有的裝置，即便該命令僅在裝置之一者上執行。菊鏈串接中的第一裝置接收來自控制器的命令串。命令串接著由菊鏈串接中的前一個裝置傳送到每一個接續的裝置。各裝置亦回應定址到其之命令，透過菊鏈串接傳送回應性資料至控制器。
菊鏈串接中使用的記憶體裝置可能需要此種架構的指示。例如，快閃記憶體裝置可適合操作為單一裝置或菊鏈串接或多分支架構中複數個記憶體裝置之一，或可在多種架構之間互換使用。因為這些架構需要不同操作模式，在菊鏈串接中的記憶體裝置必須識別其係如此般架構。
本發明之實施例提供識別裝置的菊鏈串接架構之系統與方法。輸入電路在一裝置接收輸入信號，該輸入信號指示與該裝置關聯的電力開啟、重設、或其他事件之後的裝置架構。信號產生器產生指標，該指標係在該輸入信號指示裝置架構時發生。一種儲存機制，如狀態閂鎖暫存器，回應於接收到的指標而儲存該輸入信號的狀態，藉此儲存指示該個別裝置之架構的狀態。因此，本發明之實施例識別裝置是否連接在菊鏈串接架構中並提供致能該裝置根據該架構來操作之指標。
在該此操作後，進一步的實施例允許該輸入電路接收與裝置架構無關的信號，藉此免除分配額外接腳的需要。例如，輸入電路可接收控制或晶片選擇信號。個別的裝置可為架構在複數個記憶體裝置中的記憶體裝置，如串列式連接於菊鏈串接中的快閃記憶體裝置。
以下為本發明之範例實施例的說明。
第1A圖為包含複數個單埠裝置之範例裝置架構的方塊圖，複數個單埠裝置係架構於串列菊鏈串接配置中並具有各種信號用之輸入與輸出。裝置110a－e為記憶體裝置，各含有記憶體(未圖示)，如動態隨機存取記憶體(DRAM)單元、靜態隨機存取記憶體(SRAM)單元、或快閃記憶體單元。
各裝置110包含串列輸入(SI)、串列輸出(SO)、晶片選擇(CS#)、及時脈輸入(CLK)。輸入SI用於傳輸資訊(如命令、位址、及資料資訊)到裝置110。輸出SO用於自裝置110傳輸資訊。輸入CLK接收外部時脈信號至裝置110a－d以及CS#輸入接收晶片選擇信號，其同時致能所有裝置之操作。
埠SI與SO連接在菊鏈串接配置中之裝置110之間，使得菊鏈串接中前一個裝置110的輸出SO耦接至菊鏈串接中的下一個裝置110的SI。例如，裝置110a的埠SO耦接至裝置110b的SI。各裝置110的CLK輸入係以來自如記憶體控制器(未圖示)之時脈信號饋送。該時脈信號透過共同鏈結分佈至各裝置110。將於下進一步描述，CLK在許多用途中之一係用於在包含在裝置110中的各個暫存器閂鎖輸入到裝置110之資訊。
各裝置的CS#輸入為選擇裝置之傳統晶片選擇。此輸入耦合至共同鏈結，其使晶片選擇信號同時確立(assert)至所有的裝置110，並因而同時選擇所有的裝置110a－e。CS#輸入以及CLK輸入耦接至不同的鏈結，其分別分佈CS#與CLK信號至裝置110a－e，如上所述。
可在饋送至CLK輸入之時脈信號的不同時間閂鎖傳送到裝置110a－e之資訊。例如，在單資料率(SDR)實施例中，可於CLK時脈信號的上升或下降緣閂鎖在SI輸入到裝置110的資訊。替代地，在雙資料率(DDR)實施例中，CLK時脈信號的上升與下降緣皆可用來閂鎖在SI之資訊輸入。
第1A圖中之裝置110a－e的架構包含串列菊鏈串接(如輸入SI與輸出SO)以及傳統的多分支連結(如CLK與CS#)。因此，此架構可稱為菊鏈串接與多分支架構的混合，其中可實現每一個之優點。替代地，在裝置之間，在此描述之技術的實施例可實施於串列、並列、多分支或其他連結，以及上述之組合。參照名稱為「菊鏈串接裝置(Daisy Chain Cascading Devices)」的美國專利申請案號11/496,278，其全部內容以參考方式包含於此，其具有關於菊鏈串接中之裝置的通訊與架構的進一步資訊。
第1B圖為架構成與控制器(未圖示)並列通訊之複數個裝置120a－c的方塊圖。各裝置120a－c包含串列輸入(SI)、串列輸出(SO)、晶片選擇(CS#)、及時脈輸入(CLK)。輸入SI用於傳輸資訊(如命令、位址、及資料資訊)到裝置120。輸出SO用於自裝置110傳輸資訊。輸入CLK接收外部時脈信號至裝置120a－c以及CS#輸入接收晶片選擇信號，其與其他裝置獨立地致能各裝置的操作。
裝置120a－c架構在並列配置中，利用在通訊埠SI與SO之多分支連結以與控制器通訊。在各裝置120a－c之不同的CS輸入允許個別致能裝置。因此，連接到在多分支配置中的裝置120a－c之控制器可控制各裝置120a－c，藉由首先傳送至其對應的CS輸入，並接著發送與在對應的埠SI與SO接收資料。例如，控制器可與裝置120a通訊，藉由首先在輸入CS0以一信號選擇該裝置120a。一旦致能該裝置，控制器可發送命令、資料、及其他信號至裝置120a之輸入SI0，並從裝置之輸出SO0接收回應性的通訊。
第1A與1B圖之裝置描繪成包含串列輸入SI、串列輸出SO、時脈輸入CLK、及晶片選擇CS#。然而，如上述，這些埠在不同的架構中有不同功能。包含如DRAM單元或快閃單元的記憶體之記憶體裝置可實施成此種裝置。在一些實施例中，實施的記憶體裝置可以不預先針對串列或多分支操作架構。例如，快閃記憶體裝置適合於第1A與1B圖之架構的任一者中操作，並可在這兩個或其他架構間互換地使用。因為必須架構各記憶體裝置以在菊鏈串接或多分支的環境中適當地操作，第1A與1B圖之系統必須指示其個別的架構給它們個別的裝置。
第2圖為描述用於指示裝置架構之技術的方塊圖。在此，裝置210a－e架構在與第1A圖之架構類似之串列菊鏈串接中。然而，所有裝置210的輸入CS都連接到地線，藉此在各裝置210a－e之CS輸入維持固定的信號。在各裝置210a－e之電路接收CS輸入並且在裝置的電力開啟序列中判斷裝置是否架構在菊鏈串接配置中。若接收到的CS輸入維持在如所示的地線，則各裝置210a－e的電路判斷裝置為致能並架構在菊鏈串接中。
上述技術藉由連接各裝置的晶片選擇輸入至地線而指示菊鏈串接架構。裝置210a－e之替代實施例可包含以此方式架構的其他輸入來指示菊鏈串接架構。然而，架構的輸入係維持在地線，因此無法用於其他操作中。例如，在各裝置210a－e的CS輸入若非如此可接收來自控制器的致能信號以致能各裝置的操作。因此，指示菊鏈串接架構之此技術需要專用的輸入。
第3圖為顯示在電力開啟序列期間兩個範例裝置的信號之時序圖。信號Vdd為參考電壓信號，提供電力至範例裝置，並斜升直到其在時間t的起始到達參考電壓。信號310為在菊鏈串接連結中之一範例裝置(如第1A圖的裝置110a－e之一)的CS輸入。信號320為在並列連結中之一範例裝置(如第1B圖的裝置120a－c之一)的CS輸入。在Vdd斜升的時間中，兩個範例裝置可在其個別的CS輸入接收未確定的信號。然而，在時間t中，其中Vdd已經到達參考電壓，各裝置的CS輸入可接收對應裝置是否架構於菊鏈串接或並列中的信號。在此，在菊鏈串接連結中的CS信號310在時間t中為低，而在並列連結中的CS信號320為高。時間t可為短時期，如大於1微秒時間，其發生在電力斜升以及當裝置從控制器接收通訊信號時之間。CS信號310與320可由控制裝置的記憶體控制器(未圖示)提供給裝置。此種記憶體控制器可架構成指示，藉由在時間t中CS信號310與320的狀態，其所控制的裝置是否連接在菊鏈串接架構中、並列中、或為單一裝置。
在時間t之後，在各裝置的CS信號310與320可不再指示裝置架構，由於信號狀態可被控制器決定而改變。信號310與320可伴隨有個別的狀態閂鎖信號315與325。這些伴隨的信號315與325代表接收各CS信號310與320之狀態的個別閂鎖器之狀態。個別的閂鎖器在時間t中閂鎖CS信號的相反狀態，藉此在時間t儲存CS信號310與320之相反狀態。因此，狀態閂鎖信號315與325指示個別的裝置是否連接在菊鏈串接或並列(或單一裝置)架構中。裝置可藉由根據指示的架構來操作而回應於狀態閂鎖信號315與325。例如，接收「高」狀態閂鎖信號315(指示菊鏈串接連結)之裝置可被隨時致能並透過串列輸出傳送所有命令與資料。相反地，接收「低」狀態閂鎖信號325(指示並列或單一裝置連結)之裝置可由CS信號320致能。由於狀態閂鎖信號315與325指示架構，在時間t之後可使用CS信號來選擇裝置或執行其他功能。
第4圖為在裝置電力開啟期間儲存接收到之信號CS的狀態之閂鎖電路400之方塊圖。電路可在裝置之內，如第1圖之裝置110a－e與120a－c之一，該裝置由控制器控制的單一裝置或在菊鏈串接或並列架構中的複數個裝置之一。電路包含輸入緩衝器410、電力開啟電路420、脈衝產生器430、以及狀態閂鎖暫存器440。
輸入緩衝器410接收CS信號並輸出對應信號「晶片選擇(chip_select)」至狀態閂鎖暫存器440以及接收CS信號的內部邏輯區塊。電力開啟電路420接收參考電壓Vdd並輸出信號「pwr_ok」，其當Vdd斜升時為高。脈衝產生器430接收信號「pwr_ok」並輸出脈衝以回應「pwr_ok」轉變成高。狀態閂鎖暫存器440(顯示在電路400中以及電路400下的插入頁)接收脈衝以及信號「chip_select」並儲存信號「chip_select」的狀態，藉由在接收脈衝時閂鎖該狀態。
脈衝提供作為指標，並可為任何時間長度之信號以配合此閂鎖操作。在本實施例中，脈衝產生器430產生脈衝信號「pwr_ok_ps」以回應裝置完成電力斜升。在電力斜升後的一段時期，CS信號指示裝置是否架構在菊鏈串接配置中、並列連結中、或為單一裝置(如CS為低則指示菊鏈串接，而CS為高則指示並列或單一裝置連結)。為了使狀態閂鎖暫存器440儲存提供此指示的CS信號，脈衝產生器430必須在上述時期中致能狀態閂鎖暫存器440。
第5圖為顯示對應第4圖的電路400之信號的時序圖。顯示在裝置接收參考電壓Vdd的電力開啟序列期間的信號。當Vdd到達預定電壓時在線530之信號「pwr_ok」為高。此時間與其中輸入信號CS 550a－b指示裝置是否在菊鏈串接或並列架構中的時間t重疊。信號「chip_select」551a－b提供與CS信號550a－b相反的信號。因此，脈衝產生器在時間t時產生脈衝信號540，致能一狀態閂鎖暫存器閂鎖在時間t時信號「chip_select」551a－b的狀態，如由信號「狀態＿閂鎖(state_latch)」552a－b所示。
信號550a－552a對應於在菊鏈串接配置中的裝置，同時信號550b－552b對應於在並列連結中的裝置。在「chip_select」551a－b指示裝置架構時閂鎖個別的「chip_select」551a－b，使信號552a－b維持指示個別裝置的架構之狀態。
第6圖為用於儲存接收到之CS信號的狀態之閂鎖電路600的替代實施例之方塊圖。電路可在裝置之內，如第1圖之裝置110a－e與120a－c之一，該裝置由控制器控制的單一裝置或在菊鏈串接或並列架構中的複數個裝置之一。電路包含輸入緩衝器610與620、脈衝產生器630、以及狀態閂鎖暫存器640，它們的功能與第4圖之電路400的對應構件類似。輸入緩衝器620接收信號「重設」，其可傳送至裝置以在裝置重設一或更多架構。脈衝產生器630回應於信號「重設」而產生脈衝。狀態閂鎖暫存器640在脈衝期間閂鎖信號「chip_select」的狀態，藉此在裝置重設操作後儲存對應於CS信號的狀態。
第7圖為顯示對應第6圖的電路600之信號的時序圖。顯示在裝置接收參考電壓Vdd 730的電力開啟序列期間的信號。在電力開啟序列後，信號「重設(reset)」為確立。在信號「reset」確立後的時間t中，CS信號750a－b指示裝置架構。尤其係，CS信號750a為低，指示菊鏈串接連結；而當CS信號750b為高，指示並列連結。緩衝CS信號750a－b，而得到個別的「chip_select」信號751a－b。在時間t中，「chip_select」信號751a－b的狀態由狀態閂鎖器閂鎖，提供個別的「state_latch」信號752a－b，其超過時間t仍維持閂鎖的狀態。因此，電路600識別裝置是否連接在菊鏈串接架構中、儲存指示裝置架構的狀態、以及允許相關的輸入埠在識別架構後接收通訊。
第1A圖為包含複數個單埠裝置之範例裝置架構的方塊圖，複數個單埠裝置係架構於串列菊鏈串接配置中並具有各種信號用之輸入與輸出。裝置810a－d為記憶體裝置，各含有記憶體(未圖示)，如動態隨機存取記憶體(DRAM)單元、靜態隨機存取記憶體(SRAM)單元、或快閃記憶體單元。第4與6圖中的閂鎖電路400與600可包含到裝置810a－d的每一個中。因此，閂鎖電路400與600可閂鎖信號CS#的狀態，當信號CS#指示裝置810a－d架構在菊鏈串接中。
各裝置810包含串列輸入(SI)、串列輸出(SO)、晶片選擇(CS#)、及時脈輸入(CLK)，如上參照第1A圖所述。此外，各裝置810包含輸入埠致能(IPE)輸入、輸出埠致能(OPE)輸入、輸入埠致能輸出(IPEQ)、及輸出埠致能輸出(OPEQ)。IPE輸入接收IPE信號到裝置。IPE信號可指示裝置致能SI，使得當IPE為確立時，可透過SI串列輸入資訊至裝置810。同樣地，OPE輸入接收OPE信號到裝置。OPE信號由裝置用來致能SO，使得當OPE為確立時，可從裝置810透過SO串列輸出資訊。IPEQ與OPEQ分別為從裝置輸出IPE與OPE信號的輸出。CS#輸入以及SCLK輸入耦合置不同的鏈結，其如上述般分別分佈CS#與SCLK信號至裝置810a－d。
SI與SO如上述般從菊鏈串接配置中的一個裝置耦合至下一個。此外，菊鏈串接配置中的前一個裝置810的IPEQ與OPEQ分別耦合到菊鏈串接配置中的下一個裝置810的IPE輸入與OPE輸出。此配置允許從一個裝置以串列菊鏈串接方式中傳輸IPE與OPE信號至下一個(如裝置810a至裝置810b)。
可在饋送至SCLK輸入之時脈信號的不同時間閂鎖傳送到裝置810a－d之資訊。例如，在單資料率(SDR)實施例中，可於SCLK時脈信號的上升或下降緣閂鎖輸入到裝置810之SI輸入的資訊。替代地，在雙資料率(DDR)實施例中，SCLK時脈信號的上升與下降緣皆可用來閂鎖在SI之資訊輸入。
第9圖為可包含在第8圖之裝置810a－d之每一個中的串列輸出控制邏輯1100的方塊圖。邏輯1100包含SI輸入緩衝器1104、IPE輸入緩衝器1106、OPE輸入緩衝器1108、SCLK輸入緩衝器1110、邏輯AND閘1112與1114、閂鎖器1116、1118、1120、及1122、選擇器1124與1130、邏輯OR閘1126、以及SO輸出緩衝器1128。緩衝器1104、1106、1108、及1110可為架構成分別緩衝輸入到裝置的SI、IPE、OPE、及SCLK信號的傳統LVTTL緩衝器。
輸出控制邏輯1100根據接收到的控制信號來控制輸入與輸出信號。如上參照第1圖所述，在菊鏈串接配置中連接的裝置(如裝置110a)與連接在並列中的裝置(如裝置120a)或為單一裝置不同地操作。因此，控制邏輯1100接收指示裝置是否架構在菊鏈串接中的信號，信號CASCADE。閂鎖電路400與600可包含道具有控制邏輯1100之裝置中。若為如此，由閂鎖電路400與600輸出的state_latch信號會由輸出控制邏輯1100接收作為信號CASCADE，如下述。
緩衝的SI信號由AND閘1112接收，該閘1112在IPE確立時發送信號至閂鎖器1116。閂鎖器1116架構成當緩衝器1110提供時脈信號(SCLK)時閂鎖資訊。DATA_OUT代表從含在裝置中的記憶體(未圖示)讀取的資料狀態。AND閘1114架構成當OPE確立時輸出資料輸出(DATA_OUT)的狀態。AND閘1114的輸出饋送到閂鎖器1118，其架構成當由緩衝器1110提供時脈信號時閂鎖DATA_OUT的狀態。緩衝器1116架構成緩衝饋送到裝置之IPE信號。緩衝器1116的輸出由閂鎖器1120閂鎖。同樣地，緩衝器1118架構成緩衝饋送到裝置之OPE信號。閂鎖器1122架構成閂鎖緩衝器1108輸出之OPE的狀態。選擇器1124與1130為傳統2至1多工器，各包含兩個輸入。藉由識別符號＿匹配(ID_MATCH)信號來選擇選擇器1124的輸入作為選擇器1124的輸出。由閂鎖器1118維持的DATA_OUT之狀態係饋送到一輸入。當ID_MATCH確立時，選擇此輸入作為選擇器1124的輸出。由閂鎖器1116維持的SI之閂鎖狀態係饋送到另一輸入。當ID_MATCH未確立時，選擇此輸入作為選擇器1124的輸出。
信號CASCADE指示裝置是否耦合到菊鏈串接配置中的一或更多裝置。例示性，若裝置耦合到菊鏈串接配置中的一或更多裝置，則此信號為確立。例如，當指示裝置架構在菊鏈串接中時，由個別閂鎖電路400與600的狀態閂鎖器440與640確立信號。確立CASCADE信號導致IPE之閂鎖的狀態從選擇器1130輸出。當CASCADE未確立時，輸入到選擇器1130之邏輯低情況會從選擇器1130輸出。由CASCADE信號選擇選擇器1130之輸入作為選擇器1130之輸出。由閂鎖器1120維持的IPE之閂鎖的狀態饋送到一輸入，並且另一輸入接到邏輯零。當CASCADE確立時，選擇IPE之閂鎖的狀態作為選擇器1130的輸出。
相反地，若CASCADE未確立，則選擇邏輯零作為選擇器1130的輸出。因此，欲致能裝置的串列輸出，信號IPE不能為確立。因此，僅由OPE致能輸出緩衝器1128，藉此控制由輸出致能信號指示之串列輸出。此架構適合用在裝置不連接在菊鏈串接中的情況。
OR閘1126提供致能/取消信號給輸出緩衝器1128。閘1126接收選擇器1130的輸出以及由閂鎖器1122維持之OPE的閂鎖狀態。這些輸出的任一者可用來提供致能信號給緩衝器1128以致能緩衝器的輸出。緩衝器1128為緩衝輸入信號SO的傳統緩衝器。如上述，由OR閘1126的輸出致能/取消緩衝器1128。
操作上，當IPE為確立時，透過SI輸入到裝置之資訊係饋送到閂鎖器1116。在IPE確立後，閂鎖器1116例如在SCLK的第一向上轉變時閂鎖此資訊。同樣地，閂鎖器1120在此SCLK轉變閂鎖IPE的狀態。假設ID_MATCH未確立(指示命令並未定址到該裝置)，閂鎖器1116的閂鎖狀態係透過選擇器1124饋送置緩衝器1128。同樣地，確立的IPE從緩衝器1106傳輸到閂鎖器1120，閂鎖器1120亦例如在SCLK的第一向上轉變時閂鎖此確立之IPE。假設CASCADE為確立，IPE的閂鎖狀態係在選擇器1130之輸出提供並且傳輸到OR閘1126，以提供致能信號到緩衝器1128。SI的閂鎖狀態接著從裝置透過緩衝器1128傳輸作為輸出SO。
例示性地，在OPE確立後的下一個向上轉變時，在閂鎖器1122閂鎖OPE的確立之狀態，以及在閂鎖器1118閂鎖DATA_OUT的狀態。假設ID_MATCH確立，由選擇器1124選擇DATA_OUT的閂鎖狀態並施加到緩衝器1128的輸入。同時，從閂鎖器1122的OPE之閂鎖且確立的狀態經由OR閘1126傳送以致能緩衝器1128，其導致DATA_OUT的閂鎖狀態從裝置作為輸出SO輸出。
雖本發明已藉由本發明的範例實施例特別顯示並描述，熟悉該項技藝者應了解到可對其做出各種形式與細節的改變而不悖離由所附之申請專利範圍所涵蓋之本發明的範疇。
110a－e．．．裝置
120a－e．．．裝置
210a－e．．．裝置
310、320．．．信號
315、325．．．狀態閂鎖信號
400．．．閂鎖電路
410．．．輸入緩衝器
420．．．電力開啟電路
430．．．脈衝產生器
440．．．狀態閂鎖暫存器
530．．．線
540．．．脈衝信號
550a－b．．．輸入信號CS
551a－b．．．信號「晶片＿選擇」
552a－b．．．信號「狀態＿閂鎖」
610、620．．．輸入緩衝器
630．．．脈衝產生器
640．．．狀態閂鎖暫存器
730．．．參考電壓Vdd
750a－b．．．輸入信號CS
751a－b．．．信號「晶片＿選擇」
752a－b．．．信號「狀態＿閂鎖」
810a－d．．．裝置
1104．．．SI輸入緩衝器
1106．．．IPE輸入緩衝器
1108．．．OPE輸入緩衝器
1110．．．SCLK輸入緩衝器
1112、1114．．．邏輯AND閘
1116、1118、1120、1122．．．閂鎖器
1124、1130．．．選擇器
1126．．．邏輯OR閘
1128．．．SO輸出緩衝器
發明內容從附圖中圖解的本發明之範例實施例的特定詳細說明變得更為清楚，且圖中類似參考符號係指不同圖中相同的部件。非絕對按照比例來繪圖，而係將重點放在本發明之例示性實施例。
第1A與1B圖為裝置架構的方塊圖，包含複數個單埠裝置，其中可實施本發明的實施例。
第2圖為架構成用於在菊鏈串接配置中通訊之複數個裝置的方塊圖。
第3圖為發生在裝置電力開啟期間之時序圖。
第4圖為在電力開啟期間偵測裝置架構的電路之方塊圖。
第5圖為發生在第4圖的電路之信號的時序圖。
第6圖為在裝置重設後偵測裝置架構的電路之方塊圖。
第7圖為發生在第6圖的電路之信號的時序圖。
第8圖為架構成用於在菊鏈串接配置中通訊之複數個裝置的方塊圖。
第9圖為圖8中所示之每一裝置的串列輸出控制邏輯之方塊圖。
530．．．線
540．．．脈衝信號
550a－b．．．輸入信號CS
551a－b．．．信號「晶片＿選擇」
552a－b．．．信號「狀態＿閂鎖」

Claims (28)

  1. 一種用於識別裝置的菊鏈串接架構之設備，該設備包含：在記憶體裝置上之輸入埠，該埠接收輸入信號；回應於一重設事件而提供指標的信號產生器，該指標係在其中該輸入信號指示該記憶體裝置是否架構在菊鏈串接架構中或非菊鏈串接架構中任一者的時期中發生，該輸入埠，接著該時期，接收與該記憶體裝置有關的控制信號及資料信號之其中一者；在該時期中儲存該輸入信號的狀態之儲存機制；以及輸出控制邏輯架構以在複數個輸出模式之間選擇，以符合在該時期中該輸入信號的狀態，該輸出控制邏輯根據該已選擇的輸出模式提供至少一輸出信號。
  2. 如申請專利範圍第1項之設備，其中該控制信號為晶片選擇信號。
  3. 如申請專利範圍第1項之設備，其中該記憶體裝置架構在包含複數個記憶體裝置的菊鏈串接中。
  4. 如申請專利範圍第3項之設備，其中該複數個記憶體裝置包含以串列通訊之快閃記憶體裝置。
  5. 如申請專利範圍第1項之設備，其中該信號產生器接收對應該重設事件的事件信號。
  6. 如申請專利範圍第1項之設備，其中該重設事件包含電力開啟記憶體裝置以及重設記憶體裝置的至少一者。
  7. 如申請專利範圍第1項之設備，其中該記憶體裝置 回應於指示菊鏈串接架構的該輸入信號之狀態而在該菊鏈串接架構中操作。
  8. 如申請專利範圍第1項之設備，其中該暫存器包含狀態閂鎖器，其回應於該指標而閂鎖該輸入信號的該狀態。
  9. 一種用於識別裝置的菊鏈串接架構之方法，該方法包含：在記憶體裝置之輸入埠接收輸入信號；回應於一重設事件而產生脈衝，該脈衝係在其中該輸入信號指示該記憶體裝置是否架構在菊鏈串接架構中或非菊鏈串接架構中任一者的時期中發生，該輸入埠，接著該時期，接收與該記憶體裝置有關的控制信號及資料信號之其中一者；在該時期中儲存該輸入信號的狀態；在複數個輸出模式之間選擇，以符合在該時期中該輸入信號的狀態；以及根據該已選擇的輸出模式提供至少一輸出信號。
  10. 如申請專利範圍第9項之方法，其中該控制信號為晶片選擇信號。
  11. 如申請專利範圍第9項之方法，其中該記憶體裝置架構在包含複數個記憶體裝置的菊鏈串接中。
  12. 如申請專利範圍第11項之方法，其中該複數個記憶體裝置包含以串列通訊之快閃記憶體裝置。
  13. 如申請專利範圍第9項之方法，進一步包含接收 對應該重設事件的事件信號。
  14. 如申請專利範圍第9項之方法，其中該重設事件包含電力開啟記憶體裝置。
  15. 如申請專利範圍第9項之方法，其中該重設事件包含重設記憶體裝置。
  16. 如申請專利範圍第9項之方法，其中該輸入信號之狀態的儲存包含回應於該脈衝而閂鎖該輸入信號的該狀態。
  17. 一種記憶體裝置，包含：輸入埠；以及識別電路，其回應於一重設事件以在該事件時識別在輸入埠上之輸入的狀態，該記憶體裝置架構成菊鏈串接裝置或非菊鏈串接架構中任一者，取決於該已識別之狀態，該輸入埠，接著該時期，接收與該記憶體裝置有關的控制信號及資料信號之其中一者；以及輸出控制邏輯架構以在複數個輸出模式之間選擇，以符合在該時期中該輸入信號的狀態，該輸出控制邏輯根據該已選擇的輸出模式提供至少一輸出信號。
  18. 如申請專利範圍第17項之裝置，其中該控制信號為晶片選擇信號。
  19. 如申請專利範圍第17項之裝置，其中該記憶體裝置架構在包含複數個記憶體裝置的菊鏈串接中。
  20. 如申請專利範圍第19項之裝置，其中該複數個記憶體裝置包含以串列通訊之快閃記憶體裝置。
  21. 如申請專利範圍第17項之裝置，其中該重設事件包含電力開啟記憶體裝置以及重設記憶體裝置的至少一者。
  22. 一種用於識別裝置的菊鏈串接架構之設備，該設備包含：在記憶體裝置之輸入埠上接收輸入信號之機構；回應於一重設事件而產生脈衝之機構，該脈衝係在其中該輸入信號指示該記憶體裝置是否架構在菊鏈串接架構中或非菊鏈串接架構中任一者的時期中發生，該輸入埠，接著該時期，接收與該記憶體裝置有關的控制信號及資料信號之其中一者；在該時期中儲存該輸入信號的狀態之機構；在複數個輸出模式之間選擇之機構，以符合在該時期中該輸入信號的狀態；以及根據該已選擇的輸出模式提供至少一輸出信號之機構。
  23. 一種用於識別裝置的菊鏈串接架構之系統，該系統包含：複數個記憶體裝置；控制該複數個記憶體裝置之記憶體控制器，該記憶體控制器發送信號至該複數個記憶體裝置的每一個；以及在複數個裝置的每一個上之閂鎖電路，該閂鎖電路在一時期中閂鎖該信號以回應一重設事件，其中該信號指示菊鏈串接架構或非菊鏈串接架構之任一者，該輸入埠，接 著該時期，接收與該記憶體裝置有關的控制信號及資料信號之其中一者；以及在該複數個裝置的每一個的輸出控制邏輯，該輸出控制邏輯架構以在複數個輸出模式之間選擇，以符合在該時期中輸入信號的狀態，該輸出控制邏輯根據該已選擇的輸出模式提供至少一輸出信號。
  24. 如申請專利範圍第23項之系統，其中該複數個記憶體裝置架構在菊鏈串接配置中。
  25. 如申請專利範圍第24項之系統，其中該信號指示該些記憶體裝置係架構在菊鏈串接配置中。
  26. 如申請專利範圍第23項之系統，其中該複數個記憶體裝置包含快閃記憶體。
  27. 如申請專利範圍第23項之系統，其中該重設事件為電力開啟該些裝置以及重設該些裝置之其中一者。
  28. 如申請專利範圍第23項之系統，其中，在該重設事件後，該信號為控制信號。
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