JP2012504263A - 出力遅延調整によるシリアル接続のメモリシステム - Google Patents
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Abstract
Description
デバイス100は、例えば、差動クロック入力CKI&CKI#を扱う差動タイプの入力バッファーであることが可能なCKI/CKI#に対するクロック入力受信器102Dを含む。クロック入力受信器102Dは、CKI/CKI#信号の外部インターフェースレベルを内部クロック信号「cki_i」の内部ロジックレベルに変換する。内部クロック信号「cki_i」は、様々な動作に向けて、他の内部ロジックブロックにおいて使用可能である。詳細に後述するように、デューティサイクル訂正ロジック120は、内部クロック信号cki_iを取り込み、デューティサイクル訂正されたクロック信号clk_dccを生成する。デューティサイクル訂正されたクロック信号「clk_dcc」は、コントローラプログラミング可能遅延線PDL2、105Dによって遅延され、その遅延された信号「clk_dcc_d」は、最終的に、出力ドライバブロック108Dの入力ポートに駆動され、それは外部クロック出力信号CKO/CKO#を出力する。
デバイス100は、CSI入力信号からバッファーされた信号「csi_i」を生成するコマンドストローブ受信器102Aを含む。バッファーされた信号csi_iは、D型フリップフロップ103AのDポートに接続される。フリップフロップ103Aは、クロック信号「cki_i」によって駆動され、「cki_i」のあらゆる立上がりエッジで「csi_i」信号のステータスをラッチする。ラッチされた信号「csi_lat」は、コマンド/アドレスパケットロジック130に供給され、また、別のフリップフロップ103EのDポートにも供給され、そのクロック入力ポートは、デューティ訂正されたクロック信号clk_dccによって駆動される。フリップフロップ103Eの出力信号「cso_i」は、コントローラプログラミング可能遅延線PDL2、105Aによって遅延され、その遅延された信号「cso_d」は、最終的に、出力ドライバブロック108Aの入力ポートに駆動され、それは、次いで、外部信号CSOを出力する。フリップフロップロジック103Aおよび103Eの2つの段階は、2つのクロックサイクルの入力から出力の待ち時間(=tIOL)をもたらして、CSIからCSOにバイパスする。
デバイス100は、DSI入力信号から、バッファーされた信号「dsi_i」を生成するデータストローブ入力受信器102Cを含む。バッファーされた信号「dsi_i」は、D型フリップフロップ103CのDポートに接続される。フリップフロップ103Cは、クロック信号「cki_i」によって駆動され、「cki_i」のあらゆる立上がりエッジで「dsi_i」信号のステータスをラッチする。ラッチされた信号「dsi_lat」は、コマンド/アドレスパケットロジック130と、データパケットロジック140とに供給され、また、別のフリップフロップ103GのDポートにも供給され、そのクロック入力ポートは、デューティ訂正されたクロック信号clk_dccによって駆動される。フリップフロップ103Gの出力信号「dso_i」は、コントローラプログラミング可能遅延線PDL2、105Cによって遅延され、その遅延された信号「dso_d」は、最終的に、出力ドライバブロック108Cの入力ポートに駆動され、それは、外部信号DSOを出力する。フリップフロップロジック103Cおよび103Gの2つの段階は、2つのクロックサイクルの同じ入力から出力の待ち時間(=tIOL)をもたらして、DSIからDSOにバイパスする。
デバイス100は、外部信号Dnを受け取るためのデータ受信器102Bを含む。受信器102Bの数は、Dnポートのビット幅により、1つまたは複数であることが可能であることに留意する。例えば、Dnポートが、8ビットワイドデータ入力/出力の実装形態について、D0、D1、〜D7に指定される場合、受信器102Bは、8回繰り返されることになる。受信器102Bの出力「dn_i」は、D型フリップフロップ103BのDポートに供給される。フリップフロップ103Bは、クロック信号「cki_i」によって駆動され、「cki_i」のあらゆる立上がりエッジで「dn_i」信号のステータスをラッチする。ラッチされた信号「dn_lat」は、コマンド/アドレスパケットロジック130に供給され、また、データパケットロジック140にも供給される。ラッチされた信号「dn_lat」はまた、マルチプレクサ104の一方の入力ポートに供給される。マルチプレクサ104の他方のポートは、データパケットロジック140からの信号「core_data」によって駆動される。マルチプレクサ104の出力は、フリップフロップ103FのD入力ポートに接続され、そのクロック入力ポートは、デューティ訂正されたクロック信号clk_dccによって駆動され、「clk_dcc」のあらゆる立上がりエッジでマルチプレクサ104の出力のステータスをラッチする。ラッチされた信号「q_i」は、別のコントローラプログラミング可能遅延線PDL2、105Bによって遅延され、その遅延された信号「q_d」は、最終的に、出力ドライバブロック108Bの入力ポートに駆動され、それは、外部信号Qnを出力する。フリップフロップロジック103Bおよび103Fの2つの段階は、2つのクロックサイクルの同じ入力から出力の待ち時間(=tIOL)をもたらして、DnからQnにバイパスする。
「Write Duty Cycle Correction Register」コマンドの使用は、本明細書に説明するように、ある実装形態を想定し、デューティサイクル訂正を実行する際に印加すべき遅延の量が、値をデューティサイクル訂正レジスタに書き込むことによって制御される。より概括的には、本明細書においてデューティサイクル訂正コマンドと呼ぶ任意のコマンドが使用可能であり、それは、デューティサイクル訂正をどのように実行すべきかをデバイスに設定させる効果を有する。したがって、説明した「Write Duty Cycle Correction Register」コマンドは、デューティサイクル訂正コマンドの具体的な例と見なすべきである。
「Write Output Delay Register」コマンドの使用は、説明するように、ある実装形態を想定し、印加すべき遅延の量が、値を出力遅延レジスタに書き込むことによって制御される。より概括的には、本明細書において出力遅延調整コマンドと呼ぶ任意のコマンドが使用可能であり、それは、印加すべき遅延の量をデバイスに設定させる効果を有する。したがって、説明した「Write Output Delay Register」コマンドは、出力遅延調整コマンドの具体的な例と見なすべきである。
図示の例において、デューティサイクル訂正回路120は、クロック分周器123と、「4対16Decoder」ブロックおよび「Programmable Delay Line(PDL1)」を含むコントローラプログラミング可能遅延線121とを有する。クロック分周器123およびコントローラプログラミング可能遅延線121のそれぞれの出力clk_ref、clk_delは、XORゲート122に入力され、その出力は、デューティサイクル訂正されたクロックclk_dccである。
DCR132のコンテンツが、デューティサイクル訂正回路120におけるコントローラプログラミング可能遅延線121によって導入される遅延の量を制御するために使用され、それによって、デューティサイクル訂正を制御することを思い出されたい。上述したように、DCR132のコンテンツは、「Write Duty Cycle Register」コマンドにより書込み可能である。
再度、図1を参照すると、説明したプログラミング可能遅延線105A、105B、105C、105Dは、位相訂正を可能にするために、出力信号CSO、Qn、DSO、およびCKO/CKO#をプログラミング可能に遅延させることを可能にするように設けられる。図1はまた、2対4Decoderロジックブロック106に接続されている出力遅延レジスタ信号バスODR<0:1>を示している。2対4Decoderロジック106は、4つの選択信号バスSEL2 <0:3>を出力する。それらのSEL2<0:3>選択信号は、4つのコントローラプログラミング可能遅延線105A、105B、105C、および105Dにすべて接続されている。
ODR134のコンテンツが、遅延線105A、105B、105C、105Dによって導入される遅延の量を制御するために使用され、それによって、出力遅延調整の量を制御することを思い出されたい。上述したように、ODR134のコンテンツは、「Write Output Delay Register」コマンドにより書込み可能である。
11 位相検出器
S11 信号バス
12 コマンドジェネレータ
S12 信号バス
13 デューティ検出器
S13 信号バス
90 リンク
100 メモリデバイス
101 メモリシステム
102A コマンドストローブ受信器
102B データ受信器
102C データストローブ入力処理受信器
102D クロック入力受信器
103A フリップフロップ
103B フリップフロップ
103C フリップフロップ
103D フリップフロップ
103E フリップフロップ
103F フリップフロップ
103G フリップフロップ
104 マルチプレクサ
105A コントローラプログラミング可能遅延線
105B コントローラプログラミング可能遅延線
105C コントローラプログラミング可能遅延線
105D コントローラプログラミング可能遅延線
106 2対4Decoderロジック
108A 出力ドライバブロック
108B 出力ドライバブロック
108C 出力ドライバブロック
108D 出力ドライバブロック
S111 差動クロックバス
S112 差動クロックバス
S113 差動クロックバス
S114 差動クロックバス
120 デューティサイクル訂正回路
121 コントローラプログラミング可能遅延線
122 XORゲート
123 クロック分周器
124 インバータロジック
130 コマンド/アドレスパケットロジック
131 デバイスアドレスレジスタ
132 デューティサイクル訂正レジスタ
134 出力遅延レジスタ
140 データパケットロジック
150 メモリコア
1210 4対16デコーダ
1211 NANDロジックゲート
1212 NANDロジックゲート
1213 インバータロジックゲート
Claims (60)
- 複数のシリアル接続のスレーブデバイスのうちのあるスレーブデバイスにおける方法であって、
クロックデューティサイクルに対する調整を指定するマスタデバイスからのコマンドを受け取るステップと、
入力クロック信号を受け取るステップと、
前記コマンドにより、前記入力クロック信号から、デューティサイクル訂正されたクロック信号を生成するステップと、
前記デューティサイクル訂正されたクロック信号を出力するステップと
を含む方法。 - 前記スレーブデバイスはメモリデバイスであり、前記マスタデバイスはメモリコントローラである、請求項1に記載の方法。
- 前記スレーブデバイスによって出力される少なくとも1つの信号に印加すべき遅延を前記スレーブデバイスがどのように調整すべきかを指定するマスタデバイスからのコマンドを受け取るステップと、
少なくとも1つの入力信号を受け取るステップであって、前記少なくとも1つの入力信号は、少なくとも前記入力クロック信号を有する、ステップと、
前記少なくとも1つの入力信号のそれぞれごとに
前記コマンドにより前記入力信号の遅延されたバージョンを生成するステップと、
前記入力信号の前記遅延されたバージョンを出力するステップであって、前記入力クロック信号の前記遅延されたバージョンは、前記デューティサイクル訂正されたクロック信号の遅延されたバージョンを有する、ステップと
をさらに含む請求項1に記載の方法。 - クロックデューティサイクルに対する調整を指定するマスタデバイスからのコマンドを受け取るステップは、前記コマンドをデューティサイクル訂正コマンドと見なすコマンド識別子を含むコマンドを受け取るステップを含み、前記コマンドは、前記デューティサイクルをどのように調整すべきかを示すデータをさらに含む、請求項1に記載の方法。
- コマンドを受け取るステップは、スレーブデバイスとして働くどのデバイスが、前記コマンドを実行すべきかを示すデバイスアドレスを受け取るステップをさらに含む、請求項4に記載の方法。
- 前記コマンドが前記スレーブデバイスのデバイスアドレスに一致するデバイスアドレスを有する場合、前記コマンドにより、前記デューティサイクル訂正されたクロック信号を生成する前記ステップを実行するステップと、
前記コマンドがブロードキャストデバイスアドレスであるデバイスアドレスを有する場合、前記コマンドにより、前記デューティサイクル訂正されたクロック信号を生成する前記ステップを実行するステップと
をさらに含む、請求項5に記載の方法。 - デューティサイクル訂正されたクロック信号を生成するステップは、
a)前記入力クロック信号から半レートクロック信号を生成するステップと、
b)前記半レートクロック信号を複数の遅延のうちの選択された1つによって遅延させて、遅延された半レートクロック信号を生成するステップと、
c)前記半レートクロック信号を前記遅延された半レートクロック信号と結合して、前記デューティサイクル訂正されたクロック信号を生成するステップと
を含む、請求項4に記載の方法。 - 前記デューティサイクル訂正をどのように調整すべきかを示す前記データは、前記複数の遅延のうちの前記選択された1つの指示を含む、請求項7に記載の方法。
- マスタデバイスと、少なくとも第1のスレーブデバイスおよび最下位のスレーブデバイスを含む複数のシリアル接続のスレーブデバイスとを備えるメモリシステムにおける方法であって、
前記マスタデバイスにおいて、
a)前記第1のスレーブデバイスの入力クロック信号として機能する第1のクロック信号を出力するステップと、
b)前記最下位のスレーブデバイスの出力クロック信号である第2のクロック信号を受け取るステップと、
c)前記第2のクロック信号のデューティサイクルに応じてデューティサイクル訂正コマンドを生成し、前記デューティサイクル訂正コマンドを出力するステップと、
前記複数のシリアル接続のスレーブデバイスのうちの前記第1のスレーブデバイスにおいて、
a)前記第1のスレーブデバイスの前記入力クロック信号として、前記マスタデバイスから前記第1のクロック信号を受け取るステップと、
b)前記入力信号から出力クロック信号を生成するステップと、
前記複数のシリアル接続のスレーブデバイスの他のそれぞれのスレーブデバイスにおいて、
a)前記スレーブデバイスの入力クロック信号として、先行するスレーブデバイスの前記出力クロック信号を受け取るステップと、
b)前記入力クロック信号から出力クロック信号を生成するステップと、
スレーブデバイスとして働く前記複数のシリアル接続のデバイスのうちの少なくとも1つのそれぞれにおいて、
a)前記デューティサイクル訂正コマンドを受け取るステップと、
b)前記デューティサイクル訂正コマンドにより、前記入力クロック信号からデューティサイクル訂正されたクロック信号を生成するステップと、
c)前記スレーブデバイスの前記出力クロック信号として、前記デューティサイクル訂正されたクロック信号を出力するステップと
を含む方法。 - それぞれのスレーブデバイスはメモリデバイスであり、前記マスタデバイスはメモリコントローラである、請求項9に記載の方法。
- 前記マスタデバイスにおいて、
a)少なくとも1つの出力信号を出力するステップであって、前記少なくとも1つの出力信号は、前記第1のスレーブデバイスの入力クロック信号として機能する前記第1のクロック信号を含む、ステップと、
b)前記最下位のスレーブデバイスの出力クロック信号である第2のクロック信号を受け取るステップと、
c)前記第1のクロック信号および前記第2のクロック信号の間の位相オフセットの量を確定するステップと、
d)前記第1のクロック信号および前記第2のクロック信号の間の前記位相オフセットに応じて出力遅延調整コマンドを生成し、前記出力遅延調整コマンドを出力するステップと
をさらに含む、請求項9または10に記載の方法。 - 前記第2のクロック信号のデューティサイクルに応じてデューティサイクル訂正コマンドを生成し、前記デューティサイクル訂正コマンドを出力するステップは、前記複数のシリアル接続のスレーブデバイスのうちのいずれか指定された1つによって実行するためのデューティサイクル訂正コマンドを生成するステップを含む、請求項9または10に記載の方法。
- 前記第2のクロック信号のデューティサイクルに応じてデューティサイクル訂正コマンドを生成し、前記デューティサイクル訂正コマンドを出力するステップは、前記複数のシリアル接続のスレーブデバイスのすべてによって実行するためのデューティサイクル訂正コマンドを生成するステップを含む、請求項12に記載の方法。
- 前記デューティサイクル訂正コマンドを受け取るステップは、前記コマンドをデューティサイクル訂正コマンドと見なすコマンド識別子を含み、かつ前記デューティサイクルをどのように調整すべきかを示すデータを含むコマンドを受け取るステップを含む、請求項9に記載の方法。
- デューティサイクル訂正されたクロック信号を生成するステップは、
a)前記入力クロック信号から半レートクロック信号を生成するステップと、
b)前記半レートクロック信号を複数の遅延のうちの選択された1つによって遅延させて、遅延された半レートクロック信号を生成するステップと、
c)前記半レートクロック信号を前記遅延された半レートクロック信号と結合して、前記デューティサイクル訂正されたクロック信号を生成するステップと
を含む、請求項14に記載の方法。 - 前記デューティサイクル訂正をどのように調整すべきかを示す前記データは、前記複数の遅延のうちの前記選択された1つの指示を含む、請求項15に記載の方法。
- 複数のシリアル接続のスレーブデバイスを備える構成で使用するためのスレーブデバイスであって、
デューティサイクルに対する調整を指定するマスタデバイスからのコマンドを受け取るためのコマンド入力と、
入力クロック信号を受け取るためのクロック入力と、
前記制御コマンドにより、クロック入力からデューティサイクル訂正されたクロック信号を生成するためのディーティサイクル訂正回路と、
前記デューティサイクル訂正されたクロック信号を出力するためのクロック出力と
を備えるスレーブデバイス。 - 前記スレーブデバイスはメモリデバイスである、請求項17に記載のスレーブデバイス。
- 前記コマンド入力はまた、出力遅延に対する調整を指定する前記マスタデバイスからのコマンドを受け取るためのものであり、
出力遅延調整回路は、前記コマンドにより、前記デューティサイクル訂正されたクロック信号から、遅延されたクロック信号を生成するためのものであり、
前記デューティサイクル訂正されたクロック信号を出力するための前記クロック出力は、前記遅延されたクロック信号を出力する、
請求項17または18に記載のスレーブデバイス。 - 前記コマンドを処理するコマンド処理回路をさらに備え、
前記コマンドは、
前記コマンドをデューティサイクル訂正コマンドと見なすコマンド識別子と、
前記デューティサイクルをどのように調整すべきかを示すデータと
を含む、
請求項17または18に記載のスレーブデバイス。 - デバイスアドレスレジスタをさらに備え、
前記コマンドは、どのスレーブデバイスが前記コマンドを実行すべきかを示すデバイスアドレスをさらに含み、前記スレーブデバイスは、前記デバイスアドレスが前記デバイスアドレスレジスタのコンテンツに一致する場合、前記コマンドを実行するように構成されている、
請求項20に記載のスレーブデバイス。 - 前記デューティサイクル訂正回路は、
a)前記入力クロック信号から半レートクロック信号を生成するクロック分周器回路と、
b)前記半レートクロック信号を複数の遅延のうちの選択された1つによって遅延させて、遅延された半レートクロック信号を生成する遅延回路と、
c)前記半レートクロック信号を前記遅延された半レートクロック信号と結合して、前記デューティサイクル訂正されたクロック信号を生成する結合器と
を備える、請求項17から21のいずれか一項に記載のスレーブデバイス。 - 前記遅延回路は、M>=2のM個のユニット遅延要素を備え、前記デューティサイクル訂正回路は、
前記半レートクロック信号を遅延させて、前記遅延された半レートクロック信号を生成する際に、前記ユニット遅延要素のうちの何個がアクティブであるべきかの選択に、N>=1のN個の入力線上で受け取られた信号をデコードするN対Mデコーダを
さらに備える、請求項22に記載のスレーブデバイス。 - 少なくとも第1のスレーブデバイスおよび最下位のスレーブデバイスを含む請求項17に記載のスレーブデバイスとして働く複数のシリアル接続のデバイスと、
前記第1のスレーブデバイスおよび前記最下位のスレーブデバイスに接続されているマスタデバイスであって、
前記第1のスレーブデバイスの入力クロック信号として機能する第1のクロック信号を出力するように構成されている、マスタデバイスと、
前記最下位のスレーブデバイスの出力クロック信号である第2のクロック信号を受け取るためのクロック入力と、
前記第2のクロック信号のデューティサイクルを確定するデューティ検出器と、
前記第2のクロック信号の前記デューティサイクルに応じて、クロックデューティサイクルに対する調整を指定するデューティサイクル訂正コマンドを生成するコマンドジェネレータと
を備えるシステムであって、
スレーブデバイスとして働く前記複数のシリアル接続のデバイスの前記第1のスレーブデバイスは、
a)前記第1のスレーブデバイスの前記入力クロック信号として、前記マスタデバイスから前記第1のクロック信号を受け取り、
b)前記入力クロック信号から出力クロック信号を生成し、
スレーブデバイスとして働く前記複数のシリアル接続のデバイスの他のそれぞれのスレーブデバイスは、
a)前記スレーブデバイスの入力クロック信号として、先行するスレーブデバイスの前記出力クロック信号を受け取り、
b)前記入力クロック信号から出力クロック信号を生成し、
前記複数のシリアル接続のスレーブデバイスのうちの少なくとも1つは、
a)前記デューティサイクル訂正コマンドを受け取り、
b)前記制御コマンドにより、デューティサイクル訂正されたクロック信号を生成し、
c)前記スレーブデバイスの前記出力クロック信号として、前記デューティサイクル訂正されたクロック信号を出力する、
システム。 - 前記システムはメモリシステムであり、それぞれのスレーブデバイスはメモリデバイスであり、前記マスタデバイスはメモリコントローラである、請求項24に記載のシステム。
- 前記第1のクロック信号および前記第2のクロック信号の間の位相オフセットの量を確定する位相検出器をさらに備え、
前記コマンドジェネレータはまた、位相オフセットの前記量に応じて、出力遅延調整コマンドを生成し、
前記複数のシリアル接続のスレーブデバイスのうちの前記第1のスレーブデバイスは、
a)前記第1のスレーブデバイスの前記入力クロック信号として、前記マスタデバイスから前記第1のクロック信号を受け取り、
b)前記入力クロック信号から出力クロック信号を生成し、
前記複数のシリアル接続のスレーブデバイスの他のそれぞれのスレーブデバイスは、
a)前記スレーブデバイスの入力クロック信号として、先行するスレーブデバイスの前記出力クロック信号を受け取り、
b)前記入力クロック信号から出力クロック信号を生成し、
前記複数のシリアル接続のスレーブデバイスのうちの少なくとも1つは、
a)前記出力遅延調整コマンドを受け取り、
b)前記制御コマンドにより、前記デバイスの前記入力クロック信号を遅延させることによって、前記デバイスの前記出力クロック信号を生成する、
請求項24または25に記載のメモリシステム。 - 前記コマンドジェネレータは、前記第2のクロック信号のデューティサイクルに応じて、デューティサイクル訂正コマンドを生成し、スレーブデバイスとして働く前記複数のシリアル接続のデバイスの指定された1つによって実行するためのデューティサイクル訂正コマンドを生成することによって、前記デューティサイクル訂正コマンドを出力するように構成されている、請求項24または25に記載のメモリシステム。
- 前記コマンドジェネレータは、前記第2のクロック信号のデューティサイクルに応じて、デューティサイクル訂正コマンドを生成し、スレーブデバイスとして働く前記複数のシリアル接続のデバイスのすべてによって実行するためのデューティサイクル訂正コマンドを生成することによって、前記デューティサイクル訂正コマンドを出力するように構成されている、請求項24または25に記載のメモリシステム。
- 前記デューティサイクル訂正コマンドを受け取ることは、前記コマンドをデューティサイクル訂正コマンドと見なすコマンド識別子を含み、かつ前記デューティサイクルをどのように調整すべきかを示すデータを含むコマンドを受け取ることを含む、請求項24から28のいずれか一項に記載のメモリシステム。
- 複数のシリアル接続のスレーブデバイスのうちのあるスレーブデバイスにおける方法であって、
前記スレーブデバイスによって出力される少なくとも1つの信号に印加すべき遅延を前記スレーブデバイスが、どのように調整すべきかを指定するマスタデバイスからのコマンドを受け取るステップと、
少なくとも1つの入力信号を受け取るステップであって、前記少なくとも1つの入力信号は、少なくとも入力クロック信号を含む、ステップと、
前記少なくとも1つの入力信号のそれぞれごとに、
前記コマンドにより前記入力信号の遅延されたバージョンを生成するステップと、
前記入力信号の前記遅延されたバージョンを出力するステップと
を含む方法。 - 前記スレーブデバイスはメモリデバイスであり、前記マスタデバイスはメモリコントローラである、請求項30に記載の方法。
- データ出力信号を出力するステップであって、
前記入力信号のうちの少なくとも1つは、データ入力信号を含み、前記データ入力信号の前記遅延されたバージョンを出力するステップは、前記データ出力信号を出力するステップの一部として実行され、それにより、
a)時には、前記データ出力信号は、前記データ入力信号の前記遅延されたバージョンになり、
b)時には、前記データ出力信号は、前記コマンドにより、前記スレーブデバイスにとって局所的に生成された信号に前記遅延を印加した後に、前記スレーブデバイスにとって局所的に生成された前記信号の遅延されたバージョンになる、
ステップを含む、請求項30または31に記載の方法。 - 前記スレーブデバイスによって出力される少なくとも1つの信号に印加すべき遅延に対する調整を指定するマスタデバイスからのコマンドを受け取るステップは、前記コマンドを出力遅延調整コマンドと見なすコマンド識別子を含むコマンドを受け取るステップを含み、前記コマンドは、前記遅延をどのように調整すべきかを示すデータをさらに含む、請求項30または31に記載の方法。
- コマンドを受け取るステップは、スレーブデバイスとして働くどのデバイスが、前記コマンドを実行すべきかを示すデバイスアドレスを受け取るステップをさらに含む、請求項33に記載の方法。
- 前記コマンドが前記スレーブデバイスのデバイスアドレスに一致するデバイスアドレスを有する場合、前記少なくとも1つの入力信号のそれぞれごとに、前記コマンドにより前記入力信号の遅延されたバージョンを生成する前記ステップを実行するステップと、
前記コマンドがブロードキャストデバイスアドレスであるデバイスアドレスを有する場合、前記少なくとも1つの入力信号のそれぞれごとに、前記コマンドにより前記入力信号の遅延されたバージョンを生成する前記ステップを実行するステップと
をさらに含む、請求項34に記載の方法。 - それぞれの入力信号ごとに、前記入力信号の遅延されたバージョンを生成するステップは、
a)複数の遅延のうちの選択された1つによって、前記入力信号を遅延させて、前記入力信号の前記遅延されたバージョンを生成するステップを
含む、
請求項33に記載の方法。 - 前記遅延をどのように調整すべきかを示す前記データは、前記複数の遅延のうちの前記選択された1つの指示を含む、請求項36に記載の方法。
- 前記複数の入力信号は、
クロック信号と、
コマンドストローブ信号と、
データストローブ信号と、
コマンドおよびデータを含むデータ信号と
を含む、請求項30の方法。 - マスタデバイスと、少なくとも第1のスレーブデバイスおよび最下位のスレーブデバイスを含むスレーブデバイスとして働く複数のシリアル接続のデバイスとを備えるメモリシステムにおける方法であって、
前記マスタデバイスにおいて、
a)少なくとも1つの出力信号を出力するステップであって、前記少なくとも1つの出力信号は、前記第1のスレーブデバイスの入力クロック信号として機能する第1のクロック信号を含む、ステップと、
b)前記最下位のスレーブデバイスの出力クロック信号である第2のクロック信号を受け取るステップと、
c)前記第1のクロック信号および前記第2のクロック信号の間の位相オフセットの量を確定するステップと、
d)前記第1のクロック信号および前記第2のクロック信号の間の前記位相オフセットに応じて、出力遅延調整コマンドを生成し、前記出力遅延調整コマンドを出力するステップと
を含む方法。 - それぞれのスレーブデバイスはメモリデバイスであり、前記マスタデバイスはメモリコントローラである、請求項39に記載の方法。
- スレーブデバイスとして働く前記複数のシリアル接続のデバイスの前記第1のスレーブデバイスにおいて、
a)前記第1のスレーブデバイスの対応する少なくとも1つの入力信号として、前記マスタデバイスから前記少なくとも1つの出力信号を受け取るステップと、
b)それぞれの入力信号ごとに、前記入力信号に基づいて出力信号を生成するステップと、
スレーブデバイスとして働く前記複数のシリアル接続のデバイスの他のそれぞれのスレーブデバイスにおいて、
a)前記スレーブデバイスの少なくとも1つの入力信号に対応する先行するスレーブデバイスの出力信号を受け取るステップと、
b)それぞれの入力信号ごとに、前記入力信号に基づいて出力信号を生成するステップと、
前記スレーブデバイスのうちの少なくとも1つにおいて、
a)前記出力遅延調整コマンドを受け取るステップと、
b)前記出力遅延調整コマンドにより、前記入力信号の遅延されたバージョンを生成することによって、前記出力信号を生成するステップと
をさらに含む、請求項39または40に記載の方法。 - 前記マスタデバイスの前記少なくとも1つの出力信号が、複数の出力信号を含む、請求項41に記載の方法。
- 遅延調整コマンドを生成するステップは、前記複数のシリアル接続のスレーブデバイスのうちの指定された1つによって実行するための遅延調整コマンドを生成するステップを含む、請求項39または40に記載の方法。
- 遅延調整コマンドを生成するステップは、前記複数のシリアル接続のスレーブデバイスのすべてによって実行するための遅延調整コマンドを生成するステップを含む、請求項39または40に記載の方法。
- 前記出力遅延調整コマンドにより、前記入力信号の遅延されたバージョンを生成するステップは、複数の遅延のうちの選択された1つによって遅延された前記入力信号の遅延されたバージョンを生成するステップを含む、請求項41に記載の方法。
- 遅延調整コマンドを生成するステップは、前記コマンドを出力遅延調整コマンドと見なすコマンド識別子を含み、かつ前記遅延をどのように調整すべきかを示すデータを含むコマンドを生成するステップを含む、請求項45に記載の方法。
- 前記遅延をどのように調整すべきかを示す前記データは、前記複数の遅延のうちの前記選択された1つの指示を含む、請求項46に記載の方法。
- 前記位相オフセットが許容可能になるまで、前記マスタデバイスが、一度に、1つのスレーブデバイスにおける1つのユニット遅延要素に遅延を加えることによって、遅延を調整する出力遅延調整コマンドを出力するステップを
さらに含む、請求項39または40に記載の方法。 - 前記複数の入力信号は、
クロック信号と、
コマンドストロープ信号と、
データストローブ信号と、
コマンドおよびデータを含むデータ信号と
を含む、請求項39または40に記載の方法。 - 複数のシリアル接続のスレーブデバイスを備える構成で使用するためのスレーブデバイスであって、
出力遅延調整をどのように実行すべきかを指定するマスタデバイスからのコマンドを受け取るためのコマンド入力と、
入力クロック信号を受け取るためのクロック入力と、
前記コマンドにより、前記クロック入力から、遅延されたクロック信号を生成するための出力遅延調整回路と、
前記遅延されたクロック信号を出力するためのクロック出力と
を備える、スレーブデバイス。 - 前記スレーブデバイスはメモリデバイスである、請求項50に記載のスレーブデバイス。
- 前記コマンドを処理するコマンド処理回路を備え、前記コマンドは、前記コマンドを出力遅延調整コマンドと見なすコマンド識別子を含み、前記出力遅延をどのように調整すべきかを示すデータを含む、
請求項50または51に記載のスレーブデバイス。 - デバイスアドレスレジスタをさらに備え、
前記コマンドは、どのスレーブデバイスが前記コマンドを実行すべきかを示すデバイスアドレスをさらに含み、前記スレーブデバイスは、前記デバイス識別子が、前記デバイスアドレスレジスタのコンテンツに一致する場合、前記コマンドを実行するように構成されている、
請求項52に記載のスレーブデバイス。 - 前記出力遅延調整回路は、
前記入力クロック信号を含めて複数の入力信号のそれぞれごとに、複数の遅延のうちの選択された1つによって、前記入力信号を遅延させて、前記入力信号の遅延されたバージョンを生成する遅延回路を
備える、請求項50または51に記載のスレーブデバイス。 - それぞれの出力遅延回路は、M>=2のM個のユニット遅延要素を備え、前記デューティサイクル訂正回路は、
前記入力信号の前記遅延されたバージョンを生成する際に、前記ユニット遅延要素のうちの何個がアクティブであるべきかの選択に、N>=1のN個の入力線上で受け取られた信号をデコードするN対Mデコーダを
さらに備える、請求項54に記載のスレーブデバイス。 - 少なくとも第1のスレーブデバイスおよび最下位のスレーブデバイスを含む請求項47に記載の複数のシリアル接続のスレーブデバイスと、
前記第1のスレーブデバイスおよび前記最下位のスレーブデバイスに接続されているマスタデバイスであって、
前記第1のスレーブデバイスの入力クロック信号として機能する第1のクロック信号を出力するように構成されている、マスタデバイスと、
前記最下位のスレーブデバイスの出力クロック信号である第2のクロック信号を受け取るためのクロック入力と、
前記第1のクロック信号および前記第2のクロック信号の間の位相オフセットの量を確定する位相検出器と、
位相オフセットの前記量に応じて、出力遅延調整コマンドを生成するコマンドジェネレータと
を備えるメモリシステムであって、
前記複数のシリアル接続のスレーブデバイスのうちの前記第1のスレーブデバイスは、
a)前記第1のスレーブデバイスの前記入力クロック信号として、前記マスタデバイスから前記第1のクロック信号を受け取り、
b)前記入力クロック信号から出力クロック信号を生成し、
前記複数のシリアル接続のスレーブデバイスの他のそれぞれのスレーブデバイスは、
a)前記スレーブデバイスの入力クロック信号として、先行するスレーブデバイスの前記出力クロック信号を受け取り、
b)前記入力クロック信号から出力クロック信号を生成し、
前記複数のシリアル接続のスレーブデバイスのうちの少なくとも1つは、
a)前記出力遅延調整コマンドを受け取り、
b)前記制御コマンドにより、前記デバイスの前記入力クロック信号を遅延させることによって、前記デバイスの前記出力クロック信号を生成する、
メモリシステム。 - 前記システムはメモリシステムであり、それぞれのスレーブデバイスはメモリデバイスであり、前記マスタデバイスはメモリコントローラである、請求項56に記載のシステム。
- 前記コマンドジェネレータは、前記複数のシリアル接続のスレーブデバイスのうちの指定された1つによって実行するための前記出力遅延調整コマンドを生成するように構成されている、請求項56または57に記載のメモリシステム。
- 前記コマンドジェネレータは、前記複数のシリアル接続のスレーブデバイスのすべてによって実行するための前記出力遅延調整コマンドを生成するように構成されている、請求項56または57に記載のメモリシステム。
- 出力遅延調整コマンドを生成することは、前記コマンドを出力遅延調整コマンドと見なすコマンド識別子を含み、かつ前記出力遅延をどのように調整すべきかを示すデータを含むコマンドを生成することを含む、請求項56または57に記載のメモリシステム。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/241,960 | 2008-09-30 | ||
US12/241,960 US8161313B2 (en) | 2008-09-30 | 2008-09-30 | Serial-connected memory system with duty cycle correction |
US12/241,832 US8181056B2 (en) | 2008-09-30 | 2008-09-30 | Serial-connected memory system with output delay adjustment |
US12/241,832 | 2008-09-30 | ||
PCT/CA2009/001271 WO2010037205A1 (en) | 2008-09-30 | 2009-09-17 | Serial-connected memory system with output delay adjustment |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012193816A Division JP5599852B2 (ja) | 2008-09-30 | 2012-09-04 | 出力遅延調整によるシリアル接続のメモリシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012504263A true JP2012504263A (ja) | 2012-02-16 |
JP2012504263A5 JP2012504263A5 (ja) | 2012-10-25 |
Family
ID=42072981
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011528145A Pending JP2012504263A (ja) | 2008-09-30 | 2009-09-17 | 出力遅延調整によるシリアル接続のメモリシステム |
JP2012193816A Expired - Fee Related JP5599852B2 (ja) | 2008-09-30 | 2012-09-04 | 出力遅延調整によるシリアル接続のメモリシステム |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012193816A Expired - Fee Related JP5599852B2 (ja) | 2008-09-30 | 2012-09-04 | 出力遅延調整によるシリアル接続のメモリシステム |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP2329496A4 (ja) |
JP (2) | JP2012504263A (ja) |
KR (1) | KR20110081958A (ja) |
CN (1) | CN102165529B (ja) |
TW (1) | TW201027556A (ja) |
WO (1) | WO2010037205A1 (ja) |
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KR20190009534A (ko) * | 2017-07-19 | 2019-01-29 | 에스케이하이닉스 주식회사 | 반도체장치 |
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KR20200048607A (ko) | 2018-10-30 | 2020-05-08 | 삼성전자주식회사 | 모드 레지스터 쓰기 명령을 이용하여 쓰기 클럭의 듀티 사이클의 트레이닝을 수행하는 시스템 온 칩, 시스템 온 칩의 동작 방법, 및 시스템 온 칩을 포함하는 전자 장치 |
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US7747833B2 (en) | 2005-09-30 | 2010-06-29 | Mosaid Technologies Incorporated | Independent link and bank selection |
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-
2009
- 2009-09-17 EP EP09817125A patent/EP2329496A4/en not_active Withdrawn
- 2009-09-17 WO PCT/CA2009/001271 patent/WO2010037205A1/en active Application Filing
- 2009-09-17 JP JP2011528145A patent/JP2012504263A/ja active Pending
- 2009-09-17 CN CN200980138194.9A patent/CN102165529B/zh not_active Expired - Fee Related
- 2009-09-17 KR KR1020117006956A patent/KR20110081958A/ko not_active Application Discontinuation
- 2009-09-24 TW TW098132332A patent/TW201027556A/zh unknown
-
2012
- 2012-09-04 JP JP2012193816A patent/JP5599852B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
EP2329496A4 (en) | 2012-06-13 |
JP2013008386A (ja) | 2013-01-10 |
KR20110081958A (ko) | 2011-07-15 |
JP5599852B2 (ja) | 2014-10-01 |
EP2329496A1 (en) | 2011-06-08 |
CN102165529B (zh) | 2014-12-31 |
TW201027556A (en) | 2010-07-16 |
WO2010037205A1 (en) | 2010-04-08 |
CN102165529A (zh) | 2011-08-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120904 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120904 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131022 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20140122 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20140129 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140224 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140728 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20140926 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141127 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20141205 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20150209 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150226 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20150304 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150519 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20150703 |