201027556 六、發明說明 【發明所屬之技術領域】 本發明係大致有關特徵爲具有一組串聯記億體裝置之 固態記憶體系統。 【先前技術】 傳統的"反及"（NAND )快閃記憶體系統將大量的 & 平行信號用於命令、定址、及資料傳輸操作。這是一種設 定記憶體系統的組態之常見方式，且將得到極快速的系統 操作。此種方式尤其適用於諸如動態隨機存取記憶體 (Dynamic Random Access Memory ；簡稱 DRAM)及靜 態機存取記憶體（Static Random Access Memory ;簡稱 SRAM)等的隨機存取記憶體裝置。 該方法之缺點在於：需要將大量的平行信號線繞線到 記憶體系統中之每一記憶體裝置。此外，系統電源必須有 φ 較高的容量，以便供應用於平行信號的較高峰値功率。可 使用較高的工作頻率而直接增加傳統 NAND快閃記憶體 的寫入及讀取執行速率。例如，可將目前的大約 40 MHz 之工作頻率（等於 NAND 快閃記億體的行存取時間 (tRC ))增加到大約 ！ 00〜200 MHz。雖然此方法似乎 是簡單的，但是此種高頻下的信號品質有嚴重的問題，因 而對傳統NAND快閃記憶體的工作頻率設定了實際的限 制。 傳統的 NAND快閃記億體尤其將一組平行的輸入/ 201027556 輸出（Input/Output ;簡稱 I/O)接腳（該等接腳的數目 根據所需的字組結構而爲 8或16)用來與其他組件通 訊，其中該等I/O接腳接收命令指令，接收輸入資料， 並提供輸出資料。此種方式通常被稱爲平行介面。高速操 作將造成諸如串訊、信號偏斜（skew )、及信號衰減等的 習知之通訊品質下降效應，因而降低了信號品質。此種平 行介面將大量的接腳用來讀取及寫入資料。由於輸入接腳 及導線之數目增加了，所以也發生了大量的不良效應。這 些效應包括符號間干擾、信號偏斜、及串訊。 爲了對付這些缺點中之某些缺點，已提供了特徵爲具 有一組成環形連接的記憶體裝置之數種串聯系統組態。這 些串聯系統組態包括 “Multiple Independent Serial Link Memory”（US20070076479A1) 、“Daisy Chain Cascading
Devices ( US20070109833A1 ) 、“Memory with Output
Control ( US200701535763A1 ) 、“Daisy chain cascade configuration recognition technique” ( U S 2 0 0 7 2 3 3 9 0 3 A 1 ) 、以及 “Independent Link and Bank Selection” (US20(ni 43 67 7Al )，所有該等專利申請案都讓渡給本 申請案之相同受讓人，本申請案特此引用該等專利申請案 之全部內容以供參照。這些系統通常有一些輸入/輸出資 料接腳以及兩個控制信號，該等兩個控制信號係用來分別 使一序列輸入埠及序列輸出埠賦能及關閉，以便將序列資 料通訊之最大彈性提供給一記憶體控制器。這些記憶體系 統中之某些記憶體系統將一共用匯流排拓撲用於系統時脈 -6- 201027556 分送’此種系統被稱爲“共同時脈系統”或“多點傳輸 (multi-drop )時脈系統”。這些架構中之某些架構將特徵 爲具有延遲鎖定迴路（Delayed Locked Loop ;簡稱 DLL)或鎖相迴路（Phase Locked Loop;簡稱 PLL)之 點對點串聯時脈架構用於每一記億體晶片，以便使每一記 憶體裝置中之兩個時脈信號同步，其中一時脈信號是自前 一裝置或控制器接收的一輸入時脈，且另一時脈信號是被 0 傳輸到次一裝置之一輸出時脈。 【發明內容】 根據一廣義觀點，本發明提供了 一種複數個串聯從屬 裝置的一從屬裝置中之方法，該方法包含下列步驟：自一 主控裝置接收用來指定對時脈工作週期（duty cycle )的 調整之一命令；接收一輸入時脈信號；根據該命令而自該 輸入時脈信號產生一工作週期被修正之時脈信號；以及輸 φ 出該工作週期被修正之時脈信號。 在某些實施例中，該從屬裝置是一記憶體裝置，且該 主控裝置是一記憶體控制器。 在某些實施例中，本方法進一步包含下列步驟：自一 主控裝置接收用來指定該從屬裝置如何調整將被施加到該 從屬裝置輸出的至少一信號的延遲之一命令；接收至少一 輸入信號，該至少一輸入信號至少包含該輸入時脈信號； 根據該命令’爲該至少一輸入信號中之每一輸入信號產生 被延遲之該輸入信號；輸出被延遲之該輸入信號，而被延 201027556 遲之該輸入時脈信號包含被延遲之該工作週期被修正之時 脈信號。 在某些實施例中，自一主控裝置接收用來指定調整時 脈工作週期之一命令之該步驟包含下列步驟：接收其中包 含用來將一命令識別爲一工作週期修正命令的一命令識別 碼之該命令，該命令進一步包含用來指示如何調整該工作 週期之資料。 在某些實施例中，接收一命令之該步驟進一步包含下 列步驟：接收用來指示被用來作爲從屬裝置之哪一或哪些 裝置要執行該命令之裝置位址。 在某些實施例中，該方法進一步包含下列步驟：如果 該命令具有與該從屬裝置的裝置位址匹配之一裝置位址， 則根據該命令而執行產生該工作週期被修正之時脈信號之 該步驟；以及如果該命令具有係爲一廣播裝置位址之一裝 置位址，則根據該命令而執行產生該工作週期被修正之時 脈信號之該步驟。 在某些實施例中，產生一工作週期被修正之時脈信號 之該步驟包含下列步驟：（a)自該輸入時脈信號產生一 半速率時脈信號；（b )將該半速率時脈信號延遲複數個 延遲中之一被選擇的延遲，以便產生一被延遲之半速率時 脈信號；以及（c)將該半速率時脈信號與該被延遲之半 速率時脈信號合倂，以便產生該工作週期被修正之時脈信 號。 在某些實施例中，用來指示如何調整該工作週期修正 -8- 201027556 之資料包含該複數個延遲中之該被選擇的延 根據另一廣義觀點，本發明提供了一種 之方法，該記憶體系統包含一主控裝置及複 裝置，該複數個串聯從屬裝置至少包含一第 一最後的從屬裝置，該方法包含下列步驟： 中：（a)輸出被用來作爲該第一從屬裝置 信號之一第一時脈信號；（b )接收係爲該 魯 置的一輸出時脈信號之一第二時脈信號； 二時脈信號之工作週期而產生一工作週期修 出該工作週期修正命令；在該複數個串聯從 一從屬裝置中：（a)自該主控裝置接收丨 號，作爲該第一從屬裝置之該輸入時脈信I 輸入信號產生一輸出時脈信號；在該複數個 的每一其他從屬裝置中：（a )接收前一從 時脈信號，作爲該從屬裝置之一輸入時脈f! φ 該輸入時脈信號產生一輸出時脈信號；在被 裝置的該複數個串聯裝置的至少一裝置中之 (a )接收該工作週期修正命令；（b )根據 正命令而自該輸入時脈信號產生一工作週期 信號；以及（c )輸出該工作週期被修正之 爲該從屬裝置之輸出時脈信號。 在某些實施例中，每一從屬裝置是一記 該主控裝置是一記憶體控制器。 在某些實施例中，該方法進一步包含下 遲之一指示。 :記憶體系統中 :數個串聯從屬 一從屬裝置及 在該主控裝置 的一輸入時脈 最後的從屬裝 (c )根據該第 正命令，並輸 屬裝置的該第 該第一時脈信 是；（b )自該 串聯從屬裝置 屬裝置之輸出 I號；（b )自 用來作爲從屬 每一裝置中： 該工作週期修 被修正之時脈 時脈信號，作 憶體裝置，且 列步驟：在該 -9- 201027556 主控裝置中：（a)輸出至少一輸出信號，該至少一輸出 信號包含將被用來作爲該第一從屬裝置的一輸入時脈信號 之該第一時脈信號；（b)接收係爲該最後的從屬裝置的 一輸出時脈信號之一第二時脈信號；（c)決定該第一時 脈信號與該第二時脈信號間之相位偏移量；以及（d )根 據該第一時脈信號與該第二時脈信號間之該相位偏移量而 產生一輸出延遲調整命令，並輸出該輸出延遲調整命令。 在某些實施例中，根據該第二時脈信號的工作週期而 產生一工作週期修正命令並輸出該工作週期修正命令之該 步驟包含下列步驟：產生由該複數個串聯從屬裝置中之任 何被指定的一從屬裝置執行之一工作週期修正命令。 在某些實施例中，根據該第二時脈信號的工作週期而 產生一工作週期修正命令並輸出該工作週期修正命令之該 步驟包含下列步驟：產生由該複數個串聯從屬裝置中之所 有從屬裝置執行之一工作週期修正命令。 在某些實施例中，接收該工作週期修正命令之該步驟 包含下列步驟：接收其中包含用來將一命令識別爲一工作 週期修正命令的一命令識別碼且包含用來指示如何調整該 工作週期的資料之該命令。 在某些實施例中，產生一工作週期被修正之時脈信號 之該步驟包含下列步驟：（a )自該輸入時脈信號產生一 半速率時脈信號；（b )將該半速率時脈信號延遲複數個 延遲中之一被選擇的延遲，以便產生一被延遲之半速率時 脈信號；（c)將該半速率時脈信號與該被延遲之半速率 -10- 201027556 時脈信號合倂，以便產生該工作週期被修正之時脈信號。 在某些實施例中，用來指示如何調整該工作週期修正 之資料包含該複數個延遲中之該被選擇的延遲之一指示。 根據另一廣義觀點，本發明提供了一種用於包含複數 個串聯從屬裝置的配置之從屬裝置，該從屬裝置包含：一 命令輸入，用以自一主控裝置接收用來指定對工作週期的 調整之一命令；一時脈輸入，用以接收一輸入時脈信號； _ 一工作週期修正電路，用以根據該控制命令而自該時脈輸 入產生一工作週期被修正之時脈信號；以及一時脈輸出， 用以輸出該工作週期被修正之時脈信號。 在某些實施例中，該從屬裝置是一記憶體裝置。 在某些實施例中，該命令輸入也被用來自主控裝置接 收用來指定對輸出延遲的調整之一命令；且該從屬裝置又 包含一輸出延遲調整電路，用以根據該命令而自該工作週 期被修正之時脈信號產生一被延遲之時脈信號；其中用來 Φ 輸出該工作週期被修正之時脈信號之該時脈輸出係輸出該 被延遲之時脈信號。 在某些實施例中，該從屬裝置進一步包含：一命令處 理電路，用以處理該命令，其中該命令包含用來將該命令 識別爲一工作週期修正命令之一命令識別碼、以及用來指 示如何調整該工作週期之資料。 在某些實施例中，該從屬裝置進一步包含一裝置位址 暫存器，其中該命令進一步包含用來指示哪一從屬裝置將 要執行該命令之一裝置位址，該從屬裝置之組態被設定成 -11 - 201027556 若該裝置位址與該裝置位址暫存器之內容匹配則執行該命 令。 在某些實施例中，該工作週期修正電路包含：（a) 一時脈分頻電路’用以自該輸入時脈信號產生一半速率時 脈信號；（b) —延遲電路’用以將該半速率時脈信號延 遲複數個延遲中之一被選擇的延遲’以便產生一被延遲之 半速率時脈信號；以及（c) 一合倂器’用以將該半速率 時脈信號與該被延遲之半速率時脈信號合倂’以便產生該 工作週期被修正之時脈信號。 在某些實施例中’該延遲電路包含 Μ個單位延遲元 件，其中 Mg2，該工作週期修正電路進一步包含一 N 至 Μ解碼器，用以將 Ν條輸入線（其中 Ngl)上接 收之信號解碼爲於延遲該半速率時脈信號時要使該等單位 延遲元件中之多少個單位延遲元件處於現用狀態以便產生 該被延遲之半速率時脈信號之一選擇。 根據另一廣義觀點，本發明提供了一種系統，該系統 包含：被用來作爲根據申請專利範圍第 1 3項的從屬裝 置且其中至少包含一第一從屬裝置及一最後的從屬裝置之 複數個串聯裝置；被連接到該第一從屬裝置及該最後的從 屬裝置之一主控裝置，該主控裝置之組態被設定成輸出被 用來作爲該第一從屬裝置的一輸入時脈信號之一第一時脈 信號；一時脈輸入，用以接收係爲該最後的從屬裝置的一 輸出時脈信號之一第二時脈信號；一工作週期偵測器，用 以決定該第二時脈信號之工作週期；一命令產生器，用以 -12- 201027556 根據該第二時脈信號之工作週期而產生用來指定對時脈工 作週期的調整之一工作週期修正命令；其中被用來作爲從 屬裝置的該複數個串聯裝置中之該第一從屬裝置執行下列 步驟：（a)自該主控裝置接收該第一時脈信號，作爲該 第一從屬裝置之該輸入時脈信號；（b)自該輸入信號產 生一輸出時脈信號；其中被用來作爲從屬裝置的該複數個 串聯裝置中之每一其他從屬裝置執行下列步驟：（a)接 _ 收前一從屬裝置之輸出時脈信號，作爲該從屬裝置之一輸 入時脈信號；（b )自該輸入時脈信號產生一輸出時脈信 號；其中該複數個串聯從屬裝置中之至少一從屬裝置執行 下列步驟：（a )接收該工作週期修正命令；（b )根據該 控制命令而產生一工作週期被修正之時脈信號；以及 (c)輸出該工作週期被修正之時脈信號，作爲該從屬裝 置之輸出時脈信號。 在某些實施例中，該系統是一記憶體系統，每一從屬 φ 裝置是一記憶體裝置，且該主控裝置是一記憶體控制器。 在某些實施例中，該記憶體系統進一步包含：一相位 偵測器，用以決定該第一時脈信號與該第二時脈信號間之 相位偏移量；其中該命令產生器也根據該相位偏移量而產 生一輸出延遲調整命令；其中該複數個串聯從屬裝置中之 該第一從屬裝置執行下列步驟：（a )自該主控裝置接收 該第一時脈信號，作爲該第一從屬裝置之該輸入時脈信 號；（b)自該輸入時脈信號產生一輸出時脈信號；其中 複數個串聯從屬裝置中之每一其他從屬裝置執行下列步 -13- 201027556 驟：（a )接收前一從屬裝置之輸出時脈信號，作爲該從 屬裝置之一輸入時脈信號；（b)自該輸入時脈信號產生 一輸出時脈信號；其中該複數個串聯從屬裝置中之至少一 從屬裝置執行下列步驟：（a)接收該輸出延遲調整命 令；（b)根據該控制命令延遲該裝置之輸入時脈信號， 而產生該裝置之輸出時脈信號。 在某些實施例中，該命令產生器之組態被設定成：藉 由產生被用來作爲從屬裝置的該複數個串聯裝置中之一被 指定的裝置將執行之一工作週期修正命令，而根據該第二 時脈信號之工作週期產生一工作週期修正命令，並輸出該 工作週期修正命令。 在某些實施例中，該命令產生器之組態被設定成：藉 由產生被用來作爲從屬裝置的該複數個串聯裝置中之所有 裝置將執行之一工作週期修正命令，而根據該第二時脈信 號之工作週期產生一工作週期修正命令，並輸出該工作週 期修正命令。 在某些實施例中，接收該工作週期修正命令之該步驟 包含下列步驟：接收其中包含用來將一命令識別爲一工作 週期修正命令的一命令識別碼且包含用來指示如何調整該 工作週期的資料之該命令。 根據一廣義觀點，本發明提供了 一種在複數個串聯從 屬裝置的一從屬裝置中之方法，該方法包含下列步驟：自 一主控裝置接收用來指定該從屬裝置如何調整將被施加到 該從屬裝置輸出的至少一信號的延遲之一命令；接收至少 -14- 201027556 一輸入信號，該至少一輸入信號包含至少一輸入時脈信 號；根據該命令而爲該至少一輸入信號中之每一輸入信號 產生被延遲之該輸入信號；輸出被延遲之該輸入信號。 在某些實施例中，該從屬裝置是一記憶體裝置，且該 主控裝置是一記憶體控制器。 在某些實施例中，該方法包含下列步驟：輸出一資料 輸出信號；其中該等輸入信號中之至少一輸入信號包含一 _ 資料輸入信號，且其中係以作爲輸出該資料輸出信號的該 步驟的一部分之方式執行輸出被延遲之該資料輸入信號， 因而：（a)該資料輸出信號有時是該被延遲之該資料輸 入信號；以及（b )在根據該命令而將延遲施加到在該從 屬裝置本地產生的信號之後，該資料輸出信號有時是被延 遲之在該從屬裝置本地產生的信號。 在某些實施例中，自一主控裝置接收用來指定對將被 施加到該從屬裝置輸出的至少一信號的延遲的調整之一命 φ 令之該步驟包含下列步驟：接收其中包含用來將一命令識 別爲一輸出延遲調整命令的一命令識別碼之該命令，且該 命令進一步包含用來指示如何調整該延遲之資料。 在某些實施例中，接收一命令之該步驟進一步包含下 列步驟：接收用來指示被用來作爲從屬裝置之哪一或哪些 裝置要執行該命令之裝置位址。 在某些實施例中，該方法進一步包含下列步驟：如果 該命令具有與該從屬裝置的裝置位址匹配之一裝置位址， 則根據該命令而執行爲該至少一輸入信號中之每一輸入信 -15- 201027556 號產生一被延遲之該輸入信號之該步驟；以及如果該命令 具有係爲一廣播裝置位址之一裝置位址，則根據該命令而 執行爲該至少一輸入信號中之每一輸入信號產生一被延遲 之該輸入信號之該步驟。 在某些實施例中，爲每一輸入信號產生一被延遲之該 輸入信號之該步驟包含下列步驟：（a)將該輸入信號延 遲複數個延遲中之一被選擇的延遲，以便產生該被延遲之 該輸入信號。 在某些實施例中，用來指示如何調整該延遲之資料包 含該複數個延遲中之該被選擇的延遲之一指示。 在某些實施例中，該複數個輸入信號包含：一時脈信 號、一命令選通信號、一資料選通信號、以及其中包含命 令及資料之一資料信號。 根據另一廣義觀點’本發明提供了一種記憶體系統中 之方法，該記憶體系統包含一主控裝置及被用來作爲從屬 裝置之複數個串聯裝置，該複數個串聯裝置至少包含一第 一從屬裝置及一最後的從屬裝置，該方法包含下列步驟： 在該主控裝置中：（a)輸出至少一輸出信號，該至少一 輸出信號包含被用來作爲該第一從屬裝置的一輸入時脈信 號之一第一時脈信號；（b)接收係爲該最後的從屬裝置 的一輸出時脈信號之一第二時脈信號；（c)決定該第一 時脈信號與該第二時脈信號間之相位偏移量；以及（d ) 根據該第一時脈信號與該第二時脈信號間之該相位偏移量 而產生一輸出延遲調整命令，並輸出該輸出延遲調整命 -16- 201027556 令。 在某些實施例中，每一從屬裝置是一記憶體裝置，且 該主控裝置是一記憶體控制器。 在某些實施例中，該方法進一步包含下列步驟：在被 用來作爲從屬裝置的複數個串聯裝置的該第一從屬裝置 中：（a)自該主控裝置接收該至少一輸出信號，作爲該 第一從屬裝置之對應的至少一輸入信號；（b )爲每一輸 入信號產生基於該輸入信號之一輸出信號；在被用來作爲 從屬裝置的該複數個串聯裝置中之每一其他從屬裝置中： (a )接收對應於該從屬裝置的至少一輸入信號的一前一 從屬裝置之一或多個輸出信號；（b)爲每一輸入信號產 生基於該輸入信號之一輸出信號；在該等從屬裝置中之至 少一從屬裝置中：（a)接收該輸出延遲調整命令；以及 (b)根據該輸出延遲調整命令產生被延遲之該一或多個 輸入信號，而產生該一或多個輸出信號。 在某些實施例中，該方法進一步包含下列步驟：其中 該主控裝置之該至少一輸出信號包含複數個輸出信號。 在某些實施例中，產生一延遲調整命令之該步驟包含 下列步驟：產生由該複數個串聯從屬裝置中之一被指定的 從屬裝置執行之一延遲調整命令。 在某些實施例中，產生一延遲調整命令之該步驟包含 下列步驟：產生由該複數個串聯從屬裝置中之所有從屬裝 置執行之一延遲調整命令。 在某些實施例中，根據該輸出延遲調整命令而產生被 -17- 201027556 延遲之該一或多個輸入信號之該步驟包含下列步驟：產生 延遲了複數個延遲中之被選擇的一延遲的被延遲之該一或 多個輸入信號。 在某些實施例中，產生一延遲調整命令之該步驟進一 步包含下列步驟：產生其中包含用來將一命令識別爲一輸 出延遲調整命令的一命令識別碼且包含用來指示如何調整 該延遲的資料之該命令。 在某些實施例中，用來指示如何調整該延遲之資料包 含對該複數個延遲中之該被選擇的延遲之一指示。 在某些實施例中，該方法進一步包含下列步驟：該主 控裝置輸出一些輸出延遲調整命令，該等輸出延遲調整命 令一次將一單位延遲元件加入一從屬裝置，直到相位偏移 量是可接受的爲止，而調整延遲。 在某些實施例中，該複數個輸入信號包含：一時脈信 號、一命令選通信號、一資料選通信號、以及其中包含命 令及資料之一資料is號。 根據另一廣義觀點，本發明提供了一種用於包含複數 個串聯從屬裝置的配置之從屬裝置，該從屬裝置包含：一 命令輸入，用以自一主控裝置接收用來指定如何執行輸出 延遲調整之一命令；一時脈輸入，用以接收一輸入時脈信 號；一輸出延遲調整電路，用以根據該命令而自該時脈輸 入產生一被延遲之時脈信號；以及一時脈輸出，用以輸出 該被延遲之時脈信號。 在某些實施例中，該從屬裝置是一記憶體裝置。 -18- 201027556 在某些實施例中，該從屬裝置包含一命令處理電路， 用以處理該命令，其中該命令包含用來將該命令識別爲一 輸出延遲調整命令之一命令識別碼，且包含用來指示如何 調整該輸出延遲之資料。 在某些實施例中，該從屬裝置進一步包含一裝置位址 暫存器；其中該命令進一步包含甩來指示哪一從屬裝置將 要執行該命令之一裝置位址，該從屬裝置之組態被設定成 ^ 若該裝置識別碼與該裝置位址暫存器之內容匹配則執行該 命令。 在某些實施例中，該輸出延遲調整電路包含：一延遲 電路，用以爲其中包含該輸入時脈信號的複數個輸入信號 中之每一輸入信號延遲複數個延遲中之一被選擇的延遲， 以便產生一被延遲之該輸入信號。 在某些實施例中，每一輸出延遲電路包含 Μ個單位 延遲元件，其中 Μ22，該工作週期修正電路進一步包含 φ - Ν至 Μ解碼器，用以將 Ν條輸入線（其中 Ν 2 1)上接收之信號解碼爲於產生被延遲之該輸入信號時要 使該等單位延遲元件中之多少個單位延遲元件處於現用狀 態之一選擇。 根據另一廣義觀點，本發明提供了一種記憶體系統， 該記憶體系統包含：其中至少包含一第一從屬裝置及一最 後的從屬裝置之複數個串聯從屬裝置；被連接到該第一從 屬裝置及該最後的從屬裝置之一主控裝置，該主控裝置之 組態被設定成輸出被用來作爲該第一從屬裝置的一輸入時 -19- 201027556 脈信號之一第一時脈信號；一時脈輸入，用以接收係爲該 最後的從屬裝置的一輸出時脈信號之一第二時脈信號；一 相位偵測器，用以決定該第一時脈信號與該第二時脈信號 間之相位偏移量；一命令產生器，用以根據該相位偏移量 而產生一輸出延遲調整命令；其中該複數個串聯從屬裝置 中之該第一從屬裝置執行下列步驟：（a)自該主控裝置 接收該第一時脈信號，作爲該第一從屬裝置之該輸入時脈 信號；（b)自該輸入時脈信號產生一輸出時脈信號；其 中該複數個串聯從屬裝置中之每一其他從屬裝置執行下列 步驟：（a )接收前一從屬裝置之輸出時脈信號，作爲該 從屬裝置之一輸入時脈信號；（b )自該輸入時脈信號產 生一輸出時脈信號；其中該複數個串聯從屬裝置中之至少 一從屬裝置執行下列步驟：（a)接收該輸出延遲調整命 令；（b)根據該控制命令延遲該裝置之該輸入時脈信 號，而產生該裝置之該輸出時脈信號。 在某些實施例中，該系統是一記憶體系統，每一從屬 裝置是一記憶體裝置，且該主控裝置是一記憶體控制器。 在某些實施例中，該命令產生器之組態被設定成產生 由該複數個串聯從屬裝置中之一被指定的從屬裝置執行之 該輸出延遲調整命令。 在某些實施例中，該命令產生器之組態被設定成產生 由該複數個串聯從屬裝置中之所有從屬裝置執行之該輸出 延遲調整命令。 在某些實施例中，產生一輸出延遲調整命令之該步驟 -20- 201027556 包含下列步驟：產生其中包含用來將一命令識別爲—輸出 延遲調整命令的一命令識別碼且包含用來指不如何調整該 輸出延遲的資料之該命令。 提供了用於串聯記億體系統且不需要 DLL或 PLL 之時脈工作週期修正及（或）相位同步方法及裝置’該串 聯記憶體系統通常包含一記憶體控制器以及被以環狀結構 連接之複數個記憶體晶片。在某些實施例中’該記憶體控 _ 制器具有一相位/工作週期偵測器，用以在一時脈信號通 過該環之後偵測該時脈信號之相位及工作週期，且每一記 憶體裝置具有被用來調整時脈的相位及（或）工作週期之 一或多個控制器可程式延遲線。自該記憶體控制器傳送的 命令調整這些延遲線，直到該記憶體控制器偵測到的相位 及工作週期是可接受的爲止。 可將本發明中述及的該等方法及裝置應用於具有一些 被用來作爲串聯結構的從屬裝置的任何種類之半導體積體 φ 電路裝置且各相鄰裝置之間具有一共同的介面之任何種類 的半導體積體電路系統。積體電路類型的例子包括中央處 理單元、圖形處理單元、顯示器控制積體電路、磁碟機積 體電路、以及諸如“反及”（NAND )快閃電氣可抹除可 程式唯讀記憶體（EEPROM )、“反或，，（NOR )快閃 E E P R Ο Μ、“及”（A N D )快閃 E E P R 〇 Μ、位元線分割 NOR ( DiNOR )快閃 EEPROM、序歹IJ 快閃 EEPROM、動 態隨機存取記憶體（DRAM )、靜態機存取記憶體 (SRAM)、唯讀記憶體（ROM)、可抹除可程式唯讀記 -21 - 201027556 憶體（EPROM )、鐵電 RAM ( FRAM )、磁性 RAM (MRAM)、相變 RAM(PCRAM)等的記憶體裝置。 【實施方式】 在下文對本發明的樣本實施例之詳細說明中，將參照 構成本發明的一部分之各附圖，且該等附圖中以舉例方式 示出可實施本發明之一些特定樣本實施例。係在能夠讓熟 悉此項技術者實施本發明之充分細節下說明這些實施例， 且我們應可了解：可利用其他的實施例，且可在不脫離本 發明的範圍下作出邏輯、機械、電氣、及其他的改變。因 此’將不以限制之方式理解下文中之詳細說明，且係由最 後的申請專利範圍界定本發明之範圍。 在“先前技術”中提到的某些記憶體系統結構將共 用匯流排拓撲用於系統時脈分送，此種系統被稱爲“共同 時脈系統”或“多點傳輸時脈系統”。如果系統時脈被平 行地施加到許多記憶體裝置，且時脈信號自通常爲一記憶 體控制器之時脈源行進太遠，則最大工作時脈頻率可能受 到該時脈信號的總負載以及時脈在記憶體系統的實體佈局 中行進的距離之限制。 在“先前技術，，中提到的某些記憶體系統結構將特 徵爲具有一點對點串聯時脈架構用於每—記憶體晶片，以 便使該記憶體裝置中之兩個時脈信號同步，其中一時脈信 號是自前一裝置或控制器接收的一輸入時脈，且另一時脈 信號是被傳輸到次一裝置之一輸出時脈。然而，在每一記 -22- 201027556 憶體裝置中設有一內建之dll或PLL時，可能造成 顯著的電力消耗。設有內建之DLL或PLL時，（各 種互連結構負載以及諸如多晶片堆疊或封裝等的不同的導 線接合負載造成的）各種晶片至晶片之時脈延遲經由大量 的串聯裝置而累積’且可能對系統操作是不可接受的。 現在請參閱第1圖，圖中示出採用一控制器可程式 工作週期修正機制的一串聯記憶體系統1 〇 1之一系統方 ❹ 塊圖。g2憶體系統1 01包含被連接到一第一記憶體裝置 100-1的作爲一主控裝置之一記憶體控制器10。記憶體 裝置10〇-1是被以環狀結構連接的其中包含裝置100」 至100-8的一系列從屬裝置中之第—從屬裝置，其中最 後的裝置1 〇 〇 - 8被連接回到記憶體控制器1 〇。在該所 示之例子中’提供了相當多工化的單向點對點匯流排架 構’用以將諸如命令、位址、及資料等的資訊自記憶體控 制§5 10傳輸到記憶體裝置100-1至100-8。該匯流排 φ 架構包含自自記憶體控制器10至第一記憶體裝置100-1之一鏈路9 0、每一對相鄰記憶體裝置間之其中包括鏈 路90-1至90-7之各別的鏈路、以及最後的記憶體裝 置1 0 0 - 8與記憶體控制器1 〇間之一鏈路 9 〇 _ 8。 在該所示之例子中’每一鏈路包含一前一裝置（記憶 體控制器1 0或一記憶體裝置）輸出且供一後續裝置接 收之一組信號。每一鏈路包含前一裝置之一組輸出埠、後 續裝置之一組輸入璋、以及該等輸出纟阜與該等輸入i阜間之 一組實體互連結構。爲了便於說明，該等輸出埠之名稱將 -23- 201027556 與其輸出的信號之名稱相同，且該等輸入埠之名稱將與其 接收的信號之名稱相同。在該所示之例子中，前一裝置之 信號（及輸出淖）被稱爲命令選通脈衝輸出（Command Strobe Output ;簡稱 CSO )、資料選通脈衝輸出（Data Strobe Output ;簡稱 DSO ) 、Qn (資料輸出）、以及 CKO/CKO# (差動時脈輸出信號）。後續裝置之對應的信 號（及輸入埠）被稱爲命令選通脈衝輸入（Command Strobe Input ;簡稱 C SI )、資料選通脈衝輸入（D at a Strobe Input :簡稱 D SI ) 、D n (資料輸出）、以及 CKI/CKI# (差動時脈輸入信號）。可以有爲了較易於了 解及簡化而未被示出之額外的埠或信號（例如，C E# (晶 片賦能）、RST# (重定）、或電源供應接腳）。該等實 體互連結構包括用於差動時脈信號之差動時脈匯流排 S111、S111-1 至 S111-8，用於命令選通脈衝之 S112、 S112-1 至 S112-8、用於資料選通脈衝之 S113、S113-1 至 S113-8、以及用於資料之 S114、S114-1 至 S114-8 ° 在某些實施例中，資料輸出 Qn及資料輸入 Dn可 具有不同的資料寬度，其中 n = 0用於 1位元鏈路環 境；n = 0，1用於 2位元鏈路環境；n = 0, 1，2, 3用於 4 位元鏈路環境；n = 0, 1，2, 3, 4, 5，6，7用於 8位元鏈 路環境；其他依此類推。在某些實施例中，可利用一鏈路 組態暫存器將鏈路之寬度程式化，以便使用 1、2、4、 或 8個裝置構裝之可用資料輸入及輸出接腳。該功能可 -24- 201027556 讓這些記憶體裝置連同具有較小或較大的最大鏈路寬度之 裝置而在一環形組態中操作，其前提是該等記憶體裝置都 被程式化成使用相同的鏈路寬度。例如’請參閱 “Switching Method of Link and Bit Wodth55 ( WO 20 0 8/0 70978 )，本發明特此引用該專利之全部內容以供 參照。 CKI/CKI#是輸入時脈。於 CKI的上升緣或 CKI# 的下降緣時，鎖存 CSI描述的 Dn埠上之一命令/位 址封包。於 CKI的上升緣或 CKI#的下降緣時’鎖存 DSI描述的 Dn上之一寫入資料封包。 CKO/CKO# 是係爲被延遲的 CKI/CKI#之輸出時 脈。CSO'DSO、及 Qn信號被參照到 CKO的上升緣 或 CKO#的下降緣；例如，於 CKO的上升緣或 CK0# 的下降緣時，參照到 DSO描述的 Qn上之一讀取資料 封包。 當命令選通脈衝輸入（CSI )處於高位準時，於 CKI 的上升緣或 CKI#的下降緣時’鎖存通過 Dn之命令/ 位址封包。 命令選通脈衝輸出（CSO )是 CSI之回波信號 (echo signal) °CSO 在一延遲 tlOL 下將 CSI 轉變 回波，而在一特定實施例中’該延遲 tlOL是被參照到 CKO的上升緣或 CKO#的下降緣之兩個時脈週期的延 遲。兩個時脈週期的延遲是一實施細卽，更一般而θ，該 延遲tlOL可以是適用於特定設計之任何數目的時脈週 -25- 201027556 期。 資料選通脈衝輸入（DSI )在該記憶體裝置處於“讀 取模式”的情形下是高位準時，將讀取資料輸出路徑及 Qn緩衝器（圖中未示出）賦能。如果 DSI是低位準， 則該 Qn緩衝器保持先前的資料可被存取。如果 DSI 在該記憶體裝置處於“寫入模式”的情形下是高位準， 則該 DSI將一 Dn緩衝器賦能，並在 CKI的上升緣 或 CKI#的下降緣時接收寫入資料封包。 _ 資料選通脈衝輸出（DSO )是 DSI之回波信號。 DSO在被參照到 CKO 的上升緣或 CKO# 的下降緣之 一延遲 tlOL下將 DSI轉變回波。如前文所述，在一 特定實施例中，tlOL是兩個時脈週期。 資料輸入信號 Dn ( η = 〇,1，2,3,4,5,6，或 7)載送 命令、位置、及（或）輸入資料資訊。如果該晶片之組態 被設定在 “ 1位元鏈路模式”，則 D0是唯一的有效信 號，且在八個時脈週期中接收一封包之一位元組。如果該 © 晶片之組態被設定在 “2位元鏈路模式”，則 DO及 D1 是效信號，且在四個時脈週期中接收一封包之一位元組。 如果該晶片之組態被設定在 “4 位元鏈路模式”’則 D0'D1、D2、及 D3是有效信號，且在兩個時脈週期中 接收一封包之一位元組。如果該晶片之組態被設定在 “8 位元鏈路模式”，則 DO、Dl、D2、D3、D4、D5、D0、 及 D7都是有效信號，且在一個時脈週期中接收一封包 之一位元組。 -26- 201027556 資料輸出信號 Qn ( η = 〇，1，2,3,4,5,6，或 7)載送 讀取操作期間之輸出資料、旁通命令、Dn上接收之位址 或輸入資料。如果該晶片之組態被設定在 “ 1位元鏈路 模式”，則 Q〇是唯一的有效信號，且在八個時脈週期中 傳輸一封包之一位元組。如果該晶片之組態被設定在 “2 位元鏈路模式”，則 Q0及 Q1是效信號，且在四個時 脈週期中傳輸一封包之一位元組。如果該晶片之組態被設 _ 定在 “4位元鏈路模式”，則 QO、Ql、Q2、及 Q3 是 有效信號，且在兩個時脈週期中傳輸一封包之一位元組。 如果該晶片之組態被設定在 “8 位元鏈路模式”，則 Q0 、 Ql 、 Q2 、 Q3 、 Q4 、 Q5 、 Q6 、及 Q7 都是有效信 號，且在一個時脈週期中傳輸一封包之一位元組。 我們應可清楚地了解：爲了各相鄰對的裝置間之傳輸 而包含的埠及信號之數目、以及串聯記憶體系統都是與特 定實施例有關的，且不必然如同第 1圖所示者。更一般 Φ 而言，每一對的連續裝置之間傳輸至少一時脈信號。可能 有在該等連續裝置之間傳輸的額外之信號，且上文中已提 供了這些額外之信號的特定例子。亦請注意，記憶體裝置 的特定數目（亦即，第1圖所示的八個）是特定實施細 節。串聯架構中可互連任何適當數目之裝置。請注意，在 本說明書中之措辭“串聯”意指各記憶體裝置之一個接 另一個的序列配置，並非意指每一對相鄰裝置間之鏈路的 本質，鏈路在本質上可以是序列的或平行的。 記憶體控制器 1 〇包含一相位偵測器 11、一工作週 -27- 201027556 期偵測器 1 3、以及一命令產生器 12。在某些實施例 中，記憶體控制器1 〇只包含相位偵測器11，在此種情 形中，只執行輸出延遲調整。在某些實施例中，記憶體控 制器 1 〇只包含工作週期偵測器 1 3，在此種情形中，只 執行工作週期修正。在某些實施例中，包含了相位偵測器 1 1及工作週期偵測器 1 3，在此種情形中，可執行輸出 延遲調整及工作週期修正。下文的詳細說明中將假設該最 後一種情形。分別經由信號匯流排 s 1 1及S 1 2將相位 偵測器 1 1及工作週期偵測器 1 3 連接到命令產生器 12。命令產生器 12具有被連接到 CSO及 Qn埠之一 輸出信號匯流排 S13，命令產生器 12可經由該輸出信 號匯流排 S13而輸出命令。 記憶體控制器 1 〇自其埠 CKO/CKO# 驅動差動時 脈匯流排 Sill，且所有八個記憶體裝置 100-1至 100-8以一種連續流經之方式經由其本身的時脈埠 CKI/CKI# 自前一裝置的 CKO/CKO#埠接受該等差動時脈匯流排。 記憶體控制器 10分別經由其埠 CSO、DSO、及 Qn而 驅動三個不同的匯流排 S112、S113、及 S114。第一記 憶體裝置100-1分別經由其埠CSI、DSI、及Dn而接 受該等三個匯流排 S 1 1 2、S 1 1 3、及 S 1 1 4，且第一記憶 體裝置100-1在 2個時脈週期的延遲（=tlOL )下分 別經由其輸出埠 CSO、DS0、及 Qn重新驅動（回波） 三個對應的匯流排 S112-1、S113-1、及 S114-1。第二記 憶體裝置 1 〇 〇 - 2分別經由其輸入埠 C S I、D S I、及 D η -28- 201027556 接受該等三個匯流排 S112-1、S113-1'及 S114-1。該方 法適用於所有該等八個記憶體裝置 100-1至 100-8，其 中最後的匯流排 S 1 1 2 - 8、S 1 1 3 - 8、及 S 1 1 4 - 8分別經由 記憶體控制器 1〇的輸入埠 CSI、DSI、及 Dn而被連 接回到該記憶體控制器。 於操作中，工作週期偵測器 1 3針對工作週期修正 而監視在係爲時脈輸入的 CKI/CKI#通過了該環中之所 有裝置 100-1 至 100-8 之後的佔空比（duty ratio)。 如果工作週期偵測器 13偵測到 CKI/CKI#之工作週期 差（亦即，該工作週期離開所需工作週期之偏差），則 工作週期偵測器 1 3 經由信號匯流排 S 12 觸發：一 “Duty_Add”信號，用以指示該工作週期短於所需工作週 期，且該工作週期應被延長；或一 “Duty_Sub”信號， 用以指示該工作週期長於所需工作週期，且該工作週期應 被縮短。於回應時，命令產生器 12 產生一適當的 “Write Duty Cycle Register” 命令封包。 於操作中，相位偵測器11針對輸出延遲調整而監 視 CKI/CKI#之相位。如果相位偵測器 11偵測到 CKI/CKI# 與 CKO/CKO# 間之相位誤差（Phase Error ; 簡稱 PE)，則相位偵測器11經由信號匯流排 S1 1觸 發：一 “PE”信號。於回應時，命令產生器12產生一 適當的 “Write Output Delay Register” 命令封包。 命令產生器12根據在S11及S12上接收的信號 而發出該適當的命令封包’並經由信號匯流排S13以及 -29 - 201027556 CSO、Qn 埠傳送該命令資訊。 現在請參閱第2圖’圖中示出第1圖所示記憶體 裝置100-1至100-8的一實施例之一方塊圖。該裝置 (總體地示爲100 )包含一記憶體核心150、命令/位 址封包邏輯130、資料封包邏輯140、以及工作週期修 正邏輯1 2 0。視設計變化而定’記憶體核心1 5 0可以是 單一組的記憶單元陣列，或者記憶體核心1 5 〇可以是多 組的記憶單元陣列。資料封包邏輯1 40處理及儲存所有 必要的資料傳輸資訊。命令/位址封包邏輯 130根據將 於下文中詳述的一內部控制信號 “csi_lat”而處理來自 內部信號 “dn_lat”之所有的命令指令及（或）位址資 訊。 時脈输入處理 裝置 100包含用於 CKI/CKI#之時脈輸入接收器 102D，該時脈輸入接收器 102D可以是諸如用來處理該 差動時脈輸入 CKI/CKI#之一不同類型的輸入緩衝器。 時脈輸入接收器 102D將 CKI/CKI#信號之外部介面位 準轉換爲一內部時脈信號 “cki_i”之內部邏輯位準。在 各種操作中，可將該內部時脈信號 cki_i用於其他的內 部邏輯方塊。如將於下文中說明的，工作週期修正邏輯 120取得該內部時脈信號 Cki_i，並產生一工作週期被修 正之時脈信號 clk_dcc。該工作週期被修正之時脈信號 clk_dcc被一控制器可程式延遲線 PDL2 105D延遲，且 -30- 201027556 其被延遲之信號 “clk_dcc_d”最後被驅動到一輸出驅動 器方塊 108D之輸入璋，該輸出驅動器方塊 108D輸出 外部時脈輸出信號 CKO/CKO#。 命令選通脈衝輸入處理 裝置 100包含一命令選通脈衝接收器 102A，用以 自一 CSI輸入信號產生一被緩衝之信號 “csi_i”。該被 & 緩衝之信號 csi_i被連接到 D型正反器 103 A之 D 埠。正反器 103A被該時脈信號 “cki_i”驅動，且於 “cki_i”的每一上升緣時鎖存該 “csi_i”信號之狀態。被 鎖存的信號 “csi_lat” 被提供給命令/位址封包邏輯 130，且也被提供給另一正反器 103E之 D埠，該正反 器 103E之時脈輸入埠被該工作週期被修正之時脈信號 clk_dcc驅動。正反器 103E之輸出信號 “cso_i”被一 控制器可程式延遲線 PDL2 105 A延遲，且其被延遲之信 φ 號 “cso_d”最後被驅動到一輸出驅動器方塊 108A之輸 入埠，該輸出驅動器方塊 108A 然後輸出外部信號 CSO。兩級的正反器 103A及 103E提供兩個時脈週期 的輸入至輸出延遲（=tlOL)，以供 CSI至 CSO 旁 通。 資料選通脈衝輸入處理 裝置 100包含一資料選通脈衝輸入接收器 102C， 用以自一 DSI輸入信號產生一被緩衝之信號 “dsi_i”。 -31 - 201027556 該被緩衝之信號 dsi_i被連接到 D型正反器 103C之 D埠。正反器 103C被該時脈信號 “cki_i”驅動，且 於 “cki_i”的每一上升緣時鎖存該 “dsi_i”信號之狀 態。被鎖存的信號 “dsi_lat”被提供給命令/位址封包 邏輯 130及資料封包邏輯 140，且也被提供給另一正反 器 103G之 D埠，該正反器 103G之時脈輸入埠被該 工作週期被修正之時脈信號 clk_dCC 驅動。正反器 103G 之輸出信號 “dso_i” 被一控制器可程式延遲線 PDL2 105C延遲，且其被延遲之信號 “dso_d”最後被驅 動到一輸出驅動器方塊 108C之輸入埠，該輸出驅動器 方塊 108C 輸出外部信號 DSO。兩級的正反器 103C 及 103G提供兩個時脈週期的相同輸入至輸出延遲（= tlOL)，以供 DSI 至 DSO 旁通。 資料處理 裝置 100包含一資料接收器 102B，用以接收一外部 信號 Dn。請注意，根據 Dn埠之位元寬度，接收器 102B 之數目可以是一或大於一。例如，如果在一 8位 元寬度的資料輸入/輸出實施例中，以 DO、D1、... D7 指定各 Dn埠，則接收器 1 02B將被重複八次。接收器 102B 之輸出 “dn_i” 被提供給一D 型正反器 103B 之 D埠。正反器 103B被該時脈信號 驅動， 且於 “cki_i”的每一上升緣時鎖存該 “dn_i”信號之狀 態。被鎖存的信號 “dn_lat”被提供給命令/位址封包邏 -32- 201027556 輯 130，且也被提供給資料封包邏輯140。該被鎖存的 信號 “dn_lat”也被提供給一多工器104之一輸入埠。 多工器 104之另一埠被來自資料封包邏輯 mo之一信 號 “core_data”驅動。多工器 1〇4之輸出被連接到一 正反器 103F之 D輸入埠，該正反器i〇3F之時脈輸 入埠被該工作週期被修正之時脈信號 clk_dcc驅動，且 正反器 103F於 “clk_dcc”的每一上升緣時鎖存多工器 0 1 04的輸出之狀態。被鎖存的信號 “q_i”被另一控制器 可程式延遲線 PDL2 1〇5Β 延遲，且其被延遲之信號 “q_d” 最後被驅動到一輸出驅動器方塊 108B 之輸入 埠，該輸出驅動器方塊 1 〇 8 B輸出外部信號 Qn。兩級 的正反器 103B及 103F提供兩個時脈週期的相同輸入 至輸出延遲（=tlOL )，以供 Dn至 Qn旁通。 該內部信號 dn_i包含（被該命令選通脈衝輸入描 述之）命令內容以及存在時（被資料選通脈衝輸入描述 φ 之）資料輸入。每一裝置具有在某些實施例中被儲存在一 裝置位址暫存器 131之一裝置位址。每一命令包含一裝 置位址部分，該裝置位址部分包含該命令被定址到的一記 憶體裝置之裝置位址。可能也有要求所有裝置處理該命令 之一廣播位址。記憶體裝置 1 〇〇檢查該裝置位址部分而 處理每一命令。如果被接收的命令/位址封包中之裝置位 址資訊與記憶體裝置 1 00的本身儲存之裝置位址匹配， 則命令/位址封包邏輯 1 3 0處理該命令，且亦發出一 “id_match” 信號，以便表示該命令是針對該記憶體裝 -33- 201027556 置。該 “id_match”信號被用來指引多工器 104之資料 流路徑。如果 “id_match”由於裝置位址匹配程序而處於 高邏輯狀態（無論如何定義，更一般性而言是處於“匹配 狀態”），則多工器 104選擇輸出 “C〇re_data”，因而可 將資料自記憶體核心 150傳輸到正反器 i〇3F。另一方 面，如果 “id_match”由於裝置位址匹配程序而處於低邏 輯狀態（無論如何定義，更一般性而言是處於“不匹配狀 態”），則多工器 1〇4選擇輸出 “dn_lat”，因而可將自 資料輸入 Dn接收的資料傳輸到正反器 103F，以便在 輸出 Qn上被回波。 因此，多工器 104可在（a)選擇多工器 104 的 dn_lat輸入而旁通自資料輸入 Dn接收的資料與（b) 選擇多工器 104 的 core_data 輸入而輸出 core_data 之間作一選擇。該信號 “c〇re_data”通常係自記憶體核 心 1 5 0傳輸到資料封包邏輯 1 40，作爲諸如在自記憶體 控制器 1〇提出要求下的一 “分頁讀取”操作之一部 分。然後’在執行了該“分頁讀取”操作之後，記憶體 控制器 1 〇可以被定址到該記憶體裝置之一命令向乖記 憶體裝置要求一“叢訊讀取”操作。在該情形中，該記 億體裝置處理該“叢訊讀取”命令、以及其中包括裝置 位址部分之對應的位址資訊。如果被接收的命令/位址封 包中之該裝置位址資訊與記億體裝置1 00的本身儲存之 裝置位址匹配，則命令/位址封包邏輯 1 3 〇發出一 “id_matCh”信號，以便指引多工器 104之資料流路 201027556 徑。如果 “id_match”由於裝置位址匹配程序而處於高邏 輯狀態，則多工器 1 〇4選擇輸出 “core_data”，因而可 將先前自記億體核心 1 50傳輸到資料封包邏輯 140之 資料傳輸到正反器 103F。 請注意，在一命令被定址到記億體裝置但是該命令不 是一叢訊讀取命令之情形中，則在某些實施例中，縱然沒 有要被輸出的資料，也仍然選擇多工器 104 之該 ❹ core_data輸入。在此種情形中，該 core_data信號可 以是一靜態信號。因而導致資料輸入 Dn不會被回波到 次一裝置。此種方式由於無須各後續裝置處理與並未被定 址到該等後續裝置的命令相關聯之資料，所以可以有減少 該等後續裝置中之電力消耗的效果。於 2008年 1月 23 日提出申請的美國專利申請案 12/018,272 “Semiconductor Device and Method for Reducing Power Consumption in a System Having Interconnected Devices” φ 中進一步詳細地說明上述之方式。 因此，在某些實施例中，產生了被延遲之資料輸入信 號 Dn，作爲資料輸出信號（Qn)之一成分。有時，該資 料輸出信號是被延遲之資料輸入信號。在所述之實施例 中’這將是有並非針對特定記憶體裝置的資料輸入信號上 的內容之情況，但是其他的情況也是可能的。此外，在根 據該命令而將在該記憶體裝置本地產生的一信號施加了延 遲之後，該資料輸出信號有時包含一被延遲之在該記憶體 裝置本地產生的該信號。在所述之實施例中，在該記憶體 -35- 201027556 裝置本地產生的該信號是自資料封包邏輯 140輸出之所 謂的 coredata，但是其他的情況也是可能的。 命令/位址封包邏輯130具有一工作週期修正暫存 器（Duty cycle Correction Register ;簡稱 DCR) 132 ’ 用以產生將被傳送到工作週期修正邏輯 120之一輸出 DCR<0:3>，以便控制將以如下文中詳述之方式執行的工 作週期修正之量，且命令/位址封包邏輯 130具有一輸 出延遲暫存器（Output Delay Register ;簡稱 ODR ) 134，用以產生將被傳送到封包延遲線 105A、105B、 105C、105D 之一輸出 〇DR<0: 1>，以便控制將以如下文 中詳述之方式施加之輸出延遲的量。該等可用命令中之一 命令是用來將一値寫到 DCR 132 之一 “寫入工作週期 修正暫存器”命令。同樣地，該等可用命令中之一命令是 用來將一値寫到 0DR 134之一“寫入輸出延遲暫存器’ 命令。 寫入工作週期修正暫存器命令 使用“寫入工作週期修正暫存器”命令時，採用本 發明所述之一實施例，其中係將一値寫到一工作週期修正 暫存器，而控制執行工作週期修正時將要被施加的延遲之 量。更一般而言，可採用具有使一裝置設定將要如何執行 工作週期修正的效果且在本發明中被稱爲一工作週期修正 命令之任何命令。因此，所述之該“寫入工作週期修正暫 存器”命令將被視爲工作週期修正命令中之一特定例子。 -36- 201027556 寫入輸出延遲暫存器命令 使用“寫入輸出延遲暫存器”命令時’採用本發明 所述之一實施例，其中係將一値寫到一輸出延遲暫存器’ 而控制將要被施加的延遲之量。更一般而言，可採用具有 使一裝置設定將要施加的延遲量的效果且在本發明中被稱 爲一輸出延遲調整命令之任何命令。因此，所述之該“寫 ^ 入輸出延遲暫存器，’命令將被視爲輸出延遲調整命令中之 一特定例子。 工作週期修正 在該所示之例子中，工作週期修正邏輯丨2〇包含一 時脈分頻器 123以及一控制器可程式延遲線 121’該控 制器可程式延遲線121包含一“4至1 6解碼器”方 塊及“可程式延遲線（PDL1)”。時脈分頻器 123及控 φ 制器可程式延遲線 121 之各別輸出 clk_ref、clk_del 被輸入到一"互斥或"閘 1 22，該"互斥或"閘 122 之輸出是工作週期被修正之時脈信號 clk_dcc。 時脈分頻器 123衍生出頻率係爲輸入的 “cki_i” 信號的頻率的一半之一輸出信號 “clk_ref”。時脈分頻電 路是此項技術中習知的。在所示之該特定例子中，時脈分 頻器 123包含一 D型正反器 103D，且係由內部時脈 信號 cki_i經由正反器 103D之時脈輸入埠而驅動多工 器 104。D型正反器 103D之輸出埠 Q係經由反相器 -37- 201027556 邏輯 124 而被連接到輸入埠 D，以便得到半頻率之一 輸出信號。 控制器可程式延遲線 121產生了係爲被延遲的 clk_ref 之一輸出信號 clk_del。該 “4 至 16 解碼器” 邏輯方塊的選擇信號決定延遲的量，而自命令/位址封包 邏輯 130接收的 DCR<0:3>信號資訊控制了該等選擇 信號。”互斥或”閘 122 接收該等兩個半時脈信號 clk_ref及 clk_del，並輸出工作週期被調整之全時脈信 號 clk_dcc 。 第 3圖是用於工作週期修正的一可程式延遲線 121 的一實施例之一方塊圖，其中該可程式延遲線 121可諸 如被用於第 2圖所示之工作週期修正邏輯120。該半頻 率時脈信號 clk_ref 被驅動到 16 個單位延遲方塊 UNIT_0至 UNIT_1 5中之每一單位延遲方塊之輸入。每 一單位延遲方塊具有相同的結構，且將舉例說明單位延遲 方塊 UNIT_1 5。係由兩個"反及"邏輯閘 1211 及 1212以及一反相器邏輯閘1213構成該單位延遲方塊。 第一"反及"邏輯閘 1 2 1 1在其第一輸入端上接收該 clk_ref輸入，且在其第二輸入端上接收來自一 4至 16解碼器1210之一輸出。第一"反及”邏輯閘1211 之輸出被輸入到第二"反及"邏輯閘1212之第一輸入 端。在單位延遲方塊 UNIT_15中’第二”反及"邏輯 閘1212之第二輸入端被連接到 Vdd。對於除了最右方 的單位延遲方塊 UNIT 0之外的所有單位延遲方塊而 201027556 言，第二"反及"邏輯閘 1 21 2之輸出經由反相器 1213而被連接到次一單位延遲方塊中之第二"反及"邏 輯閘 1212 之第二輸入端。最右方的單位延遲方塊 UNIT — 0的第二"反及"邏輯閘之輸出經由一反相器而被 連接，且產生整體輸出時脈 clk_del信號。4至 16解 碼器方塊 1210具有寬度爲 4位元之一輸入匯流排 DCR<0:3>，作爲其輸入。解碼器方塊 1210將該輸入解 碼，並輸出一 16位元寬度的匯流排 SEL<15:0>，其中 該匯流排中之每一線被連接到該等 1 6個單位延遲方塊 中之一單位延遲方塊。所示之該單位延遲邏輯是被用來產 生暫存器控制式延遲鎖定迴路的習知電路技術之一例子。 亦可替代性地採用其他的單位延遲邏輯。16個單位延遲 方塊之使用是特定的實施方式。例如，更一般而言，可將 一 N至 Μ解碼器用來將 N條輸入線上接收之信號解 碼爲 Μ個單位延遲方塊之 Μ個控制信號，其中 Ν21 且 Μ ^ 2。 於操作中，“4 至 16 解碼器，，邏輯 1210 產生該 16 SEL<15:〇>輸出，使該等 16個選擇信號中只有一個 選擇信號是高邏輯狀態，且所有其他15個選擇信號都處 於低邏輯狀態。因此，只有一個單位延遲方塊被選擇經由 在該被選擇的單位延遲方塊右方的單位延遲方塊而傳輸 clk_ref信號。該控制輸入 DCR<〇:3>被用來選擇該等 單位延遲方塊中之哪一單位延遲方塊將處理該 clk_ref 輸入。藉由選擇最右方的單位延遲方塊 UN ΙΤ_0，而選擇 -39- 201027556 最小延遲，在此種情形中，該 clk_del是被一單位延遲方 塊延遲之該 clk_ref信號，而藉由選擇最左方的單位延 遲方塊 UNIT—1 5，而選擇最大延遲’在此種情形中，該 clk_del是被所有 16個單位延遲方塊延遲之該 clk_ref 信號。 對於大部分的處理技術而言，所示單位延遲方塊的單 位延遲量大約是 1〇〇微微秒至 150微微秒。然而’ 在某些實施例中，係將更精細的單位延遲電路方塊用於具 有更細微延遲調整能力的高許多之工作頻率。第 3圖中 將單位延遲時間表示爲 “tUD”，且將整個可程式延遲線 之總延遲時間表示爲係爲 16 倍的 “tUD” 之 “tPLLl，，。 在某些實施例中，開始供電初始化之系統預設的設定 是：使高邏輯狀態位於 SEL<7> 位元，這是因爲該 SEL<7>位元是在該延遲線的中間位置。然而，在其他的 設計變化中，系統預設的設定可以是不同的，且可能建議 作成最小延遲的設定，以便準備好在最高頻率下工作。 第 4圖是該控制器可程式工作週期修正程序的時序 圖之一例子，其中所有的信號是如同第 3圖所示者，但 不同之處在於 CKI係爲將要被執行工作週期修正的原始 輸入時脈信號。該時序圖在只是供舉例之方式下在頂端示 出一例示的有失真之時脈輸入信號 CKI。自第 2圖所 示之“時脈分頻器”方塊 123 衍生出半時脈信號 clk_ref，且 clk_ref之上升緣及下降緣係對準 CKI的 201027556 兩個上升緣。該例子中假設：在並未改變如圖中所示初始 時被設定爲 “0111b” 的 DCR<0:3> 時’時脈信號 clk_dcc將有諸如 45%供電及 55%斷電等的一失真之 佔空比。在將 DCR<0:3>値改變爲 “l〇〇〇b”之後’由 於對控制器可程式延遲線 121之選擇自 SEL (7)被賦 能改變爲 SEL (8)被賦能，所以該時脈信號 clk_dcc 的工作週期被修正爲 50%供電及 50%斷電。 藝 工作週期修正之控制 如前文所述，DCR 132之內容被用來控制工作週期 修正電路 1 2 0中之控制器可程式延遲線 1 2 1導入的延 遲量，因而控制了工作週期修正。如前文所述’可以一 “寫入工作週期暫存器”命令寫入 DCR 132之內容。 第 5圖是在控制器的觀點下的工作週期修正程序之 一流程圖。本方法開始於方塊 5- 1，此時開始供電給該等 φ 裝置。於此時點，初始化所有的延遲線，且指定所有裝置 的裝置位址。在方塊 5-2中，記憶體控制器 10使用工 作週期偵測器 13 監視 CKI/CKI#之佔空比。如果有工 作週期誤差（方塊 5-3之“是”路徑），則工作週期偵 測器 13 在方塊 5_4 中觸發 “Duty_Add” 或 “Duty_Sub” 信號 S12。然後，命令產生器 12 發出具 有 “DCR+1”或 “DCR-1”値之“寫入工作週期暫存器” 命令。如果仍然有工作週期誤差（方塊 5-6之“是”路 徑），則本方法繼續回到方塊 5 -4，而進一步調整該工作 -41 - 201027556 週期暫存器。如果不再有工作週期誤差（方塊5-6之 “否”路徑）’則在方塊5-7中完成了工作週期修正。 同樣地’如果在方塊5-3中並未偵測到任何工作週期誤 差，則此時也在方塊5-7中完成了本方法。 下表1示出寫到工作週期暫存器（DCR)之一例示 命令封包定義。第一位元組是“裝置位址”（“Device Address’簡稱 DA”）部分，第二位元組是一·命令碼（= CMD = FAh ) ’且第三位元組包含暫存器値（= DCR<0：3> )。在某些實施例中，提供了諸如 FFh等的 一廣播位址。如果 DA被設定爲該廣播位址，則意指該 命令是一廣播命令，因而預期每一記憶體裝置要執行該命 令。否則，只有與該 DA匹配的一特定記憶體裝置將執 行該命令。在某些實施例中，也實施一 “讀取工作週期暫 存器”命令，以便將更大的彈性提供給控制器 1 0。 表 1.工作週期暫存器之例示命令封包定義 命令 第一位元組 第二位元組 第三位元組 寫入工作週期暫存器（DCR) DA FAh DCR<0:3>
*註釋： (1 )如果 DA (裝置位址）是 FFh ( =25 5d ) ’則 該命令是一廣播命令’因而每一裝置都將回應該命令。 (2 ) DA =裝置位址。 表 2是工作週期暫存器（=DCR )之一例示位元定 •42- 201027556 義。該表只是示出例示的定義，因而如果系統組態需要用 於單位延遲調整的更精細的細分性（granularlty) ’則可 容易地擴充該表，以便適應對可程式延遲線的更大可管理 性。例如，如果自控制器將位元<7:0>輸入爲“0000 1000b = 08h”，則 DCR<0:3> 將只接受位兀 <3:0> (= “ 1000b”）爲有效的暫存器値，且將不理會較高的四個位 元<7: 4>。然而，在其他的設計變化中’可將一較精細的 φ 單位延遲電路實施於較高頻率的操作中’且可使用一些額 外的位元指定。 表2.工作週期暫存器及輸出延遲暫存器之例示位元定義 描述 位元7位元6 位元5位元4 位元3 位元2 位元1 位元〇 工作週期 暫存器値 保留給未來使用 (低位準） DCR<3> DCR<2> DCR<1> DCR<0> 第 6圖是基於單倍資料速率（Single Data Rate ;簡 φ 稱 SDR )操作的一“寫入工作週期暫存器”命令封包序 列的時序圖之一例子。在該時序圖中，於時間 T1時， CKI的上升緣或 CKI#的下降緣鎖存 CSI的高位準狀 態，且同時鎖存一或多個 Dn淖上之 DA( =裝置位址 =〇〇h )資訊。如果 DA被設定爲 FFh (=十進位之 2 5 5 )，則意指該“寫入工作週期暫存器，，命令是—廣播 命令’因而預期每一記憶體裝置要執行該命令。在某些實 施例中，該廣播命令被用於工作週期修正操作。然而，所 揭不的該電路亦可提供對個別裝置內之工作週期修正操作 -43- 201027556 的更有彈性之調整。在次一上升緣 T2時，該記憶體裝 置鎖存 CMD (=命令 =FAh )資訊，且在第三上升緣 T3 時，鎖存 DCR( = 工作週期暫存器値 =08h)資 訊。CSO輸出埠及 Qn輸出埠在兩個時脈延遲的 tlOL (=輸入至輸出延遲）下，分別回波 CSI輸入及 Dn 輸入信號。還有係爲tWDCR (=寫入工作週期暫存器延 遲）之另一延遲規格，且 tWDCR係用於記憶體晶片中 之寫入工作週期暫存器封包之處理時間、以及工作週期修 正電路 120內之控制器可程式延遲線 121的工作週期 調整之處理時間。在某些實施例中，如第 6 圖所示， tWDCR値被設定爲 4個時脈週期。在 tWDCR 之後 (例如，在 T8時），記憶體控制器 1 0可將任何命令 封包發出到該記憶體裝置。 所述之該等實施例假設該串聯架構中之所有裝置都實 施工作週期修正。更一般而言，該等裝置中之至少一裝置 實施工作週期修正。 输出延遲調整 請再參閱第 2圖，提供了所述之能夠以可程式之方 式延遲輸出信號 CSO、Qn、DSO、及 CKO/CKO#之可 程式延遲線 105A、105B、l〇5C、105D，以便可進行相 位修正。第 2圖也示出被連接到一 2至 4解碼器邏 輯方塊 106之輸出延遲暫存器信號匯流排 ODR<0:1>。 2 至 4 解碼器邏輯 106 輸出四個選擇信號匯流排 -44 - 201027556 SEL2<0:3>。這些 SEL2<0:3>選擇信號都被連接到 四個控制器可程式延遲線 105A、105B、105C 105D。 第 7圖示出用於輸出延遲調整之一電路方塊 例。在該所示之例子中，係由與第 3圖中使用的那 位延遲元件相同的四個單位延遲元件構成可程式延 105A、105B、105C '及 1 〇 5 D。此即意指：輸出延 0 整之範圍只是工作週期調整之延遲範圍的 4/16。然 這只是一種實施細節，且亦可替代性地採用其他數目 遲元件。每一可程式延遲線 105A、105B、105C、 都接收各別的信號 c s 〇 _ i、q _ i、及 c 1 k _ d c c，作爲 遲線的輸入，並產生各別的被延遲之輸出 cso_d、q dso_d、及 clk_dcc-d。如果該記憶體系統具有諸如 位元寬度的 I/O組態等的一多位元輸出組態，則 及 q_d的數目將被相應地增加到諸如 8的數目， φ 於及 q_d的延遲線方塊之數目將被相應地增 諸如 8 的數目。 在操作時，“2 至 4 解碼器”邏輯 106 SEL2<0:3>輸出，使該等 4個選擇信號中只有一個 信號是在高邏輯狀態，且所有其他 3個選擇信號是 邏輯狀態。只有被選擇的單位延遲方塊將各別的輸入 經由其餘的單位延遲方塊傳輸到該被選擇的單位延遲 之右方。該控制輸入 ODR<0:1>被用來選擇哪一單 遲方塊將處理各別的輸入。藉由選擇最右方的單位延 該等 、及 實施 些單 遲線 遲調 而， 的延 1 05D 該延 丨一d、 —8 q_i 且用 加到 產生 選擇 在低 信號 方塊 位延 遲方 -45- 201027556 塊 UNΙΤ_0，而選擇最小延遲，在此種情形中，每一輸出 信號是被一單位延遲方塊延遲之各別輸入信號’而藉由選 擇最左方的單位延遲方塊UNIT_3 ’而選擇最大延遲’在 此種情形中，每一輸出信號是被四個單位延遲方塊延遲之 各別輸入信號。 在該例示電路設計中實施了具有四個單位延遲方塊之 “2至 4解碼器”邏輯106。然而’更一般而言’亦可 使用任何所需數目的延遲單元及對應的解碼器邏輯。於開 始供電初始化期間，可使用一系統預設的延遲設定。在該 例子中，於某些其他的設計變化中’在相位偏移量或硬式 重定之後，該系統預設之選擇可諸如被設定爲 SEL2<0>，且該記憶體裝置將有每一輸出路徑的最小延遲 量。使用 4個單位延遲方塊是特定的實施方式。例如， 更一般而言，可將一 N至 Μ解碼器用來將 Ν條輸入 線上接收之信號解碼爲 Μ個單位延遲方塊之 Μ個控 制信號，其中 Ν 2 1且 Μ 2 2。 第 8圖是控制器可程式輸出延遲調整之一例示時序 圖。圖中示出在該輸出延遲暫存器的內容改變之前及之後 的一工作週期被修正之時脈 clk_dcc以及被延遲之該 clk_dcc。如圖所示，在該輸出延遲暫存器自値 “〇〇b = 〇d”改變爲 “0 1b = Id”之後’該被延遲之時脈被延遲了 2 X tUD的量，而在該調整之前，該時脈已被延遲了 I X tUD。圖中亦示出在延遲調整之前的命令選通脈衝輸出 CS〇_i、以及在延遲調整之後的輸出 cso_d。在改變該輸 -46- 201027556 出延遲暫存器之前’該被延遲之命令選通脈衝仍然是晚了 1 X tUD°在改變該輸出延遲暫存器之後，該被延遲之命 令選通脈衝則是晚了 2 X tUD。 输出延遲調整之控制 如前文所述，ODR 134 之內容被用來控制延遲線 105A、105B、105C、105D 導入的延遲量，因而控制了 & 輸出延遲調整的量。如前文所述，可以一 “寫入輸出延遲 暫存器”命令寫入 DCR 134之內容。 當記億體控制器 1 0中之相位偵測器 1 1偵測到其 CKI/CKI#與CKO/CKO#信號間之不可接受的相位差時， 將具有一額外單位延遲量之一 “寫入輸出延遲暫存器” 命令封包發出到第 1圖所示之第一記憶體裝置 100-1 » 在該第一記憶體裝置的諸如 tWODR (寫入輸出延遲暫存 器延遲）以及將於下文中參照第 1〇圖所述的總 tlOL φ 延遲等的足夠的時脈週期之後，如果仍然有不可接受的相 位差，則控制器 1 〇 可將另一 “寫入輸出延遲暫存器” 命令封包發出到諸如第 1 圖所7Γ：之第二記憶體裝置 1 00-2等的一第二記憶體裝置。可繼續該操作序列，直到 記憶體控制器1 0得到可接受的相位差爲止。在最後的 記憶體裝置被指示調整其輸出延遲之後’然後記憶體控制 器10將命令封包內之另一額外的單位延遲値指向該第 一記憶體裝置，且繼續對其餘的記憶體裝置執行’直到相 位差到達一可接受的範圍爲止。 -47- 201027556 第 9圖的流程圖中示出上述的程序。本方法開始於 方塊 9-1，此時開始供電。於此時點，初始化所有的延遲 線以及裝置位址。在方塊 9-2中，記憶體控制器10使 用相位偵測器 11 監視 CKI/CKI#與 CKO/CKO#間之 相位差。如果有相位誤差（方塊 9-3之“是”路徑）’ 則相位偵測器 11 在方塊 9-4 中觸發 “PE” 信號 S11。然後，命令產生器 12以一次一個記憶體裝置且同 時監視該相位誤差之方式，將具有 “ODR+1” 値之一 參 “寫入輸出延遲暫存器”命令發出到該第一至該最後的每 一記憶體裝置。在方塊 9-6中，如果仍然有相位誤差 (“是”路徑），則本方法繼續回到方塊 9-4。如果不再 有相位誤差（方塊 9-6之“否”路徑），則在方塊 9-7 中完成了相位修正。同樣地，如果在方塊 9-3中並未偵 測到任何相位誤差，則本方法終至，且在方塊 9-7中完 成了相位修正。 表 3是寫到寫入輸出延遲暫存器命令之一例示命令 © 封包定義。第一位元組是“裝置位址（=D A ) ”部分’ 第二位元組包含一命令碼（=CMD = FBh)，且第三位元 組包含暫存器値（=〇DR<〇:1> )。在某些實施例中，提 供了諸如 FFh等的一廣播位址。如果 DA被設定爲該 廣播位址，則意指該命令是一廣播命令’因而預期每一記 憶體裝置要執行該命令。否則’只有與該 DA匹配的一 特定記億體裝置將執行該命令。在某些實施例中，也實施 一 “讀取輸出延遲暫存器”命令’以便將更大的彈性提 -48 * 201027556 供給控制器 1 〇。例如，如有必要，則該控制器將該命令 用來自所有的記憶體裝置讀取該等値，然後適當地重新配 置該等裝置之設定値。 表 3.控制器可程式延遲線暫存器之例示命令封包定義 命令 第一位元組 第二位元組 第三位元組 寫入輸出延遲暫存器（ODR) DA FBh ODR<0:1> *註釋： Ο ( 1 )如果 DA (裝置位址）是 FFh ( =25 5d )，則 該命令是一廣播命令，因而每一裝置都將回應該命令。 (2 ) DA =裝置位址。 表 2是輸出延遲暫存器（=ODR )之一例示位元定 義。該表只是示出例示的定義，因而如果系統組態需要用 於單位延遲調整的更精細的細分性，則可容易地擴充該 表，以便適應對可程式延遲線的更大可管理性。 表4.工作週期暫存器及輸出延遲暫存器之例示位元定義 描述 位元7 位元6 位元5 位元4 位元3 位元2 位元1 位元0 輸出延遲 暫存器値 保留給未來使用 (低位準） 0DR<1> ODR<0> 第 1〇 圖是基於單倍資料速率（SDR )操作的一 “寫入輸出延遲暫存器”命令封包序列的時序圖之一例 子。在該時序圖中，於時間 T1 時，C KI的上升緣或 -49- 201027556 CKI#的下降緣鎖存 CSI的高位準狀態，且同時鎖存一 或多個 Dn埠上之 DA (=裝置位址 =OOh )資訊。在 次一上升緣 T2時，該記憶體裝置鎖存 CMD (=命令 = FBh)資訊，且在第三上升緣 T3 時，鎖存 〇DR( = 輸出延遲暫存器 =〇lh)資訊。CSO輸出埠及 Qn輸出 埠在兩個時脈延遲的 tlOL(=輸入至輸出延遲）下，分 別回波 CSI輸入及 Dn輸入信號。還有係爲 tWODR (= 寫入輸出延遲暫存器延遲）之另一延遲規格，且 tWODR係用於記億體晶片中之寫入輸出延遲暫存器封包 之處理時間、以及控制器可程式延遲線 2 ( = PDL2 105 A-D )中之輸出延遲調整之處理時間。在某些實施例中， 如第 10圖所示，tWODR値被設定爲 4個時脈週期。 在 tWODR之後（例如，在 T8 時），記憶體控制器 1 〇可將任何其他的命令封包發出到該記憶體裝置。 更一般而言，本發明之一實施例提供了執行輸出延遲 調整實施例之方法及電路，其中產生了被延遲之至少一輸 入信號，且該至少一輸入信號至少包括時脈信號。可以有 在各裝置之間傳輸且無須接受輸出延遲調整之額外的輸入 信號。對於某些信號而言，產生被延遲之一輸入信號以供 輸出之該步驟包含下列步驟：有條件地產生被延遲之該輸 入信號以供輸出。此即意指：可在各相鄰裝置之間有條件 地傳輸某些該等信號。下文中將詳述一記憶體裝置的輸入 資料信號有時被傳輸到次一記憶體裝置之一特定例子。 前文所述之該等實施例假定使用了由一些相同的單位 -50- 201027556 延遲方塊構成之可程式延遲線。在某些實施例中’該等可 程式延遲線被分成諸如“粗略的”及“精細的”延遲線 等的兩個或更多個部分，以便可針對工作週期修正及 (或）輸出延遲調整而提供進一步的延遲調整可程式能 力。 在所述之詳細例子中，在接近輸入處設有一第一正反 器，且在接近每一信號輸出處設有一第二正反器。這就是 ^ 產生兩個時脈週期延遲之方式。當然，我們應可了解：可 在輸入與輸出之間包含不同的功能，而產生其他的時脈延 遲。 在所述之該等實施例中，輸出延遲線被設置在位於接 近每一信號的輸出處的該最後的正反器之後。在某些實施 例中，該輸出延遲線被設置在該最後的正反器之前。 在某些實施例中，假定被以串聯方式連接的該等裝置 是實質上相同的。在某些實施例中，這些裝置是實質上相 φ 同的記憶體裝置。在其他的實施例，可使用不同類型的記 憶體裝置，只要該等記憶體裝置有相容的序列介面即可。 該等詳細實施例假定採用差動時脈信號。更一般而 言，可使用單端或差動時脈信號。同樣地，任何其他輸入 /輸出信號可以是單端或差動的。 在某些實施例中，提供了其中包含可以前文所述之方 式操作的複數個記憶體裝置及一控制器的一單一多晶片封 裝（Multi-Chip Package ;簡稱 MCP)。 本發明所述之方法及設備假定一種特徵爲具有成環形 -51 - 201027556 連接的一控制器及一組記憶體裝置之串聯架構。在這些實 施例中，該等記憶體裝置是從屬裝置，且該記憶體控制器 是一主控裝置。更一般而言，可將本發明所述之方法及設 備應用於任何種類的半導體積體電路系統，其中該半導體 積體電路系統具有：組態被設定成串聯結構中之從屬裝置 的任何種類之半導體積體電路裝置；各相鄰裝置間之一共 同介面；以及組態被設定成作爲控制該等從屬裝置執行的 工作週期修正及（或）相位修正的一主控裝置之一裝置。 積體電路類型的例子包括中央處理單元、圖形處理單元、 顯示顯示器控制積體電路、磁碟機積體電路、以及諸如 “反及”（NAND )快閃電氣可抹除可程式唯讀記億體 (EEPROM )、“ 反或 ”（NOR )快閃 EEPROM、“及” (AND)快閃 EEPROM、位元線分割 NOR(DiNOR)快 閃 EEPROM、序列快閃 EEPROM、動態隨機存取記憶體 (DRAM )、靜態機存取記憶體（SRAM )、唯讀記憶體 (ROM )、可抹除可程式唯讀記憶體（EPROM )、鐵電 RAM ( FRAM )、磁性 RAM ( MRAM )、相變 RAM (PCRAM)等的記億體裝置。 本發明述及的某些實施例採用單倍資料速率操作。更 一般而言，在熟悉此項技術者參閱本發明揭示之後將可了 解的適當之修改下，可將該等實施例應用於具有諸如雙倍 資料速率等的其他資料速率之系統。 參照前文所述之揭示’將可作出本發明的許多修改及 變化。因此，我們應可了解：可在最後的申請專利範圍之 -52- 201027556 範圍內，以不同於本說明書中明確述及之方式實施本發 明。 【圖式簡單說明】 第1圖是具有一控制器可程式工作週期修正機制的一 串聯記憶體系統之一系統方塊圖； 第2圖是具有控制器可程式工作週期修正機制的一記 φ 憶體裝置之一方塊圖； 第3圖是用於工作週期修正的一可程式延遲線之一方 塊圖； 第4圖是控制器可程式工作週期修正程序之一時序 圖； 第5圖是一工作週期修正方法之一流程圖； 第6圖是一寫入工作週期暫存器命令之一時序圖； 第7圖是用於輸出延遲調整的一可程式延遲線之一方 ^ 塊圖； 第8圖是控制器可程式輸出延遲調整之一時序圖； 第9圖是執行輸出延遲調整的一方法之一流程圖；以 及 第10圖是一寫入輸出延遲暫存器命令之一時序圖。 [主要元件符號說明】 】〇 1 :串聯記憶體系統 100-1 :第一記憶體裝置 -53- 201027556 1 〇:記憶體控制器 100-8 :最後的記憶體裝置 90,90-1 〜90-8 :鏈路 3111，3111-1〜3111-8:差動時脈匯流排 1 1 :相位偵測器 1 3 :工作週期偵測器 12 :命令產生器 SI 1，S12 :信號匯流排 _ s 1 3 :輸出信號匯流排 100 :記億體裝置 150 :記憶體核心 130:命令/位址封包邏輯 1 4 0 :資料封包邏輯 102D:時脈輸入接收器 105A，105B，105C,105D，121 :控制器可程式延遲線 108A,108B,108C，108D :輸出驅動器方塊 φ 102Α :命令選通脈衝接收器 103A，103B,103C,103D,103E，103F，103G :正反器 1 02C :資料選通脈衝輸入接收器 102B:資料接收器 1 04 :多工器 1 3 1 :裝置位址暫存器 132:工作週期修正暫存器 134 :輸出延遲暫存器 -54- 201027556 123 :時脈分頻器 122 :"互斥或”閘 121 1,12 12 : ”反及"邏輯閘 1 2 1 3 :反相器邏輯閘 1210:4 至 16 解碼器 106 : 2至 4解碼器邏輯
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