TWI448898B - 記憶體控制器與記憶體系統 - Google Patents

記憶體控制器與記憶體系統 Download PDF

Info

Publication number
TWI448898B
TWI448898B TW101105587A TW101105587A TWI448898B TW I448898 B TWI448898 B TW I448898B TW 101105587 A TW101105587 A TW 101105587A TW 101105587 A TW101105587 A TW 101105587A TW I448898 B TWI448898 B TW I448898B
Authority
TW
Taiwan
Prior art keywords
duty cycle
clock signal
signal
memory
memory controller
Prior art date
Application number
TW101105587A
Other languages
English (en)
Other versions
TW201239634A (en
Inventor
Hsiang I Huang
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201239634A publication Critical patent/TW201239634A/zh
Application granted granted Critical
Publication of TWI448898B publication Critical patent/TWI448898B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

記憶體控制器與記憶體系統
本發明關於一種記憶體控制器，特別是一種具有一時脈信號工作週期調整機制的記憶體控制器。
當一動態隨機存取記憶體(dynamic random access memory，DRAM)控制器存取一DRAM時，該DRAM控制器傳送一時脈信號給該DRAM，該DRAM傳送回一DQS信號給DRAM控制器，用以對資料信號DQ進行取樣。該取樣信號DQS係根據該時脈信號產生，且如果該時脈信號的品質不夠好，如工作週期(duty cycle)，被DRAM控制器所取得的資料可能會出現錯誤。
第1圖為具有一平衡的時脈工作週期的一DDR DRAM讀取運作的時序圖。在第1圖中，傳送到DRAM的時脈信號的工作週期為50%，這一來，受該時脈信號驅動的信號DQS的工作週期也是50%。如此一來可以取得一最佳的時序餘裕(timing margin)。
第2圖為具有一不平衡的時脈工作週期的一DDR DRAM讀取運作的時序圖。在這個例子中，傳送給DRAM的時脈信號的工作週期小於50%，因此，受該時脈信號驅動的信號DQS的工作週期也小於50%，如此一來，DRAM控制器可能無法取得正確的信號DQ，而且也無法取得一最佳的時序餘裕。要注意的是，信號DQ的時序餘裕是會根據工作週期的大小而變化，且如果時序餘裕小於一預定值 時，如第2圖中的A部份與C部份所示，該DRAM控制器會無法取得正確的資料。
有鑑於此，本發明提供一種記憶體控制器和記憶體系統以解決上述問題。
本發明的一實施例提供一種記憶體控制器，用以控制一記憶體，包括一脈衝寬度調變模組、一電壓比較器以及一工作週期校正裝置。脈衝寬度調變模組，用以接收一時脈信號以產生一第一電壓。電壓比較器，用以接收一參考電壓並比較該參考電壓與該第一電壓以產生一比較結果。工作週期校正裝置，用以根據該比較結果調整該時脈信號的一工作週期，其中該工作週期校準裝置更包括：一工作週期校正器，用以根據該比較結果產生一工作週期校準信號；以及一工作週期調整器，用以根據該工作週期校準信號調整該時脈信號的該工作週期，其中該工作週期校準信號包括一相位信號以及一選擇信號，該相位信號用以表示一工作週期校準量，該選擇信號用以表示該時脈信號的該工作週期是大於或小於一目標工作週期。
本發明的另一實施例提供一種記憶體系統，包括一記憶體以及一記憶體控制器。記憶體控制器用以控制該記憶體，包括一工作週期偵測器與一工作週期校準裝置。工作週期偵測器，用以偵測一時脈信號的一工作週期的一數值，並輸出一偵測結果。工作週期校準裝置，根據該偵測結果調整該時脈信號的該工作週期，其中該工作週期偵測 器更包括：一相位移位器，用以接收並位移該時脈信號，以產生一已位移時脈信號；一正反器，用以接收該時脈信號與該已位移時脈信號以產生一輸出信號；以及一計數器，用以計數該輸出信號中邏輯準位1和邏輯準位0的至少一者的數目，以偵測該時脈信號的該工作週期的該數值。
本發明的另一實施例提供一種記憶體系統，包括一記憶體以及一記憶體控制器。記憶體控制器，用以控制該記憶體，包括一第一輸入/輸出接觸墊、一第二輸入/輸出接觸墊、一工作週期校準裝置以及一工作週期偵測器。工作週期校準裝置，用以接收一時脈信號並調整該時脈信號的一工作週期，以輸出一已校準時脈信號，其中該已校準時脈信號透過該第一輸入/輸出接觸墊傳送到該記憶體。工作週期偵測器，用以透過該第二輸入/輸出接觸墊接收該已校準時脈信號並偵測該已校準時脈信號的一工作週期的一數值，並輸出一偵測結果，其中該工作週期校準裝置根據該偵測結果調整該時脈信號的該工作週期，其中該工作週期偵測器更包括：一相位移位器，用以接收並位移該時脈信號，以產生一已位移時脈信號；一正反器，用以接收該時脈信號與該已位移時脈信號以產生一輸出信號；以及一計數器，用以計數該輸出信號中邏輯準位1和邏輯準位0的至少一者的數目，以偵測該時脈信號的該工作週期的該數值。
本發明提供的記憶體控制器和記憶體系統能調整時脈信號的工作週期以減少信號傳送時所造成的失真。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
第3圖為根據本發明一實施例的具有一時脈信號工作週期調整機制的一記憶體系統的功能方塊示意圖。記憶體控制器41包括一時脈信號源401、一工作週期校準裝置411、一時脈信號緩衝器403、一電壓位準移位器404、一工作週期偵測器406、輸入/輸出(I/O)接觸墊407與408、電壓位準移位器409以及時脈信號緩衝器410。工作週期校準裝置411更包括一工作週期校正器405與一工作週期調整器402。該記憶體控制器41用以控制記憶體42。記憶體42可以是DRAM、一快閃記憶體或任何需要準確的時脈信號工作週期的任何形態的記憶體。
時脈信號源401可以為一鎖相迴路(phase-locked loop，PLL)或是其他可以產生一時脈信號的元件。雖然在本實施例中，時脈信號源401為記憶體控制器41的一部 份，但時脈信號源401可以與其他需要時脈信號的裝置或模組共享。時脈信號源401也可以位於其他裝置或模組內，並將時脈信號傳送給記憶體控制器41供其使用。時脈信號緩衝器403用以存儲時脈信號，時脈信號通過時脈信號緩衝器403與電壓位準移位器404後，透過I/O接觸墊407被傳送給記憶體42。電壓位準移位器404在本實施例中被使用是因為時脈信號緩衝器403是屬於核心電源域(core power domain)，而I/O接觸墊407是屬於輸入/輸出電源域(I/O power domain)。如果連接到電壓位準移位器404的複數個裝置的運作電壓的差值小於一臨界值，電壓位準移位器404可以被省略。記憶體控制器41傳送一指令信號CMD與一位址信號ADDR給記憶體42以通知記憶體42何時讀取或寫入資料。記憶體42傳送取樣信號DQS給記憶體控制器41。取樣信號DQS是根據時脈信號所產生的。在讀取運作期間，記憶體控制器41從記憶體42接收資料信號DQ。在寫入運作期間，記憶體42從記憶體控制器41接收資料信號DQ。時脈信號可以透過I/O接觸墊408被回授給記憶體控制器41。
因為輸入/輸出電源域的電壓可能與核心電源域的電壓不同，電壓位準移位器409就需要被使用以調整時脈信號的直流電壓準位和/或幅度。工作週期偵測器406接收來自時脈信號緩衝器410的時脈信號以偵測該時脈信號的一工作週期值，並輸出一偵測結果給工作週期校正器405。工作週期校正器405根據該偵測結果產生一工作週期校準信號，且工作週期調整器402就根據該工作週期校準信號 來調整時脈信號的工作週期。
在一些例子中，時脈信號在由I/O接觸墊408傳送到工作週期偵測器406時，可能會因為電壓位準移位器409與時脈信號緩衝器410造成時脈信號失真。這可能會造成傳送給記憶體42的時脈信號與工作週期偵測器406接收到的時脈信號之間存在差異，而該差異會影響到校準的精準度。傳送給記憶體42的時脈信號與工作週期偵測器406接收到的時脈信號之間的差異可能會很大程度上因為製程、工作電壓與溫度變化而發生改變。
為了減少信號傳送時所造成的失真，本發明提供另一個記憶體系統的實施例。第4圖為根據本發明的另一實施例的具有一時脈信號工作週期調整機制的一記憶體系統的功能方塊示意圖。記憶體控制器51包括一時脈信號源501、一工作週期校準裝置511、一時脈信號緩衝器503、一電壓位準移位器504、一電壓比較器506、I/O接觸墊507與508以及脈衝寬度調變模組509。工作週期校準裝置511更包括一工作週期校正器505與一工作週期調整器502。該記憶體控制器51用以控制記憶體52。記憶體52可以是一DRAM、一快閃記憶體或任何需要準確的時脈信號工作週期的任何形態的記憶體。
時脈信號源501可以為一PLL或是其他可以產生一時脈信號的元件。雖然在本實施例中，時脈信號源501為記憶體控制器51的一部份，但時脈信號源501可以與其他需要時脈信號的裝置或模組共享。時脈信號源501也可以位於其他裝置或模組內，並將時脈信號傳送給記憶體控制器 51供其使用。時脈信號通過時脈信號緩衝器503與電壓位準移位器504後，透過I/O接觸墊507被傳送給記憶體52。電壓位準移位器504在本實施例中被使用是因為時脈信號緩衝器503是屬於核心電源域，而輸入/輸出接觸墊507是屬於輸入/輸出電源域。如果連接到電壓位準移位器504的複數個裝置的運作電壓的差值小於一臨界值，電壓位準移位器504可以被省略。
記憶體控制器51傳送一指令信號CMD與一位址信號ADDR給記憶體52以通知記憶體52何時讀取或寫入資料。記憶體52傳送取樣信號DQS給記憶體控制器51。取樣信號DQS的產生是根據時脈信號所產生的。在讀取運作期間，記憶體控制器51接收來自記憶體52的資料信號DQ。在寫入運作期間，記憶體52接收來自記憶體控制器51的資料信號DQ。參考電壓Vref的產生是根據所欲達成的取樣信號DQS的工作週期(即目標工作週期)。脈衝寬度調變模組509接收時脈信號並產生對應的電壓VCAL，其中電壓VCAL為電壓比較器506的一輸入信號。電壓比較器506接收並比較參考電壓Vref與電壓VCAL，並輸出一比較結果VCP給工作週期校正器505。
要注意的是，第4圖中的脈衝寬度調變模組509是位於記憶體控制器51的外部，然而，在其他實施例中，脈衝寬度調變模組509是可以被整合到或是內嵌入記憶體控制器51中。或是在另一些實施例中，脈衝寬度調變模組509與電壓比較器506都可以是記憶體控制器51以外的元件，並藉此降低記憶體控制器51的電路複雜度。
藉由使用脈衝寬度調變模組509來產生用以與參考電壓Vref比較的電壓VCAL，可以提高對時脈信號與具有一目標工作週期的一理想信號兩者的工作週期的比較結果的精確度。脈衝寬度調變模組509可使用具有可調變脈衝寬度(也就是工作週期)的一方波，如此一來方波信號的平均值就可以改變。假設一方波信號f(t)具有一最低值ymin 與一最高值ymax ，且工作週期為D，則該方波信號的平均值可以被表示如下：
其中f(t)為方波信號，且在0<t<D時其值為ymax ，在D‧T<t<T時其值為ymin ，T為方波信號f(t)的週期。上述的表示式可以因此改寫如下：
在第4圖的實施例中，電壓VCAL可以為。當ymax 為VDDQ且ymin 為0時，電壓VCAL的值即為D‧VDDQ。在本實施例中，VDDQ為記憶體控制器51和/或記憶體52的運作電壓。舉例來說，如果時脈信號的目標工作週期為0.5(50%)，ymax 為VDDQ且ymin 為0，則目標的值大小為VDDQ/2，如此便可以將參考電壓Vref設為VDDQ/2。接著，當電壓VCAL小於參考電壓Vref時，表示此時的時脈信號的工作週期小於50%。當電壓VCAL大於參考電壓Vref時，表示此時的時脈信號的工作週期大於50%。電壓比較器506用以比較電壓VCAL與參考電壓Vref，並且輸出比較結果VCP至工作週期校正器505。要注意的是，將 參考電壓Vref設為VDDQ/2只是本說明書中用以說明的一實施例，並非將本發明限制於此。參考電壓Vref是會根據時脈信號的工作週期的目標值以及記憶體控制器51和/或記憶體52的運作電壓而改變。
工作週期校正器505根據接收到的比較結果VCP產生一工作週期校準信號，並將工作週期校準信號傳送給工作週期調整器502。工作週期調整器502根據工作週期校準信號調整來自時脈信號源501的時脈信號的工作週期。工作週期校準信號可以包括一選擇信號SEL與一相位信號。相位信號則是表示工作週期的校準量，如增加或減少的工作週期的量。選擇信號SEL用以指出時脈信號目前的工作週期是大於或小於所欲達到的一目標工作週期，用以表示此時的時脈信號的工作週期是需要被減少或增加。
第5圖為根據本發明一實施例的工作週期校正器605的示意圖。工作週期校正器605包括一狀態機61，且狀態機61可以由軟體、硬體或軟體與硬體的結合所實現。狀態機61可用以接收比較結果VCP並產生選擇信號SEL與相位信號。選擇信號SEL用以指出時脈信號目前的工作週期是大於或小於所欲達到的一目標工作週期，如50%。相位信號則是表示工作週期的位移量。工作週期校正器605將選擇信號SEL與相位信號傳送工作週期調整器以調整由時脈信號源輸出的時脈信號的工作週期。
第6圖為根據本發明另一實施例的具有一時脈信號工作週期調整機制的一記憶體系統的功能方塊示意圖。記憶體控制器71包括一時脈信號源701、一工作週期校準裝置 711、一時脈信號緩衝器703、一電壓位準移位器704、一電壓比較器706、一I/O接觸墊707以及一脈衝寬度調變模組709。工作週期校準裝置711更包括一工作週期調整器702與一工作週期校正器705。記憶體控制器71用以控制記憶體72。記憶體72可以是一DRAM、一快閃記憶體或任何需要準確的時脈信號工作週期的任何形態的記憶體。
記憶體控制器71用以控制記憶體72。時脈信號源701可以為PLL或是其他可以產生一時脈信號的元件。雖然在本實施例中，時脈信號源701為記憶體控制器71的一部份，但時脈信號源701可以與其他需要時脈信號的裝置或模組共享。時脈信號源701也可以位於其他裝置或模組內，並將時脈信號傳送給記憶體控制器71供其使用。時脈信號通過時脈信號緩衝器703與電壓位準移位器704後，透過I/O接觸墊707被傳送給記憶體72。電壓位準移位器704在本實施例中被使用是因為時脈信號緩衝器703是屬於核心電源域，而I/O接觸墊707是屬於輸入/輸出電源域。如果連接到電壓位準移位器704的複數個裝置的運作電壓的差值小於一臨界值，電壓位準移位器704可以被省略。
記憶體控制器71傳送一指令信號CMD與一位址信號ADDR給記憶體72以通知記憶體72何時讀取或寫入資料。記憶體72傳送取樣信號DQS給記憶體控制器71。取樣信號DQS的產生是根據時脈信號所產生的。在讀取運作期間，記憶體控制器71接收來自記憶體72的資料信號DQ。在寫入運作期間，記憶體72接收來自記憶體控制器 71的資料信號DQ。參考電壓Vref的產生是根據所欲達成的取樣信號DQS的工作週期。脈衝寬度調變模組709接收時脈信號並產生對應的電壓VCAL，其中電壓VCAL為電壓比較器706的一輸入信號。電壓比較器706接收並比較參考電壓Vref與電壓VCAL，並輸出一比較結果VCP給工作週期校正器705。
脈衝寬度調變模組709與工作週期校正器705的運作方式是相近於脈衝寬度調變模組509與工作週期校正器505，因此在此為了簡潔而略過不提。與第4圖的記憶體系統相比，第4圖中的I/O接觸墊508被省略了。如此一來，工作週期校正器705的輸入信號與被傳送到記憶體72的時脈信號的失真情形就可以被降低。藉由使用脈衝寬度調變模組709來產生用以與參考電壓Vref比較的電壓VCAL，可以提高對時脈信號與具有一目標工作週期的一理想信號兩者的工作週期比較結果的精確度。
第7圖為根據本發明一實施例的一時脈信號工作週期調整方法的流程圖。在步驟S81中，記憶體控制器對該時脈信號進行初始化。在初始化完成後，在步驟S82中，記憶體控制器利用該時脈信號驅動記憶體，並將該時脈信號傳送給一脈衝寬度調變模組。在步驟S83中，脈衝寬度調變模組接收該時脈信號以產生一電壓VCAL，如以公式計算求得。在步驟S84中，一電壓比較器被應用以比較電壓VCAL與一參考電壓Vref。在步驟S87與S88中，判斷電壓VCAL是否大於或小於參考電壓Vref。如果電壓VCAL大於參考電壓Vref，步驟S85被執行，且減少時脈信號的 工作週期。如果電壓VCAL小於參考電壓Vref，步驟S86被執行，且增加時脈信號的工作週期。在步驟S85與步驟S86之後，本流程跳回步驟S82，以重複執行本方法，直到時脈信號的工作週期符合所欲達到的目標工作週期。請注意上述的步驟的執行順序不以第7圖所示為限，使用者可依據不同的需求，在本發明的精神下，對第7圖的流程中的步驟做順序或內容的修改。此外，第7圖中的步驟亦可根據使用者的需求而省略，只保留所需的步驟即可。
為了進一步說明工作週期調整器與工作週期偵測器，請參考第8至11圖。第8圖為根據本發明一實施例的工作週期調整器90的示意圖。工作週期調整器90自工作週期校正器接收選擇信號SEL與相位信號，且自時脈信號源接收時脈信號。工作週期調整器90可能包括一相位移位器91、及閘(AND gate)92、或閘(OR gate)93以及多工器94。相位移位器91接收該時脈信號並根據該相位信號位移該時脈信號以產生信號W。該相位信號可以表示工作週期的校準量，如相位位移的位移量。及閘92可以接收該時脈信號與該已位移的時脈信號W，且對該兩個輸入信號進行一AND運算以產生一信號X。或閘93可以接收該時脈信號與該已位移的時脈信號W，且對該兩個輸入信號進行一OR運算以產生一信號Y。多工器94可接收信號X與信號Y，並根據選擇信號SEL選擇信號X與信號Y中的一個作為該已調整的時脈信號。
為了更進一步的說明，請參考第9圖。第9圖為第8圖的工作週期調整器的一運作範例的波形圖。在第9圖 中，信號W是藉由相位移位器91對時脈信號位移所產生，如位移90度。信號W接著被輸入到及閘92與或閘93以產生信號X與信號Y。信號X表示具有減少的工作週期的時脈信號，信號Y表示具有增加的工作週期的時脈信號。多工器94接收信號X與信號Y並根據該選擇信號SEL輸出已調整的時脈信後，其中信號Y的工作週期的增加量與信號X的工作週期的減少量相同。根據上述說明，可得知該相位信號是用來產生具有相同的工作週期調整量的兩個時脈信號，該選擇信號SEL是用來選擇具有增加的工作週期的時脈信號作為已調整的時脈信號還是選擇具有減少的工作週期的時脈信號作為已調整的時脈信號。
第10圖為根據本發明一實施例的一工作週期偵測器的一功能方塊示意圖。時脈信號被傳送到正反器111與相位移位器110。相位移位器110位移該時脈信號的相位以產生一已位移時脈信號Y，並將已位移時脈信號Y傳送給正反器111作為正反器111的輸入時脈信號。計數器112接收正反器111的輸出信號並對正反器111的輸出信號中的邏輯準位1和/或邏輯準位0的信號數目進行計數，以偵測該時脈信號的工作週期的數值。接著，該偵測結果會被該工作週期偵測器輸出。舉例來說，如果計數器112自正反器111得到輸出信號為111110000，則時脈信號的工作週期為50%。如果計數器112自正反器111得到輸出信號為111100000，則時脈信號的工作週期為40%。
第11圖為第10圖的工作週期偵測器的一運作範例的波形圖。在第11圖中，時脈信號的相位被位移例如90度 以產生已位移時脈信號Y。正反器111的輸出信號可能包含複數個邏輯準位1與邏輯準位0，且計數器112會計數邏輯準位1與邏輯準位0的數目以偵測工作週期的數值。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。
41‧‧‧記憶體控制器
42‧‧‧記憶體
401‧‧‧時脈信號源
402‧‧‧工作週期調整器
403‧‧‧時脈信號緩衝器
404‧‧‧電壓位準移位器
405‧‧‧工作週期校正器
406‧‧‧工作週期偵測器
407‧‧‧I/O接觸墊
408‧‧‧I/O接觸墊
409‧‧‧電壓位準移位器
410‧‧‧時脈信號緩衝器
411‧‧‧工作週期校準裝置
51‧‧‧記憶體控制器
52‧‧‧記憶體
501‧‧‧時脈信號源
502‧‧‧工作週期調整器
503‧‧‧時脈信號緩衝器
504‧‧‧電壓位準移位器
505‧‧‧工作週期校正器
506‧‧‧電壓比較器
507‧‧‧I/O接觸墊
508‧‧‧I/O接觸墊
509‧‧‧脈衝寬度調變模組
511‧‧‧工作週期校準裝置
61‧‧‧狀態機
605‧‧‧工作週期校正器
71‧‧‧記憶體控制器
72‧‧‧記憶體
701‧‧‧時脈信號源
702‧‧‧工作週期調整器
703‧‧‧時脈信號緩衝器
704‧‧‧電壓位準移位器
705‧‧‧工作週期校正器
706‧‧‧電壓比較器
707‧‧‧I/O接觸墊
709‧‧‧脈衝寬度調變模組
711‧‧‧工作週期校準裝置
S80-S88‧‧‧步驟
90‧‧‧工作週期調整器
91‧‧‧相位移位器
92‧‧‧及閘
93‧‧‧或閘
94‧‧‧多工器
110‧‧‧相位移位器
111‧‧‧正反器
112‧‧‧計數器
第1圖為具有一平衡的時脈工作週期的一DDR DRAM讀取運作的時序圖。
第2圖為具有一不平衡的時脈工作週期的一DDR DRAM讀取運作的時序圖。
第3圖為根據本發明一實施例的具有一時脈信號工作週期調整機制的一記憶體系統的功能方塊示意圖。
第4圖為根據本發明另一實施例的具有一時脈信號工作週期調整機制的一記憶體系統的功能方塊示意圖。
第5圖為根據本發明一實施例的工作週期校正器605的示意圖。
第6圖為根據本發明另一實施例的具有一時脈信號工作週期調整機制的一記憶體系統的功能方塊示意圖。
第7圖為根據本發明一實施例的一時脈信號工作週期 調整方法的流程圖。
第8圖為根據本發明一實施例的工作週期調整器90的示意圖。
第9圖為第8圖的工作週期調整器的一運作範例的波形圖。
第10圖為根據本發明一實施例的一工作週期偵測器的一功能方塊示意圖。
第11圖為第10圖的工作週期偵測器的一運作範例的波形圖。
41‧‧‧記憶體控制器
42‧‧‧記憶體
401‧‧‧時脈信號源
402‧‧‧工作週期調整器
403‧‧‧時脈信號緩衝器
404‧‧‧電壓位準移位器
405‧‧‧工作週期校正器
406‧‧‧工作週期偵測器
407‧‧‧I/O接觸墊
408‧‧‧I/O接觸墊
409‧‧‧電壓位準移位器
410‧‧‧時脈信號緩衝器
411‧‧‧工作週期校準裝置

Claims (17)

  1. 一種記憶體控制器，用以控制一記憶體，包括：一脈衝寬度調變模組，用以接收一時脈信號以產生一第一電壓；一電壓比較器，用以接收一參考電壓並比較該參考電壓與該第一電壓以產生一比較結果；以及一工作週期校準裝置，用以根據該比較結果調整該時脈信號的一工作週期，其中該工作週期校準裝置更包括：一工作週期校正器，用以根據該比較結果產生一工作週期校準信號；以及一工作週期調整器，用以根據該工作週期校準信號調整該時脈信號的該工作週期，其中該工作週期校準信號包括一相位信號以及一選擇信號，該相位信號用以表示一工作週期校準量，該選擇信號用以表示該時脈信號的該工作週期是大於或小於一目標工作週期。
  2. 如申請專利範圍第1項所述之記憶體控制器，其中該參考電壓係根據一目標工作週期所產生。
  3. 如申請專利範圍第2項所述之記憶體控制器，其中該目標工作週期為50%。
  4. 如申請專利範圍第1項所述之記憶體控制器，更包括一電壓位準移位器，用以調整該時脈信號的一電壓準位。
  5. 如申請專利範圍第1項所述之記憶體控制器，其中該時脈信號透過一第一輸入/輸出接觸墊傳送到該記憶體，且透過一第二輸入/輸出接觸墊傳送到該脈衝寬度調變模組。
  6. 如申請專利範圍第1項所述之記憶體控制器，其中 該參考電壓為該記憶體控制器的一運作電壓的一半。
  7. 如申請專利範圍第1項所述之記憶體控制器，其中該記憶體提供一取樣信號給該記憶體控制器。
  8. 如申請專利範圍第7項所述之記憶體控制器，其中該取樣信號根據該時脈信號產生。
  9. 一種記憶體系統，包括：一記憶體；以及一記憶體控制器，用以控制該記憶體，包括：一工作週期偵測器，用以偵測一時脈信號的一工作週期的一數值，並輸出一偵測結果；以及一工作週期校準裝置，根據該偵測結果調整該時脈信號的該工作週期，其中該工作週期偵測器更包括：一相位移位器，用以接收並位移該時脈信號，以產生一已位移時脈信號；一正反器，用以接收該時脈信號與該已位移時脈信號以產生一輸出信號；以及一計數器，用以計數該輸出信號中邏輯準位1和邏輯準位0的至少一者的數目，以偵測該時脈信號的該工作週期的該數值。
  10. 如申請專利範圍第9項所述之記憶體系統，其中該工作週期校準裝置更包括：一工作週期校正器，用以根據該偵測結果產生一工作週期校準信號；以及一工作週期調整器，用以根據該工作週期校準信號調整該時脈信號的該工作週期。
  11. 如申請專利範圍第9項所述之記憶體系統，其中該時脈信號的該工作週期被調整為50%。
  12. 如申請專利範圍第9項所述之記憶體系統，更包括一時脈信號緩衝器，耦接該工作週期校準裝置，用以存儲該時脈信號。
  13. 如申請專利範圍第10項所述之記憶體系統，其中該工作週期校準信號包括一相位信號以及一選擇信號，該相位信號用以表示一工作週期校準量，該選擇信號用以表示該時脈信號的該工作週期是大於或小於一目標工作週期。
  14. 一種記憶體系統，包括：一記憶體；以及一記憶體控制器，用以控制該記憶體，包括：一第一輸入/輸出接觸墊；一第二輸入/輸出接觸墊；一工作週期校準裝置，用以接收一時脈信號並調整該時脈信號的一工作週期，以輸出一已校準時脈信號，其中該已校準時脈信號透過該第一輸入/輸出接觸墊傳送到該記憶體；以及一工作週期偵測器，用以透過該第二輸入/輸出接觸墊接收該已校準的時脈信號並偵測該已校準時脈信號的一工作週期的一數值，並輸出一偵測結果，其中該工作週期校準裝置根據該偵測結果調整該時脈信號的該工作週期，其中該工作週期偵測器更包括：一相位移位器，用以接收並位移該時脈信號，以產生一已位移時脈信號；一正反器，用以接收該時脈信號與該已位移時脈信號以產生一輸出信號；以及一計數器，用以計數該輸出信號中邏輯準位1和 邏輯準位0的至少一者的數目，以偵測該時脈信號的該工作週期的該數值。
  15. 如申請專利範圍第14項所述之記憶體系統，其中該工作週期校準裝置更包括：一工作週期校正器，用以根據該偵測結果產生一工作週期校準信號；以及一工作週期調整器，根據該工作週期校準信號調整該時脈信號的該工作週期。
  16. 如申請專利範圍第14項所述之記憶體系統，其中該時脈信號的該工作週期被調整為50%。
  17. 如申請專利範圍第14項所述之記憶體系統，更包括一電壓位準移位器，耦接在該工作週期校準裝置與該第一輸入/輸出接觸墊之間，用以調整該已校正時脈信號的一電壓準位。
TW101105587A 2011-03-30 2012-02-21 記憶體控制器與記憶體系統 TWI448898B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/076,023 US8665665B2 (en) 2011-03-30 2011-03-30 Apparatus and method to adjust clock duty cycle of memory

Publications (2)

Publication Number Publication Date
TW201239634A TW201239634A (en) 2012-10-01
TWI448898B true TWI448898B (zh) 2014-08-11

Family

ID=46927105

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101105587A TWI448898B (zh) 2011-03-30 2012-02-21 記憶體控制器與記憶體系統

Country Status (3)

Country Link
US (2) US8665665B2 (zh)
CN (1) CN102737718A (zh)
TW (1) TWI448898B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8644085B2 (en) * 2011-04-05 2014-02-04 International Business Machines Corporation Duty cycle distortion correction
US9148135B2 (en) * 2012-06-26 2015-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Real time automatic and background calibration at embedded duty cycle correlation
CN103529307B (zh) * 2012-07-06 2015-11-18 致茂电子(苏州)有限公司 信号量测装置
KR101670917B1 (ko) 2013-03-15 2016-11-01 인텔 코포레이션 메모리 시스템
US9875209B2 (en) * 2013-05-06 2018-01-23 Qualcomm Incorporated Synchronous data-link throughput enhancement technique based on data signal duty-cycle and phase modulation/demodulation
US9515657B2 (en) * 2013-05-24 2016-12-06 Marvell Israel (M.I.S.L) Ltd. Systems and methods for data receipt from devices of disparate types
US9025399B1 (en) * 2013-12-06 2015-05-05 Intel Corporation Method for training a control signal based on a strobe signal in a memory module
KR102207110B1 (ko) 2014-02-19 2021-01-25 삼성전자주식회사 메모리 초기화 방법 및 이를 지원하는 전자 장치
KR102197943B1 (ko) * 2014-04-04 2021-01-05 삼성전자주식회사 메모리 컨트롤러와 이를 포함하는 시스템
US9921993B2 (en) * 2014-08-11 2018-03-20 Qualcomm Incorporated Memory circuit configuration schemes on multi-drop buses
US9263107B1 (en) * 2014-11-06 2016-02-16 Qualcomm Incorporated Load isolation for pad signal monitoring
US10163508B2 (en) 2016-02-26 2018-12-25 Intel Corporation Supporting multiple memory types in a memory slot
CN107516536B (zh) * 2016-06-15 2020-06-09 合肥兆芯电子有限公司 存储器接口、控制电路单元、存储装置及时脉产生方法
US10437472B2 (en) * 2016-06-21 2019-10-08 Sandisk Technologies Llc Storage system and method for dynamic duty cycle correction
US10459855B2 (en) 2016-07-01 2019-10-29 Intel Corporation Load reduced nonvolatile memory interface
US9742603B1 (en) * 2016-11-29 2017-08-22 Intel Corporation Link training to recover asynchronous clock timing margin loss in parallel input/output interfaces
US10923175B2 (en) 2018-01-31 2021-02-16 Samsung Electronics Co., Ltd. Memory device adjusting duty cycle and memory system having the same
KR102473661B1 (ko) * 2018-01-31 2022-12-02 삼성전자주식회사 듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템
KR20190096753A (ko) * 2018-02-09 2019-08-20 삼성전자주식회사 클럭 트레이닝을 수행하는 시스템 온 칩 및 이를 포함하는 컴퓨팅 시스템
KR20210000740A (ko) * 2018-05-29 2021-01-05 마이크론 테크놀로지, 인크. 클럭 듀티 사이클 개선을 위한 듀티 사이클 조절기 설정 장치 및 방법
US10890938B2 (en) * 2018-08-20 2021-01-12 Taiwan Semiconductor Manufacturing Company Ltd. Clock duty cycle adjustment and calibration circuit and method of operating same
CN110888520B (zh) 2018-08-21 2021-07-09 慧荣科技股份有限公司 操作频率调整方法及装置
US11003370B2 (en) 2018-10-30 2021-05-11 Samsung Electronics Co., Ltd. System on chip performing a plurality of trainings at the same time, operating method of system on chip, electronic device including system on chip
US10715127B2 (en) 2018-11-21 2020-07-14 Micron Technology, Inc. Apparatuses and methods for using look-ahead duty cycle correction to determine duty cycle adjustment values while a semiconductor device remains in operation
US11189334B2 (en) 2018-11-21 2021-11-30 Micron Technology, Inc. Apparatuses and methods for a multi-bit duty cycle monitor
US10734983B1 (en) 2019-02-15 2020-08-04 Apple Inc. Duty cycle correction with read and write calibration
CN109932569B (zh) * 2019-03-29 2023-09-22 深圳市明微电子股份有限公司 信号占空比检测电路及信号占空比检测方法
KR20220071470A (ko) 2020-11-24 2022-05-31 삼성전자주식회사 클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템
KR20240002474A (ko) 2022-06-29 2024-01-05 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 회로의 동작 방법
CN117409828A (zh) * 2022-07-08 2024-01-16 长鑫存储技术有限公司 一种存储器、控制装置、时钟处理方法和电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050058233A1 (en) * 2003-09-12 2005-03-17 Huy Nguyen System and method for adaptive duty cycle optimization
US20070216457A1 (en) * 2006-03-16 2007-09-20 Agarwal Kanak B Methods and arrangements to adjust a duty cycle
TW201027556A (en) * 2008-09-30 2010-07-16 Mosaid Technologies Inc Serial-connected memory system with output delay adjustment
TW201104449A (en) * 2009-04-03 2011-02-01 Intel Corp Active training of memory command timing

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946712A (en) * 1997-06-04 1999-08-31 Oak Technology, Inc. Apparatus and method for reading data from synchronous memory
US6323706B1 (en) * 2000-02-24 2001-11-27 Rambus Inc. Apparatus and method for edge based duty cycle conversion
KR100408298B1 (ko) * 2001-09-29 2003-12-01 삼성전자주식회사 디스크 드라이브에서의 적응적 트랙 제로 크로싱 신호발생 장치 및 방법
JP3789387B2 (ja) * 2002-04-26 2006-06-21 富士通株式会社 クロック復元回路
US6967514B2 (en) * 2002-10-21 2005-11-22 Rambus, Inc. Method and apparatus for digital duty cycle adjustment
KR100545148B1 (ko) * 2003-12-09 2006-01-26 삼성전자주식회사 듀티 사이클 보정회로 및 그것을 사용한 지연동기루프회로 및듀티 사이클 보정방법
KR100534211B1 (ko) * 2004-06-23 2005-12-08 삼성전자주식회사 반도체 장치에 있어서의 듀티 사이클 보정회로
KR100641703B1 (ko) * 2004-08-06 2006-11-03 학교법인 포항공과대학교 다중 위상 클럭 응용을 위한 디지털 듀티 사이클 보정회로
DE102005036559B3 (de) * 2005-08-03 2007-01-04 Infineon Technologies Ag Vorrichtung und Verfahren zur Synchronisation von Taktsignalen und Regelung des duty cycles des Taktsignals
US7279946B2 (en) * 2005-08-30 2007-10-09 Infineon Technologies Ag Clock controller with integrated DLL and DCC
KR100701423B1 (ko) * 2005-09-29 2007-03-30 주식회사 하이닉스반도체 듀티 보정 장치
US7668698B2 (en) * 2007-12-06 2010-02-23 Intel Corporation Duty cycle calibration for receiver clock
KR100987359B1 (ko) * 2008-09-02 2010-10-12 주식회사 하이닉스반도체 데이터 입출력 회로
CN201349178Y (zh) * 2008-12-23 2009-11-18 刘达亿 数字式电源控制装置
US7863958B2 (en) * 2008-12-31 2011-01-04 International Business Machines Corporation High speed clock signal duty cycle adjustment

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050058233A1 (en) * 2003-09-12 2005-03-17 Huy Nguyen System and method for adaptive duty cycle optimization
US20070216457A1 (en) * 2006-03-16 2007-09-20 Agarwal Kanak B Methods and arrangements to adjust a duty cycle
TW201027556A (en) * 2008-09-30 2010-07-16 Mosaid Technologies Inc Serial-connected memory system with output delay adjustment
TW201104449A (en) * 2009-04-03 2011-02-01 Intel Corp Active training of memory command timing

Also Published As

Publication number Publication date
US8976620B2 (en) 2015-03-10
US20140133248A1 (en) 2014-05-15
US20120250426A1 (en) 2012-10-04
CN102737718A (zh) 2012-10-17
TW201239634A (en) 2012-10-01
US8665665B2 (en) 2014-03-04

Similar Documents

Publication Publication Date Title
TWI448898B (zh) 記憶體控制器與記憶體系統
US11710516B2 (en) Double data rate (DDR) memory controller apparatus and method
TWI550631B (zh) 記憶體控制電路及相關的記憶體控制方法
KR100813554B1 (ko) 데이터 출력 스트로브 신호 생성 회로 및 이를 포함하는반도체 메모리 장치
KR100962026B1 (ko) 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
US8208321B2 (en) Apparatus and method for data strobe and timing variation detection of an SDRAM interface
KR100987359B1 (ko) 데이터 입출력 회로
US9025410B2 (en) Semiconductor memory devices and semiconductor system having parameters, and methods of testing the same
KR100930401B1 (ko) 반도체 메모리 장치
KR20090098531A (ko) 듀티 사이클 보정 장치 및 이를 포함하는 반도체 집적 회로
US8982650B2 (en) Memory interface circuit and timing adjusting method
JP2007202033A (ja) タイミング調整回路及び半導体装置
KR101076889B1 (ko) 데이터출력제어회로
US8049544B2 (en) Delay locked loop circuit
JP2013109637A (ja) メモリインターフェース回路、および、そのメモリインターフェース回路の動作方法
US20140184286A1 (en) Data output circuit
KR20070069616A (ko) 디바이스 테스트 장치 및 방법과, 그 인터페이스 장치
TWI466114B (zh) 記憶體控制電路以及記憶體控制方法
JP2015125564A (ja) 半導体装置及び半導体装置における差動ストローブ信号のクロスポイントレベルの調整方法
JP2011142566A (ja) 半導体装置
JP2007164697A (ja) 半導体集積回路およびメモリシステム並びにクロック信号設定方法
US9552310B2 (en) Signal control circuit, information processing apparatus, and signal control method
US10902896B2 (en) Memory circuit and method thereof
JP5708258B2 (ja) 受信回路、システム装置、及びタイミング調整方法
KR20060086670A (ko) 데이터 스트로브 신호를 보정하는 반도체 메모리 장치 및데이터 스트로브 신호 보정 방법