JP2011142566A - 半導体装置 - Google Patents

Abstract

【課題】出力ドライバのスイング能力を変化させた場合に生じるリードデータのスキューをキャンセルする。
【解決手段】リードデータＤＱを外部に出力する出力ドライバ９０と、出力ドライバ９０のスイング能力を設定するモードレジスタ５３とを備える。出力ドライバ９０によって駆動されるリードデータＤＱの遷移開始タイミングは、モードレジスタ５３に設定された出力ドライバ９０のスイング能力が相対的に大きく設定されている場合には相対的に早められ、モードレジスタ５３に設定された出力ドライバ９０のスイング能力が相対的に小さく設定されている場合には相対的に遅らせる。これにより、出力ドライバ９０のスイング能力に関わらず、リードデータＤＱがしきい値レベルを超えるタイミングを所望のタイミングに一致させることが可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、スイング能力が可変である出力ドライバを有する半導体装置に関する。

近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である（特許文献１参照）。

ＤＬＬ回路には出力ドライバのレプリカであるレプリカドライバが含まれており、レプリカドライバから出力されるレプリカクロック信号の位相をモニタすることによって、出力ドライバから出力されるリードデータの位相を外部クロック信号の位相と一致させる役割を果たす。

出力ドライバから出力されるリードデータは、シンクロナスメモリとは別のチップであるメモリコントローラに供給される。このため、出力ドライバは、シンクロナスメモリとメモリコントローラとを接続する伝送線路が有する負荷を駆動する必要がある。しかしながら、伝送線路の負荷はシステムによって異なるばかりでなく、同じシステム内においても必ずしも均一ではない。このため、例えばＤＤＲ３型のシンクロナスメモリでは、モードレジスタへの設定値変更によって出力ドライバのスイング能力を可変とし、これによってデータのスルーレートをほぼ一定に保つことが可能とされている。

特開２００７−１１６５７４号公報

しかしながら、出力ドライバのスイング能力を変化させると、リードデータの遷移開始タイミングから、リードデータがしきい値レベル（ハイレベルとローレベルの境界レベル）に達するまでの時間も変化してしまう。つまり、出力ドライバのスイング能力を高めた場合、出力されるリードデータのスルーレートも高くなる（リードデータの立ち上がり又は立ち下がりが急峻になる）ため、リードデータの遷移開始タイミングからしきい値レベルに達するまでの時間は短くなる。逆に、出力ドライバのスイング能力を低くした場合、出力されるリードデータのスルーレートも低くなる（リードデータの立ち上がり又は立ち下がりが緩やかになる）ため、リードデータの遷移開始タイミングからしきい値レベルに達するまでの時間は長くなる。

その一方で、従来の半導体装置においてはレプリカドライバのスイング能力は一定であることから、出力ドライバのスイング能力を変化させると、リードデータにスキューが生じるという問題があった。具体的には、リードデータがしきい値レベルを超えるタイミングは、出力ドライバのスイング能力を高めると所望のタイミングよりも早くなってしまい、逆に、出力ドライバのスイング能力を低くすると所望のタイミングよりも遅くなってしまうという問題があった。

特許文献１には、出力ドライバのインピーダンスを調整するキャリブレーション動作の結果に基づいて、レプリカクロック信号の遅延量を可変とする技術が開示されている。しかしながら、モードレジスタへの設定値変更によって出力ドライバのスイング能力が切り替えられた場合の対策については開示されていない。しかも、キャリブレーション動作に基づいたインピーダンス調整は、温度変化や電圧変動などをキャンセルするための微調整動作であることから、出力ドライバのスイング能力が切り替えられた場合のように出力特性が大きく変化したケースに対しては、特許文献１に記載された方法では対処することは困難である。さらには、特許文献１に記載された方法は、レプリカクロック信号が伝搬するクロックツリーに可変遅延回路を挿入する必要があることから、ＤＬＬ回路から出力ドライバに至るクロックツリー（正規ツリー）の遅延量と、ＤＬＬ回路からレプリカドライバに至るクロックツリー（レプリカツリー）の遅延量との対称性を確保することが難しくなってしまう。

尚、上述した種々の問題は、シンクロナスメモリなどのメモリデバイスに特有の問題ではなく、スイング能力が可変な出力ドライバを有する半導体装置に共通の問題である。

本発明の一側面による半導体装置は、第１のクロック信号に対して位相制御された第２のクロック信号を生成するＤＬＬ回路と、前記第２のクロック信号に同期してデータを出力する出力ドライバと、前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、前記ＤＬＬ回路は、前記第１のクロック信号を遅延させることによって前記第２のクロック信号を生成するディレイラインと、前記出力ドライバのレプリカであり、前記第２のクロック信号を受けて第３のクロック信号を生成するレプリカドライバと、前記第１のクロック信号と前記第３のクロック信号の位相を比較する位相判定回路と、前記位相判定回路による判定結果に基づいて、前記ディレイラインの遅延量を調整する制御回路と、を有し、前記レプリカドライバのスイング能力は、前記モードレジスタに設定された前記出力ドライバのスイング能力に基づいて可変であることを特徴とする。

本発明の他の側面による半導体装置は、位相制御された内部クロック信号を生成するＤＬＬ回路と、前記内部クロック信号に同期してデータを出力する出力ドライバと、前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、前記ＤＬＬ回路は、前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に大きく設定されている場合には、前記内部クロック信号の位相を相対的に早め、前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に小さく設定されている場合には、前記内部クロック信号の位相を相対的に遅らせることを特徴とする。

本発明のさらに他の側面による半導体装置は、データを外部に出力する出力ドライバと、前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、前記出力ドライバによって駆動される前記データの遷移開始タイミングは、前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に大きく設定されている場合には相対的に早められ、前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に小さく設定されている場合には相対的に遅らせることを特徴とする。

本発明において出力ドライバの「スイング能力」とは、いわゆるドライバストレングス（Driver Strength）を含む。ドライバストレングスとは、ＪＥＤＥＣに規定されたＤＤＲ３規格において、モードレジスタＭＲ１のＡ１ビット及びＡ５ビットに設定される出力ドライバインピーダンスコントロール（Output Driver Impedance Control）により指定される、出力ドライバの電流供給能力を指す。但し、本発明において出力ドライバの「スイング能力」が上記のドライバストレングスに限定されるものではなく、出力されるデータのスルーレートを変化させうる全てのパラメータを含む。したがって、モードレジスタへの設定値変更によって可変である限り、出力ドライバの「スイング能力」がスルーレート自体であっても構わない。

本発明によれば、モードレジスタに設定された出力ドライバのスイング能力に応じてデータの遷移開始タイミングが変化することから、出力ドライバのスイング能力に関わらず、出力データがしきい値レベルを超えるタイミングを所望のタイミングに一致させることが可能となる。

本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。 ＤＬＬ回路１００の構成を示すブロック図である。 データ入出力回路８０の主要部の構成を示すブロック図である。 レプリカドライバ１２０の構成を示すブロック図である。 モードレジスタ５３の主要部の構成を示すブロック図である。 出力ドライバ９０のスイング能力とリードデータＤＱがしきい値レベルを超えるタイミングとの関係を説明するためのタイミング図である。 出力ドライバ９０のスイング能力とリードデータＤＱがしきい値レベルを超えるタイミングとの関係を説明するための別のタイミング図である。 半導体装置１０の動作を説明するためのタイミング図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。

本実施形態による半導体装置１０はシンクロナス型のＤＲＡＭ（Dynamic Random Access Memory）であり、外部端子として、クロック端子１１、コマンド端子１２ａ〜１２ｄ、アドレス端子１３及びデータ入出力端子１４を備えている。その他、データストローブ端子や電源端子なども備えられているが、これらについては図示を省略してある。

クロック端子１１は、それぞれ外部クロック信号ＣＫが供給される端子であり、供給された外部クロック信号ＣＫは、クロック入力回路２１に供給される。クロック入力回路２１は、外部クロック信号ＣＫを受けて内部クロック信号ＩＣＬＫ（第１のクロック信号）を生成し、これをＤＬＬ回路１００に供給する。ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫに基づいて位相制御された内部クロック信号ＬＣＬＫ（第２のクロック信号）を生成し、これをデータ入出力回路８０に供給する役割を果たす。データ入出力回路８０及びＤＬＬ回路１００の回路構成については後述する。

コマンド端子１２ａ〜１２ｄは、それぞれロウアドレスストローブ信号ＲＡＳ、カラムアドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳ等のコマンド信号ＣＭＤが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。

モードレジスタ５３は、半導体装置１０の動作パラメータ（バースト長、ＣＡＳレイテンシなど）が設定されるレジスタである。モードレジスタ５３に設定されるパラメータの一つとして、出力ドライバインピーダンスコントロール（Output Driver Impedance Control）と呼ばれるパラメータがある。このパラメータは、データ入出力回路８０に含まれる出力ドライバのスイング能力を指定するパラメータであり、その値に基づいて制御信号ＤＩＣが生成される。制御信号ＤＩＣは、図１に示すようにデータ入出力回路８０のみならず、ＤＬＬ回路１００にも供給される。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、コマンド信号ＣＭＤに基づいてモードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。

ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。

また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路８０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路８０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。

データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路８０に接続されている。データ入出力回路８０には内部クロックＬＣＬＫが供給されており、リード動作時においては内部クロックＬＣＬＫに同期してリードデータを出力する。

図２は、ＤＬＬ回路１００の構成を示すブロック図である。

図２に示すように、ＤＬＬ回路１００は、ディレイライン１１０と、レプリカドライバ１２０と、位相判定回路１３０と、制御回路１４０とを備えている。

ディレイライン１１０は、内部クロック信号ＩＣＬＫ（第１のクロック信号）を遅延させることによって内部クロック信号ＬＣＬＫ（第２のクロック信号）を生成する回路である。特に限定されるものではないが、ディレイライン１１０には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。

内部クロック信号ＬＣＬＫは、図１に示したデータ入出力回路８０に供給されるとともに、図２に示すようにレプリカドライバ１２０に供給される。レプリカドライバ１２０は、データ入出力回路８０に含まれる出力ドライバのレプリカ回路であり、内部クロック信号ＬＣＬＫを受けてレプリカクロック信号ＲｅｐＣＬＫ（第３のクロック信号）を生成する。

位相判定回路１３０は、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲｅｐＣＬＫとの位相を検出する回路である。レプリカクロック信号ＲｅｐＣＬＫの位相は、リードデータＤＱの位相と一致するようディレイライン１１０によって調整されるが、電圧や温度などディレイライン１１０の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相判定回路１３０はこのような変化を検出し、内部クロック信号ＩＣＬＫに対してレプリカクロック信号ＲｅｐＣＬＫが進んでいるか或いは遅れているかを判定する。特に限定されるものではないが、判定は内部クロック信号ＩＣＬＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤとして制御回路１４０に供給される。

制御回路１４０は、ディレイライン１１０の遅延量を設定する回路である。カウント値を増加させるか又は減少させるかは、位相判定回路１３０から供給される位相判定信号ＰＤに基づいて定められる。具体的には、レプリカクロック信号ＲｅｐＣＬＫの位相が内部クロック信号ＩＣＬＫに対して進んでいることを位相判定信号ＰＤが示している場合には、制御回路１４０はそのカウント値をアップカウントし、これによりディレイライン１１０の遅延量を増大させる。逆に、レプリカクロック信号ＲｅｐＣＬＫの位相が内部クロック信号ＩＣＬＫに対して遅れていることを位相判定信号ＰＤが示している場合には、制御回路１４０はそのカウント値をアップダウンし、これによりディレイライン１１０の遅延量を減少させる。特に限定されるものではないが、カウント値の更新は、内部クロック信号ＩＣＬＫの複数周期（例えば１６周期）ごとに行われる。

これにより、ＤＬＬ回路１００は、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲｅｐＣＬＫの位相が一致するよう動作を行うことから、結果的に、内部クロック信号ＩＣＬＫ（≒外部クロック信号ＣＫ）とリードデータＤＱの位相が一致することになる。

図３は、データ入出力回路８０の主要部の構成を示すブロック図である。

図３に示すように、データ入出力回路８０には出力ドライバ９０が含まれている。出力ドライバ９０は複数の単位出力ドライバ９１〜９ｎからなり、これら複数の単位出力ドライバ９１〜９ｎがデータ入出力端子１４に共通接続された構成を有している。各単位出力ドライバ９１〜９ｎは互いに同じ出力インピーダンスを有しており、タイミング信号として内部クロック信号ＬＣＬＫが共通に供給されている。

各単位出力ドライバ９１〜９ｎに対する入力信号は、それぞれ対応する選択回路２０１〜２０ｎを介して供給される。これら選択回路２０１〜２０ｎは、内部リードデータＲＤをそれぞれ対応する単位出力ドライバ９１〜９ｎに供給するか否かを選択する回路であり、その選択はモードレジスタ５３より供給される制御信号ＤＩＣに基づいて行われる。つまり、制御信号ＤＩＣはそれぞれ選択回路２０１〜２０ｎに対応するビットＤＩＣ１〜ＤＩＣｎによって構成されており、対応するビットＤＩＣ１〜ＤＩＣｎが活性化している選択回路２０１〜２０ｎについては、内部リードデータＲＤを対応する単位出力ドライバ９１〜９ｎに供給する一方、対応するビットＤＩＣ１〜ＤＩＣｎが活性化していない選択回路２０１〜２０ｎについては、内部リードデータＲＤに関わらず対応する単位出力ドライバ９１〜９ｎを非活性状態（ハイインピーダンス状態）とする。

かかる構成により、制御信号ＤＩＣに基づいて、活性化される単位出力ドライバ９１〜９ｎの数を指定することができる。換言すれば、制御信号ＤＩＣに基づいて出力ドライバのスイング能力を切り替えることが可能となる。具体的には、出力ドライバ９０を構成する単位出力ドライバ９１〜９ｎの数をｎ個とすれば、出力ドライバのスイング能力をｎ段階に切り替えることが可能となる。

図４は、レプリカドライバ１２０の構成を示すブロック図である。

図４に示すように、レプリカドライバ１２０の構成は、図３に示したデータ入出力回路８０の主要部の構成と同じである。すなわち、レプリカドライバ１２０は、並列接続された複数の単位レプリカドライバ１２１〜１２ｎからなる。これら複数の単位レプリカドライバ１２１〜１２ｎの出力は、レプリカクロック信号ＲｅｐＣＬＫとして用いられる。各単位レプリカドライバ１２１〜１２ｎは互いに同じ出力インピーダンスを有しており、タイミング信号として内部クロック信号ＬＣＬＫが共通に供給されている。単位レプリカドライバ１２１〜１２ｎの出力インピーダンスは、単位出力ドライバ９１〜９ｎの出力インピーダンスと同じである。

各単位レプリカドライバ１２１〜１２ｎに対する入力信号は、それぞれ対応する選択回路２１１〜２１ｎを介して供給される。これら選択回路２１１〜２１ｎは、それぞれ対応する単位レプリカドライバ１２１〜１２ｎを活性化させるか否かを選択する回路であり、その選択はモードレジスタ５３より供給される制御信号ＤＩＣに基づいて行われる。つまり、制御信号ＤＩＣを構成するビットＤＩＣ１〜ＤＩＣｎはそれぞれ選択回路２１１〜２１ｎに対応しており、対応するビットＤＩＣ１〜ＤＩＣｎが活性化している選択回路２１１〜２１ｎについては、対応する単位レプリカドライバ１２１〜１２ｎを活性化させる一方、対応するビットＤＩＣ１〜ＤＩＣｎが活性化していない選択回路２１１〜２１ｎについては、対応する単位レプリカドライバ１２１〜１２ｎを非活性状態（ハイインピーダンス状態）とする。

かかる構成により、活性化される単位レプリカドライバ１２１〜１２ｎの数は、活性化される単位出力ドライバ９１〜９ｎの数と一致することになり、レプリカドライバ１２０のスイング能力は、出力ドライバのスイング能力と一致することになる。

図５は、モードレジスタ５３の主要部の構成を示すブロック図である。

図５に示すように、モードレジスタ５３は複数のビットからなり、このうち、Ａ１ビット及びＡ５ビットに設定される値が制御信号生成回路５４に供給される。Ａ１ビット及びＡ５ビットに設定される値は、出力ドライバインピーダンスコントロール（Output Driver Impedance Control）の設定値であり、出力ドライバの電流供給能力調整に用いられる。制御信号生成回路５４は、モードレジスタ５３のＡ１ビット及びＡ５ビットに設定された値を受け、これらに基づいて制御信号ＤＩＣを生成する。具体的には、出力ドライバインピーダンスコントロールの設定値がより強いドライバストレングスを示している場合には、制御信号ＤＩＣを構成するビットＤＩＣ１〜ＤＩＣｎのうちより多くのビットを活性化させる。これにより、出力ドライバインピーダンスコントロールの設定値に基づいて、活性化される単位出力ドライバ９１〜９ｎの数を変化させることが可能となる。上述の通り、活性化される単位出力ドライバ９１〜９ｎの数が変化すると、これに連動して、活性化される単位レプリカドライバ１２１〜１２ｎの数も変化する。

図６は、出力ドライバ９０のスイング能力とリードデータＤＱがしきい値レベルを超えるタイミングとの関係を説明するためのタイミング図である。

図６において、波形Ａ１は、出力ドライバのスイング能力が相対的に大きい場合に得られるリードデータＤＱの波形を示し、波形Ｂ１は、出力ドライバのスイング能力が相対的に小さい場合に得られるリードデータＤＱの波形を示している。図６に示すように、波形Ａ１，Ｂ１とも時刻ｔ０で遷移を開始した場合を考えると、しきい値レベルＴＨ（ハイレベルとローレベルの境界レベル）を超えるタイミングは、波形Ａ１においては時刻ｔ１となり、波形Ｂ１においては時刻ｔ１よりも遅い時刻ｔ２となる。

したがって、スルーレートが波形Ｂ１となるよう、出力ドライバ９０のスイング能力を小さく設定する場合において、リードデータＤＱがしきい値レベルＴＨを超えるタイミングを時刻ｔ１に合わせる必要がある場合には、波形Ｃ１に示すように、時刻ｔ０よりも早い時刻ｔ０ａで遷移を開始させる必要がある。つまり、リードデータＤＱの遷移開始タイミングを早める必要がある。

図７は、出力ドライバ９０のスイング能力とリードデータＤＱがしきい値レベルを超えるタイミングとの関係を説明するための別のタイミング図である。

図７において、波形Ａ２は、出力ドライバのスイング能力が相対的に大きい場合に得られるリードデータＤＱの波形を示し、波形Ｂ２は、出力ドライバのスイング能力が相対的に小さい場合に得られるリードデータＤＱの波形を示している。したがって、図６に示した例と同様、波形Ａ２，Ｂ２とも時刻ｔ０で遷移を開始した場合を考えると、しきい値レベルＴＨ（ハイレベルとローレベルの境界レベル）を超えるタイミングは、波形Ａ２においては時刻ｔ１となり、波形Ｂ２においては時刻ｔ１よりも遅い時刻ｔ２となる。

したがって、スルーレートが波形Ａ２となるよう、出力ドライバ９０のスイング能力を大きく設定する場合において、リードデータＤＱがしきい値レベルＴＨを超えるタイミングを時刻ｔ２に合わせる必要がある場合には、波形Ｃ２に示すように、時刻ｔ０よりも遅い時刻ｔ０ｂで遷移を開始させる必要がある。つまり、リードデータＤＱの遷移開始タイミングを遅らせる必要がある。

本実施形態では、このような出力データの遷移開始タイミングの調整がレプリカドライバ１２０のスイング能力の変化によって自動的に行われる。以下、これについて説明する。

図８は、本実施形態による半導体装置１０の動作を説明するためのタイミング図である。

図８に示すように、リードデータＤＱ及びレプリカクロック信号ＲｅｐＣＬＫの位相は、ＤＬＬ回路１００の動作により、内部クロック信号ＩＣＬＫ（≒外部クロック信号ＣＫ）の位相と正確に一致する。より具体的に説明すると、ＤＬＬ回路１００は、クロックツリーを経由することにより生じる遅延や、レプリカドライバ１２０の動作遅延を考慮して内部クロック信号ＬＣＬＫのディレイ量を調整し、これにより、リードデータＤＱ及びレプリカクロック信号ＲｅｐＣＬＫの位相と内部クロック信号ＩＣＬＫの位相が一致する。

ここで、モードレジスタ５３の設定値を変更することによって出力ドライバ９０のスイング能力が高められた場合を考えると、スルーレートの増大により、リードデータＤＱがしきい値レベルを超えるタイミングが早くなる（図８に示す矢印１参照）。このようなケースにおいて、従来の半導体装置のようにレプリカドライバ１２０のスイング能力が一定であると、レプリカクロック信号ＲｅｐＣＬＫの波形は変化しないことから、内部クロック信号ＬＣＬＫの位相も変化せず、結果的に、リードデータＤＱと内部クロック信号ＩＣＬＫとの間にスキューが生じることになる。

これに対し、本実施形態では、出力ドライバ９０のスイング能力に連動してレプリカドライバ１２０のスイング能力も変化することから、レプリカクロック信号ＲｅｐＣＬＫの位相も早められる（図８に示す矢印２参照）。かかる位相の変化は、図２に示した位相判定回路１３０によって検出され、これにより制御回路１４０はディレイライン１１０のディレイ量を増加させる（図８に示す矢印３参照）。その結果、リードデータＤＱ及びレプリカクロック信号ＲｅｐＣＬＫの遷移開始タイミングが遅れ、内部クロック信号ＩＣＬＫの位相と一致することになる（図８に示す矢印４，５参照）。

出力ドライバ９０のスイング能力が下げられた場合も同様であり、リードデータＤＱ及びレプリカクロック信号ＲｅｐＣＬＫの遷移開始タイミングが早められる。これにより、リードデータＤＱ及びレプリカクロック信号ＲｅｐＣＬＫの位相は、内部クロック信号ＩＣＬＫの位相と一致する。

このように、本実施形態によれば、モードレジスタ５３の設定値を変更することによって出力ドライバ９０のスイング能力を変化させると、これに連動してレプリカドライバ１２０のスイング能力も変化することから、出力ドライバ９０のスイング能力を変化させてもリードデータＤＱにスキューが生じない。これにより、出力ドライバ９０のスイング能力に関わらず、高い信号品質を確保することが可能となる。

しかも、レプリカドライバ１２０のスイング能力は、モードレジスタ５３の設定値を変更することによって自動的に変化することから、ユーザによる特別の操作なども不要である。さらに、レプリカクロック信号ＲｅｐＣＬＫが伝搬するクロックツリーに可変遅延回路などを介在させる必要もないことから、内部クロック信号ＬＣＬＫが伝搬する正規のクロックツリーとの対称性を高めることも可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、本発明をシンクロナスメモリに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、メモリデバイス以外の半導体装置に適用することも可能である。

１０ 半導体装置
１１ クロック端子
１２ａ〜１２ｄ コマンド端子
１３ アドレス端子
１４ データ入出力端子
２１ クロック入力回路
３１ コマンド入力回路
３２ コマンドデコーダ
４１ アドレス入力回路
４２ アドレスラッチ回路
５１ ロウ系制御回路
５２ カラム系制御回路
５３ モードレジスタ
５４ 制御信号生成回路
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
７０ メモリセルアレイ
８０ データ入出力回路
９０ 出力ドライバ
９１〜９ｎ 単位出力ドライバ
１００ ＤＬＬ回路
１１０ ディレイライン
１２０ レプリカドライバ
１２１〜１２ｎ 単位レプリカドライバ
１３０ 位相判定回路
１４０ 制御回路
２０１〜２０ｎ，２１１〜２１ｎ 選択回路
ＣＫ 外部クロック信号
ＤＩＣ 制御信号
ＩＣＬＫ 内部クロック信号（第１のクロック信号）
ＬＣＬＫ 内部クロック信号（第２のクロック信号）
ＲｅｐＣＬＫ レプリカクロック信号（第３のクロック信号）

Claims (8)

1. 第１のクロック信号に対して位相制御された第２のクロック信号を生成するＤＬＬ回路と、
   前記第２のクロック信号に同期してデータを出力する出力ドライバと、
   前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、
   前記ＤＬＬ回路は、
   前記第１のクロック信号を遅延させることによって前記第２のクロック信号を生成するディレイラインと、
   前記出力ドライバのレプリカであり、前記第２のクロック信号を受けて第３のクロック信号を生成するレプリカドライバと、
   前記第１のクロック信号と前記第３のクロック信号の位相を比較する位相判定回路と、
   前記位相判定回路による判定結果に基づいて、前記ディレイラインの遅延量を調整する制御回路と、を有し、
   前記レプリカドライバのスイング能力は、前記モードレジスタに設定された前記出力ドライバのスイング能力に基づいて可変であることを特徴とする半導体装置。
2. 前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に大きく設定されている場合には、前記レプリカドライバのスイング能力は相対的に大きく、
   前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に小さく設定されている場合には、前記レプリカドライバのスイング能力は相対的に小さいことを特徴とする請求項１に記載の半導体装置。
3. 前記出力ドライバは複数の単位出力ドライバが並列接続された構成を有しており、
   前記レプリカドライバは複数の単位レプリカドライバが並列接続された構成を有しており、
   前記出力ドライバのスイング能力は、前記複数の単位出力ドライバのうち活性化させる単位出力ドライバの数を変化させることによって可変であり、
   前記レプリカドライバのスイング能力は、前記複数の単位レプリカドライバのうち活性化させる単位レプリカドライバの数を変化させることによって可変であることを特徴とする請求項１又は２に記載の半導体装置。
4. 位相制御された内部クロック信号を生成するＤＬＬ回路と、
   前記内部クロック信号に同期してデータを出力する出力ドライバと、
   前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、
   前記ＤＬＬ回路は、
   前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に大きく設定されている場合には、前記内部クロック信号の位相を相対的に早め、
   前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に小さく設定されている場合には、前記内部クロック信号の位相を相対的に遅らせることを特徴とする半導体装置。
5. 前記ＤＬＬ回路は、
   外部クロック信号を遅延させることによって前記内部クロック信号を生成するディレイラインを含み、
   前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に大きく設定されている場合には、前記ディレイラインの遅延量を相対的に小さくし、
   前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に小さく設定されている場合には、前記ディレイラインの遅延量を相対的に大きくすることを特徴とする請求項４に記載の半導体装置。
6. 前記出力ドライバは複数の単位出力ドライバが並列接続された構成を有しており、
   前記出力ドライバのスイング能力は、前記複数の単位出力ドライバのうち活性化させる単位出力ドライバの数を変化させることによって可変であることを特徴とする請求項４又は５に記載の半導体装置。
7. データを外部に出力する出力ドライバと、
   前記出力ドライバのスイング能力を設定するモードレジスタと、を備え、
   前記出力ドライバによって駆動される前記データの遷移開始タイミングは、前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に大きく設定されている場合には相対的に早められ、前記モードレジスタに設定された前記出力ドライバのスイング能力が相対的に小さく設定されている場合には相対的に遅らせることを特徴とする半導体装置。
8. 前記出力ドライバは複数の単位出力ドライバが並列接続された構成を有しており、
   前記出力ドライバのスイング能力は、前記複数の単位出力ドライバのうち活性化させる単位出力ドライバの数を変化させることによって可変であることを特徴とする請求項７に記載の半導体装置。

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