TWI601153B - 半導體記憶體裝置及其時脈調整方法 - Google Patents
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Description
本發明說明書主要係有關於一種半導體記憶體裝置之時脈調整技術，特別係有關於藉由資料線或一控制器傳送半導體記憶體裝置中每一輸入/輸出電路對應之不同時脈調整設定，來同時獨立地調整每一輸入/輸出電路之時脈之時脈調整技術。
半導體記憶體是一種以矽(Si)晶片為材料所製成的積體電路(Integrated Circuit，IC)。半導體記憶體裝置主要分類為兩類，揮發性記憶體裝置(volatile memory devices)與非揮發性記憶體裝置(nonvolatile memory devices)。揮發性記憶體裝置是一種當電源中斷時將遺失所儲存的資料之記憶體裝置。揮發性記憶體裝置包括例如靜態隨機存取記憶體(Static Random Access Memory，SRAM)、動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)以及同步動態隨機存取記憶體(Synchronous DRAM，SDRAM)。非揮發性記憶體裝置是一種即使在電源中斷時仍然保有所儲存的資料之記憶體裝置。非揮發性記憶體裝置包括例如唯讀記憶體(Read Only Memory，ROM)、可程式唯讀記憶體(Programmable ROM，PROM)、可抹除可程式唯讀記憶體(Erasable PROM，EPROM)、
電性可抹除可程式唯讀記憶體(Electrically EPROM，EEPROM)、快閃記憶體裝置(flash memory device)、參數隨機存取記憶體(Parameter RAM，PRAM)、磁阻式隨機存取記憶體(Magnetoresistive RAM，MRAM)、電阻式隨機存取記憶體(Resistive RAM,RRAM)以及鐵電隨機存取記憶體(Ferroelectric RAM，FRAM)。
第1圖係顯示根據先前技術所述之半導體記憶體裝置100之方塊圖。半導體記憶體裝置100可係一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)。如第1圖所示，半導體記憶體裝置100中包括了複數輸入/輸出電路110-1…110-N、複數資料線120(僅繪製一條代表)、一測試模式設定電路130、一輸入時脈調整觸發線140、一輸出時脈調整觸發線150，以及一記憶體陣列160。此外，如第1圖所示，每一輸入/輸出電路110-1…110-N分別包含一輸入/輸出端子(DQ1…DQN)111-1…111-N、一輸入緩衝器112-1…112-N、一輸入時脈調整電路113-1…113-N、一閂鎖電路114-1…114-N、一輸出緩衝器116-1…116-N、一輸出時脈調整電路117-1…117-N，以及一先進先出(First Input First Output，FIFO)電路118-1…118-N。
當要調整輸入/輸出電路110-1…110-N之輸出時脈或輸入時脈時，測試模式設定電路130會接收一外部指令，並藉由輸入時脈調整觸發線140或輸出時脈調整觸發線150傳送調整之設定給輸入時脈調整電路113-1…113-N或輸出時脈調整電路117-1…117-N，其中輸入時脈調整觸發線140和輸出時
脈調整觸發線150中分別可包括複數資料線。
於傳統的半導體記憶體中，每一輸入/輸出電路都被進行相同的時脈調整。舉例來說，輸入時脈調整觸發線140和輸出時脈調整觸發線150中可分別包含4條訊號線，這些訊號線會分別耦接至每一輸入/輸出電路之輸入時脈調整電路和輸出時脈調整電路，以傳送調整之設定給每一輸入/輸出電路之輸入時脈調整電路和輸出時脈調整電路，以調整每一輸入/輸出電路之輸入時脈和輸出時脈。然而，由於無法獨立地針對每一輸入/輸出電路之時脈進行調整，因此將會影響輸入/輸出電路之時脈之精確度。
另外，隨者半導體記憶體之發展，輸入/輸出電路之數目從傳統之32增加到128、256或者是更多。此外，隨者資料傳輸速度之增加，這些輸入/輸出電路彼此間的時脈偏移(timing offset)之影響也會因而越來越大。因此，對於輸入/輸出電路之時脈需要有更精確之控制。
然而，受限於佈線(layout)之限制，並無法在半導體記憶體裝置中配置足夠的訊號線來獨立地調整每一輸入/輸出電路之時脈。舉例來說，若每一輸入/輸出電路需要有8個(23=8)獨立的檔位來調整時脈，就表示每一輸入/輸出電路需要額外配置3條訊號線來傳送時脈調整之訊號，因此，當輸入/輸出電路之數目越多，半導體記憶體裝置中所需配置之訊號線就要越多，例如，若有256個輸入/輸出電路，半導體記憶體裝置中就需額外配置768條訊號線。
因此，急需提出一種在有限的佈線面積中仍可對
每一輸入/輸入電路之時脈進行調整的半導體記憶體裝置。
有鑑於上述先前技術之問題，本發明提供了藉由資料線或一控制器傳送半導體記憶體裝置中每一輸入/輸出電路對應之不同時脈調整設定，來同時獨立地調整每一輸入/輸出電路之輸入或輸出時脈之半導體記憶體裝置和時脈調整方法。
根據本發明之一實施例提供了一種半導體記憶體裝置。上述半導體記憶體裝置包括複數輸入/輸出電路、複數資料線及測試模式設定電路。各輸入/輸出電路包括輸入時脈調整電路、輸出時脈調整電路與閂鎖電路。閂鎖電路耦接至輸入時脈調整電路與輸出時脈調整電路。上述複數資料線耦接至一記憶體陣列和上述複數輸入/輸出電路，其中上述複數資料線分成複數組，且每一輸入/輸出電路分別對應一組資料線。其中每一輸入/輸出電路藉由對應之資料線寫入資料至記憶體陣列，或從記憶體陣列讀取資料。測試模式設定電路耦接至上述複數資料線，接收一外部指令，以及傳送上述外部指令至每一輸入/輸出電路各別之閂鎖電路，以同時獨立地調整每一輸入/輸出電路之一輸入時脈或一輸出時脈。
在一些實施例中，上述測試模式設定電路先解碼所接收之上述外部指令，以將解碼後之上述外部指令分別傳送給每一輸入/輸出電路之閂鎖電路。
在一些實施例中，半導體記憶體裝置還包括輸入時脈調整觸發線與輸出時脈調整觸發線，分別耦接至上述閂鎖
電路以及上述測試模式設定電路。
在一些實施例中，解碼後之上述外部指令包括一測試模式資訊和一時脈設定資訊。上述測試模式設定電路會根據上述測試模式資訊，決定係從上述輸入時脈調整觸發線或上述輸出時脈調整觸發線傳送一觸發信號至每一輸入/輸出電路之上述閂鎖電路，以決定調整每一輸入/輸出電路之輸入時脈或輸出時脈，其中每一輸入/輸出電路根據觸發信號以及時脈設定資訊調整輸入時脈或輸出時脈。此外，上述測試模式設定電路可藉由每一上述輸入/輸出電路對應之複數資料線，傳送時脈設定資訊給每一輸入/輸出電路之閂鎖電路。
在一些實施例中，半導體記憶體裝置更包括一控制電路，用以傳送每一輸入/輸出電路對應之時脈設定資訊給每一輸入/輸出電路之上述閂鎖電路。其中，解碼後之上述外部指令包括一測試模式資訊，且上述測試模式設定電路會根據上述測試模式資訊，決定係從輸入時脈調整觸發線或輸出時脈調整觸發線傳送一觸發信號至每一輸入/輸出電路之上述閂鎖電路，以決定調整每一輸入/輸出電路之輸入時脈或輸出時脈，其中每一輸入/輸出電路根據上述觸發信號以及上述時脈設定資訊調整上述輸入時脈或上述輸出時脈。
根據本發明之一實施例提供了一種時脈調整方法。上述時脈調整方法適用於一半導體記憶體裝置，且其步驟包括：藉由一測試模式設定電路接收一外部指令；解碼上述外部指令，其中解碼後之上述外部指令包括一測試模式資訊；以及藉由複數資料線傳送解碼之上述外部指令至每一輸入/輸出
電路各別之一閂鎖電路，以同時獨立地調整每一上述輸入/輸出電路之一輸入時脈或一輸出時脈。
關於本發明其他附加的特徵與優點，此領域之熟習技術人士，在不脫離本發明之精神和範圍內，當可根據本案實施方法中所揭露之半導體記憶體裝置及其時脈調整方法，做些許的更動與潤飾而得到。
100、200‧‧‧半導體記憶體裝置
110-1…110-N、210-1…210-N‧‧‧輸入/輸出電路
111-1…111-N、211-1…211-N‧‧‧輸入/輸出端子(DQ1…DQN)
112-1…112-N、212-1…212-N‧‧‧輸入緩衝器
113-1…113-N、213-1…213-N‧‧‧輸入時脈調整電路
114-1…114-N‧‧‧閂鎖電路
116-1…116-N、216-1…216-N‧‧‧輸出緩衝器
117-1…117-N、217-1…217-N‧‧‧輸出時脈調整電路
118-1…118-N、218-1…218-N‧‧‧先進先出電路
120‧‧‧資料線
220-1…220-N‧‧‧資料線組
130、230‧‧‧測試模式設定電路
140、240‧‧‧輸入時脈調整觸發線
150、250‧‧‧輸出時脈調整觸發線
160、260‧‧‧記憶體陣列
214-1…214-N‧‧‧第一閂鎖電路
215、215-1…215-N‧‧‧第二閂鎖電路
300‧‧‧控制電路
410‧‧‧第一反向器
420‧‧‧第二反向器
N1‧‧‧電晶體
500、600‧‧‧流程圖
第1圖係顯示根據先前技術所述之半導體記憶體裝置100之方塊圖。
第2圖係顯示根據本發明之一實施例所述之半導體記憶體裝置200之方塊圖。
第3圖係顯示根據本發明之一實施例所述之傳送時脈設定資訊之示意圖。
第4圖係顯示根據本發明之一實施例所述之第二閂鎖電路215-1…215-N(統一以215表示)之示意圖。
第5圖係根據本發明一實施例所述之時脈調整方法之流程圖500。
第6圖係根據本發明另一實施例所述之時脈調整方法之流程圖600。
本章節所敘述的是實施本發明之最佳方式，目的在於說明本發明之精神而非用以限定本發明之保護範圍，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
第2圖係顯示根據本發明之一實施例所述之半導體記憶體裝置200之方塊圖。半導體記憶體裝置200可係一動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)。如第2圖所示，半導體記憶體裝置200中包括了複數輸入/輸出電路210-1…210-N、複數組資料線220-1…220-N、一測試模式設定電路230、一輸入時脈調整觸發線240、一輸出時脈調整觸發線250，以及一記憶體陣列260。注意地是，在第2圖中之方塊圖，僅係為了方便說明本發明之實施例，但本發明並不以此為限。半導體記憶體裝置200中亦可包括其他元件。
此外，如第2圖所示，每一輸入/輸出電路210-1…210-N分別包含一輸入/輸出端子(DQ1…DQN)211-1…211-N、一輸入緩衝器212-1…212-N、一輸入時脈調整電路213-1…213-N、一第一閂鎖電路214-1…214-N、一第二閂鎖電路215-1…215-N、一輸出緩衝器216-1…216-N、一輸出時脈調整電路217-1…217-N、一先進先出(First Input First Output，FIFO)電路218-1…218-N。每一第一閂鎖電路214-1…214-N和先進先出電路218-1…218-N會耦接至每一輸入/輸出電路210-1…210-N所對應之一組資料線220-1…220-N，以進行資料之讀寫。
根據本發明一些實施例，複數組資料線220-1…220-N可視為複數資料匯流排(data bus)，且複數組資料線220-1…220-N會耦接至記憶體陣列260，以寫入資料至記憶體陣列260或從記憶體陣列260讀取資料。每一組資料線220-1…220-N中分別包含了複數條資料線，且每一組資料線會分別對
應每一輸入/輸出電路210-1…210-N。舉例來說，若每一輸入/輸出電路需要配置4條資料線，每一組資料線220-1…220-N則包括4條資料線，換句話說，第1~4條資料線會分配給第1組資料線220-1，且第1組資料線220-1會配置給輸入/輸出電路210-1、第5~8條資料線會分配給第2組資料線220-2，且第2組資料線220-2會配置給輸入/輸出電路210-2，以此類推。因此，若半導體記憶體裝置200中配置了256個輸入/輸出電路，資料線之總數即為1024條資料線。需特別說明的是，本發明之輸入/輸出電路和資料線之數目並不以上述例子為限。
此外，由於輸入/輸出電路210-1…210-N外部之電路資料傳輸之速度很快，因此，輸入/輸出電路210-1…210-N要輸入或輸出資料時，輸入/輸出電路210-1…210-N會先抓到(收集)複數筆資料後，才會進行將資料寫入記憶體陣列260之操作，或進行將從記憶體陣列260讀取之資料傳送給其他裝置之操作。明確地來說，當進行寫入資料之操作時，將從輸入/輸出端子(DQ1…DQN)211-1…211-N輸入要寫入之資料。等到第一閂鎖電路214-1…214-N抓到(收集)複數筆資料(例如：4筆)後，輸入/輸出電路210-1…210-N對應之複數組資料線220-1…220-N就會將抓到之資料傳送給記憶體陣列260進行寫入之操作。若還有需要寫入記憶體陣列260之資料，就繼續進行同樣之寫入操作。當進行讀取資料之操作時，將先從記憶體陣列260讀取要寫入之資料。等到先進先出電路218-1…218-N從輸入/輸出電路210-1…210-N對應之複數組資料線220-1…220-N抓到(收集)複數筆資料(例如：4筆)後，就會從
輸入/輸出端子(DQ1…DQN)211-1…211-N將這些資料一起傳送給所需之裝置。若還有需要從記憶體陣列260讀取之資料，就繼續進行同樣之讀取操作。根據本發明之實施例，抓到(收集)的這些資料的數目會和每一輸入/輸出電路210-1…210-N所配置之資料線之數目相同。例如：若每一輸入/輸出電路210-1…210-N配置了4條資料線，第一閂鎖電路214-1…214-N和先進先出電路218-1…218-N抓到(收集)4筆資料後，就會進行寫入和讀取之操作。
根據本發明一實施例，測試模式設定電路230會耦接至複組數資料線220-1…220-N，且會藉由輸入時脈調整觸發線240以及輸出時脈調整觸發線250耦接至每一輸入/輸出電路210-1…210-N。更明確地來說，如第2圖所示，測試模式設定電路230會藉由複數組資料線220-1…220-N、輸入時脈調整觸發線240以及輸出時脈調整觸發線250耦接至每一輸入/輸出電路210-1…210-N之第二閂鎖電路215-1…215-N。
當要調整輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈時，會藉由一外部裝置(圖未顯示)來傳送一外部指令至測試模式設定電路230，以進行輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈之調整。根據本發明一實施例，測試模式設定電路230接收到外部指令後，測試模式設定電路230會先解碼所接收之外部指令，接著再將解碼後之外部指令分別傳送給每一輸入/輸出電路210-1…210-N。更明確地來說，測試模式設定電路230會將解碼後之外部指令分別傳送給每一輸入/輸出電路210-1…210-N之第二閂鎖電路215-1…
215-N。
根據本發明一實施例，解碼後之外部指令包括一測試模式資訊，例如：設定/保留時間測試模式(setup/hold time(TIS/TIH)test mode)、或輸出時脈測試模式(output timing test mode)。測試模式設定電路230會根據測試模式資訊，決定從輸入時脈調整觸發線240或輸出時脈調整觸發線250傳送一觸發信號至每一輸入/輸出電路210-1…210-N，以調整每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈。舉例來說，當測試模式資訊設定為設定/保留時間測試模式(即需要調整輸入時脈)時，測試模式設定電路230會藉由輸入時脈調整觸發線240傳送觸發信號至每一輸入/輸出電路210-1…210-N之第二閂鎖電路215-1…215-N。當測試模式資訊設定為輸出時脈測試模式時，測試模式設定電路230會藉由輸出時脈調整觸發線250傳送觸發信號至每一輸入/輸出電路210-1…210-N之第二閂鎖電路215-1…215-N。
當第二閂鎖電路215-1…215-N接收到來自輸入時脈調整觸發線240之觸發信號時，會開始抓取(收集)所需之輸入時脈之設定資訊，並將輸入時脈之設定資訊傳送給輸入時脈調整電路213-1…213-N，以啟動輸入時脈調整電路213-1…213-N調整輸入時脈。當第二閂鎖電路215-1…215-N接收到來自輸出時脈調整觸發線250之觸發信號時，會開始抓取(收集)所需之輸出時脈之設定資訊，並將輸出時脈之設定資訊傳送給輸出時脈調整電路217-1…217-N，以啟動輸出時脈調整電路217-1…217-N調整輸出時脈。
根據本發明一實施例，解碼後之外部指令會包括時脈設定資訊。時脈設定資訊包含每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈所需調整之相關設定。也就是說，在時脈設定資訊中，會有每一輸入/輸出電路210-1…210-N所對應獨立(不同)之輸入時脈或輸出時脈所需調整之相關設定。每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈可根據時脈設定資訊同時且獨立地被調整。根據本發明一實施例，測試模式設定電路230會藉由每一輸入/輸出電路210-1…210-N對應之複數組資料線220-1…220-N，傳送時脈設定資訊給每一輸入/輸出電路210-1…210-N之第二閂鎖電路215-1…215-N。第二閂鎖電路215-1…215-N會將時脈設定資訊傳送給被觸發之輸入時脈調整電路213-1…213-N或輸出時脈調整電路217-1…217-N，以同時進行每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈所對應之調整。
第3圖係顯示根據本發明之一實施例所述之傳送時脈設定資訊之示意圖。如第3圖所示，根據本發明另一實施例，時脈設定資訊亦可經由一控制電路300經由輸入/輸出端子(DQ1…DQN)211-1…211-N直接傳送給每一輸入/輸出電路210-1…210-N之第二閂鎖電路215-1…215-N。第二閂鎖電路215-1…215-N會將從控制電路300所接收之時脈設定資訊傳送給被觸發之輸入時脈調整電路213-1…213-N或輸出時脈調整電路217-1…217-N，以同時進行每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈所對應之調整。也就是說，在此實施例中，測試模式設定電路230僅會藉由時脈調整觸發線
240或輸出時脈調整觸發線250傳送觸發訊號給第二閂鎖電路215-1…215-N。
第4圖係顯示根據本發明之一實施例所述之第二閂鎖電路215-1…215-N(統一以215表示)之示意圖。如第4圖所示，每一第二閂鎖電路215-1…215-N包括一第一反向器410、第二反向器420以及一電晶體N1，其中電晶體N1可係一N型金氧半場效電晶體(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET)。在第4圖中之方塊圖，僅係為了方便說明本發明之實施例，但本發明之第二閂鎖電路之架構並不以此為限。當電晶體N1接收到觸發信號係用來觸發調整輸入時脈時，時脈設定資訊就會傳送給輸入時脈調整電路213-1…213-N。當電晶體N1接收到觸發信號係用來觸發調整輸出時脈時，時脈設定資訊就會傳送給輸出時脈調整電路217-1…217-N。
第5圖係根據本發明一實施例所述之時脈調整方法之流程圖500。此時脈調整方法適用於半導體記憶體裝置200。如第5圖所示，在步驟S510，藉由半導體記憶體裝置100之測試模式設定電路230接收一外部指令。在步驟S520，藉由半導體記憶體裝置200之測試模式設定電路230解碼上述外部指令。在步驟S530，藉由複數組資料線220-1…220-N傳送解碼之外部指令至每一輸入/輸出電路210-1…210-N各別之一閂鎖電路(即第二閂鎖電路215-1…215-N)。在步驟S540，根據解碼之外部指令，藉由半導體記憶體裝置200之輸入時脈調整電路213-1…213-N或輸出時脈調整電路217-1…217-N，同時
且獨立地調整每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈。
根據本發明一實施例，解碼後之外部指令包括一測試模式資訊以及一時脈設定資訊。根據本發明一實施例，流程圖500之步驟更包括，藉由測試模式設定電路230根據測試模式資訊，決定係從一輸入時脈調整觸發線240或一輸出時脈調整觸發線250傳送一觸發信號至每一輸入/輸出電路210-1…210-N之閂鎖電路，以決定係要調整每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈(即啟動輸入時脈調整電路213-1…213-N或輸出時脈調整電路217-1…217-N)；以及更包括，藉由每一輸入/輸出電路210-1…210-N對應之資料線，傳送時脈設定資訊給每一輸入/輸出電路210-1…210-N之閂鎖電路(即第二閂鎖電路215-1…215-N)，以同時且獨立地進行每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈之調整。
第6圖係根據本發明另一實施例所述之時脈調整方法之流程圖600。此時脈調整方法適用於半導體記憶體裝置200。如第6圖所示，在步驟S610，藉由半導體記憶體裝置200之測試模式設定電路230接收一外部指令。在步驟S620，藉由半導體記憶體裝置200之測試模式設定電路230解碼上述外部指令，其中解碼後之外部指令包括一測試模式資訊。在步驟S630，藉由一外部控制電路(如第3圖所示之控制電路300)傳送每一輸入/輸出電路210-1…210-N對應之一時脈設定資訊給每一輸入/輸出電路210-1…210-N之閂鎖電路(即第二閂鎖電
路215-1…215-N)。在步驟S640，藉由測試模式設定電路230根據測試模式資訊，決定係從一輸入時脈調整觸發線240或一輸出時脈調整觸發線250傳送一觸發信號至每一輸入/輸出電路210-1…210-N之閂鎖電路，以決定係要調整每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈(即啟動輸入時脈調整電路213-1…213-N或輸出時脈調整電路217-1…217-N)。在步驟S650，根據時脈設定資訊，藉由觸發之半導體記憶體裝置200之輸入時脈調整電路213-1…213-N或輸出時脈調整電路217-1…217-N，同時獨立地調整每一輸入/輸出電路210-1…210-N之輸入時脈或輸出時脈。
藉由本發明之實施例所提出之半導體記憶體裝置之時脈調整方法，將可獨立地去調整每一輸入/輸出電路之輸入時脈或輸出時脈。此外，在本發明之實施例所提出之半導體記憶體裝置之架構中，不需要要配置額外的調整線(訊號線)，來進行每一輸入/輸出電路之輸入時脈或輸出時脈之調整，僅需要藉由半導體記憶體裝置原先就配置之資料線或一外部電路，就可同時獨立地調整每一輸入/輸出電路之輸入時脈或輸出時脈。
本說明書中所提到的「一實施例」或「實施例」，表示與實施例有關之所述特定的特徵、結構、或特性是包含根據本發明的至少一實施例中，但並不表示它們存在於每一個實施例中。因此，在本說明書中不同地方出現的「在一實施例中」或「在實施例中」詞組並不必然表示本發明的相同實施例。
以上段落使用多種層面描述。顯然的，本文的教
示可以多種方式實現，而在範例中揭露之任何特定架構或功能僅為一代表性之狀況。根據本文之教示，任何熟知此技藝之人士應理解在本文揭露之各層面可獨立實作或兩種以上之層面可以合併實作。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧半導體記憶體裝置
210-1…210-N‧‧‧輸入/輸出電路
211-1…211-N‧‧‧輸入/輸出端子(DQ1…DQN)
212-1…212-N‧‧‧輸入緩衝器
213-1…213-N‧‧‧輸入時脈調整電路
214-1…214-N‧‧‧第一閂鎖電路
215-1…215-N‧‧‧第二閂鎖電路
216-1…216-N‧‧‧輸出緩衝器
217-1…217-N‧‧‧輸出時脈調整電路
218-1…218-N‧‧‧先進先出電路
220-1…220-N‧‧‧資料線組
230‧‧‧測試模式設定電路
240‧‧‧輸入時脈調整觸發線
250‧‧‧輸出時脈調整觸發線
260‧‧‧記憶體陣列
Claims (10)
- 一種半導體記憶體裝置，包括：複數輸入/輸出電路，各輸入/輸出電路包括：一輸入時脈調整電路；一輸出時脈調整電路；及一閂鎖電路，耦接至上述輸入時脈調整電路與上述輸出時脈調整電路；複數資料線，耦接至一記憶體陣列和上述複數輸入/輸出電路，其中上述複數資料線分成複數組，且每一上述輸入/輸出電路分別對應一組上述資料線，其中每一上述輸入/輸出電路藉由對應之上述資料線寫入資料至上述記憶體陣列，或從上述記憶體陣列讀取資料；以及一測試模式設定電路，耦接至上述複數資料線，接收一外部指令，以及傳送上述外部指令至每一上述輸入/輸出電路的上述閂鎖電路，以同時且獨立地調整每一上述輸入/輸出電路之一輸入時脈或一輸出時脈。
- 如申請專利範圍第1項所述之半導體記憶體裝置，其中上述測試模式設定電路先解碼所接收之上述外部指令，以將解碼後之上述外部指令分別傳送給每一上述輸入/輸出電路之上述閂鎖電路。
- 如申請專利範圍第2項所述之半導體記憶體裝置，更包括：一輸入時脈調整觸發線，耦接至上述閂鎖電路以及上述測試模式設定電路；以及 一輸出時脈調整觸發線，耦接至上述閂鎖電路以及上述測試模式設定電路。
- 如申請專利範圍第3項所述之半導體記憶體裝置，其中解碼後之上述外部指令包括一測試模式資訊與一時脈設定資訊，且上述測試模式設定電路會根據上述測試模式資訊，決定係從上述輸入時脈調整觸發線或上述輸出時脈調整觸發線傳送一觸發信號至每一上述輸入/輸出電路之上述閂鎖電路，以決定調整每一上述輸入/輸出電路之上述輸入時脈或上述輸出時脈，其中每一上述輸入/輸出電路根據上述觸發信號以及上述時脈設定資訊調整上述輸入時脈或上述輸出時脈。
- 如申請專利範圍第4項所述之半導體記憶體裝置，其中上述測試模式設定電路會藉由每一上述輸入/輸出電路對應之上述複數資料線，傳送上述時脈設定資訊給每一上述輸入/輸出電路之上述閂鎖電路。
- 如申請專利範圍第3項所述之半導體記憶體裝置，更包括：一控制電路，耦接上述複數輸入/輸出電路，並傳送每一上述輸入/輸出電路對應之一時脈設定資訊給每一上述輸入/輸出電路之上述閂鎖電路；其中，解碼後之上述外部指令包括一測試模式資訊，且上述測試模式設定電路會根據上述測試模式資訊，決定係從上述輸入時脈調整觸發線或上述輸出時脈調整觸發線傳送一觸發信號至每一上述輸入/輸出電路之上述閂鎖電路，以決定調整每一上述輸入/輸出電路之上述輸入時脈或上述輸 出時脈，其中每一上述輸入/輸出電路根據上述觸發信號以及上述時脈設定資訊調整上述輸入時脈或上述輸出時脈。
- 一種時脈調整方法，適用於一半導體記憶體裝置，包括：藉由一測試模式設定電路接收一外部指令；解碼上述外部指令，其中解碼後之上述外部指令包括一測試模式資訊；以及藉由複數資料線傳送解碼之上述外部指令至每一輸入/輸出電路各別之一閂鎖電路，以同時且獨立地調整每一上述輸入/輸出電路之一輸入時脈或一輸出時脈。
- 如申請專利範圍第7項所述之時脈調整方法，更包括：藉由上述測試模式設定電路根據上述測試模式資訊，決定係從一輸入時脈調整觸發線或一輸出時脈調整觸發線傳送一觸發信號至每一上述輸入/輸出電路之上述閂鎖電路，以決定調整每一上述輸入/輸出電路之上述輸入時脈或上述輸出時脈；及藉由每一上述輸入/輸出電路根據上述觸發信號以及一時脈設定資訊調整上述輸入時脈或上述輸出時脈，其中解碼後之上述外部指令包括上述時脈設定資訊。
- 如申請專利範圍第8項所述之時脈調整方法，更包括藉由每一上述輸入/輸出電路對應之上述複數資料線，傳送上述時脈設定資訊給每一上述輸入/輸出電路之上述閂鎖電路。
- 如申請專利範圍第7項所述之時脈調整方法，更包括：藉由上述測試模式設定電路根據上述測試模式資訊，決定係從一輸入時脈調整觸發線或一輸出時脈調整觸發線傳送 一觸發信號至每一上述輸入/輸出電路之上述閂鎖電路，以決定調整每一上述輸入/輸出電路之上述輸入時脈或上述輸出時脈；藉由一控制電路傳送每一上述輸入/輸出電路對應之一時脈設定資訊給每一上述輸入/輸出電路之上述閂鎖電路；及藉由每一上述輸入/輸出電路根據上述觸發信號以及上述時脈設定資訊調整上述輸入時脈或上述輸出時脈。
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| TW105119880A TWI601153B (zh) | 2016-06-24 | 2016-06-24 | 半導體記憶體裝置及其時脈調整方法 |
Applications Claiming Priority (1)
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ID=61011132
Family Applications (1)
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| TW105119880A TWI601153B (zh) | 2016-06-24 | 2016-06-24 | 半導體記憶體裝置及其時脈調整方法 |
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2016
- 2016-06-24 TW TW105119880A patent/TWI601153B/zh active
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