CN107591173B - 半导体存储器装置及其时脉调整方法 - Google Patents
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Abstract
本发明提供了一种半导体存储器装置及其时脉调整方法。上述半导体存储器装置包括多个输入/输出电路、多个数据线、测试模式设定电路。上述多个数据线耦接至一存储器阵列和上述多个输入/输出电路，其中上述多个数据线分成多组，且每一上述输入/输出电路分别对应一组上述数据线。上述测试模式设定电路耦接至上述多个数据线，接收一外部指令，以及传送上述外部指令至每一上述输入/输出电路各自的一闩锁电路，以同时独立地调整每一上述输入/输出电路的一输入时脉或一输出时脉。
Description
技术领域
本发明说明书主要是有关于一种半导体存储器装置的时脉调整技术，特别有关于通过数据线或一控制器传送半导体存储器装置中每一输入/输出电路对应的不同时脉调整设定，来同时独立地调整每一输入/输出电路的时脉的时脉调整技术。
背景技术
半导体存储器是一种以硅(Si)芯片为材料所制成的集成电路(IntegratedCircuit，IC)。半导体存储器装置主要分类为两类，挥发性存储器装置(volatile memorydevices)与非挥发性存储器装置(nonvolatile memory devices)。挥发性存储器装置是一种当电源中断时将遗失所储存的数据的存储器装置。挥发性存储器装置包括例如静态随机存取存储器(Static Random Access Memory，SRAM)、动态随机存取存储器(DynamicRandom Access Memory，DRAM)以及同步动态随机存取存储器(Synchronous DRAM，SDRAM)。非挥发性存储器装置是一种即使在电源中断时仍然保有所储存的数据的存储器装置。非挥发性存储器装置包括例如只读存储器(Read Only Memory，ROM)、可程序只读存储器(Programmable ROM，PROM)、可擦除可程序只读存储器(Erasable PROM，EPROM)、电性可擦除可程序只读存储器(Electrically EPROM，EEPROM)、闪存存储器装置(flash memorydevice)、参数随机存取存储器(Parameter RAM，PRAM)、磁阻式随机存取存储器(Magnetoresistive RAM，MRAM)、电阻式随机存取存储器(Resistive RAM,RRAM)以及铁电随机存取存储器(Ferroelectric RAM，FRAM)。
图1是根据先前技术所述的半导体存储器装置100的方块图。半导体存储器装置100可是一动态随机存取存储器(Dynamic Random Access Memory，DRAM)。如图1所示，半导体存储器装置100中包括了多个输入/输出电路110-1…110-N、多个数据线120(仅绘制一条代表)、一测试模式设定电路130、一输入时脉调整触发线140、一输出时脉调整触发线150，以及一存储器阵列160。此外，如图1所示，每一输入/输出电路110-1…110-N分别包含一输入/输出端子(DQ1…DQN)111-1…111-N、一输入缓冲器112-1…112-N、一输入时脉调整电路113-1…113-N、一闩锁电路114-1…114-N、一输出缓冲器116-1…116-N、一输出时脉调整电路117-1…117-N，以及一先进先出(First Input First Output，FIFO)电路118-1…118-N。
当要调整输入/输出电路110-1…110-N的输出时脉或输入时脉时，测试模式设定电路130会接收一外部指令，并通过输入时脉调整触发线140或输出时脉调整触发线150传送调整的设定给输入时脉调整电路113-1…113-N或输出时脉调整电路117-1…117-N，其中输入时脉调整触发线140和输出时脉调整触发线150中分别可包括多个数据线。
于传统的半导体存储器中，每一输入/输出电路都被进行相同的时脉调整。举例来说，输入时脉调整触发线140和输出时脉调整触发线150中可分别包含4条信号线，这些信号线会分别耦接至每一输入/输出电路的输入时脉调整电路和输出时脉调整电路，以传送调整的设定给每一输入/输出电路的输入时脉调整电路和输出时脉调整电路，以调整每一输入/输出电路的输入时脉和输出时脉。然而，由于无法独立地针对每一输入/输出电路的时脉进行调整，因此将会影响输入/输出电路的时脉的精确度。
另外，随者半导体存储器的发展，输入/输出电路的数目从传统的32增加到128、256或者是更多。此外，随者数据传输速度的增加，这些输入/输出电路彼此间的时脉偏移(timing offset)的影响也会因而越来越大。因此，对于输入/输出电路的时脉需要有更精确的控制。
然而，受限于布线(layout)的限制，并无法在半导体存储器装置中配置足够的信号线来独立地调整每一输入/输出电路的时脉。举例来说，若每一输入/输出电路需要有8个(23＝8)独立的档位来调整时脉，就表示每一输入/输出电路需要额外配置3条信号线来传送时脉调整的信号，因此，当输入/输出电路的数目越多，半导体存储器装置中所需配置的信号线就要越多，例如，若有256个输入/输出电路，半导体存储器装置中就需额外配置768条信号线。
因此，急需提出一种在有限的布线面积中仍可对每一输入/输入电路的时脉进行调整的半导体存储器装置。
发明内容
有鉴于上述先前技术的问题，本发明提供了通过数据线或一控制器传送半导体存储器装置中每一输入/输出电路对应的不同时脉调整设定，来同时独立地调整每一输入/输出电路的输入或输出时脉的半导体存储器装置和时脉调整方法。
根据本发明的一实施例提供了一种半导体存储器装置。上述半导体存储器装置包括多个输入/输出电路、多个数据线及测试模式设定电路。各输入/输出电路包括输入时脉调整电路、输出时脉调整电路与闩锁电路。闩锁电路耦接至输入时脉调整电路与输出时脉调整电路。上述多个数据线耦接至一存储器阵列和上述多个输入/输出电路，其中上述多个数据线分成多组，且每一输入/输出电路分别对应一组数据线。其中每一输入/输出电路通过对应的数据线写入数据至存储器阵列，或从存储器阵列读取数据。测试模式设定电路耦接至上述多个数据线，接收一外部指令，以及传送上述外部指令至每一输入/输出电路各自的闩锁电路，以同时独立地调整每一输入/输出电路的一输入时脉或一输出时脉。
在一些实施例中，上述测试模式设定电路先解码所接收的上述外部指令，以将解码后的上述外部指令分别传送给每一输入/输出电路的闩锁电路。
在一些实施例中，半导体存储器装置还包括输入时脉调整触发线与输出时脉调整触发线，分别耦接至上述闩锁电路以及上述测试模式设定电路。
在一些实施例中，解码后的上述外部指令包括一测试模式信息和一时脉设定信息。上述测试模式设定电路会根据上述测试模式信息，决定从上述输入时脉调整触发线或上述输出时脉调整触发线传送一触发信号至每一输入/输出电路的上述闩锁电路，以决定调整每一输入/输出电路的输入时脉或输出时脉，其中每一输入/输出电路根据触发信号以及时脉设定信息调整输入时脉或输出时脉。此外，上述测试模式设定电路可通过每一上述输入/输出电路对应的多个数据线，传送时脉设定信息给每一输入/输出电路的闩锁电路。
在一些实施例中，半导体存储器装置更包括一控制电路，用以传送每一输入/输出电路对应的时脉设定信息给每一输入/输出电路的上述闩锁电路。其中，解码后的上述外部指令包括一测试模式信息，且上述测试模式设定电路会根据上述测试模式信息，决定从输入时脉调整触发线或输出时脉调整触发线传送一触发信号至每一输入/输出电路的上述闩锁电路，以决定调整每一输入/输出电路的输入时脉或输出时脉，其中每一输入/输出电路根据上述触发信号以及上述时脉设定信息调整上述输入时脉或上述输出时脉。
根据本发明的一实施例提供了一种时脉调整方法。上述时脉调整方法适用于一半导体存储器装置，且其步骤包括：通过一测试模式设定电路接收一外部指令；解码上述外部指令，其中解码后的上述外部指令包括一测试模式信息；以及通过多个数据线传送解码的上述外部指令至每一输入/输出电路各自的一闩锁电路，以同时独立地调整每一上述输入/输出电路的一输入时脉或一输出时脉。
通过本发明的实施例所提出的半导体存储器装置的时脉调整方法，将可独立地去调整每一输入/输出电路的输入时脉或输出时脉。此外，在本发明的实施例所提出的半导体存储器装置的架构中，不需要配置额外的调整线(信号线)，来进行每一输入/输出电路的输入时脉或输出时脉的调整，仅需要通过半导体存储器装置原先就配置的数据线或一外部电路，就可同时独立地调整每一输入/输出电路的输入时脉或输出时脉。
关于本发明其他附加的特征与优点，此领域的相关技术人员，在不脱离本发明的精神和范围内，当可根据本案实施方法中所揭露的半导体存储器装置及其时脉调整方法，做些许的更动与润饰而得到。
附图说明
图1是根据先前技术所述的半导体存储器装置100的方块图。
图2是根据本发明的一实施例所述的半导体存储器装置200的方块图。
图3是根据本发明的一实施例所述的传送时脉设定信息的示意图。
图4是根据本发明的一实施例所述的第二闩锁电路215-1…215-N(统一以215表示)的示意图。
图5是根据本发明一实施例所述的时脉调整方法的流程图500。
图6是根据本发明另一实施例所述的时脉调整方法的流程图600。
附图标号：
100、200半导体存储器装置
110-1…110-N、210-1…210-N输入/输出电路
111-1…111-N、211-1…211-N输入/输出端子(DQ1…DQN)
112-1…112-N、212-1…212-N输入缓冲器
113-1…113-N、213-1…213-N输入时脉调整电路
114-1…114-N闩锁电路
116-1…116-N、216-1…216-N输出缓冲器
117-1…117-N、217-1…217-N输出时脉调整电路
118-1…118-N、218-1…218-N先进先出电路
120数据线
220-1…220-N数据线组
130、230测试模式设定电路
140、240输入时脉调整触发线
150、250输出时脉调整触发线
160、260存储器阵列
214-1…214-N第一闩锁电路
215、215-1…215-N第二闩锁电路
300控制电路
410第一反向器
420第二反向器
N1晶体管
500、600流程图
具体实施方式
本章节所叙述的是实施本发明的最佳方式，目的在于说明本发明的精神而非用以限定本发明的保护范围，本发明的保护范围当视权利要求为准。
图2是根据本发明的一实施例所述的半导体存储器装置200的方块图。半导体存储器装置200可为一动态随机存取存储器(Dynamic Random Access Memory，DRAM)。如图2所示，半导体存储器装置200中包括了多个输入/输出电路210-1…210-N、多组数据线220-1…220-N、一测试模式设定电路230、一输入时脉调整触发线240、一输出时脉调整触发线250，以及一存储器阵列260。注意地是，在图2中的方块图，仅为了方便说明本发明的实施例，但本发明并不以此为限。半导体存储器装置200中亦可包括其他元件。
此外，如图2所示，每一输入/输出电路210-1…210-N分别包含一输入/输出端子(DQ1…DQN)211-1…211-N、一输入缓冲器212-1…212-N、一输入时脉调整电路213-1…213-N、一第一闩锁电路214-1…214-N、一第二闩锁电路215-1…215-N、一输出缓冲器216-1…216-N、一输出时脉调整电路217-1…217-N、一先进先出(First Input First Output，FIFO)电路218-1…218-N。每一第一闩锁电路214-1…214-N和先进先出电路218-1…218-N会耦接至每一输入/输出电路210-1…210-N所对应的一组数据线220-1…220-N，以进行数据的读写。
根据本发明一些实施例，多组数据线220-1…220-N可视为多个数据总线(databus)，且多组数据线220-1…220-N会耦接至存储器阵列260，以写入数据至存储器阵列260或从存储器阵列260读取数据。每一组数据线220-1…220-N中分别包含了多条数据线，且每一组数据线会分别对应每一输入/输出电路210-1…210-N。举例来说，若每一输入/输出电路需要配置4条数据线，每一组数据线220-1…220-N则包括4条数据线，换句话说，第1～4条数据线会分配给第1组数据线220-1，且第1组数据线220-1会配置给输入/输出电路210-1、第5～8条数据线会分配给第2组数据线220-2，且第2组数据线220-2会配置给输入/输出电路210-2，以此类推。因此，若半导体存储器装置200中配置了256个输入/输出电路，数据线的总数即为1024条数据线。需特别说明的是，本发明的输入/输出电路和数据线的数目并不以上述例子为限。
此外，由于输入/输出电路210-1…210-N外部的电路数据传输的速度很快，因此，输入/输出电路210-1…210-N要输入或输出数据时，输入/输出电路210-1…210-N会先抓到(收集)多笔数据后，才会进行将数据写入存储器阵列260的操作，或进行将从存储器阵列260读取的数据传送给其他装置的操作。明确地来说，当进行写入数据的操作时，将从输入/输出端子(DQ1…DQN)211-1…211-N输入要写入的数据。等到第一闩锁电路214-1…214-N抓到(收集)多个笔数据(例如：4笔)后，输入/输出电路210-1…210-N对应的多组数据线220-1…220-N就会将抓到的数据传送给存储器阵列260进行写入的操作。若还有需要写入存储器阵列260的数据，就继续进行同样的写入操作。当进行读取数据的操作时，将先从存储器阵列260读取要写入的数据。等到先进先出电路218-1…218-N从输入/输出电路210-1…210-N对应的多组数据线220-1…220-N抓到(收集)多笔数据(例如：4笔)后，就会从输入/输出端子(DQ1…DQN)211-1…211-N将这些数据一起传送给所需的装置。若还有需要从存储器阵列260读取的数据，就继续进行同样的读取操作。根据本发明的实施例，抓到(收集)的这些数据的数目会和每一输入/输出电路210-1…210-N所配置的数据线的数目相同。例如：若每一输入/输出电路210-1…210-N配置了4条数据线，第一闩锁电路214-1…214-N和先进先出电路218-1…218-N抓到(收集)4笔数据后，就会进行写入和读取的操作。
根据本发明一实施例，测试模式设定电路230会耦接至多组数据线220-1…220-N，且会通过输入时脉调整触发线240以及输出时脉调整触发线250耦接至每一输入/输出电路210-1…210-N。更明确地来说，如图2所示，测试模式设定电路230会通过多组数据线220-1…220-N、输入时脉调整触发线240以及输出时脉调整触发线250耦接至每一输入/输出电路210-1…210-N的第二闩锁电路215-1…215-N。
当要调整输入/输出电路210-1…210-N的输入时脉或输出时脉时，会通过一外部装置(图未显示)来传送一外部指令至测试模式设定电路230，以进行输入/输出电路210-1…210-N的输入时脉或输出时脉的调整。根据本发明一实施例，测试模式设定电路230接收到外部指令后，测试模式设定电路230会先解码所接收的外部指令，接着再将解码后的外部指令分别传送给每一输入/输出电路210-1…210-N。更明确地来说，测试模式设定电路230会将解码后的外部指令分别传送给每一输入/输出电路210-1…210-N的第二闩锁电路215-1…215-N。
根据本发明一实施例，解码后的外部指令包括一测试模式信息，例如：设定/保留时间测试模式(setup/hold time(TIS/TIH)test mode)、或输出时脉测试模式(outputtiming test mode)。测试模式设定电路230会根据测试模式信息，决定从输入时脉调整触发线240或输出时脉调整触发线250传送一触发信号至每一输入/输出电路210-1…210-N，以调整每一输入/输出电路210-1…210-N的输入时脉或输出时脉。举例来说，当测试模式信息设定为设定/保留时间测试模式(即需要调整输入时脉)时，测试模式设定电路230会通过输入时脉调整触发线240传送触发信号至每一输入/输出电路210-1…210-N的第二闩锁电路215-1…215-N。当测试模式信息设定为输出时脉测试模式时，测试模式设定电路230会通过输出时脉调整触发线250传送触发信号至每一输入/输出电路210-1…210-N的第二闩锁电路215-1…215-N。
当第二闩锁电路215-1…215-N接收到来自输入时脉调整触发线240的触发信号时，会开始抓取(收集)所需的输入时脉的设定信息，并将输入时脉的设定信息传送给输入时脉调整电路213-1…213-N，以启动输入时脉调整电路213-1…213-N调整输入时脉。当第二闩锁电路215-1…215-N接收到来自输出时脉调整触发线250的触发信号时，会开始抓取(收集)所需的输出时脉的设定信息，并将输出时脉的设定信息传送给输出时脉调整电路217-1…217-N，以启动输出时脉调整电路217-1…217-N调整输出时脉。
根据本发明一实施例，解码后的外部指令会包括时脉设定信息。时脉设定信息包含每一输入/输出电路210-1…210-N的输入时脉或输出时脉所需调整的相关设定。也就是说，在时脉设定信息中，会有每一输入/输出电路210-1…210-N所对应独立(不同)的输入时脉或输出时脉所需调整的相关设定。每一输入/输出电路210-1…210-N的输入时脉或输出时脉可根据时脉设定信息同时且独立地被调整。根据本发明一实施例，测试模式设定电路230会通过每一输入/输出电路210-1…210-N对应的多组数据线220-1…220-N，传送时脉设定信息给每一输入/输出电路210-1…210-N的第二闩锁电路215-1…215-N。第二闩锁电路215-1…215-N会将时脉设定信息传送给被触发的输入时脉调整电路213-1…213-N或输出时脉调整电路217-1…217-N，以同时进行每一输入/输出电路210-1…210-N的输入时脉或输出时脉所对应的调整。
图3是根据本发明的一实施例所述的传送时脉设定信息的示意图。如图3所示，根据本发明另一实施例，时脉设定信息亦可经由一控制电路300经由输入/输出端子(DQ1…DQN)211-1…211-N直接传送给每一输入/输出电路210-1…210-N的第二闩锁电路215-1…215-N。第二闩锁电路215-1…215-N会将从控制电路300所接收的时脉设定信息传送给被触发的输入时脉调整电路213-1…213-N或输出时脉调整电路217-1…217-N，以同时进行每一输入/输出电路210-1…210-N的输入时脉或输出时脉所对应的调整。也就是说，在此实施例中，测试模式设定电路230仅会通过时脉调整触发线240或输出时脉调整触发线250传送触发信号给第二闩锁电路215-1…215-N。
图4是根据本发明的一实施例所述的第二闩锁电路215-1…215-N(统一以215表示)的示意图。如图4所示，每一第二闩锁电路215-1…215-N包括一第一反向器410、第二反向器420以及一晶体管N1，其中晶体管N1可为一N型金属氧化物场效晶体管(N-channelMetal-Oxide-Semiconductor Field-Effect Transistor，NMOSFET)。在图4中的方块图，仅为了方便说明本发明的实施例，但本发明的第二闩锁电路的架构并不以此为限。当晶体管N1接收到触发信号是用来触发调整输入时脉时，时脉设定信息就会传送给输入时脉调整电路213-1…213-N。当晶体管N1接收到触发信号用来触发调整输出时脉时，时脉设定信息就会传送给输出时脉调整电路217-1…217-N。
图5是根据本发明一实施例所述的时脉调整方法的流程图500。此时脉调整方法适用于半导体存储器装置200。如图5所示，在步骤S510，通过半导体存储器装置100的测试模式设定电路230接收一外部指令。在步骤S520，通过半导体存储器装置200的测试模式设定电路230解码上述外部指令。在步骤S530，通过多组数据线220-1…220-N传送解码的外部指令至每一输入/输出电路210-1…210-N各自各自的一闩锁电路(即第二闩锁电路215-1…215-N)。在步骤S540，根据解码的外部指令，通过半导体存储器装置200的输入时脉调整电路213-1…213-N或输出时脉调整电路217-1…217-N，同时且独立地调整每一输入/输出电路210-1…210-N的输入时脉或输出时脉。
根据本发明一实施例，解码后的外部指令包括一测试模式信息以及一时脉设定信息。根据本发明一实施例，流程图500的步骤更包括，通过测试模式设定电路230根据测试模式信息，决定从一输入时脉调整触发线240或一输出时脉调整触发线250传送一触发信号至每一输入/输出电路210-1…210-N的闩锁电路，以决定要调整每一输入/输出电路210-1…210-N的输入时脉或输出时脉(即启动输入时脉调整电路213-1…213-N或输出时脉调整电路217-1…217-N)；以及更包括，通过每一输入/输出电路210-1…210-N对应的数据线，传送时脉设定信息给每一输入/输出电路210-1…210-N的闩锁电路(即第二闩锁电路215-1…215-N)，以同时且独立地进行每一输入/输出电路210-1…210-N的输入时脉或输出时脉的调整。
图6是根据本发明另一实施例所述的时脉调整方法的流程图600。此时脉调整方法适用于半导体存储器装置200。如图6所示，在步骤S610，通过半导体存储器装置200的测试模式设定电路230接收一外部指令。在步骤S620，通过半导体存储器装置200的测试模式设定电路230解码上述外部指令，其中解码后的外部指令包括一测试模式信息。在步骤S630，通过一外部控制电路(如图3所示的控制电路300)传送每一输入/输出电路210-1…210-N对应的一时脉设定信息给每一输入/输出电路210-1…210-N的闩锁电路(即第二闩锁电路215-1…215-N)。在步骤S640，通过测试模式设定电路230根据测试模式信息，决定从一输入时脉调整触发线240或一输出时脉调整触发线250传送一触发信号至每一输入/输出电路210-1…210-N的闩锁电路，以决定要调整每一输入/输出电路210-1…210-N的输入时脉或输出时脉(即启动输入时脉调整电路213-1…213-N或输出时脉调整电路217-1…217-N)。在步骤S650，根据时脉设定信息，通过触发的半导体存储器装置200的输入时脉调整电路213-1…213-N或输出时脉调整电路217-1…217-N，同时独立地调整每一输入/输出电路210-1…210-N的输入时脉或输出时脉。
通过本发明的实施例所提出的半导体存储器装置的时脉调整方法，将可独立地去调整每一输入/输出电路的输入时脉或输出时脉。此外，在本发明的实施例所提出的半导体存储器装置的架构中，不需要配置额外的调整线(信号线)，来进行每一输入/输出电路的输入时脉或输出时脉的调整，仅需要通过半导体存储器装置原先就配置的数据线或一外部电路，就可同时独立地调整每一输入/输出电路的输入时脉或输出时脉。
本说明书中所提到的“一实施例”或“实施例”，表示与实施例有关的所述特定的特征、结构、或特性是包含根据本发明的至少一实施例中，但并不表示它们存在于每一个实施例中。因此，在本说明书中不同地方出现的“在一实施例中”或“在实施例中”词组并不必然表示本发明的相同实施例。
以上段落使用多种层面描述。显然的，本文的教示可以多种方式实现，而在范例中揭露的任何特定架构或功能仅为一代表性的状况。根据本文的教示，任何本领域技术人员应理解在本文揭露的各层面可独立实作或两种以上的层面可以合并实作。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求为准。
Claims (10)
1.一种半导体存储器装置，其特征在于，包括：
多个输入/输出电路，各输入/输出电路包括：
一输入时脉调整电路；
一输出时脉调整电路；及
一闩锁电路，耦接至上述输入时脉调整电路与上述输出时脉调整电路；
多个数据线，耦接至一存储器阵列和上述多个输入/输出电路，其中上述多个数据线分成多组，且每一上述输入/输出电路分别对应一组上述数据线，其中每一上述输入/输出电路通过对应的上述数据线写入数据至上述存储器阵列，或从上述存储器阵列读取数据；
以及
一测试模式设定电路，耦接至上述多个数据线，接收一外部指令，以及传送上述外部指令至每一上述输入/输出电路的上述闩锁电路，以同时且独立地调整每一上述输入/输出电路的一输入时脉或一输出时脉。
2.如权利要求1所述的半导体存储器装置，其特征在于，上述测试模式设定电路先解码所接收的上述外部指令，以将解码后的上述外部指令分别传送给每一上述输入/输出电路的上述闩锁电路。
3.如权利要求2所述的半导体存储器装置，其特征在于，更包括：
一输入时脉调整触发线，耦接至上述闩锁电路以及上述测试模式设定电路；以及
一输出时脉调整触发线，耦接至上述闩锁电路以及上述测试模式设定电路。
4.如权利要求3所述的半导体存储器装置，其特征在于，解码后的上述外部指令包括一测试模式信息与一时脉设定信息，且上述测试模式设定电路会根据上述测试模式信息，决定从上述输入时脉调整触发线或上述输出时脉调整触发线传送一触发信号至每一上述输入/输出电路的上述闩锁电路，以决定调整每一上述输入/输出电路的上述输入时脉或上述输出时脉，其中每一上述输入/输出电路根据上述触发信号以及上述时脉设定信息调整上述输入时脉或上述输出时脉。
5.如权利要求4所述的半导体存储器装置，其特征在于，上述测试模式设定电路会通过每一上述输入/输出电路对应的上述多个数据线，传送上述时脉设定信息给每一上述输入/输出电路的上述闩锁电路。
6.如权利要求3所述的半导体存储器装置，其特征在于，更包括：
一控制电路，耦接上述多个输入/输出电路，并传送每一上述输入/输出电路对应的一时脉设定信息给每一上述输入/输出电路的上述闩锁电路；
其中，解码后的上述外部指令包括一测试模式信息，且上述测试模式设定电路会根据上述测试模式信息，决定从上述输入时脉调整触发线或上述输出时脉调整触发线传送一触发信号至每一上述输入/输出电路的上述闩锁电路，以决定调整每一上述输入/输出电路的上述输入时脉或上述输出时脉，其中每一上述输入/输出电路根据上述触发信号以及上述时脉设定信息调整上述输入时脉或上述输出时脉。
7.一种时脉调整方法，适用于一半导体存储器装置，其特征在于，包括：
通过一测试模式设定电路接收一外部指令；
解码上述外部指令，其中解码后的上述外部指令包括一测试模式信息；以及
通过多个数据线传送解码的上述外部指令至每一输入/输出电路各自的一闩锁电路，以通过每一上述输入/输出电路的上述闩锁电路传送每一上述输入/输出电路对应的一时脉设定信息给每一上述输入/输出电路的一输入时脉调整电路与一输出时脉调整电路的其中一者，以同时且独立地调整每一上述输入/输出电路的一输入时脉或一输出时脉。
8.如权利要求7所述的时脉调整方法，其特征在于，更包括：
通过上述测试模式设定电路根据上述测试模式信息，决定从一输入时脉调整触发线或一输出时脉调整触发线传送一触发信号至每一上述输入/输出电路的上述闩锁电路，以决定调整每一上述输入/输出电路的上述输入时脉或上述输出时脉；及
通过每一上述输入/输出电路根据上述触发信号以及上述时脉设定信息调整上述输入时脉或上述输出时脉，其中解码后的上述外部指令包括上述时脉设定信息。
9.如权利要求8所述的时脉调整方法，其特征在于，更包括通过每一上述输入/输出电路对应的上述多个数据线，传送上述时脉设定信息给每一上述输入/输出电路的上述闩锁电路。
10.如权利要求7所述的时脉调整方法，其特征在于，更包括：
通过上述测试模式设定电路根据上述测试模式信息，决定从一输入时脉调整触发线或一输出时脉调整触发线传送一触发信号至每一上述输入/输出电路的上述闩锁电路，以决定调整每一上述输入/输出电路的上述输入时脉或上述输出时脉；
通过一控制电路传送每一上述输入/输出电路对应的上述时脉设定信息给每一上述输入/输出电路的上述闩锁电路。
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