KR20150050879A - 반도체 메모리 장치, 메모리 시스템 및 그 동작 방법 - Google Patents

반도체 메모리 장치, 메모리 시스템 및 그 동작 방법 Download PDF

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Abstract

본 발명은 복수의 메모리 칩을 포함하는 메모리 시스템에 관한 것이다. 본 발명의 실시예에 따른 메모리 시스템은 데이터 버스를 공유하고, 칩 인에이블 신호에 의해 활성화되는 제 1 및 제 2 메모리 칩 상기 메모리 칩들에 멀티 칩 선택 커맨드들을 전송하는 컨트롤러를 포함한다. 제 1 메모리 칩은 제 1 멀티 칩 선택 커맨드에 응답하여 데이터 버스를 통해 컨트롤러가 전송하는 제 1 동작 요청을 수신하고, 제 2 메모리 칩은 제 1 메모리 칩의 동작 이전에 제 2 멀티 칩 선택 커맨드에 응답하여 데이터 버스를 통해 컨트롤러가 전송하는 제 2 동작 요청을 수신한다.

Description

반도체 메모리 장치, 메모리 시스템 및 그 동작 방법{SEMICONDUCTOR MEMORY APPARATUS, MEMORY SYSTEM AND METHOD FOR OPERATING THEREOF}
본 발명은 메모리 칩, 메모리 시스템 및 그 동작 방법에 관한 것으로, 보다 구체적으로는 복수의 메모리 칩을 포함하는 메모리 시스템 및 그 동작 방법에 관한 것이다.
불휘발성 메모리 장치는 전기적으로 데이터의 소거(Erase) 및 저장(Program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 장치이다. 불휘발성 메모리 장치는 플래시 메모리 칩, 가변 저항 메모리 장치 등을 포함한다. 플래시 메모리 칩은 일반적으로 노어(NOR) 플래시 메모리와 낸드(NAND) 플래시 메모리로 구분된다. 노어 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트 라인과 워드 라인에 연결되는 구조를 갖는다. 따라서, 노어 플래시 메모리는 우수한 랜덤 액세스 시간 특성을 갖는다.
낸드 플래시 메모리는 복수의 메모리 셀들이 직렬로 연결된다. 이러한 구조를 셀 스트링(string) 구조라고 하며, 셀 스트링당 한 개의 비트 라인 컨택(contact)을 필요로 한다. 따라서, 낸드 플래시 메모리는 집적도면에서 우수한 특성을 갖는다. 집적도가 높은 장점 때문에 낸드 플래시 메모리는 엠피쓰리 플레이어(MP3 Player), 각종 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive: SSD) 등과 같은 다양한 기기들에서 데이터 저장용 장치로 사용된다.
데이터 저장 용량을 늘리기 위하여 메모리 시스템은 복수의 메모리 칩들을 사용한다. 이러한 멀티 칩 메모리 시스템에 있어서, 복수의 메모리 칩들이 데이터 버스를 공유하여 메모리 컨트롤러에 연결된다.
본 발명의 실시예는 동작 속도가 향상된 반도체 메모리 장치, 메모리 시스템 및 그 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은 칩 인에이블 신호에 의해 활성화되는 제 1 메모리 칩; 상기 칩 인에이블 신호에 의해 활성화되며, 상기 제 1 메모리 칩과 데이터 버스를 공유하는 제 2 메모리 칩; 및 상기 데이터 버스를 통해 상기 제 1 메모리 칩과 상기 제 2 메모리 칩에 공통 연결되고, 상기 데이터 버스를 통해 제 1 및 제 2 멀티 칩 선택 커맨드들을 전송하는 컨트롤러를 포함하고, 상기 제 1 메모리 칩은 상기 제 1 멀티 칩 선택 커맨드에 응답하여 상기 데이터 버스를 통해 상기 컨트롤러가 전송하는 제 1 동작 요청을 수신하고, 상기 제 1 동작 요청에 따른 상기 제 1 메모리 칩의 동작 이전에, 상기 제 2 메모리 칩은 상기 제 2 멀티 칩 선택 커맨드에 응답하여 상기 데이터 버스를 통해 상기 컨트롤러가 전송하는 제 2 동작 요청을 수신한다.
본 발명의 다른 일면은 제 1 및 제 2 메모리 칩을 포함하는 복수의 메모리 칩들 및 컨트롤러를 갖는 메모리 시스템의 동작 방법에 관한 것이다. 본 발명의 실시예에 따른 메모리 시스템의 동작 방법은 칩 인에이블 신호를 전송하여 상기 복수의 메모리 칩을 활성화하는 단계; 상기 컨트롤러로부터 상기 제 1 메모리 칩으로 제 1 멀티 칩 선택 커맨드를 전송하는 단계; 상기 제 1 멀티 칩 선택 커맨드에 응답하여 상기 제 1 메모리 칩으로 제 1 동작 요청을 전송하는 단계; 상기 컨트롤러로부터 상기 제 2 메모리 칩으로 제 2 멀티 칩 선택 커맨드를 전송하는 단계; 상기 제 2 멀티 칩 선택 커맨드에 응답하여 상기 제 2 메모리 칩으로 제 2 동작 요청을 전송하는 단계; 상기 컨트롤러로부터 상기 제 1 및 제 2 메모리 칩에 동작 확인 신호를 전송하는 단계; 및 상기 동작 확인 신호에 응답하여 상기 제 1 및 제 2 동작 요청에 따른 동작을 수행하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은 멀티 칩 선택 커맨드를 수신하는 단계; 상기 멀티 칩 선택 커맨드에 응답하여 동작 요청을 수신하는 단계; 상기 동작 요청에 따른 동작을 수행할 것을 지시하는 동작 확인 신호를 수신하는 단계; 및 상기 동작 확인 신호에 응답하여 상기 동작 요청에 대응하는 동작을 수행하는 단계를 포함한다.
본 발명의 실시예에 따르면, 동작 속도가 향상된 반도체 메모리 장치, 메모리 시스템 및 그 동작 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템의 프로그램 동작 방법을 보여주는 타이밍도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 보여주는 순서도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템을 보다 상세히 보여주는 블록도이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 메모리 시스템의 프로그램 동작 방법을 보여주는 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 독출 동작 방법을 보여주는 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템(10)을 보여주는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 제 1 메모리 칩(100), 제 2 메모리 칩(200) 및 컨트롤러(500)를 포함한다. 본 발명의 일 실시예에 따른 제 1 및 제 2 메모리 칩은 낸드 플래시 메모리로 구성될 수 있다. 그러나, 제 1 및 제 2 메모리 칩이 낸드 플래시 메모리에 국한되지 않음이 잘 이해될 수 있다. 예를 들어, 제 1 및 제 2 메모리 칩은 노어 플래시 메모리, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 등과 같은 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다. 본 명세서에서, 메모리 장치는 멀티 칩 메모리 시스템에 복수 개 포함되는 메모리 칩을 지칭한다. 즉, 메모리 장치는 단일 메모리 칩을 의미할 수 있으며, 멀티 칩 메모리 시스템은 복수 개의 메모리 장치를 포함하는 메모리 시스템을 의미할 수 있다.
제 1 메모리 칩(100)은 칩 인에이블 신호에 의해 활성화된다. 칩 인에이블 신호는 인에이블 라인(ENL)에 의해 제공될 수 있다. 인에이블 라인(ENL)에 의해 제공되는 상기 칩 인에이블 신호에 응답하여 제 1 메모리 칩(100)이 활성화될 수 있다. 제 1 메모리 칩(100)의 구체적인 동작은 활성화 이후에 행해질 수 있다. 상기 칩 인에이블 신호는 컨트롤러(500)로부터 제공될 수 있다.
도 1에 도시되지는 않았으나, 제 1 메모리 칩은 단일 메모리 장치로서 메모리 코어(memory core), 인터페이스부(interface unit) 및 제어부(control unit) 등을 포함할 수 있다. 메모리 코어는 데이터를 저장하기 위한 메모리 셀 및 상기 메모리 셀에 읽기 및 쓰기 동작을 수행하기 위한 읽기/쓰기 회로를 포함할 수 있다. 인터페이스부는 컨트롤러(500)로부터 입력된 제어 신호를 판별하여 상기 제어부에 제공할 수 있다. 제어부는 제공된 판별 결과에 따라 제 1 메모리 칩의 각 구성 요소(예를 들면, 메모리 코어)를 제어하기 위한 제어 신호 또는 전압을 발생할 수 있다.
후술하는 바와 같이, 제 1 메모리 칩은 복수의 플레인(plane)을 포함하는 불휘발성 메모리 장치로 구성될 수 있다. 상기 플레인은 메모리 셀 어레이의 단위로서 복수의 메모리 셀 블록을 포함할 수 있다. 복수의 플레인 각각은 서로 독립적으로 구동되는 페이지 버퍼들을 포함할 수 있다. 일 실시예에서, 복수의 플레인들은 순차적으로 활성화되어 데이터 입출력 동작을 수행할 수 있다.
제 2 메모리 칩(200)은 칩 인에이블 신호에 의해 활성화된다. 제 1 메모리 칩(100)과 마찬가지로, 인에이블 라인(ENL)에 의해 제 2 메모리 칩(200)으로 상기 칩 인에이블 신호가 제공될 수 있다. 제 2 메모리 칩(200)의 구체적인 동작은 활성화 이후에 행해질 수 있다. 도 1에 도시된 바와 같이, 일 실시예에서, 제 1 메모리 칩(100)과 제 2 메모리 칩(200)은 데이터 버스를 공유한다. 데이터 버스는 제 1 및 제 2 메모리 칩의 메모리 셀에 입력되는 정보뿐만 아니라 구체적인 동작이 수행될 메모리 셀의 어드레스 정보 또한 전송할 수 있다.
컨트롤러(500)는 상기 데이터 버스를 통해 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)에 공통 연결된다. 컨트롤러(500)는 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)을 제어한다. 예를 들어, 컨트롤러(500)는 호스트 시스템으로부터 요청된 명령(예를 들면, 데이터의 프로그램 또는 독출 동작 등)을 실행하기 위하여 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)을 제어할 수 있다. 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)을 제어하기 위하여, 컨트롤러(500)에는 펌웨어(firmware)가 설치될 수 있다. 비록 도면에 도시되지는 않았으나, 컨트롤러(500)는 펌웨어를 저장하기 위한 기억장치, 호스트와의 인터페이싱을 위한 호스트 인터페이스 등을 포함할 수 있다.
컨트롤러(500)는 칩 인에이블 신호를 발생하여 인에이블 라인(ENL)을 통해 칩 인에이블 신호를 제 1 및 제 2 메모리 칩(100, 200)으로 전송할 수 있다. 제 1 및 제 2 메모리 칩(100, 200)은 상기 칩 인에이블 신호에 의해 활성화될 수 있다. 제 1 및 제 2 메모리 칩(100, 200) 각각은 칩 인에이블 신호에 의해 활성화 된 이후에 프로그램 동작 또는 독출 동작 등을 수행할 수 있다. 제 1 및 제 2 메모리 칩(100, 200)이 하나의 인에이블 라인(ENL)에 의해 연결되는 경우에, 컨트롤러(500)로부터 전송되는 상기 칩 인에이블 신호에 의해 제 1 및 제 2 메모리 칩(100, 200)은 동시에 활성화 될 수 있다. 또한 컨트롤러(500)는 데이터 버스를 통해 데이터 및 어드레스를 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)으로 전송할 수 있다.
본 발명에 따른 메모리 시스템(10)에서, 멀티 칩 동작을 수행하기 위하여, 컨트롤러(500)는 데이터 버스를 통해 제 1 및 제 2 멀티 칩 선택 커맨드들을 전송할 수 있다. 상기 제 1 및 제 2 멀티 칩 선택 커맨드들은 각각 멀티 칩 동작을 수행하는 칩 번호에 관한 정보를 포함할 수 있다. 예를 들어, 제 1 멀티 칩 선택 커맨드가 제 1 메모리 칩(100)의 동작에 관한 커맨드인 경우, 제 1 메모리 칩(100)은 제 1 멀티 칩 선택 커맨드를 수신하여 멀티 칩 동작 수행에 대한 초기화 작업을 수행할 수 있다. 반면에, 제 2 메모리 칩(200)은 제 1 멀티 칩 선택 커맨드를 수신하는 경우, 이를 무시할 수 있다. 이와 유사하게, 제 2 멀티 칩 선택 커맨드가 제 2 메모리 칩(200)의 동작에 관한 커맨드인 경우, 제 1 메모리 칩(100)은 제 2 멀티 칩 선택 커맨드를 무시할 수 있다. 이 경우 제 2 메모리 칩(200)은 제 2 멀티 칩 선택 커맨드를 수신하여 멀티 칩 동작 수행에 대한 초기화 작업을 수행할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템(10)의 구체적인 동작에 대하여는 도 2 내지 도 4를 참조하여 더욱 자세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템(10)의 프로그램 동작 방법을 보여주는 타이밍도이다. 이하에서는 설명의 편의를 위하여, 제 1 메모리 칩(100)이 제 1 멀티 칩 선택 커맨드를 먼저 수신하고, 그 이후에 제 2 메모리 칩(200)이 제 2 멀티 칩 선택 커맨드를 수신하는 경우 메모리 시스템(10)의 동작에 관해 설명하기로 한다. 그러나 메모리 시스템(10)의 동작에 따라 제 2 메모리 칩(200)이 먼저 멀티 칩 선택 커맨드를 수신하고, 그 이후에 제 1 메모리 칩(100)이 멀티 칩 선택 커맨드를 수신하여 동작할 수 있음을 알 수 있을 것이다.
도 2를 참조하면, IO0 내지 IO7의 8개 핀에 데이터가 입력되는 경우를 도시하고 있다. 상기 IO0 내지 IO7의 8개 핀은 데이터 버스에 연결될 수 있다. 먼저 데이터 버스를 통해 제 1 멀티 칩 선택 커맨드(MSC1)가 전송된다. 제 1 멀티 칩 선택 커맨드(MSC1)는 제 1 메모리 칩(100)의 동작에 관한 것이므로, 제 1 메모리 칩(100)은 제 1 멀티 칩 선택 커맨드(MSC1)를 수신하여 동작 준비를 할 수 있다. 한편, 제 2 메모리 칩(200)은 제 1 멀티 칩 선택 커맨드(MSC1)를 무시할 수 있다.
제 1 멀티 칩 선택 커맨드(MSC1)가 전송된 이후에, 프로그램 셋업 커맨드(PGM SETUP CMD)가 전송될 수 있다. 프로그램 셋업 커맨드(PGM SETUP CMD)가 전송되면 제 1 멀티 칩 선택 커맨드(MSC1)를 수신한 제 1 메모리 칩(100)은 프로그램 동작을 준비할 수 있다. 프로그램 셋업 커맨드(PGM SETUP COMMAND)가 전송된 이후에, 제 1 메모리 칩(100)의 프로그램될 셀에 대한 어드레스(ADD1)가 전송되고, 프로그램될 데이터 입력(DATA INPUT 1)이 전송될 수 있다. 본 명세서에서, 프로그램 동작에 있어서의 제 1 메모리 칩(100)에 대한 제 1 동작 요청은 상기 어드레스(ADD1) 및 데이터 입력(DATA INPUT 1)을 포함할 수 있다. 즉, 제 1 동작 요청은 제 1 메모리 칩(100)에서 동작하게 될 셀의 어드레스에 관한 정보 및 데이터에 관한 정보를 포함할 수 있다. 상기 어드레스(ADD1) 및 프로그램 데이터 입력(DATA INPUT 1)은 실제 프로그램 동작이 수행되기 이전에 제 1 메모리 칩(100) 내부의 레지스터 또는 페이지 버퍼 등의 임시 기억 장치에 저장될 수 있다.
어드레스(ADD1)와 데이터 입력(DATA INPUT)이 제 1 메모리 칩(100)으로 전송되어 임시 저장된 이후에, 프로그램 더미 커맨드(PGM DUMMY CMD)가 전송되고 제 1 메모리 칩(100)은 비지(BUSY) 상태에 놓일 수 있다. 프로그램 더미 커맨드(PGM DUMMY CMD)가 전송되는 이유는 이 단계에서 제 1 메모리 칩(100)은 실제로 프로그램 동작을 수행하지 않고 대기하게 되기 때문이다. 제 1 메모리 칩(100)에 대한 프로그램 동작은 제 2 메모리 칩(200)에 대한 프로그램 동작과 함께 수행될 수 있다. 실시예에 따라, 프로그램 더미 커맨드(PGM DUMMY CMD)는 생략될 수 있다.
어드레스(ADD1)와 데이터 입력(DATA INPUT)을 포함하는 제 1 동작 요청이 제 1 메모리 칩(100)으로 전송된 이후에, 제 2 메모리 칩(200)으로 제 2 멀티 칩 선택 커맨드(MSC2)가 전송될 수 있다. 제 2 멀티 칩 선택 커맨드(MSC2) 제 2 메모리 칩(200)의 동작에 관한 것이므로, 제 1 메모리 칩(100)은 제 2 멀티 칩 선택 커맨드(MSC2)를 무시할 수 있다. 한편, 제 2 메모리 칩(200)은 제 2 멀티 칩 선택 커맨드(MSC2)를 수신하여 동작 준비를 할 수 있다.
제 2 멀티 칩 선택 커맨드(MSC2)가 전송된 이후에, 프로그램 셋업 커맨드(PGM SETUP CMD)가 전송될 수 있다. 프로그램 셋업 커맨드(PGM SETUP CMD)가 전송되면 제 2 멀티 칩 선택 커맨드(MSC2)를 수신한 제 2 메모리 칩(200)은 프로그램 동작을 준비할 수 있다. 프로그램 셋업 커맨드(PGM SETUP COMMAND)가 전송된 이후에, 제 2 메모리 칩(200)의 프로그램될 셀에 대한 어드레스(ADD2)가 전송되고, 프로그램될 데이터 입력(DATA INPUT 2)이 전송될 수 있다. 제 1 동작 요청과 유사하게, 프로그램 동작에 있어서의 제 2 메모리 칩(200)에 대한 제 2 동작 요청은 상기 어드레스(ADD2) 및 데이터 입력(DATA INPUT 2)을 포함할 수 있다. 즉, 제 2 동작 요청은 제 2 메모리 칩(200)에서 동작하게 될 셀의 어드레스에 관한 정보 및 데이터에 관한 정보를 포함할 수 있다. 상기 어드레스(ADD2) 및 프로그램 데이터 입력(DATA INPUT 2)은 실제 프로그램 동작이 수행되기 이전에 제 2 메모리 칩(200) 내부의 레지스터 또는 페이지 버퍼 등 임시 기억 장치에 저장될 수 있다.
제 1 메모리 칩(100) 및 제 2 메모리 칩(200)에 각각 제 1 동작 요청 및 제 2 동작 요청이 전송된 이후에, 컨트롤러(500)는 동작 확인 신호(PGM CONFIRM CMD)를 전송할 수 있다. 이 경우, 멀티 칩 동작이 프로그램 동작이므로, 동작 확인 신호(PGM CONFIRM CMD)는 프로그램 동작 확인 신호일 수 있다. 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)은 동작 확인 신호(PGM CONFIRM CMD)에 응답하여 각각의 임시 기억장치에 저장되어 있는 데이터를 기초로 실제 프로그램 동작을 동시에 수행할 수 있다. 즉, 제 1 메모리 칩(100)은 동작 확인 신호(PGM CONFIRM CMD)에 응답하여 어드레스(ADD1)에 데이터 입력(DATA INPUT 1)을 프로그램하고, 제 2 메모리 칩(200) 또한 동작 확인 신호(PGM CONFIRM CMD)에 응답하여 어드레스(ADD2)에 데이터 입력(DATA INPUT 2)을 프로그램 할 수 있다. 본 발명의 일 실시예에 따른 메모리 시스템(10)에 의하면, 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)의 각각의 어드레스들(ADD1, ADD2)에 대한 데이터 입력들(DATA INPUT 1, DATA INPUT 2)이 동시에 프로그램 되므로, 메모리 시스템(10)의 동작 속도가 향상될 수 있다. 즉, 본 발명의 일 실시예에 따른 메모리 시스템(10)에 의하면, 제 1 메모리 칩(100)에 제 1 동작 요청을 수신하고, 제 2 메모리 칩(200)에 제 2 동작 요청을 수신한 후에, 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)에 동작 확인 신호를 전송하여 실제 동작을 동시에 수행하게 되므로 메모리 시스템(10)의 동작 속도가 향상된다.
도 2에서는 본 발명의 일 실시예에 따른 메모리 시스템(10)의 프로그램 동작에 대한 멀티 칩 동작 방법을 설명하였다. 그러나, 본 발명의 일 실시예에 따른 메모리 시스템(10)은 프로그램 동작 이외의 다른 동작, 즉 데이터 독출 동작 및 소거 동작에 대하여서도 유사하게 구동될 수 있다. 본 발명의 일 실시예에 따른 메모리 시스템(10)의 독출 동작에 대하여는 도 8을 참조하여 후술하기로 한다. 또한, 도 2에서는 두 개의 메모리 칩(110, 200)에 대한 멀티 칩 동작을 설명하였으나, 실시예에 따라서 두 개 이상의 메모리 칩들을 포함하는 메모리 시스템 또한 유사하게 멀티 칩 동작을 수행할 수 있다. 예를 들어, 4 개의 메모리 칩들을 포함하는 메모리 시스템의 멀티 칩 동작에 대하여는 도 6 및 도 7을 참조하여 후술하기로 한다.
도 3은 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 보여주는 순서도이다.
도 3을 참조하면, 단계 S110에서, 메모리 시스템(10)은 현재 동작 모드가 멀티 칩 동작 모드인지 여부를 판단한다. 예를 들어, 메모리 시스템(10)의 컨트롤러(500)가 멀티 칩 선택 커맨드를 생성하여 전송한 경우, 메모리 시스템(10)은 멀티 칩 동작 모드에서 동작할 수 있다. 또는, 메모리 시스템(10)의 컨트롤러가 멀티 칩 선택 커맨드의 전송 없이 바로 동작 셋업 커맨드(예를 들어, 프로그램 셋업 커맨드)를 전송한 경우, 메모리 시스템(10)은 단일 칩 동작 모드에서 동작할 수 있다.
메모리 시스템(10)이 멀티 칩 동작 모드에서 동작하는 경우, 단계 S120에서, 컨트롤러(500)는 동작을 수행하게 될 첫번째 메모리 칩에 멀티 칩 선택 커맨드를 전송한다. 뒤이어, 단계 S130에서, 상기 멀티 칩 선택 커맨드에 의해 선택된 메모리 칩으로 동작 요청이 전송된다. 전술한 바와 같이, 상기 동작 요청은 선택된 메모리 칩의 구체적인 동작과 관련된 어드레스 및 데이터를 포함할 수 있다. 예를 들어, 상기 멀티 칩 동작 모드에서 메모리 시스템(10)이 프로그램 동작을 수행하는 경우, 상기 동작 요청은 프로그램 될 메모리 셀의 어드레스 및 프로그램 데이터를 포함할 수 있다. 또는, 상기 멀티 칩 동작 모드에서 메모리 시스템(10)이 독출 동작을 수행하는 경우, 상기 동작 요청은 데이터를 독출하고자 하는 메모리 셀의 어드레스를 포함할 수 있다.
동작 요청이 해당되는 메모리 칩에 전송된 이후에, 단계 S140에서, 멀티 칩 동작을 수행하고자 하는 모든 메모리 칩들에 동작 요청이 전송되었는지 여부를 결정한다. 상기 결정은 메모리 시스템(10)의 컨트롤러(500)가 결정할 수 있다. 컨트롤러(500)는 멀티 칩 동작을 수행하고자 하는 모든 메모리 칩들에 대한 동작 요청의 전송이 완료되지 않은 것으로 판단한 경우 추가적으로 다른 메모리 칩에 동작 요청을 전송하여야 할 것이며, 멀티 칩 동작을 수행하고자 하는 모든 메모리 칩들에 대한 동작 요청의 전송이 완료된 것으로 판단한 경우 해당 메모리 칩들의 실제 동작을 위한 동작 확인 신호를 전송한다.
즉, 단계 S140에서 해당 메모리 칩들에 동작 요청의 전송이 완료되지 않은 것으로 판별된 경우, 단계 S120으로 돌아가 추가적으로 다른 메모리 칩에 대한 멀티 칩 선택 커맨드를 전송할 수 있다. 이에 따라 상기 다른 메모리 칩에 대한 동작 요청이 전송된다. 단계 S140에서 해당 메모리 칩들에 동작 요청의 전송이 완료된 것으로 판별된 경우, 단계 S150에서, 동작 확인 신호가 전송된다. 동작 확인 신호의 수신에 응답하여, 단계 S160에서, 동작 요청을 수신한 모든 메모리 칩들이 해당 동작을 수행하여 멀티 칩 동작을 수행하게 된다.
단계 S110에서 현재 메모리 시스템(10)의 동작 모드가 멀티 칩 동작 모드가 아닌 것으로 판단된 경우, 메모리 시스템(10)은 통상의 동작을 수행하게 된다. 단계 S170에서 단일 칩에 대한 동작 요청을 해당 메모리 칩으로 전송한다. 단계 S180에서 동작 요청을 받은 메모리 칩이 단일 칩 동작을 수행한다. 도 3은 복수의 메모리 칩을 포함하는 메모리 시스템의 동작 방법을 보여주는 순서도이다. 상기 메모리 시스템에 포함되는 개별 메모리 칩의 동작 방법에 대해서는 도 4를 참조하여 후술한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 4를 참조하면, 단계 S210에서, 메모리 시스템에 포함되는 복수의 반도체 메모리 장치 중 하나, 즉 메모리 칩에 멀티 칩 선택 커맨드가 수신되었는지 판별한다. 멀티 칩 선택 커맨드가 수신되지 않는 경우, 단계 S270에서 싱글 칩 동작 커맨드가 수신되었는지 판별한다. 싱글 칩 동작 커맨드가 수신되지 않은 경우, 단계 S275에서, 메모리 칩은 대기 상태에 진입한다. 단계 S270에서 싱글 칩 동작 커맨드가 수신된 경우, 메모리 칩은 싱글 칩 동작을 수행한다.
단계 S210에서, 멀티 칩 커맨드를 수신한 경우, 메모리 칩은 상기 멀티 칩 커맨드가 해당 메모리 칩에 대응하는 멀티 칩 커맨드인지 판별한다. 상기 멀티 칩 커맨드가 해당 메모리 칩에 대응하는 멀티 칩 커맨드가 아닌 경우, 메모리 칩은 후속 동작 커맨드 및 동작 요청을 무시하며, 단계 S225의 대기 상태로 진입한다. 상기 멀티 칩 커맨드가 해당 메모리 칩에 대응하는 멀티 칩 커맨드인 경우, 단계 S230에서, 메모리 칩은 동작 커맨드 및 어드레스를 수신한다. 상기 동작 커맨드는 프로그램 커맨드, 독출 커맨드 및 소거 커맨드 중 어느 하나일 수 있다. 설명의 편의를 위해, 도 4에는 해당 동작 커맨드가 프로그램 커맨드인 경우를 도시하였다. 멀티 칩 동작이 프로그램 동작인 경우, 메모리 칩의 메모리 셀에 프로그램될 데이터를 수신하여야 한다. 도 4에서는 단계 240에서 프로그램될 데이터를 수신하게 된다. 멀티 칩 동작이 데이터의 수신이 필요 없는 독출 동작 또는 소거 동작인 경우, 단계 240은 생략될 수 있다. 전술한 바와 같이, 이 경우 동작 요청은 단지 어드레스를 포함할 수 있다.
따라서, 단계 S240에서, 메모리 칩은 데이터를 수신한다. 이 경우, 전술한 바와 같이, 어드레스 및 데이터는 메모리 칩 내의 임시 저장 장치(예를 들어, 레지스터 또는 페이지 버퍼)에 저장될 수 있다. 상기 어드레스 및 데이터를 임시 저장 장치에 저장한 상태에서, 메모리 칩은 동작 확인 신호의 수신을 기다리게 된다.
단계 S230 및 S240에서, 어드레스 및 데이터를 포함하는 동작 요청을 수신한 후에, 단계 S250에서, 메모리 칩은 동작 확인 신호를 수신하였는지 여부를 판별한다. 다른 메모리 칩에 동작 요청이 수신되어야 하는 경우에, 동작 확인 신호는 수신되지 않을 것이다. 이 경우, 단계 S255에서, 메모리 칩은 대기 상태로 진입한다. 멀티 칩 동작이 수행될 다른 메모리 칩에 동작 요청이 모두 전송된 경우, 동작 확인 신호가 수신될 것이다. 이 경우, 단계 S260에서, 메모리 칩은 동작 확인 신호에 응답하여 해당 메모리 칩의 동작을 수행하게 된다.
본 발명의 실시예에 따르면, 복수의 메모리 칩들이 순차적으로 단계 S210 내지 S240에 의해 동작 요청(도 4의 실시예에서는 프로그램 동작 요청)을 수신한 후에, 단계 S250에서 동작 요청의 수신에 응답하여 단계 S260에서 동시에 프로그램 동작을 수행하므로, 메모리 시스템의 동작 속도가 향상될 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템을 보다 상세히 보여주는 블록도이다. 도 5는 메모리 시스템(10)의 제 1 및 제 2 메모리 칩(100, 200)이 복수의 플레인들(110, 130, 210, 230)을 포함하는 경우의 동작을 설명하기 위한 도면이다. 메모리 시스템(10)의 제 1 및 제 2 메모리 칩(100, 200)은 복수의 플레인들을 각각 포함할 수 있다. 전술한 바와 같이, 이 경우 복수의 플레인들(110, 130, 210, 230)은 독립적으로 구동하는 페이지 버퍼들을 각각 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 각각 복수의 플레인들을 포함하는 복수의 메모리 칩에 대해 멀티 플레인 동작을 수행할 수 있다. 동작시키고자 하는 복수의 플레인들이 동일한 칩에 포함된 경우, 또는 복수의 플레인들이 상이한 칩에 포함된 경우에 대하여 멀티 플레인 동작을 수행할 수 있다.
예를 들어, 제 1 메모리 칩(100)의 제 1 플레인(110)과 제 2 메모리 칩(200)의 제 1 플레인(210)에 대해 멀티 플레인 동작을 수행하고자 하는 경우, 도 1 내지 도 4를 참조하여 설명한 바와 같이 멀티 칩 동작을 수행하여 목적을 달성할 수 있다. 제 1 메모리 칩(100)의 제 1 플레인(110)과 제 2 플레인(130)에 대해 멀티 플레인 동작을 수행하고자 하는 경우, 단일 칩의 멀티 플레인 동작을 수행할 수 있다. 전술한 바와 같이, 단일 칩에 포함되는 복수의 플레인들은 독립적으로 구동하는 페이지 버퍼를 포함하므로, 제 1 메모리 칩(100)의 제 1 및 제 2 플레인들(110, 130)에 대한 동작 요청을 각각 페이지 버퍼에 독립적으로 전송한 후, 실제 동작(예를 들어, 프로그램 동작)은 제 1 및 제 2 플레인들(110, 130)에서 실질적으로 동시에 수행할 수 있다. 따라서, 본 발명의 일 실시예에 따른 메모리 시스템에 의하면, 멀티 플레인 동작을 수행하고자 하는 복수의 플레인들이 동일한 메모리 칩에 있는 경우와 상이한 메모리 칩에 있는 경우 모두 용이하게 수행할 수 있다. 따라서, 메모리 시스템의 동작 속도가 향상될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템(20)을 보여주는 블록도이다.
도 6을 참조하면, 제 1 내지 제 4 메모리 칩들(100, 200, 300, 400)을 포함하는 메모리 시스템(20)이 도시되어 있다. 도 1 내지 도 5에 도시된 메모리 시스템(10)은 단지 두 개의 메모리 칩들을 포함하는 것으로 설명되었으나, 본 발명에 따른 메모리 시스템은 두 개의 메모리 칩들에 대하여 국한되지 않는다. 도 6 또한 본 발명의 일 실시예에 따른 메모리 시스템을 도시한 것으로서, 본 발명에 포함되는 메모리 칩들의 개수는 실시예에 따라 변경 가능하다.
메모리 시스템(20)은 제 1 메모리 칩(100), 제 2 메모리 칩(200), 제 3 메모리 칩(300), 제 4 메모리 칩(400) 및 컨트롤러(500)를 포함한다. 상기 제 1 내지 제 4 메모리 칩들(100, 200, 300, 400)은 낸드 플래시 메모리로 구성될 수 있으며, 실시예에 따라 노어 플래시 메모리, PRAM, FRAM, MRAM 등과 같은 불휘발성 메모리 장치들 중 어느 하나로 구성될 수 있다.
제 1 내지 제 4 메모리 칩들(100, 200, 300, 400)은 칩 인에이블 신호에 의해 활성화 되고, 칩 인에이블 신호는 인에이블 라인(ENL)에 의해 컨트롤러(500)로부터 제공될 수 있다. 제 1 내지 제 4 메모리 칩들(100, 200, 300, 400)이 인에이블 라인(ENL)을 공유하므로, 제 1 내지 제 4 메모리 칩들(100, 200, 300, 400)은 컨트롤러(500)로부터 제공되는 칩 인에이블 신호로 인해 동시에 활성화될 수 있다. 또한, 제 1 내지 제 4 메모리 칩들(100, 200, 300, 400)이 데이터 버스(DATA BUS)를 공유하고, 컨트롤러(500)는 데이터 버스를 통해 데이터 및 어드레스를 제 1 내지 제 4 메모리 칩들(100, 200, 300, 400)로 전송할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 메모리 시스템(20)의 프로그램 동작 방법을 보여주는 타이밍도이다. 이하에서는 설명의 편의를 위하여, 제 1 내지 제 4 메모리 칩들(100, 200, 300, 400)이 순차적으로 제 1 내지 제4 멀티 칩 선택 커맨드들을 수신하는 경우의 메모리 시스템(20)의 동작에 관해 설명하기로 한다. 그러나 메모리 시스템(20)의 동작에 따라, 멀티 칩 선택 커맨드들을 수신하는 메모리 칩들의 순서는 바뀔 수 있음을 알 수 있을 것이다.
도 7을 참조하면, IO0 내지 IO7의 8개 핀에 데이터가 입력되는 경우를 도시하고 있다. 상기 IO0 내지 IO7의 8개 핀은 데이터 버스에 연결될 수 있다. 먼저 데이터 버스를 통해 제 1 멀티 칩 선택 커맨드(MSC1)가 전송된다. 제 1 멀티 칩 선택 커맨드(MSC1)는 제 1 메모리 칩(100)의 동작에 관한 것이므로, 제 1 메모리 칩(100)은 제 1 멀티 칩 선택 커맨드(MSC1)를 수신하여 동작 준비를 할 수 있다. 한편, 제 2 내지 제 4 메모리 칩들(200, 300, 400)은 제 1 멀티 칩 선택 커맨드(MSC1)를 무시할 수 있다.
제 1 멀티 칩 선택 커맨드(MSC1)가 전송된 이후에, 프로그램 셋업 커맨드(PGM SETUP CMD)가 전송될 수 있다. 프로그램 셋업 커맨드(PGM SETUP CMD)가 전송되면 제 1 멀티 칩 선택 커맨드(MSC1)를 수신한 제 1 메모리 칩(100)은 프로그램 동작을 준비할 수 있다. 프로그램 셋업 커맨드(PGM SETUP COMMAND)가 전송된 이후에, 제 1 메모리 칩(100)의 프로그램될 셀에 대한 어드레스(ADD1)가 전송되고, 프로그램될 데이터 입력(DATA INPUT 1)이 전송될 수 있다. 본 명세서에서, 프로그램 동작에 있어서의 제 1 메모리 칩(100)에 대한 제 1 동작 요청은 상기 어드레스(ADD1) 및 데이터 입력(DATA INPUT 1)을 포함할 수 있다. 즉, 제 1 동작 요청은 제 1 메모리 칩(100)에서 동작하게 될 셀의 어드레스에 관한 정보 및 데이터에 관한 정보를 포함할 수 있다. 상기 어드레스(ADD1) 및 프로그램 데이터 입력(DATA INPUT 1)은 실제 프로그램 동작이 수행되기 이전에 제 1 메모리 칩(100) 내부의 레지스터 또는 페이지 버퍼 등의 임시 기억 장치에 저장될 수 있다.
어드레스(ADD1)와 데이터 입력(DATA INPUT)이 제 1 메모리 칩(100)으로 전송되어 임시 저장된 이후에, 프로그램 더미 커맨드(PGM DUMMY CMD)가 전송되고 제 1 메모리 칩(100)은 비지(BUSY) 상태에 놓일 수 있다. 이 단계에서 제 1 메모리 칩(100)은 실제로 프로그램 동작을 수행하지 않고 대기하게 되고, 제 1 메모리 칩(100)에 대한 프로그램 동작은 제 2 내지 제 4 메모리 칩(200, 300, 400)에 대한 프로그램 동작과 함께 수행될 수 있다. 실시예에 따라, 프로그램 더미 커맨드(PGM DUMMY CMD)는 생략될 수 있다.
어드레스(ADD1)와 데이터 입력(DATA INPUT)을 포함하는 제 1 동작 요청이 제 1 메모리 칩(100)으로 전송된 이후에, 제 2 메모리 칩(200)으로 제 2 멀티 칩 선택 커맨드(MSC2)가 전송될 수 있다. 제 2 멀티 칩 선택 커맨드(MSC2) 제 2 메모리 칩(200)의 동작에 관한 것이므로, 제 1 메모리 칩(100), 제 3 메모리 칩(300) 및 제 4 메모리 칩(400)은 제 2 멀티 칩 선택 커맨드(MSC2)를 무시할 수 있다. 한편, 제 2 메모리 칩(200)은 제 2 멀티 칩 선택 커맨드(MSC2) 및 프로그램 셋업 커맨드(PGM SETUP CMD)를 수신하여 동작 준비를 할 수 있다. 제 1 메모리 칩(100)의 경우와 유사하게, 제 2 메모리 칩(200)은 어드레스(ADD2) 및 데이터 입력(DATA INPU2)을 수신하여 임시 저장한 후 대기한다. 이와 같은 과정은 제 3 메모리 칩(300)에도 동일하게 적용된다.
제 4 메모리 칩(400)이 제 4 멀티 칩 선택 커맨드(MSC4), 프로그램 셋업 커맨드PGM SETUP CMD)를 수신하고, 이후에 어드레스(ADD4) 및 데이터 입력(DATA INPUT 4)을 포함하는 제 4 동작 요청을 수신한 후에, 동작 확인 신호(PGM CONFIRM CMD)가 전송될 수 있다. 제 1 내지 제 4 메모리 칩들(100, 200, 300, 400)은 수신된 동작 확인 신호(PGM CONFIRM CMD)에 응답하여 실제 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다.
도 7에는 4 개의 메모리 칩들 모두에 대해 멀티 칩 동작이 수행되는 경우의 타이밍도가 도시되어 있으나, 4 개의 메모리 칩들을 포함하는 메모리 시스템이더라도 2 개 또는 3개의 메모리 칩들에 대한 멀티 칩 동작이 수행될 수 있음을 이해할 수 있을 것이다. 예를 들어, 제 2 메모리 칩에 대해 멀티 칩 선택 커맨드 및 동작 요청이 전송되고, 제 4 메모리 칩에 대해 멀티 칩 선택 커맨드 및 동작 요청이 전송되고, 그 이후에 제 1 메모리 칩에 대해 멀티 칩 선택 커맨드 및 동작 요청이 전송된 후, 동작 확인 신호가 전송되어 제 2, 제 4 및 제 1 메모리 칩이 동시에 셀 동작을 수행할 수도 있다. 메모리 시스템(20) 내에서 몇 개의 메모리 칩에 대해 멀티 칩 동작을 수행할 것인가에 대해서는 컨트롤러(500)가 결정할 수 있다. 또는, 메모리 시스템 외부의 호스트 시스템에 의해 결정될 수도 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 독출 동작 방법을 보여주는 타이밍도이다. 도 2, 도 4 및 도 7은 멀티 칩 동작이 프로그램 동작인 경우 메모리 시스템의 동작을 설명하는 도면이며 상술한 설명 또한 메모리 시스템의 프로그램 동작을 중심적으로 설명하였다. 그러나 본 발명에 따른 메모리 시스템 및 동작 방법은 프로그램 동작에 국한되지 않으며, 독출 동작 및 소거 동작 등에도 사용될 수 있다.
도 8을 참조하면, 도 2와 유사하게 IO0 내지 IO7의 8개 핀에 데이터가 입력되는 경우를 도시하고 있다. 상기 IO0 내지 IO7의 8개 핀은 데이터 버스에 연결될 수 있다. 데이터 버스를 통해 제 1 멀티 칩 선택 커맨드(MSC1) 및 독출 셋업 커맨드(READ SETUP CMD)가 전송된다. 제 1 멀티 칩 선택 커맨드(MSC1)는 제 1 메모리 칩(100)의 동작에 관한 것이므로, 제 1 메모리 칩(100)은 제 1 멀티 칩 선택 커맨드(MSC1)를 수신하여 동작 준비를 할 수 있고, 제 2 메모리 칩(200)은 제 1 멀티 칩 선택 커맨드(MSC1)를 무시할 수 있다.
이후에, 제 1 메모리 칩(100)의 독출 데이터가 저장되어 있는 셀에 대한 어드레스(ADD1)가 전송될 수 있다. 이 경우, 제 1 동작 요청은 제 1 메모리 셀에 대한 어드레스(ADD1)를 포함할 수 있다.
이후에, 독출 더미 커맨드(READ DUMMY CMD)가 전송되고 제 1 메모리 칩(100)은 비지(BUSY) 상태에 놓일 수 있다.
어드레스(ADD1)를 포함하는 제 1 동작 요청이 제 1 메모리 칩(100)으로 전송된 이후에, 제 2 메모리 칩(200)으로 제 2 멀티 칩 선택 커맨드(MSC2) 및 독출 셋업 커맨드(READ SETUP CMD)가 전송된다. 제 2 멀티 칩 선택 커맨드(MSC2) 제 2 메모리 칩(200)의 동작에 관한 것이므로, 제 1 메모리 칩(100)은 제 2 멀티 칩 선택 커맨드(MSC2)를 무시할 수 있다. 한편, 제 2 메모리 칩(200)은 제 2 멀티 칩 선택 커맨드(MSC2)를 수신하여 동작 준비를 할 수 있다.
제 2 멀티 칩 선택 커맨드(MSC2) 및 독출 셋업 커맨드(READ SETUP CMD)가 전송된 이후에, 제 2 메모리 칩(200)의 독출 데이터가 저장되어 있는 셀에 대한 어드레스(ADD2)가 전송될 수 있다. 따라서, 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)에 각각의 동작 요청의 전송이 완료된 상태가 된다.
제 1 메모리 칩(100) 및 제 2 메모리 칩(200)에 각각 제 1 동작 요청 및 제 2 동작 요청이 전송된 이후에, 컨트롤러(500)는 동작 확인 신호(READ CONFIRM CMD)를 전송할 수 있다. 이 경우, 멀티 칩 동작이 독출 동작이므로, 동작 확인 신호(READ CONFIRM CMD)는 독출 동작 확인 신호일 수 있다. 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)은 동작 확인 신호(REAND CONFIRM CMD)에 응답하여 실제 독출 동작을 동시에 수행할 수 있다. 즉, 제 1 메모리 칩(100)은 동작 확인 신호(READ CONFIRM CMD)에 응답하여 어드레스(ADD1)에 저장된 데이터를 독출하고, 제 2 메모리 칩(200) 또한 동작 확인 신호(READ CONFIRM CMD)에 응답하여 어드레스(ADD2)에 저장된 데이터를 독출할 수 있다. 본 발명의 일 실시예에 따른 메모리 시스템(10)에 의하면, 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)의 각각의 어드레스들(ADD1, ADD2)에 저장된 데이터가 동시에 독출 되므로, 메모리 시스템(10)의 동작 속도가 향상될 수 있다. 즉, 본 발명의 일 실시예에 따른 메모리 시스템(10)에 의하면, 제 1 메모리 칩(100)에 제 1 동작 요청을 수신하고, 제 2 메모리 칩(200)에 제 2 동작 요청을 수신한 후에, 제 1 메모리 칩(100) 및 제 2 메모리 칩(200)에 동작 확인 신호를 전송하여 실제 동작을 동시에 수행하게 되므로 메모리 시스템(10)의 동작 속도가 향상된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
10, 20 메모리 시스템 100 제 1 메모리 칩
200 제 2 메모리 칩 300 제 3 메모리 칩
400 제 4 메모리 칩 500 컨트롤러

Claims (13)

  1. 칩 인에이블 신호에 의해 활성화되는 제 1 메모리 칩;
    상기 칩 인에이블 신호에 의해 활성화되며, 상기 제 1 메모리 칩과 데이터 버스를 공유하는 제 2 메모리 칩; 및
    상기 데이터 버스를 통해 상기 제 1 메모리 칩과 상기 제 2 메모리 칩에 공통 연결되고, 상기 데이터 버스를 통해 제 1 및 제 2 멀티 칩 선택 커맨드들을 전송하는 컨트롤러를 포함하되,
    상기 제 1 메모리 칩은 상기 제 1 멀티 칩 선택 커맨드에 응답하여 상기 데이터 버스를 통해 상기 컨트롤러가 전송하는 제 1 동작 요청을 수신하고,
    상기 제 1 동작 요청에 따른 상기 제 1 메모리 칩의 동작 이전에, 상기 제 2 메모리 칩은 상기 제 2 멀티 칩 선택 커맨드에 응답하여 상기 데이터 버스를 통해 상기 컨트롤러가 전송하는 제 2 동작 요청을 수신하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 1 동작 요청 및 상기 제 2 동작 요청을 전송한 이후에, 상기 제 1 메모리 칩 및 상기 제 2 메모리 칩에 동작 확인 신호를 전송하는, 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 제 1 메모리 칩은 상기 동작 확인 신호에 응답하여 상기 제 1 동작 요청에 따른 동작을 수행하고,
    상기 제 2 메모리 칩은 상기 동작 확인 신호에 응답하여 상기 제 2 동작 요청에 따른 동작을 수행하는, 메모리 시스템.
  4. 제 1 항에 있어서, 상기 메모리 시스템은:
    상기 칩 인에이블 신호에 의해 활성화되며, 상기 제 1 메모리 칩과 데이터 버스를 공유하는 제 3 메모리 칩; 및
    상기 칩 인에이블 신호에 의해 활성화되며, 상기 제 1 메모리 칩과 데이터 버스를 공유하는 제 4 메모리 칩을 더 포함하고,
    상기 컨트롤러는 상기 데이터 버스를 통해 상기 제 3 메모리 칩과 상기 제 4 메모리 칩에 공통 연결되고, 상기 데이터 버스를 통해 제 3 및 제 4 멀티 칩 선택 커맨드들을 전송하며,
    상기 제 1 및 제 2 동작 요청에 따른 상기 제 1 및 제 2 메모리 칩의 동작 이전에, 상기 제 3 메모리 칩은 상기 제 3 멀티 칩 선택 커맨드에 응답하여 상기 데이터 버스를 통해 상기 컨트롤러가 전송하는 제 3 동작 요청을 수신하고,
    상기 제 1, 제 2 및 제 3 동작 요청에 따른 상기 제 1, 제 2 및 제 3 메모리 칩의 동작 이전에, 상기 제 4 메모리 칩은 상기 제 4 멀티 칩 선택 커맨드에 응답하여 상기 데이터 버스를 통해 상기 컨트롤러가 전송하는 제 4 동작 요청을 수신하는, 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 컨트롤러는 상기 제 1 내지 제 4 동작 요청들을 전송한 이후에, 상기 제 1 내지 제 4 메모리 칩들에 동작 확인 신호를 전송하는, 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 제 1 내지 제 4 메모리 칩들은 상기 동작 확인 신호에 응답하여 상기 제 1 내지 제 4 동작 요청들에 따른 동작들을 수행하는, 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 동작 요청은 데이터 프로그램 요청인, 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 동작 요청은 동작 커맨드, 어드레스 및 데이터를 포함하는, 메모리 시스템.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 동작 요청은 데이터 독출 요청, 데이터 소거 요청 중 어느 하나인, 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 동작 요청은 동작 커맨드 및 어드레스를 포함하는, 메모리 시스템.
  11. 제 1 및 제 2 메모리 칩을 포함하는 복수의 메모리 칩들 및 컨트롤러를 갖는 메모리 시스템의 동작 방법으로서,
    칩 인에이블 신호를 전송하여 상기 복수의 메모리 칩을 활성화하는 단계;
    상기 컨트롤러로부터 상기 제 1 메모리 칩으로 제 1 멀티 칩 선택 커맨드를 전송하는 단계;
    상기 제 1 멀티 칩 선택 커맨드에 응답하여 상기 제 1 메모리 칩으로 제 1 동작 요청을 전송하는 단계;
    상기 컨트롤러로부터 상기 제 2 메모리 칩으로 제 2 멀티 칩 선택 커맨드를 전송하는 단계;
    상기 제 2 멀티 칩 선택 커맨드에 응답하여 상기 제 2 메모리 칩으로 제 2 동작 요청을 전송하는 단계;
    상기 컨트롤러로부터 상기 제 1 및 제 2 메모리 칩에 동작 확인 신호를 전송하는 단계; 및
    상기 동작 확인 신호에 응답하여 상기 제 1 및 제 2 동작 요청에 따른 동작을 수행하는 단계를 포함하는 메모리 시스템의 동작 방법.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 동작 요청은 프로그램 요청, 데이터 독출 요청, 데이터 소거 요청 중 어느 하나인, 메모리 시스템의 동작 방법.
  13. 멀티 칩 선택 커맨드를 수신하는 단계;
    상기 멀티 칩 선택 커맨드에 응답하여 동작 요청을 수신하는 단계;
    상기 동작 요청에 따른 동작을 수행할 것을 지시하는 동작 확인 신호를 수신하는 단계; 및
    상기 동작 확인 신호에 응답하여 상기 동작 요청에 대응하는 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
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