KR20080062173A - 복수의 메모리를 갖는 메모리 시스템 그것의 메모리 억세스방법 - Google Patents

복수의 메모리를 갖는 메모리 시스템 그것의 메모리 억세스방법 Download PDF

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Abstract

본 발명에 따른 메모리 시스템은: 복수의 메모리; 및 상기 복수의 메모리를 제어하는 제어기를 포함하되, 상기 제어기는 상기 복수의 메모리의 각각의 타이밍 정보를 이용하여 상기 복수의 메모리에 대한 억세스를 실시한다.
R/nB, 타이밍, 억세스

Description

복수의 메모리를 갖는 메모리 시스템 그것의 메모리 억세스 방법{ MEMORY SYSTEM CHIP HAVING A PLURAL OF MEMORYS AND MEMORY ACCESS METHTOD THEREOF}
도 1은 종래의 복수의 메모리를 포함한 메모리 시스템을 보여주고 있다.
도 2는 본 발명에 따른 복수의 메모리를 포함한 메모리 시스템을 보여주고 있다.
도 3은 본 발명 또 다른 복수의 메모리를 포함한 메모리 시스템을 보여주고 있다.
도 4는 본 발명에 따른 복수의 메모리를 포함한 메모리 시스템의 메모리 억세스 방법을 보여주고 있다.
*도면의 주요부분에 대한 부호의 설명*
100,200,300: 메모리 시스템
120,220,230: 제어기
140,160,180: 낸드 플래시 메모리
240,260,280,340,360,380: 메모리
242,262,282: 레지스터
322: 타이밍 정보 레지스터
본 발명은 메모리 시스템에 관한 것으로, 좀 더 구체적으로 복수의 메모리를 갖는 메모리 시스템과 그것의 메모리 억세스 방법에 관한 것이다.
도 1은 종래의 메모리 시스템(100)을 보여주고 있다. 도 1을 참조하면, 메모리 시스템(100)은 제어기(120) 및 낸드 플래시 메모리들(140,160,180)을 포함하고 있다. 제어기(120)는 공통의 버스를 통하여 낸드 플래시 메모리들(140,160,180)을 제어한다.
제어기(120)는 낸드 플래시 메모리들(140,160,180)로부터 각각의 R/nB(Ready and Busy Output) 신호를 전달받아, 낸드 플래시 메모리들(140,160,180)에 대한 억세스를 실시한다. 여기서 R/nB 신호는 낸드 플래시 메모리의 동작 상태를 알려주는 신호이다.
일반적으로 R/nB 신호는 낸드 플래시 메모리의 타이밍들(tR,tPROG,tBERS)에 의존하고 있다. 타이밍들은 메모리 셀(도시되지 않음)로부터 페이지 레지스터(도시되지 않음)로 데이터를 로딩하는 시간(tR), 페이지 레지스터로부터 메모리 셀로 데이터를 로딩하는 시간(tPROG), 블럭단위로 메모리 셀들을 소거하는 시간(tBERS) 등이 있다. 그런데 낸드 플래시 메모리들(140,160,180)의 타이밍들은 제조 공정의 한계로 동일하지 않다.
이러한 문제로 종래의 메모리 시스템(100)에서 낸드 플래시 메모리들(140,160,180)에 대한 억세스가 효율적이지 못한 상태가 발생된다.
이 문제를 읽기 동작에 대한 예를 들어 설명해 보겠다. 설명의 편의를 위하여, 제 1 낸드 플래시 메모리(140)의 읽기 시간(tR)을 59㎲, 제 2 낸드 플래시 메모리(160)의 읽기 시간(tR)을 49㎲ 및 제 3 낸드 플래시 메모리(180)의 읽기 시간(tR)을 52㎲ 이라고 하자. 이때, 제어기(120)가 각각의 낸드 플래시 메모리들(140,160,180)에 각각 읽기 명령들을 전달했다고 가정한다. 각각의 낸드 플래시 메모리들(140,160,180)은 전달받은 각각의 읽기 명령들에 따라 메모리 셀로부터 레지스터로 데이터를 로딩시킨다. 이때, 읽기 시간(tR)이 가장 짧은 제 2 낸드 플래시 메모리(160)가 가장 빨리 데이터를 로딩시킨다. 하지만, 제 2 낸드 플래시 메모리(160)는 제 1 낸드 플래시 메모리(140)의 데이터 로딩이 완료될 때까지 아무런 동작도 실시할 수 없게 된다. 제 3 낸드 플래시 메모리(180)도 데이터 로딩이 완료되었지만, 제 1 및 제 2 낸드 플래시 메모리(140,160)가 데이터 로딩이 완료될 때까지 다음 동작을 실시할 수 없다.
종래의 메모리 시스템(100)은 R/nB 신호를 이용하여 낸드 플래시 메모리들(140,160,180)에 대한 억세스를 실시하고 있다. 그러나 상술한 바와 같이, 종래의 메모리 시스템(100)에서 낸드 플래시 메모리들(140,160,180)에 대한 억세스는 효율적이지 못하다. 메모리 시스템(100)이 더욱 많은 낸드 플래시 메모리들을 가지고 있다면, 이러한 문제점은 더욱 심각해 질 것이다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 효율적으로 메모리 억세스를 제공하는 메모리 시스템 및 그것의 메모리 억세스 방법을 제공하는데 있다.
본 발명에 따른 메모리 시스템은: 복수의 메모리; 및 상기 복수의 메모리를 제어하는 제어기를 포함하되, 상기 제어기는 상기 복수의 메모리의 각각의 타이밍 정보를 이용하여 상기 복수의 메모리에 대한 억세스를 실시한다.
실시예에 있어서, 상기 복수의 메모리는 억세스하는데 필요한 상기 메모리의 타이밍 정보들을 저장하고 있는 레지스터들을 각각 포함한다.
실시예에 있어서, 상기 복수의 메모리는 공통의 버스 라인을 공유하고 있다.
실시예에 있어서, 상기 제어기는 초기화 동작시 상기 레지스터들로부터 상기 타이밍 정보들을 읽어와 상기 복수의 메모리를 억세스한다.
실시예에 있어서, 상기 복수의 메모리들은 R/nB 신호(Ready and Busy Output)를 생성하지 않는다.
실시예에 있어서, 상기 복수의 메모리는 불휘발성 메모리이다.
실시예에 있어서, 상기 복수의 메모리는 낸드 플래시 메모리이다.
실시예에 있어서, 상기 타이밍 정보는 읽기 시간(tR), 프로그램 시간(tPROG) 및 소거 시간(tBERS)이다.
실시예에 있어서, 상기 레지스터들은 메모리에 대한 기본 정보를 저장하고 있는 블럭 제로를 이용한다.
실시예에 있어서, 상기 제어기는 상기 레지스터들로부터 상기 타이밍 정보들을 읽어와 저장할 수 있는 저장장치를 포함한다.
실시예에 있어서, 상기 제어기는 상기 저장장치에 저장된 타이밍 정보들을 이용하여 상기 복수의 메모리에 대한 억세스를 실시한다.
본 발명에 따른 또 다른 메모리 시스템은: 복수의 메모리; 및 상기 복수의 메모리를 제어하는 제어기를 포함하되, 상기 제어기는 상기 복수의 메모리를 억세스하는데 필요한 타이밍 정보들을 저장하고 있다.
실시예에 있어서, 상기 제어기는 상기 타이밍 정보들을 저장하는 레지스터를 포함한다.
실시예에 있어서, 상기 복수의 메모리는 공통의 버스라인을 공유한다.
실시예에 있어서, 상기 제어기는 초기화 동작시, 상기 복수의 메모리의 R/nB 신호를 전달받아 상기 타이밍 정보들을 측정하여 상기 레지스터에 저장한다.
실시예에 있어서, 상기 레지스터에 상기 타이밍 정보들이 저장된 이후에 상기 제어기는 상기 복수의 메모리로부터 전달되는 R/nB 신호를 무시한다.
실시예에 있어서, 상기 복수의 메모리는 불휘발성 메모리이다.
실시예에 있어서, 상기 복수의 메모리는 낸드 플래시 메모리이다.
실시예에 있어서, 상기 타이밍 정보들은 읽기 시간(tR), 프로그램 시간(tPROG) 및 소거 시간(tBERS)이다.
실시예에 있어서, 상기 메모리 시스템은 멀티칩(multi chip) 혹은 원칩(one chip)이다.
본 발명에 따른 복수의 메모리과 상기 복수의 메모리를 제어하는 제어기를 포함하는 메모리 시스템에서 메모리 억세스 방법은: (a) 상기 복수의 메모리의 타 이밍 정보들을 측정하는 단계; (b) 상기 측정된 타이밍 정보들을 저장하는 단계; 및 (c) 상기 저장된 타이밍 정보들을 이용하여 상기 복수의 메모리에 대한 억세스를 실시하는 단계를 포함한다.
실시예에 있어서, 상기 타이밍 정보들은 상기 복수의 메모리에 저장되어 있다.
실시예에 있어서, 상기 타이밍 정보들은 상기 복수의 메모리를 제조하는 단계에서 저장된다.
실시예에 있어서, 상기 제어기는 상기 (a) 단계에서 측정된 타이밍 정보들을 저장하는 타이밍 정보 레지스터를 포함한다.
실시예에 있어서, 상기 복수의 메모리는 불휘발성 메모리이다.
실시예에 있어서, 상기 복수의 메모리는 낸드 플래시 메모리이다.
실시예에 있어서, 상기 타이밍 정보들은 읽기 시간(tR), 프로그램 시간(tPROG) 및 소거 시간(tBERS)이다.
실시예에 있어서, 상기 제어기는 초기화 동작시 상기 복수의 메모리의 R/nB 신호들을 전달받아 상기 타이밍 정보들을 측정한다.
실시예에 있어서, 상기 제어기는 상기 측정된 타이밍 정보들을 저장하는 타이밍 정보 레지스터를 포함한다.
실시예에 있어서, 상기 타이밍 저장 레지스터에 상기 타이밍들이 저장된 후에, 상기 제어기는 복수의 메모리의 R/nB 신호를 무시하고, 상기 타이밍 정보 레지스터에 저장된 상기 타이밍들을 이용하여 상기 복수의 메모리에 대한 억세스를 실 시한다.
실시예에 있어서, 상기 메모리 시스템은 메모리 카드이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.
도 2는 본 발명에 따른 복수의 메모리를 포함한 메모리 시스템(200)을 보여주고 있다. 도 2를 참조하면, 메모리 시스템(200)은 제어기(220) 및 메모리들(240,260,280)을 포함하고 있다.
제어기(220)는 각각의 메모리들(240,260,280)을 제어한다. 각각의 메모리들(240,260,280)은 공통의 버스에 연결되어 있다. 제어기(220)는 공통의 버스를 통하여 각각의 메모리들(240,260,280)에 명령어 및 어드레스를 전달하고, 데이터를 주고 받는다.
본 발명의 제어기(220)는 메모리들(240,260,280)에 저장된 각각의 타이밍 정보들(예를 들어,tR,tPROG,tBERS)를 이용하여 각각의 메모리들(240,260,280)에 대한 억세스를 실시한다. 본 발명의 제어기(220)는 종래와 같이 R/nB(Ready and Busy Output) 신호를 이용하여 메모리를 억세스하지 않는다.
메모리들(240,260,280)은 타이밍 정보들을 저장할 수 있는 레지스터들(242,262,282)을 포함하고 있다. 타이밍 정보들을 저장하고 유지하기 위하여, 메모리들(240,260,280)은 불휘발성 메모리이다.
여기서 불휘발성 메모리(Nonvolatile Memory)는 전원이 끊어지더라도 저장된 데이터를 소멸시키지 않는다. 이러한 불휘발성 메모리는 노아 플래시 메모리(Nor Flash Memory), 낸드 플래시 메모리(Nand Flash Memory), MRAM(Magnetic RAM), PRAM (Phase Change RAM), ReRAM (Resistive RAM), NFGM (Nano Floating Gate Memory), PoRAM (Polymer RAM) 등 다양하다.
본 발명의 메모리들(240,260,280)은 제어기(220)가 메모리 억세스를 수행하도록 하기 위한 별도의 핀들을 구비할 필요가 없다. 예를 들어, 노아 플래시 메모리는 인터럽트 핀을, 낸드 플래시 메모리는 R/nB 핀을 구비할 필요가 없어진다.
아래에서는 설명의 편의를 위하여, 메모리들(240,260,280)을 낸드 플래시 메모리로 가정하여 설명하겠다. 본 발명의 메모리들(240,260,280)은 R/nB 신호를 생성할 필요가 없다. 이는 제어기(220)가 각각의 메모리들(240,260,280)에 저장된 타이밍 정보를 이용하여 메모리 억세스를 실시하기 때문이다. 따라서 본 발명의 메모리들(240,260,280)은 종래 기술과 비교하여 R/nB 신호를 전송하는 핀을 줄일 수 있게 된다.
레지스터들(242,262,282)은 각각의 메모리들(240,260,280)의 타이밍 정보들(tR,tPROG,tBERS)을 저장하고 있다. 여기서 타이밍 정보들은 읽기 시간(tR), 프로그램 시간(tPROG) 및 소거 시간(tBERS)이다.
읽기 시간(tR)은 메모리 셀(도시되지 않음)로부터 페이지 레지스터(도시되지 않음)로 데이터를 로딩하는데 걸리는 시간이다. 낸드 플래시 메모리에서 데이터를 읽는 방법은 파샬 읽기(partial read), 투플레인 읽기(two plane read) 등이 있다. 이와 같이 낸드 플래시 메모리로부터 데이터를 읽어오는 다양한 방법이 있지만, 메 모리 셀로부터 데이터를 읽어오는 시간(tR)은 동일하다. 따라서 제어기(220)는 읽기 시간(tR)을 이용하여 낸드 플래시 메모리의 다양한 읽기 동작을 제어할 수 있게 된다. 읽기 시간(tR) 동안, 제어기(220)는 각각의 레지스터들(242,262,182)로부터 읽어온 읽기 시간(tR) 정보를 이용하여 해당하는 낸드 플래시 메모리에 대한 억세스를 실시하지 않는다.
프로그램 시간(tPROG)은 페이지 레지스터에 전달된 데이터를 메모리 셀(도시되지 않음)에 프로그램하는데 걸리는 시간이다. 낸드 플래시 메모리에서 데이터를 프로그램하는 방법은 투플레인 쓰기(two plane program), 캐쉬 쓰기(cashe program), 파샬 쓰기(partial program) 등이 있다. 이처럼 낸드 플래시 메모리에 데이터를 프로그램을 하는 다양한 방법이 있지만, 데이터를 메모리 셀에 프로그램하는 시간(tPROG)은 동일하다. 따라서 제어기(220)는 프로그램 시간(tPROG)을 이용하여 낸드 플래시 메모리의 다양한 프로그램 동작을 제어할 수 있게 된다. 프로그램 시간(tPROG) 동안, 제어기(220)은 각각의 레지스터들(242,262,182)로부터 읽어온 프로그램 시간(tPROG) 정보를 이용하여 해당하는 낸드 플래시 메모리에 대한 억세스를 실시하지 않는다.
소거 시간(tBERS)은 블럭 단위로 메모리 셀을 소거하는 시간이다. 소거 시간(tBERS) 동안, 제어기(220)는 각각의 레지스터들(242,262,182)로부터 읽어온 소w정 시간(tBERS) 정보를 이용하여 해당하는 낸드 플래시 메모리에 대한 억세스를 실시하지 않는다.
세 가지 시간들(tR,tPROG,tBERS)을 이용하여 본 발명의 타이밍 정보를 설명 하고 있지만 반드시 그럴 필요는 없다. 세 가지 시간들(tR,tPROG,tBERS)은 설명의 편의를 위하여 메모리를 낸드 플래시 메모리라 가정했기 때문에 사용되었다. 본 발명의 타이밍 정보는 메모리들의 특성에 따라 제어기(220)가 메모리들(240,260,280)을 억세스할 때 필요한 타이밍 시간들을 포함하면 된다.
레지스터들(242,262,282)에 대한 타이밍 정보에 대한 저장은 메모리 제조 공정을 마친 후 실시한다. 레지스터들(242,262,282)은 메모리들(240,262,282)의 블럭 제로(block0)(도시되지 않음)일 수 있다. 일반적으로 메모리의 블럭 제로에는 제조사, 제조일, 메모리 크기 등 메모리를 알려주는 기본 정보가 저장되어 있다. 따라서, 이러한 블록 제로에 타이밍 정보를 저장하게 되면, 타이밍 정보를 위하여 별도의 추가 공간을 필요로 하지 않게 된다.
메모리 시스템(200)의 제어기(220)는 초기 동작시 레지스터들(242,262,282)로부터 각각의 메모리들(240,260,280)의 타이밍 정보들을 읽어와 저장해 둔다. 그 후, 제어기(220)는 저장된 각각의 메모리들(240,260,280)의 타이밍 정보들에 따라 메모리들(240,260,280)에 대한 억세스를 실시한다.
예를 들어, 제어기(220)가 읽기 동작을 수행을 하기 위해 제 1 메모리(240)를 억세스하는 과정은 다음과 같다. 제어기(220)는 제 1 메모리(240)에 읽기 명령을 전달한다. 제어기(220)는 제 1 메모리(240)에 읽기 명령을 전달하고 나서 내부적으로 카운트를 실시한다. 제 1 메모리(240)는 읽기 명령에 따라 페이지 버퍼(도시되지 않음)에 해당 데이터를 로딩시킨다. 제어기(220)는 읽기 명령을 전달한 뒤부터 카운트된 값과 저장된 제 1 메모리(240)의 읽기 시간(tR)을 비교한다. 만약 카운트된 값이 읽기 시간(tR)과 같거나 혹은 커질 때, 제어기(220)는 제 1 메모리(240)의 페이지 버퍼(도시되지 않음)에 데이터가 로딩되었다고 가정하고 데이터를 가져오게 된다. 상술한 과정을 통하여, 제어기(220)는 제 1 메모리(240)에 대한 읽기 동작을 완료한다.
본 발명의 메모리 시스템(200)은 메모리들(240,260,280)에 대한 억세스를 실시하기 위하여, R/nB 신호를 사용하지 않고 대신해 타이밍 정보를 이용한다. 이로써, 메모리들(240,260,280)에 대한 억세스를 효율적으로 관리하게 된다.
아래에서 본 발명의 메모리 시스템(200)이 효율적으로 메모리들(240,260,280)을 억세스하는 것을 설명하도록 하겠다. 이를 위해, 읽기 동작에 한정하고, 각각의 메모리들(240,260,280)의 읽기 시간(tR)을 다음 표와 같이 가정하겠다.
메모리(낸드 플래시) 읽기시간(tR)
제 1 메모리(240) 59㎲
제 2 메모리(260) 49㎲
제 3 메모리(280) 52㎲
제어기(220)가 각각의 메모리들(240,260,280)에 읽기 동작을 지시했다고 가정할 때, 레지스터(도시되지 않음)로 데이터 로딩은 제 2 메모리(260), 제 3 메모리(280), 제 1 메모리(240)의 순서로 진행될 것이다. 본 발명의 제어기(220)는 종래 기술처럼 각각의 메모리의 상태를 점검한 후 메모리 억세스를 실시하지 않는다. 본 발명의 제어기(220)는 각각의 메모리들(240,260,280)의 읽기시간(tR)에 대한 정보들을 이용하여 메모리에 대한 억세스를 실시한다. 제 2 메모리(260)에 데이터 로딩이 완료되었으면, 제어기(220)는 제 2 메모리(260)의 읽기시간(49㎲) 이후 제 2 메모리(260)에 대한 억세스를 실시할 수 있다. 따라서, 본 발명의 제어기(220)는 제 1 메모리(240)의 데이터 로딩이 완료되기 전에 제 2 메모리(260) 및 제 3 메모리(280)를 억세스하여 다른 명령을 실시할 수 있다.
종래의 메모리 시스템은 R/nB 신호를 이용하여 각각의 메모리들을 순서대로 억세스를 실시하고 있다. 따라서, 제 1 메모리(240)의 데이터 로딩이 완료되기 전까지 다른 메모리들(260,280)의 데이터 로딩이 완료되었음에도 불구하고 다른 동작을 실시할 수 없었다. 그러나, 본 발명의 메모리 시스템(200)의 제어기(220)는 각각의 메모리들(240,260,280)에 대한 읽기 시간(tR)을 알고 있기 때문에, 제 1 메모리(240)의 데이터 로딩 완료에 상관없이 해당 메모리의 데이터 로딩이 완료되었다면 그것의 읽기 시간(tR)을 이용하여 다음 명령을 실시할 수 있게 된다.
본 발명의 메모리 시스템(200)은 메모리들(240,260,280)의 타이밍 정보를 이용하여 보다 효율적으로 메모리 억세스를 실시하게 된다.
도 3은 본 발명 또 다른 메모리 시스템(300)을 보여주고 있다. 도 3을 참조하면, 메모리 시스템(300)은 제어기(320) 및 메모리들(340,360,380)을 포함하고 있다. 본 발명의 제어기(320)는 메모리들(340,360,380)의 각각의 타이밍 정보들(예를 들어, tR,tPROG,tBRES)을 저장하고 있다. 본 발명의 제어기(320)는 저장된 타이밍 정보들에 따라 각각의 메모리들(340,360,380)에 대한 억세스를 실시한다.
메모리 시스템(300)의 경우, 도 2의 메모리 시스템(200)과 달리 메모리들(340,360,380)이 각각의 타이밍 정보들을 저장하고 있을 필요가 없다. 또한, 메모리들(340,360,380)은 각각 R/nB 신호를 생성하고 있다.
제어기(320)는 초기 동작시 각각의 메모리들(340,360,380)로부터 R/nB 신호를 전달받아 각각의 메모리들(340,360,380)의 타이밍 정보들을 측정한다. 타이밍 정보 레지스터(322)는 측정된 각각의 메모리들(340,360,380)의 타이밍 정보를 저장하게 된다. 이후, 제어기(320)는 메모리들(340,360,380)을 억세스하는데 R/nB 신호를 이용하지 않고, 타이밍 정보 레지스터(322)에 저장된 타이밍 정보들을 이용하게 된다. 즉, R/nB 신호는 초기화할 때만 사용되고, 초기화 이후에는 사용하지 않게 된다.
이때, 메모리들(340,360,380)은 휘발성 메모리이든 불휘발성 메모리이든 상관없다. 다만, 타이밍 정보 레지스터(322)에 메모리들(340,360,380)을 억세스할 때 필요한 타이밍 정보를 포함하고 있으면 된다.
본 발명의 메모리 시스템(300)은 타이밍 정보 레지스터(322)에 각각의 메모리들(340,360,380)을 억세스하기 위한 타이밍 정보들을 저장하고 있다. 메모리 시스템(300)은 타이밍 정보 레지스터(322)에 저장된 타이밍 정보들을 이용하여, 각각의 메모리들(340,360,380)에 대한 억세스를 실시하게 된다. 따라서 종래의 기술보다, 효율적으로 메모리 억세스를 실시하게 된다.
본 발명에 따른 메모리 시스템(200,300)은 멀티칩(Multi Chip) 형태일 수도 있고, 원칩(One Chip)일 수도 있으며, 하나의 기판에 실장된 형태로 구성될 수도 있다.
도 4는 본 발명에 따른 복수의 메모리를 포함한 메모리 시스템의 메모리 억세스 방법을 보여주고 있다. 도 4를 참조하면, 메모리 억세스 방법은 다음과 같다.
S10 단계에서는 복수의 메모리의 타이밍 정보들을 측정한다. 타이밍 정보들은 제어기가 복수의 메모리를 억세스하는데 이용되는 시간들이다. 예를 들어, 복수의 메모리가 낸드 플래시 메모리라면, 타이밍 정보들은 읽기 시간(tR), 프로그램 시간(tPROG) 및 소거 시간(tBRES)이다. 타이밍 정보들에 대한 측정은 도 2의 메모리 시스템(200)과 도 3의 메모리 시스템(300)에 따라 서로 다르다.
우선 도 2의 메모리 시스템(200)을 생각하면 다음과 같다. 도 2의 메모리 시스템(200)의 메모리들(240,260,280)은 각각 타이밍 정보들을 저장하는 레지스터들(242,262,282)을 포함하고 있다. 따라서 제어기(220)는 초기화 동작시 각각의 레지스터들(242,262,282)로부터 타이밍 정보들을 읽어와 상기 복수의 메모리들(240,260,280)의 타이밍 정보들을 측정하게 된다.
도 3의 메모리 시스템(300)을 생각하면 다음과 같다. 도 3의 메모리 시스템(300)은 타이밍 정보를 저장하는 제어기(320)를 포함하고 있다. 제어기(320)는 타이밍 정보를 정보들을 저장하는 타이밍 정보 레지스터(322)를 포함하고 있다. 제어기(320)은 초기화 동작시 복수의 메모리들(340,360,380)으로부터 전달된 R/nB 신호를 전달받아 각각의 메모리들(340,360,380)의 타이밍 정보들을 측정한다.
S20 단계에서는 S10단계에서 측정된 타이밍 정보들을 저장한다. 도 2 및 도3 의 제어기(220,230)는 모두 타이밍 정보들을 저장하고 있다.
S30 단계에서는 S20 단계에서 저장된 타이밍 정보들을 이용하여 상기 제어기가 복수의 메모리들에 대한 억세스를 실시한다. 도 2의 메모리 시스템(200)의 경우, 제어기(220)이 복수의 메모리들에 대한 억세스를 실시하는데 R/nB 신호를 전혀 이용하지 않는다. 도 3의 메모리 시스템(300)의 경우, 제어기(320)는 초기화 동작시에만 복수의 메모리의 R/nB 신호를 이용하여 타이밍 정보를 측정하고, 그 후부터 R/nB 신호와 상관없이 저장된 타이밍 정보들을 이용하여 메모리 억세스를 실시하게 된다.
본 발명에 따른 메모리 시스템 및 메모리 억세스 방법은 R/nB 신호를 이용하지 않고 각각의 타이밍 정보들을 이용하여 메모리 억세스를 보다 효율적으로 하게 된다.
본 발명의 메모리 시스템은 메모리 카드에 사용될 수 있다.
본 발명의 메모리 시스템(200)은 메모리는 억세스 하는데 있어서 R/nB 신호를 사용하지 않기 때문에, 각각의 메모리는 R/nB 핀을 제거할 수 있다. 따라서, 메모리 시스템은 그만큼 패키지 크기를 줄일 수 있게 된다. 도 2의 메모리 시스템(200)의 경우, R/nB 신호를 전혀 사용하지 않기 때문에, 메모리는 R/nB 핀을 필요로 하지 않는다. 도 3의 메모리 시스템(300)의 경우, 초기화 동작시에만 R/nB 신호를 이용하기 때문에, 초기화 동작시에만 다른 핀을 공유하여 R/nB 신호를 제어기로 전달하면, 메모리는 R/nB핀을 사용하지 않을 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 바와 같이 본 발명에 따른 반도체은 메모리의 타이밍 정보들을 이용하여 메모리에 대한 억세스를 실시하는 제어기를 포함하고 있다. 이로써, 본 발명의 메모리 시스템 및 그것의 메모리 억세스 방법은 보다 효율적으로 메모리 억세스를 실시하게 된다.

Claims (31)

  1. 복수의 메모리; 및
    상기 복수의 메모리를 제어하는 제어기를 포함하되,
    상기 제어기는 상기 복수의 메모리의 각각의 타이밍 정보를 이용하여 상기 복수의 메모리에 대한 억세스를 실시하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 복수의 메모리는 억세스하는데 필요한 상기 메모리의 타이밍 정보들을 저장하고 있는 레지스터들을 각각 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 복수의 메모리는 공통의 버스 라인을 공유하고 있는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 제어기는 초기화 동작시 상기 레지스터들로부터 상기 타이밍 정보들을 읽어와 상기 복수의 메모리를 억세스하는 메모리 시스템.
  5. 제 2 항에 있어서,
    상기 복수의 메모리들은 R/nB 신호(Ready and Busy Output)를 생성하지 않는 메모리 시스템.
  6. 제 2 항에 있어서,
    상기 복수의 메모리는 불휘발성 메모리인 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 복수의 메모리는 낸드 플래시 메모리인 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 타이밍 정보는 읽기 시간(tR), 프로그램 시간(tPROG) 및 소거 시간(tBERS)인 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 레지스터들은 메모리에 대한 기본 정보를 저장하고 있는 블럭 제로를 이용하는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 제어기는 상기 레지스터들로부터 상기 타이밍 정보들을 읽어와 저장할 수 있는 저장장치를 포함하는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 제어기는 상기 저장장치에 저장된 타이밍 정보들을 이용하여 상기 복수의 메모리에 대한 억세스를 실시하는 메모리 시스템.
  12. 복수의 메모리; 및
    상기 복수의 메모리를 제어하는 제어기를 포함하되,
    상기 제어기는 상기 복수의 메모리를 억세스하는데 필요한 타이밍 정보들을 저장하고 있는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 제어기는 상기 타이밍 정보들을 저장하는 레지스터를 포함하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 복수의 메모리는 공통의 버스라인을 공유하는 메모리 시스템.
  15. 제 13 항에 있어서,
    상기 제어기는 초기화 동작시, 상기 복수의 메모리의 R/nB 신호를 전달받아 상기 타이밍 정보들을 측정하여 상기 레지스터에 저장하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 레지스터에 상기 타이밍 정보들이 저장된 이후에 상기 제어기는 상기 복수의 메모리로부터 전달되는 R/nB 신호를 무시하는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 복수의 메모리는 불휘발성 메모리인 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 복수의 메모리는 낸드 플래시 메모리인 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 타이밍 정보들은 읽기 시간(tR), 프로그램 시간(tPROG) 및 소거 시간(tBERS)인 메모리 시스템.
  20. 제 1 항 및 제 11 항에 있어서,
    상기 메모리 시스템은 멀티칩(multi chip) 혹은 원칩(one chip)인 메모리 시스템.
  21. 복수의 메모리과 상기 복수의 메모리를 제어하는 제어기를 포함하는 메모리 시스템에서 메모리 억세스 방법에 있어서:
    (a) 상기 복수의 메모리의 타이밍 정보들을 측정하는 단계;
    (b) 상기 측정된 타이밍 정보들을 저장하는 단계; 및
    (c) 상기 저장된 타이밍 정보들을 이용하여 상기 복수의 메모리에 대한 억세스를 실시하는 단계를 포함하는 메모리 시스템의 메모리 억세스 방법.
  22. 제 21 항에 있어서,
    상기 타이밍 정보들은 상기 복수의 메모리에 저장되어 있는 메모리 시스템의 메모리 억세스 방법.
  23. 제 22 항에 있어서,
    상기 타이밍 정보들은 상기 복수의 메모리를 제조하는 단계에서 저장되는 메모리 시스템의 메모리 억세스 방법.
  24. 제 23 항에 있어서,
    상기 제어기는 상기 (a) 단계에서 측정된 타이밍 정보들을 저장하는 타이밍 정보 레지스터를 포함하는 메모리 시스템의 메모리 억세스 방법.
  25. 제 24 항에 있어서,
    상기 복수의 메모리는 불휘발성 메모리인 메모리 시스템의 메모리 억세스 방법.
  26. 제 25 항에 있어서,
    상기 복수의 메모리는 낸드 플래시 메모리인 메모리 시스템의 메모리 억세스 방법.
  27. 제 26 항에 있어서,
    상기 타이밍 정보들은 읽기 시간(tR), 프로그램 시간(tPROG) 및 소거 시간(tBERS)인 메모리 시스템의 메모리 억세스 방법.
  28. 제 21 항에 있어서,
    상기 제어기는 초기화 동작시 상기 복수의 메모리의 R/nB 신호들을 전달받아 상기 타이밍 정보들을 측정하는 메모리 시스템의 메모리 억세스 방법.
  29. 제 28 항에 있어서,
    상기 제어기는 상기 측정된 타이밍 정보들을 저장하는 타이밍 정보 레지스터를 포함하는 메모리 시스템의 메모리 억세스 방법.
  30. 제 29 항에 있어서,
    상기 타이밍 저장 레지스터에 상기 타이밍들이 저장된 후에, 상기 제어기는 복수의 메모리의 R/nB 신호를 무시하고, 상기 타이밍 정보 레지스터에 저장된 상기 타이밍들을 이용하여 상기 복수의 메모리에 대한 억세스를 실시하는 메모리 시스템의 메모리 억세스 방법.
  31. 제 21 항에 있어서,
    상기 메모리 시스템은 메모리 카드인 메모리 시스템의 메모리 억세스 방법.
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