TWI672706B - 記憶體儲存裝置及其操作方法 - Google Patents

記憶體儲存裝置及其操作方法 Download PDF

Info

Publication number
TWI672706B
TWI672706B TW104141992A TW104141992A TWI672706B TW I672706 B TWI672706 B TW I672706B TW 104141992 A TW104141992 A TW 104141992A TW 104141992 A TW104141992 A TW 104141992A TW I672706 B TWI672706 B TW I672706B
Authority
TW
Taiwan
Prior art keywords
memory
storage area
temporary storage
page
controller
Prior art date
Application number
TW104141992A
Other languages
English (en)
Other versions
TW201721639A (zh
Inventor
賴敬中
李連春
Original Assignee
南韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商愛思開海力士有限公司 filed Critical 南韓商愛思開海力士有限公司
Priority to TW104141992A priority Critical patent/TWI672706B/zh
Priority to US15/279,169 priority patent/US9804799B2/en
Publication of TW201721639A publication Critical patent/TW201721639A/zh
Application granted granted Critical
Publication of TWI672706B publication Critical patent/TWI672706B/zh

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0223User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023Free address space management
    • G06F12/0238Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0628Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656Data buffering arrangements
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0602Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604Improving or facilitating administration, e.g. storage management
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601Interfaces specially adapted for storage systems
    • G06F3/0668Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671In-line storage system
    • G06F3/0683Plurality of storage devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)

Abstract

本發明揭露一種記憶體儲存裝置及其操作方法,係透過一控制器來執行一操作方法以將資料寫入至一記憶體儲存裝置的複數個記憶體晶片中,並對多個記憶體晶片進行交錯編程。該操作方法包含:一寫入請求步驟、一讀取請求步驟、一頁暫存區寫入步驟、切換該等記憶體晶片中的另一記憶體晶片,並重覆上述步驟、直至每一該等記憶體晶片皆進行過該等步驟、及一頁暫存區編程步驟;而當尚未執行該頁暫存區編程步驟之前,傳輸至各該記憶體晶片之頁暫存區的資料將暫存於該頁暫存區內。藉此減少靜態隨機存取記憶體的配置數量,並達到同時對多個記憶體晶片進行編程操作的功效。

Description

記憶體儲存裝置及其操作方法
本發明係關於一種半導體裝置及其操作方法,特別是關於一種記憶體儲存裝置及其操作方法。
近年來,數位相機、智慧型手機與MP3的成長十分迅速,使得消費者對儲存媒體的需求也急速增加。由於非揮發性記憶體裝置儲存之資料在斷電後也不會消失,且具有省電與體積小的特性,故極適合應用於可攜式產品上,例如,嵌入式多媒體卡(eMMC)就是一種以NAND快閃記憶體作為儲存媒體的儲存裝置。
快閃記憶體儲存裝置,典型地包括一個控制器和多個快閃記憶體晶片。基於快閃記憶體的特性,快閃記憶體在進行編程操作的過程會比執行讀取操作耗費更多的時間。為了提高寫入速度與背景的垃圾回收(garbage collection)操作,一般會採用記憶體交錯(memory interleaving)的方式,當某個快閃記憶體晶片正進行編程操作時,控制器可以切換到另一個快閃記憶體晶片進行操作,從而節省整體的操作時間。然而,若要達成上述功效,必須增加控制器中靜態隨機存取記憶體的配置數量。因靜態隨機存取記憶體的成本較高,所以一般會希望降低靜態隨機存取記憶體的使用量。此外,基於快閃記憶 體的特性,當控制器對一快閃記憶體晶片進行編程操作時,該快閃記憶體晶片將無法同時被讀取,因而延長了存取時間。
本發明之一目的在於減少靜態隨機存取記憶體的使用數量,但仍能實現對多個記憶體晶片進行交錯編程。
本發明之另一目的在於使控制器對記憶體晶片進行頁暫存區寫入後,且於頁暫存區編程前,亦可同時對該記憶體晶片進行讀取操作。
為達上述目的及其他目的,本發明提出一種記憶體儲存裝置的操作方法,係透過一控制器將資料寫入至一記憶體儲存裝置的複數個記憶體晶片中,各該記憶體晶片具有一頁暫存區及一儲存區,該控制器具有一緩衝區,該操作方法包含:一寫入請求步驟,該控制器係接收對該等記憶體晶片中之其一記憶體晶片的一寫入請求指令,並儲存所需寫入的資料於該緩衝區中;一讀取請求步驟,該控制器係接收對該等記憶體晶片中之該其一記憶體晶片的一讀取請求指令,並根據該讀取請求指令,將該其一記憶體晶片之儲存區中所需讀取的資料傳輸至該控制器的緩衝區;一頁暫存區寫入步驟,係執行該頁暫存區寫入指令,控制暫存於該緩衝區中需寫入的資料傳輸至該其一記憶體晶片之頁暫存區;切換該等記憶體晶片中的另一記憶體晶片,並重覆該寫入請求步驟、該讀取請求步驟及該頁暫存區寫入步驟,直至每一該等記憶體晶片皆進行過該寫入請求步驟、該讀取請求步驟與該頁暫存區寫入步驟;及一頁暫存區編程步驟,係執行一頁暫存區編程指令,以將每一該等記憶體晶片之該頁暫存區的資 料寫入至各該記憶體晶片的儲存區,其中,於尚未執行該頁暫存區編程步驟之前,傳輸至各該記憶體晶片之頁暫存區的資料將暫存於該頁暫存區內。
於本發明之一實施例中,各該記憶體晶片之頁暫存區更可分類為一頁暫存保留區以及一頁暫存資料區,於該讀取請求步驟中,所需讀取的資料係先傳輸至各該記憶體晶片之該頁暫存資料區中再傳輸至該緩衝區,於該頁暫存區寫入步驟中,係將該緩衝區中的資料傳輸至該頁暫存保留區。
於本發明之一實施例中,該頁暫存區寫入步驟係於該控制器之該緩衝區的儲存空間額滿後始被執行。
於本發明之一實施例中,各該記憶體晶片之該儲存區係選自單階記憶胞(SLC)、多階記憶胞(MLC)、三階記憶胞(TLC)其中之一或其組合。
於本發明之一實施例中,各該記憶體晶片係選自快閃記憶體、鐵電隨機存取記憶體、磁阻式隨機存取記憶體、電阻式隨機存取記憶體、相變隨機存取記憶體其中之一或其組合。
為達上述目的及其他目的,本發明復提出一種記憶體儲存裝置包含:複數個記憶體晶片,各該記憶體晶片係包含一頁暫存區及一儲存區;以及一控制器,係包含一緩衝區,藉由該控制器對各該記憶體晶片執行上述各實施例中所述之記憶體儲存裝置的操作方法。
於本發明之一實施例中,各該記憶體晶片之頁暫存區更分類為一頁暫存保留區以及一頁暫存資料區,該控制器係將各該記憶體晶片之儲存區中所需讀取的資料係先傳輸至各該記憶體晶片之該頁暫存資料區,再傳輸至該緩衝區,以及該控制器係將該緩衝區中需寫入對應之記憶體晶片的資料傳輸至該頁暫存保留區。
於本發明之一實施例中,該控制器係具有至少一靜態隨機存取記憶體以做為該緩衝區,該靜態隨機存取記憶體係對應至少二個記憶體晶片,該緩衝區係包含兩個平面頁面大小的儲存空間。
於本發明之一實施例中,各該記憶體晶片之該儲存區係選自單階記憶胞(SLC)、多階記憶胞(MLC)、三階記憶胞(TLC)其中之一或其組合。
於本發明之一實施例中,各該記憶體晶片係選自快閃記憶體、鐵電隨機存取記憶體、磁阻式隨機存取記憶體、電阻式隨機存取記憶體、相變隨機存取記憶體其中之一或其組合。
藉此,本發明提供的操作方法,可於控制器對某記憶體晶片進行頁暫存區寫入後,且於頁暫存區編程前,仍然可以對此記憶體晶片進行讀取操作。此外,本發明可減少習知技術中靜態隨機存取記憶體的使用量,但仍可達到同時對多個記憶體晶片進行編程操作的功效。
10,20,30‧‧‧記憶體儲存裝置
100,400,500‧‧‧控制器
101,401,501‧‧‧緩衝區
102,402,502‧‧‧公用匯流排
200,2001,2002,200n,300,3001,3002,3003,3004‧‧‧緩衝區
201,2011,2012,201n,301,3011,3012,3013,3014‧‧‧頁暫存保留區
202,2021,2022,202n,302,3021,3022,3023,3024‧‧‧頁暫存資料區
203,2031,2032,203n,303,3031,3032,3033,3034‧‧‧儲存區
3011a,3011b,3012a,3012b,3013a,3013b,3014a,3014b‧‧‧頁暫存保留區頁面
3021a,3021b,3022a,3022b,3023a,3023b,3024a,3024b‧‧‧頁暫存資料區頁面
3041a,3041b‧‧‧儲存區頁面
501a,501b‧‧‧緩衝區平面頁面
C1,C2,Cn,C21,C22,C23,C24‧‧‧記憶體晶片
S1~S4,S11~S15,S111~S112‧‧‧方法步驟
〔圖1〕係為本發明一實施例中之記憶體儲存裝置的方塊圖。
〔圖2〕係為圖1中記憶體儲存裝置的操作方法流程圖。
〔圖3〕係為本發明一實施例中之記憶體儲存裝置的方塊圖。
〔圖4〕係為圖3中記憶體儲存裝置的操作方法流程圖。
〔圖5〕係為本發明一實施例中之記憶體儲存裝置的細部構造區塊圖。
為充分瞭解本發明之目的、特徵及功效,茲藉由下述具體之實施例,並配合所附之圖式,對本發明做一詳細說明,說明如後:圖1為本發明之一實施例中,記憶體儲存裝置的方塊圖。圖2為圖1中記憶體儲存裝置的操作方法流程圖。參閱圖1與圖2,本實施例中提供一種記憶體儲存裝置的操作方法,係透過一控制器100將資料寫入至一記憶體儲存裝置10的兩個記憶體晶片C1、C2中,各該記憶體晶片C1、C2具有一頁暫存區200、300及一儲存區203、303,該控制器100具有一緩衝區101。
該控制器100可藉由一公用匯流排102將資料傳輸至該等憶體晶片C1、C2中,該操作方法包含:步驟S1、步驟S111之讀取請求、步驟S112之寫入請求、頁暫存區寫入步驟S2、步驟S3、及步驟S4之頁暫存區編程步驟。
首先步驟S1係檢查需執行寫入請求指令或讀取請求指令,若需要讀取資料則執行步驟S111,若需要寫入資料則執行步驟S112。
於該步驟S112之寫入請求步驟中,該控制器100係由外部裝置(例如:主機)接收對該等記憶體晶片C1、C2中之其一記憶體晶片的一寫入請求指令(執行順序係對各該記憶體晶片逐一執行,圖1的示例係自C1開始,本發明並未對記憶體晶片C1與C2的選取順序加以限制),並儲存所需寫入的資料於該緩衝區101中。於該步驟S111之讀取請求步驟中,該控制器100係接收對該等記憶體晶片C1、C2中之該其一記憶體晶片的一讀取請求指令(執行順序係對各該記憶體晶片逐一執行,圖1的示例係自C1開始,本發明並未對記憶體晶片C1與C2的選取順序加以限制),並根據該讀取請求指令,將該其一記憶體晶片C1之儲存區203中所需讀取的資料傳輸至該控制器100的緩衝區101。此外,於該步驟S1 中,對於一個記憶體晶片的寫入請求與讀取請求可於皆接收執行後再進入步驟S2。
該頁暫存區寫入步驟S2係執行該頁暫存區寫入指令,控制暫存於該緩衝區101中需寫入的資料傳輸至該其一記憶體晶片C1之頁暫存區200,而該緩衝區101內的資料可於接收下一筆需寫入的資料時直接覆寫。接者進入步驟S3,判斷是否仍有未執行過上述步驟的其他記憶體晶片,於仍有未執行過上述步驟的其他記憶體晶片時再回到步驟S1,而於無未執行過上述步驟的其他記憶體晶片時則進入步驟S4,該步驟S3係切換該等記憶體晶片C1、C2中的另一記憶體晶片C2,並重覆該步驟S111之讀取請求及/或該步驟S112之寫入請求、及該頁暫存區寫入步驟S2,直至每一該等記憶體晶片C1、C2皆進行過該步驟S1、該步驟S111及/或該步驟S112與該頁暫存區寫入步驟S2。
該頁暫存區編程步驟S4係執行一頁暫存區編程指令,以將每一該等記憶體晶片C1、C2之該頁暫存區200、300的資料寫入至各該記憶體晶片C1、C2的儲存區203、303,其中,於尚未執行該頁暫存區編程步驟S4之前,傳輸至各該記憶體晶片C1、C2之頁暫存區200、300的資料將暫存於該頁暫存區200、300內。
上述實施例中,當資料從控制器100之緩衝區101傳輸至記憶體晶片C1、C2之頁暫存區200、300時,係等候該控制器100執行一頁暫存區編程指令,才會將該資料分別由該頁暫存區200、300寫入至各該記憶體晶片C1、C2的儲存區203、303,因此不同於習知技術中之技術手段:「資料從一控制器之緩衝區傳輸至一記憶體晶片之頁暫存區後,就立即把該頁暫存區之資料寫入至該記憶體晶片的儲存區。」本實施例之操作方式,將使記憶體晶片在進行頁暫 存區寫入後,不需要等待冗長的編程忙碌時間,即可馬上提供讀取請求步驟的進行,而當所有記憶體晶片之頁暫存區內皆存放了欲寫入的資料後,才同步將各該記憶體晶片之該頁暫存區內的資料寫入各該記憶體晶片之儲存區,藉由較耗時之資料區寫入步驟的歸納與統一執行,係可有效節省整個記憶體儲存裝置的存取時間。此外,本實施例中,兩個記憶體晶片C1、C2僅做為示例,本領域之通常知識者亦可將本實施例之操作方法類推至如圖3所示之n個記憶體晶片。
於上述實施例中,各該記憶體晶片C1、C2之頁暫存區200、300更可分類為一頁暫存保留區201、301以及一頁暫存資料區202、302。請參閱圖1與圖2,於該步驟S111的讀取請求中,所需讀取的資料係先傳輸至各該記憶體晶片C1、C2之該頁暫存資料區202、302中再傳輸至該控制器100之該緩衝區101,於該頁暫存區寫入步驟S2中,係將該緩衝區101中的資料傳輸至該頁暫存保留區201、301。本實施例中,兩個記憶體晶片C1、C2僅做為示例,本領域之通常知識者亦可將本實施例之操作方法類推至如圖3所示之n個記憶體晶片。
圖3為本發明另一實施例之記憶體儲存裝置的方塊圖。圖4為圖3中記憶體儲存裝置的操作方法流程圖。於一實施例中,頁暫存區寫入步驟S13係於該控制器之該緩衝區的儲存空間額滿後始被執行。請參閱圖3與圖4,本實施例中考慮控制器之緩衝區空間額滿的情形僅為示例,亦可不需要等到緩衝區空間額滿才執行頁暫存區寫入,控制器的演算法可以決定何時執行頁暫存區寫入操作。
如圖3所示,本實施例中一種記憶體儲存裝置的操作方法係透過一控制器400將資料寫入至一記憶體儲存裝置20的複數個記憶體晶片C1~Cn中,各該記憶體晶片C1~Cn具有一頁暫存區2001~200n及一儲存區2031~203n,該控制 器400具有一緩衝區401,其中該控制器400可藉由一公用匯流排402將資料傳輸至該等記憶體晶片C1~Cn中。請同時參閱圖3與圖4,該操作方法包含:一步驟S11,於寫入請求之指令下(對應步驟S112),該控制器400係由外部裝置(例如:主機)接收對該等記憶體晶片C1~Cn中之其一記憶體晶片C1的寫入請求指令,並儲存所需寫入的資料於該緩衝區401中;於讀取請求之指令下(對應步驟S111),該控制器400係接收對該等記憶體晶片C1~Cn中之該其一記憶體晶片C1的讀取請求指令,並根據該讀取請求指令,將該其一記憶體晶片C1之儲存區2031中所需讀取的資料傳輸至該控制器400的緩衝區401。
於圖4之步驟S12中,係判斷該控制器400之該緩衝區401空間是否額滿,若未額滿則重複接收寫入請求指令(對應步驟S112)或讀取請求指令(對應步驟S111),若該緩衝區401空間已額滿,則進入下一步驟,執行一頁暫存區寫入步驟S13。該頁暫存區寫入步驟S13係執行該頁暫存區寫入指令,如圖3所示,控制暫存於該緩衝區401中需寫入的資料傳輸至該其一記憶體晶片C1之頁暫存區2001。
於圖4之步驟S14中,係判斷是否需切換至其他記憶體晶片,以切換該等記憶體晶片C1~Cn中的另一記憶體晶片C2,並重覆該步驟S111之讀取請求及/或該步驟S112之寫入請求、該步驟S12及該頁暫存區寫入步驟S13,直至每一該等記憶體晶片C1~C2皆進行過上述步驟。
於不再存有未執行過上述步驟的其他記憶體晶片後即進入步驟S15,該步驟S15係執行一頁暫存區編程指令,以將每一該等記憶體晶片C1~Cn之該頁暫存區2001~200n的資料寫入至各該記憶體晶片C1~Cn的儲存區2031~203n,其中,於尚未執行該頁暫存區編程步驟S15之前,傳輸至各該記憶體晶片C1~Cn之 該頁暫存區2001~200n的資料將暫存於該頁暫存區2001~200n內。本實施例中,各該記憶體晶片C1~Cn之頁暫存區2001~200n更可分類為一頁暫存保留區2011~201n以及一頁暫存資料區2021~202n,請參閱圖3與圖4,於該步驟S111之讀取請求中,所需讀取的資料係先傳輸至各該記憶體晶片C1~Cn之該頁暫存資料區2021~202n中再傳輸至該控制器400之該緩衝區401,於該頁暫存區寫入步驟S112中,係將該緩衝區401中的資料傳輸至該頁暫存保留區2011~201n。本實施例中步驟S14,係以依序切換記憶體晶片C1~Cn做為示例,本實施例並未限制該等記憶體晶片C1~Cn的切換順序。
於上述數個實施例中,記憶體晶片之儲存區可選自例如:單階記憶胞(SLC)、多階記憶胞(MLC)、三階記憶胞(TLC)或其中任一組合。
於上述數個實施例中,記憶體晶片可選自例如:NAND快閃記憶體、NOR快閃記憶體、鐵電隨機存取記憶體、磁阻式隨機存取記憶體、電阻式隨機存取記憶體、相變隨機存取記憶體或其中任一組合。
圖5為本發明之再一實施例的記憶體儲存裝置區塊圖。請參閱圖4與圖5,本實施例中提供一種記憶體儲存裝置30,包含:4個記憶體晶片C21~C24以及一控制器500。各該記憶體晶片C21~C24係包含一頁暫存區33001~3004及一儲存區3031~3034。該控制器500係包含一緩衝區501,其中該控制器500可藉由一公用匯流排502將該緩衝區501之資料傳輸至該等記憶體晶片C21~C24中,並藉由該控制器500對各該記憶體晶片C21~C24執行如圖4中記憶體儲存裝置之操作流程。
以下針對該記憶體儲存裝置30之細部構造及操作機制進行說明。請參閱圖5,該控制器500之靜態隨機存取記憶體的配置數量係具有至少包含一個記憶體晶片一次最大可編程的大小。舉例而言,若控制器欲存取的是一個具有 3D多階記憶胞架構且具有4個平面頁面的NAND快閃記憶體晶片,假設一個頁面大小為8KB,則該控制器需配置之靜態隨機存取記憶體容量為64KB。
本實施例中以兩個平面頁面(two-plane page)501a、501b大小的靜態隨機存取記憶體為示例,如圖5所示,各該記憶體晶片C21~C24之頁暫存區3001~3004更可分類為一頁暫存保留區3011~3014以及一頁暫存資料區3021~3024,該控制器500係將各該記憶體晶片C21~C24之儲存區3031~3034中所需讀取的資料係先傳輸至各該記憶體晶片C21~C24之該頁暫存資料區3021~3024中,再傳輸至該緩衝區501,以及該控制器500係將該緩衝區501中需寫入對應各該記憶體晶片C21~C24的資料傳輸至該頁暫存保留區3011~3014。
請參閱圖4與圖5,舉例而言,若控制器500先對記憶體晶片C21進行一步驟S112的寫入請求,以接收對該記憶體晶片C21的一寫入請求指令,並儲存所需寫入的資料於該控制器500之緩衝區501中。於執行該步驟S112的過程中,該控制器500可同時對另一記憶體晶片C23執行一步驟S111之讀取請求,該控制器500將該記憶體晶片C23之該儲存區3033中所需讀取的資料係先傳輸至該記憶體晶片C23之該頁暫存資料區3023中,再傳輸至該控制器500之該緩衝區501。此時,若判斷該緩衝區501之儲存空間已額滿(對應至步驟S12),則該控制器500將對該記憶體晶片C21執行一頁暫存區寫入步驟S13,即該控制器500執行一頁暫存區寫入指令,控制暫存於該緩衝區501中需寫入的資料傳輸至該記憶體晶片C21之該頁暫存保留區3011,在執行頁暫存區寫入的動作後,不需等待冗長的編程忙碌時間,該控制器500即可再次對該記憶體晶片C21執行讀取動作。之後該控制器500再切換至另一記憶體晶片C22(對應至步驟S14),以再次接收欲寫入至該記憶體晶片C22之資料。重覆上述步驟S111、S112、S12~S13,直至4個記憶體晶片C21~C24 皆完成步驟S111、S112、S12~S13。本實施例中於控制器之緩衝區空間額滿後,才執行頁暫存區寫入指令的操作僅為示例,亦可透過該控制器500之演算法運算,以決定何時需執行頁暫存區寫入指令。
接著,等候外部裝置對該控制器500下達一頁暫存區編程指令,以進行一頁暫存區編程步驟S15,該控制器500將同時傳輸該等記憶體晶片C21~C24之該頁暫存保留區3011~3014的資料,以寫入至各該記憶體晶片C21~C24對應的儲存區3031~3034。
於上述實施例中,記憶體晶片之儲存區可選自例如:單階記憶胞(SLC)、多階記憶胞(MLC)、三階記憶胞(TLC)或其中任一組合。此外,上述記憶體晶片可選自例如:NAND快閃記憶體、NOR快閃記憶體、鐵電隨機存取記憶體、磁阻式隨機存取記憶體、電阻式隨機存取記憶體、相變隨機存取記憶體或其中任一組合。
與習知技術相較,本發明之記憶體儲存裝置減少了習知技術中靜態隨機存取記憶體的使用量,但仍能達到對多個記憶體晶片進行交錯編程的功效。此外,本發明提供的記憶體儲存裝置及其操作方法,亦可達到「於控制器對某一記憶體晶片進行頁暫存區寫入操作後,且於頁暫存區編程前,仍可對該記憶體晶片進行讀取操作」的功效,因而有效節省對多個記憶體晶片之整體編程時間。
本發明在上文中已以較佳實施例揭露,然熟習本項技術者應理解的是,該實施例僅用於描繪本發明,而不應解讀為限制本發明之範圍。應注意的是,舉凡與該實施例等效之變化與置換,均應設為涵蓋於本發明之範疇內。因此,本發明之保護範圍當以申請專利範圍所界定者為準。

Claims (10)

  1. 一種記憶體儲存裝置的操作方法,係透過一控制器將資料寫入至一記憶體儲存裝置的複數個記憶體晶片中,各該記憶體晶片具有一頁暫存區及一儲存區,該控制器具有一緩衝區,該操作方法包含:一寫入請求步驟,該控制器係接收對該等記憶體晶片中之其一記憶體晶片的一寫入請求指令,並儲存所需寫入的資料於該緩衝區中;一讀取請求步驟,該控制器係接收對該等記憶體晶片中之該其一記憶體晶片的一讀取請求指令,並根據該讀取請求指令,將該其一記憶體晶片之儲存區中所需讀取的資料傳輸至該控制器的該緩衝區;一頁暫存區寫入步驟,係執行該頁暫存區寫入指令,控制暫存於該緩衝區中需寫入的資料傳輸至該其一記憶體晶片之頁暫存區;切換該等記憶體晶片中的另一記憶體晶片,並重覆該寫入請求步驟、該讀取請求步驟及該頁暫存區寫入步驟,直至每一該等記憶體晶片皆進行過該寫入請求步驟、該讀取請求步驟與該頁暫存區寫入步驟;及一頁暫存區編程步驟,係執行一頁暫存區編程指令,以將每一該等記憶體晶片之該頁暫存區的資料寫入至各該記憶體晶片的儲存區, 其中,於尚未執行該頁暫存區編程步驟之前,傳輸至各該記憶體晶片之頁暫存區的資料將暫存於該頁暫存區內。
  2. 如請求項1所述之操作方法,其中各該記憶體晶片之頁暫存區更分類為一頁暫存保留區以及一頁暫存資料區,於該讀取請求步驟中,所需讀取的資料係先傳輸至各該記憶體晶片之該頁暫存資料區中再傳輸至該緩衝區,於該頁暫存區寫入步驟中,係將該緩衝區中的資料傳輸至該頁暫存保留區中。
  3. 如請求項2所述之操作方法,其中該頁暫存區寫入步驟係於該控制器之該緩衝區的儲存空間額滿後始被執行。
  4. 如請求項1至3中任一項所述之操作方法,其中各該記憶體晶片之該儲存區係選自單階記憶胞(SLC)、多階記憶胞(MLC)、三階記憶胞(TLC)其中之一或其組合。
  5. 如請求項4所述之操作方法,其中各該記憶體晶片係選自快閃記憶體、鐵電隨機存取記憶體、磁阻式隨機存取記憶體、電阻式隨機存取記憶體、相變隨機存取記憶體其中之一或其組合。
  6. 一種記憶體儲存裝置包含:複數個記憶體晶片,各該記憶體晶片係包含一頁暫存區及一儲存區;以及一控制器,係包含一緩衝區,藉由該控制器對各該記憶體晶片執行如請求項1至5中任一項所述之操作方法。
  7. 如請求項6所述之記憶體儲存裝置,其中各該記憶體晶片之頁暫存區更分類為一頁暫存保留區以及一頁暫存資料區,該控制器係將各該記憶體晶片之儲存區中所需讀取的資料係先傳輸至各該記憶體晶片之該頁暫存資料區中再傳輸至該緩衝區,以及該控制器係將該緩衝區中需寫入對應之記憶體晶片的資料傳輸至該頁暫存保留區。
  8. 如請求項6或7所述之記憶體儲存裝置,其中該控制器係具有至少一靜態隨機存取記憶體以做為該緩衝區,該靜態隨機存取記憶體係對應至少二個記憶體晶片,該緩衝區係包含兩個平面頁面大小的儲存空間。
  9. 如請求項8所述之記憶體儲存裝置,各該記憶體晶片之該儲存區係選自單階記憶胞(SLC)、多階記憶胞(MLC)、三階記憶胞(TLC)其中之一或其組合。
  10. 如請求項9所述之記憶體儲存裝置,其中各該記憶體晶片係選自快閃記憶體、鐵電隨機存取記憶體、磁阻式隨機存取記憶體、電阻式隨機存取記憶體、相變隨機存取記憶體其中之一或其組合。
TW104141992A 2015-12-14 2015-12-14 記憶體儲存裝置及其操作方法 TWI672706B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW104141992A TWI672706B (zh) 2015-12-14 2015-12-14 記憶體儲存裝置及其操作方法
US15/279,169 US9804799B2 (en) 2015-12-14 2016-09-28 Memory storage device and operating method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104141992A TWI672706B (zh) 2015-12-14 2015-12-14 記憶體儲存裝置及其操作方法

Publications (2)

Publication Number Publication Date
TW201721639A TW201721639A (zh) 2017-06-16
TWI672706B true TWI672706B (zh) 2019-09-21

Family

ID=59019246

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104141992A TWI672706B (zh) 2015-12-14 2015-12-14 記憶體儲存裝置及其操作方法

Country Status (2)

Country Link
US (1) US9804799B2 (zh)
TW (1) TWI672706B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6968016B2 (ja) * 2018-03-22 2021-11-17 キオクシア株式会社 ストレージデバイスおよびコンピュータシステム
KR20200142219A (ko) 2019-06-12 2020-12-22 삼성전자주식회사 전자 장치 및 그의 저장 공간 이용 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070088903A1 (en) * 2005-10-17 2007-04-19 Samsung Electronics Co., Ltd. Memory module, memory system and method for controlling the memory system
US20100318839A1 (en) * 2009-06-16 2010-12-16 Sandisk Corporation Data recovery in multi-level cell nonvolatile memory
TW201135732A (en) * 2009-12-18 2011-10-16 Sandisk Corp Data transfer flows for on-chip folding
TW201140594A (en) * 2009-12-18 2011-11-16 Sandisk Corp Maintaining updates of multi-level non-volatile memory in binary non-volatile memory

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130060791A (ko) 2011-11-30 2013-06-10 삼성전자주식회사 마모도 제어 로직을 포함하는 메모리 시스템, 데이터 저장 장치, 메모리 카드, 그리고 솔리드 스테이트 드라이브
KR102356523B1 (ko) 2015-08-04 2022-02-03 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070088903A1 (en) * 2005-10-17 2007-04-19 Samsung Electronics Co., Ltd. Memory module, memory system and method for controlling the memory system
US20100318839A1 (en) * 2009-06-16 2010-12-16 Sandisk Corporation Data recovery in multi-level cell nonvolatile memory
TW201135732A (en) * 2009-12-18 2011-10-16 Sandisk Corp Data transfer flows for on-chip folding
TW201140594A (en) * 2009-12-18 2011-11-16 Sandisk Corp Maintaining updates of multi-level non-volatile memory in binary non-volatile memory

Also Published As

Publication number Publication date
US20170168754A1 (en) 2017-06-15
TW201721639A (zh) 2017-06-16
US9804799B2 (en) 2017-10-31

Similar Documents

Publication Publication Date Title
US8606988B2 (en) Flash memory control circuit for interleavingly transmitting data into flash memories, flash memory storage system thereof, and data transfer method thereof
US8606987B2 (en) Data writing method for flash memory and controller using the same
JP5021220B2 (ja) 不揮発性メモリ装置及びそのマルチページコピーバック方法
US7409473B2 (en) Off-chip data relocation
US9098491B2 (en) Method and system for performing data transfer with a flash storage medium
US8332569B2 (en) Nonvolatile memory system using data interleaving scheme
TWI473116B (zh) 多通道記憶體儲存裝置及其控制方法
KR101431205B1 (ko) 캐시 메모리 장치 및 캐시 메모리 장치의 데이터 처리 방법
US9195584B2 (en) Dynamic block linking with individually configured plane parameters
WO2003085676A1 (fr) Dispositif de stockage non volatil
CN111158579B (zh) 固态硬盘及其数据存取的方法
US20140281141A1 (en) Binning of Blocks for Dynamic Linking
TW201433916A (zh) 包含非揮發性記憶體元件之記憶體系統及其程式化方法
TW201517051A (zh) 具有揮發性及非揮發性記憶體之混合固態記憶體系統
US8775722B2 (en) Storing data in parallel in a flash storage device using on chip page shifting between planes
US10389380B2 (en) Efficient data path architecture for flash devices configured to perform multi-pass programming
US10430108B2 (en) Concurrent copying of first and second subsets of pages from media such as SLC NAND to media such as QLC or MLC NAND for completion of copying of data
US10365834B2 (en) Memory system controlling interleaving write to memory chips
KR20090008766A (ko) 솔리드 스테이트 디스크 컨트롤러 및 솔리드 스테이트디스크 컨트롤러의 데이터 처리 방법
US20220350539A1 (en) Dynamic memory address write policy translation based on performance needs
US11281405B2 (en) Controlled die asymmetry during MLC operations for optimal system pipeline
CN115203086A (zh) 主机存储器缓冲器分配管理
US20240311307A1 (en) Concurrent page cache resource access in a multi-plane memory device
TWI672706B (zh) 記憶體儲存裝置及其操作方法
KR101070511B1 (ko) Ssd 컨트롤러 및 ssd 컨트롤러의 동작 방법