KR100411849B1 - 불휘발성 반도체 기억 장치 - Google Patents

불휘발성 반도체 기억 장치 Download PDF

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Abstract

하나의 메모리칩을 복수 메모리칩과 마찬가지로 제어 가능하게 한 불휘발성 반도체 메모리 장치를 제공한다.
메모리칩(1)은 각각 내부에 기입 시퀀스 제어를 행하는 제어 회로를 내장한 복수의 EEPROM 회로(2)를 포함한다. EEPROM 회로(2)는 데이터 버스(3)를 공유한다. 각 EEPROM 회로(2)는 각각 인에이블 단자 CE와 레디/비지 단자 R/B를 포함하고, 각 EEPROM 회로(2)에서의 병렬적인 데이터 기입 처리를 가능하게 하고 있다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전기적 재기입 가능한 불휘발성 반도체 메모리 장치(EEPROM)에 관한 것으로, 특히 검증 동작을 포함하는 일련의 데이터 재기입 동작이 내장 제어 회로에 의해 자동적으로 시퀀스 제어되는 EEPROM에 관한 것이다.
최근의 EEPROM 플래시 메모리에서는 칩 내부에 기입/소거의 시퀀스 제어를 행하는 제어 회로가 내장되어 있다. 이 종류의 EEPROM에서는 외부로부터 커맨드와 기입 데이터를 입력하면, 데이터 기입 동작과 그 후의 검증 동작을 포함하여 소정의 기입이 완료하기까지의 일련의 동작이 자동적으로 행해진다. 기입 동작 개시로부터 기입 완료까지는 외부에는 비지 신호가 보내져서 액세스가 금지된다.
이와 같은 EEPROM 플래시 메모리의 비지 상태의 대기 시간은 메모리 시스템의 고속 성능을 손상시킨다. 그래서, 복수의 메모리칩을 이용한 플래시 메모리 시스템으로 고속 성능을 실현하기 위해서는 데이터 버스를 공통으로 하여 시분할적으로 커맨드 및 데이터 입력을 행하고, 복수의 메모리칩으로 병렬적으로 내부 동작이 실행되도록 하는 것이 유효하다. 본 발명자 등은 이미 그와 같은 수법을 제안하고 있다(특원평 6-95125호, 특원평 6-95126호, USP5,603,001 등).
그러나 최근, 플래시 메모리의 하나의 칩의 용량은 점점 더 증대하고 있다. 필요한 메모리 시스템 용량이 하나의 칩으로 충분하다고 하면, 상술한 복수 칩을 이용한 경우의 시분할 제어의 수법을 적용할 수 없어 고속 성능을 얻을 수 없다. 따라서, 하나의 메모리칩이라도 상술한 복수 칩을 이용한 경우와 마찬가지의 시분할 제어나 병렬 처리에 의해 고속 성능을 실현할 수 있는 것이 기대된다.
또한, 메모리 시스템을 제어하는 CPU측의 사정으로서, 요구되는 메모리 시스템의 용량이 증대했다고 해도, 취급하는 파일의 사이즈는 화상 파일 등을 제외하고 대부분의 경우 현저한 증대는 없고, 오히려 작은 사이즈의 파일을 많이 취급하는 쪽이 바람직하다고 하는 사정도 있다. 퍼스널 컴퓨터의 CPU의 페이지 맵핑 사이즈도 예를 들면 4k 바이트가 CPU의 세대에 상관없이 공통치로서 유지되고 있다.
이와 같은 호스트 시스템 환경에서 보면, 메모리 디바이스측이 그 기억 용량 증대에 따라, 기입 페이지 사이즈나 소거 블록 사이즈를 크게 하는 것은 반드시 적당하지 않고, 기억 용량이 증대해도 소용량 단위에서의 기입이나 소거를 할 수 있는 것이 바람직한 경우가 많다.
본 발명은 상기 사정을 고려하여 이루어진 것으로, 하나의 메모리칩을 복수 메모리칩과 마찬가지로 제어 가능하게 한 불휘발성 반도체 메모리 장치를 제공하는 것을 목적으로 하고 있다.
본 발명은 전기적 재기입 가능한 불휘발성 반도체 메모리 장치로서, 하나의 메모리칩 내에 각각 기입 시퀀스 제어를 행하는 제어 회로를 갖는 복수의 메모리 회로가 데이터 버스를 공유하여 탑재되며 또한 상기 각 메모리 회로마다 활성, 비활성을 제어하는 인에이블 단자가 설치되어 있는 것을 특징으로 한다.
본 발명은 또한, 전기적 재기입 가능한 불휘발성 반도체 메모리 장치로서, 하나의 메모리칩 내에 각각 기입 시퀀스 제어를 행하는 제어 회로를 갖는 복수의 메모리 회로가 데이터 버스를 공유하여 탑재되며 또한 상기 각 메모리 회로마다의 활성, 비활성이 커맨드 입력에 의해 제어되도록 한 것을 특징으로 한다.
본 발명은 또한 전기적 재기입 가능한 불휘발성 반도체 메모리 장치로서, 하나의 메모리칩 내에 각각 어드레스 지정 가능한 복수의 메모리 회로가 탑재되며 또한 상기 각 메모리 회로마다 어드레스에 대응하는 기입 데이터를 송출하는 적어도 1 단의 데이터 버퍼가 설치되며, 상기 데이터 버퍼를 통하여 상기 복수의 메모리 회로로의 기입 동작이 동시에 행해지는 것을 특징으로 한다.
본 발명에 의하면, 한 칩 내의 복수의 메모리 회로(EEPROM 회로)를 마치 복수 칩과 같이 시분할 동작 혹은 병렬 동작시킬 수 있다. 따라서, 한 칩을 하나의 제어 회로로써 단순히 대용량화한 경우와 달리, 어느 메모리 회로가 비지 상태라도 다른 메모리 회로에 대하여 액세스할 수 있기 때문에, 외부에서 보면 대기 시간이 없는 고속 성능 메모리 시스템이 얻어진다.
도 1은 본 발명의 실시 형태에 따른 메모리칩의 구성을 나타내는 도면.
도 2는 동 실시 형태의 각 EEPROM 회로의 구성을 나타내는 도면.
도 3은 다른 실시 형태에 따른 메모리칩의 구성을 나타내는 도면.
도 4는 동 실시 형태의 메모리칩을 이용한 메모리 시스템 구성예를 나타내는 도면.
도 5는 다른 실시 형태에 따른 메모리칩의 구성을 나타내는 도면.
도 6은 다른 실시 형태에 따른 메모리칩의 구성을 나타내는 도면.
도 7은 다른 실시 형태에 따른 메모리칩 구성을 나타내는 도면.
도 8은 동 실시 형태에서의 제어 신호 입력의 예를 나타내는 도면.
도 9는 동 실시 형태의 각 EEPROM 회로의 기록 동작을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 1a, 1b, 1c, 1d : 메모리칩
2 : EEPROM 회로
3 : 디바이스
이하, 도면을 참조하여 본 발명의 실시 형태를 설명한다.
[실시 형태 1]
도 1은 본 발명의 실시 형태에 따른 메모리칩(1)의 구성을 나타내고 있다. 메모리칩(1)에는 각각에 기입 및 소거의 시퀀스 제어를 행하는 제어 회로를 내장한 여러개(도면인 경우 4개)의 EEPROM 회로(2 ; 2-1 ∼ 2-4)가 탑재되어 있다. 이들 EEPROM 회로(2)는 데이터 버스(3)를 공유한다. 또한, 각 EEPRPOM 회로(2)는 각각이 독립적으로 통상의 EEPROM 칩 기능을 갖는 것으로 하고, 따라서 도시한 바와 같이 각 EEPROM 회로(2)마다 활성, 비활성을 제어하는 인에이블 단자 CE1 ∼ CE4 및레디/비지 신호 단자 R/B1 ∼ R/B4가 설치되어 있다.
도 2는 각 EEPROM 회로(2)의 구성을 나타내고 있다. 메모리셀 어레이(21)는 스택·게이트 구조를 구비하는 전기적 재기입 가능한 불휘발성 메모리셀이 NAND형으로 배열 접속되어 있다. 메모리셀 어레이(21)의 워드선, 비트선을 선택하는 것이 각각 로우 디코더(22), 컬럼 디코더(25)이다. 어드레스 신호는 I/O 버퍼(26)를 통하여 어드레스 레지스터(27)로 받아들여서, 로우 디코더(22) 및 컬럼 디코더(25)로 디코드되어, 메모리셀 선택이 이루어진다. 메모리셀 어레이(21)의 비트선은 감지 증폭기(23)에 접속되며, 감지 증폭기(23)는 데이터 레지스터(24)를 통하여 I/O 버퍼(26)에 접속된다.
데이터 기입 및 소거에 이용되는 각종 고전압을 발생하기 위해서 승압 전원 회로(30)가 설치되어 있다. 제어 회로(29)는 검증 동작을 포함하여 데이터 기입 및 소거의 시퀀스 제어를 행하여, 동시에 동작 모드에 따라 승압 전원 회로(30)를 제어한다. 기입, 소거 등의 커맨드 CMD는 I/O 버퍼(26)를 통하여 커맨드 레지스터(28)에 받아들인다. 이 커맨드 레지스터(28)에 받아들인 커맨드는 제어 회로(29)로 디코드되어, 커맨드에 대응하여 기입, 소거의 제어가 이루어진다. I/O 버퍼(26)에는 인에이블 단자 CE로부터의 회로 전체의 활성, 비활성을 지시하는 인에이블 신호/CE를 비롯하여, 각 종 인에이블 신호가 들어간다. 이들의 제어 신호도 제어 회로(29)에 보내진다. 제어 회로(29)는 인에이블 신호가 /CE=H일 때, 레디/비지(Ready/비지) 버퍼(31)를 통하여 단자 R/B 에 비지 신호를 보낸다.
이와 같이 구성된 메모리 칩(1)에서는 각 EEPROM 회로(2)가 통상의 칩 기능을 가지므로 각 EEPROM 회로(2)에 대하여 병렬로 데이터 기입 또는 소거를 행하게 할 수 있다.
이상과 같이 이 실시 형태에 따르면, 한 칩 내에 각각 자율적인 제어 기능을 갖는 복수의 EEPROM 회로를 탑재함으로써, 각 EEPROM 회로를 병렬적으로 동작시킬 수 있어 대용량 메모리의 고속 동작이 가능해진다. 또한 각 EEPROM 회로마다 인에이블 단자와 이에 대응하는 Ready/Bysy 단자를 설치함으로써, 외부에서는 각 EEPROM 회로를 독립된 메모리칩과 같이 제어할 수 있다. 따라서, 단순히 하나의 칩의 기억 용량을 증대시킨 경우와 달리, 고속 성능을 실현할 수 있고 또한 소용량 단위의 데이터 입출력 요구에도 유연하게 대응 가능하게 된다.
[실시 형태 2]
도 3은 다른 실시 형태에 따른 메모리칩(1a)의 구성을 나타내고 있다. 이 실시 형태가 앞의 실시 형태와 다른 점은 메모리칩(1a)이 내부의 각 EEPRPOM 회로(2)의 인에이블 단자 CE1 ∼ CE4를 갖는 것 외에 메모리 칩(1a) 전체의 활성, 비활성을 제어하는 마스터 인에이블 단자 MCE를 갖는 것이다. 그 이외는 앞의 실시 형태와 변하지 않는다.
마스터 인에이블 신호 단자 MCE와 각 EEPROM 회로(2)의 인에이블 단자 CE와는 도 3에 도시한 바와 같이 AND 게이트 G1 ∼ G4의 입력에 접속되며, 두개의 신호의 AND 출력이 각 EEPROM 회로(2)에 공급된다.
이와 같은 구성이라고 하면, 예를 들면 복수의 메모리칩으로 이루어지는 메모리 시스템을 제어하는 칩 세트로부터의 인에이블 신호선을 줄이는 것이 가능해진다. 예를 들면, 도 4는 두개의 메모리칩(1a1, 1a2)을 이용한 경우의 예를 나타내고 있다. 이 경우, 두개의 메모리칩(1a1, 1a2)의 인에이블 단자 CE1 ∼ CE4를 서로 공통 접속하고, 마스터 인에이블 단자 MCE는 한편으로 인버터 I를 삽입하여 공통 접속한다. 또한 각 메모리칩(1a1, 1a2)의 레디/비지 단자 R/B도 공통 접속한다.
이에 따라, 공통화된 마스터 인에이블 단자 MCE의 "0", "1"에 의해서 메모리칩(1a1, 1a2)을 선택적으로 활성화할 수 있어, 적은 신호선에서 두 개의 메모리칩(1a1, 1a2)의 제어가 가능하게 된다.
구체적으로, 도 4에 도시한 바와 같은 메모리 시스템을 구성했을 때, 호스트측의 요구에 대하여 이 메모리 시스템을 제어하는 칩 세트에서는 다음과 같은 동작이 행해진다. 즉, 호스트의 요구가 인에이블 CE ∼ CE4의 지정과 어드레스 지정만으로 한다. 이 때 칩 세트에서는 메모리칩(1a1, 1a2)의 EEPROM 회로(2)의 기억 용량 레지스터를 참조하여, 마스터 인에이블 MCE의 "0", "1"을 결정한다. 그리고 칩 세트가 호스트의 요구인 인에이블 단자 CE1 ∼ CE4의 지정, 어드레스 지정과 함께, 마스터 인에이블 신호를 발행한다. 이에 따라, 메모리칩(1a1, 1a2) 중 어느 하나가 선택된다.
[실시 형태 3]
도 5는 다른 실시 형태에 따른 메모리칩(1b)의 구성을 나타내고 있다. 이 실시 형태가 도 1의 실시 형태와 다른 점은 외부에는 하나씩의 인에이블 단자 CE와 레디/비지 단자 R/B 만이 설치되는 것이다. 내부적으로는 EEPRPOM 회로(2)의 인에이블 단자 CE1 ∼ CE4와 레디/비지 단자 R/B1 ∼ R/B4는 메모리 기능 레지스터(4)에 의해 선택된다.
메모리 기능 선택 회로(3)는 커맨드 입력에 의해 제어되는 것으로 한다. 예를 들면, 칩 인에이블 CE를 활성으로 하고, 커맨드 입력에 의해 인에이블 단자 CE1 즉 EEPROM 회로(2-1)의 선택을 지시하면, 메모리 기능 레지스터(4)에 의해 칩 인에이블 CE는 EEPROM 회로(2-1)에 대하여 인에이블이 되며 이 때 레디/비지 단자 R/B는 EEPROM 회로(2-1)의 레디/비지 상태를 출력한다. 칩 인에이블 CE를 비활성으로 하면 메모리칩(1b) 전체에 대한 칩 인에이블이 취소(Negate)된다.
이와 같이, 메모리칩 내의 복수의 EEPROM 회로에 대하여 커맨드 입력에 의해 액세스 분류를 행함으로써, 하나의 EEPROM 회로의 경우와 동일 신호 단자수로 대용량의 메모리 시스템의 제어를 할 수 있게 된다. 따라서, 세대가 다른 메모리칩에 대해서도 소프트웨어의 변경만으로 동일 CPU를 접속하는 것이 가능해진다.
또한, 칩 인에이블 신호 CE가 비활성화된 경우, 각 EEPROM 회로에 계속하여 제어를 하는 경우가 적기 때문에, 이것과 연동하여 각 EEPROM 회로로의 선택이 해제되도록 함으로써, 선택 해제의 컨트롤이 용이해져서 이후의 제어도 용이해진다.
또한, 소프트웨어측에서 보면, 각 EEPROM 회로로의 활성, 비활성의 제어는 칩 세트를 통한 컨트롤이 된다. 따라서, 실제로 복수의 인에이블 단자의 시분할적 제어보다도, 외부적으로 칩 인에이블 단자를 하나로 하여 내부 EEPROM 회로의 인에이블을 커맨드로 제어하는 것이 메모리의 하드웨어 구성으로서도 정합성을 얻게 된다. 소프트웨어 제어 면에서의 버그도 적어진다.
[실시 형태 4]
도 6은 도 5의 실시 형태를 변형한 실시 형태의 메모리칩(1c)을 나타내고 있다. 이 실시 형태의 메모리칩(1c)은 외부에 칩 인에이블 단자 및 레디/비지 단자를 갖지 않으며, 그 기능을 소프트웨어적으로 실현하는 레디/비지 레지스터(5)를 구비하고 있는 점에서 도 5와 다르다. 그리고 이 실시 형태의 경우, 각 종 커맨드 CMD 중에 칩 인에이블 제어 커맨드 및 레디/비지 참조 커맨드가 포함된다.
즉 이 실시 형태의 경우, 칩 인에이블 제어 커맨드를 입력함으로써, 메모리칩(1c)의 각 EEPROM 회로(2)에 대하여 내부 인에이블 신호 CE1 ∼ CE4가 발생된다. 또한, 레디/비지 참조 커맨드의 입력에 의해, 소프트적으로 레지스터(5)를 참조하여 그 반송치 데이터로부터 레디/비지 상태 정보를 얻는다.
이와 같은 실시 형태에 따르면, 각 EEPROM 회로의 레디/비지 신호를 감시하기 위해서 신호 단자의 스캔 조작을 행할 필요가 없다. 따라서 또한, 동일 신호선을 전환하여 각 EEPROM 회로의 레디/비지 신호를 출력하는 경우와 같은 전환 천이 시간의 지연을 기대할 필요도 없어진다. 또한, 각 EEPROM 회로의 레디/비지 상태를 커맨드 컨트롤에 의해서 일괄하여 취득할 수 있도록 하면 고속의 동작 제어가 가능해진다.
커맨드 컨트롤을 행하지 않은 초기 설정 상태에서는 종래의 메모리칩 사양 호환 모드(즉, 내부에 복수의 EEPROM 회로 기능을 갖는 것을 의식시키지 않는 사양)로 동작하도록 하면, 종래 기기에 그대로 적용할 수 있다. 또한, 리세트 커맨드 발행에 의해 초기 상태로 복귀할 수 있도록 하면, 소프트웨어측의 이상 처리 시에 메모리칩을 원점 복귀시킬 수 있어 회복성이 큰 메모리 시스템이 얻어진다.
[실시 형태 5]
도 7은 또 다른 실시 형태에 따른 메모리칩(1d)의 구성이다. 이 실시 형태에서는 메모리칩(1) 내의 각 EEPROM 회로(2)에 공통 데이터 버스(3)와 외부 I/O 단자 간에 커맨드 입력에 의해 어떤 EEPROM 회로(2)로의 기입/소거를 행하는지를 선택하는 영역 선택 디코더(6)가 설치되고 있다. 이 영역 선택 디코더(6)에 의해 각 EEPROM 회로(2)의 I/O 버퍼에 대하여 시계열적으로 커맨드 입력, 어드레스 입력 및 데이터 입력을 가능하게 하고 있다. 이 경우, EEPROM 회로(2)의 선택의 순서는 임의로 설정할 수 있는 것으로 한다. 또한 EEPROM 회로(2)는 제어 회로를 내장하지 않고, 이들 기입 등을 제어하는 제어 회로(7)가 하나로 통합하여 설치된다.
이 실시 형태에 따르면, 예를 들면 EEPROM 회로(2-1)로 데이터 기입을 행하고 있는 동안, 다른 EEPROM 회로(2-2 ∼ 2-4)에 대하여 외부에서 데이터를 입력하는 것이 가능하며, 외부에서는 대기 시간이 없고 연속적인 데이터 기입 동작이 가능해진다.
구체적으로 이 실시 형태에서의 라이트 캐쉬의 동작예를 도 8 및 도 9를 이용하여 설명한다.
도 8에 도시한 바와 같이, EEPROM 회로(2-1)로의 기입을 위해서, 데이터 입력(기입) 커맨드 "80", 어드레스 Add1, 데이터 Data1을 입력하고, 그 후에 더미 프로그램 커맨드 "11"을 입력한다. 이들은 EEPROM 회로(2-1)로 받아들인다. 더미 프로그램 커맨드 "11"은 받아들인 데이터를 내부의 데이터 레지스터(24)에는 전송하지 않고, 그 동안 비지로 하는 커맨드이다. 또 데이터 레지스터(24)는 캐쉬 동작을 행하기 위해서는 2단 구성이 필요하다. 이하 마찬가지로 하여, 각 EEPROM 회로(2)로의 기입을 위해서 데이터 입력 커맨드 "80", 어드레스 Add, 데이터 Data를 입력하고, 그 후에 더미 프로그램 커맨드 "11"을 입력한다. 마지막으로 기입 개시 커맨드 "15"를 입력한다.
이 기입 개시 커맨드 "15"가 입력되면, 각 EEPROM 회로(2)로 그것까지 I/O 버퍼 내부의 래치에 보유되고 있던 데이터가 동시에 내부의 데이터 레지스터(24)에 전송된다. 이에 따라, 각 EEPROM 회로(2)로 병행하여 어드레스에 의해 선택된 페이지로의 기입 동작이 개시된다. 데이터 기입이 개시되면, 각 EEPROM 회로(2)는 자동적으로 기입 종료의 조건을 만족하기까지 기입과 검증을 반복한다. 내부의 데이터 레지스터(24)로의 일괄 데이터 전송이 종료하면 외부에 대해서는 레디 상태가 된다.
이 실시 형태에서 바람직하게는 각 EEPROM 회로(2)의 기록 동작의 패스/페일(Pass/Fail) 결과를, 각 EEPROM 회로(2)마다 메모리셀 단위로 출력하는 것 외에, 메모리칩(1d) 전체의 패스/페일 결과를 출력한다. 이에 따라, 각 EEPROM 회로(2)마다 페일의 경우의 처리를 할 수 있으며 또한 전체의 패스/페일를 알면, 개개의 EEPROM 회로(2)의 기입 결과의 여하를 참조하지 않고, 처리를 계속 또는 정지를 판단하는 것이 가능해진다.
또한 이 실시 형태에서 바람직하게는 각 EEPROM 회로(2)에 대하여 반복하여 행해진 기입 동작의 패스/페일 결과의 누적을 보유하고, 누적 중 페일의 유무 정보가 출력되도록 한다. 이에 따라, 일련의 기입 동작을 전부 종료한 후에 전체 패스/페일를 판단할 수 있다. 특히, 기입 캐쉬적인 동작을 하고 있는 경우에 일련의 동작을 연속하여 행할 수 있으므로 고속 퍼포먼스의 처리가 가능해진다.
또한, 패스/페일 결과의 누적은 각 EEPROM 마다 하는 경우와, 메모리칩 전체로서 누적하는 경우가 생각된다. 전자의 경우에는 각 EEPROM 회로마다 페일의 경우의 처리를 할 수 있고, 후자의 경우에는 패스일 때 개개의 EEPROM 회로의 참조를 필요로 하지 않는다.
또한 이 실시 형태에서 데이터 기입의 패스/페일 결과를 참조하고나서 데이터 버퍼에 대하여 다음 데이터 입력을 행하는 모드와, 패스/페일 결과를 참조하지 않고 연속적으로 데이터 버퍼에 데이터 입력을 행하는 모드를 포함하고, 이들이 선택을 할 수 있도록 하는 것이 바람직하다. 이 경우, 비지 신호의 보내는 방법의 의미 부여가 모드에 따라 다르다. 즉, 전자의 모드에서는 기입 결과의 상태를 참조할 수 있게 된 시점에서 비지 상태 종료로 한다. 이 경우, 실제로는 데이터 기입이 완료하고 있으므로 다음 데이터 입력이 가능해지고 있다. 후자의 경우에는 다음 데이터 기입이 가능해진 시점에서 비지 상태 종료로 한다.
이와 같은 모드 선택을 가능하게 함으로써 고속 처리와 안정 처리의 선택이 가능해진다. 또한 이 모드 선택을 커맨드 입력에 의해 할 수 있도록 하면, 제어 소프트가 간이하게 된다.
이상 진술한 바와 같이 본 발명에 따르면, 하나의 메모리칩을 복수 메모리칩과 마찬가지로 제어 가능하게 한 불휘발성 반도체 기억 장치를 얻을 수 있다.

Claims (11)

  1. 전기적 재기입 가능한 불휘발성 반도체 메모리 장치에 있어서,
    하나의 메모리칩 내에 각각 기입 시퀀스 제어를 행하는 제어 회로를 포함하는 복수의 메모리 회로가 데이터 버스를 공유하여 탑재되고,
    상기 각 메모리 회로마다 활성, 비활성을 제어하는 인에이블 단자가 설치되며,
    상기 메모리 회로들 중 한 메모리 회로가 비지 상태에 있으면 다른 메모리 회로를 액세스하도록 제어하여 각 메모리 회로들이 병렬 방식으로 구동되도록 한 불휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 인에이블 단자에 대응하여, 각 메모리 회로마다 레디/비지(Ready/Busy) 신호 단자가 설치되어 있는 불휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 복수의 메모리 회로 전체의 활성, 비활성을 제어하는 마스터 인에이블 단자가 설치되고, 이 마스터 인에이블 단자의 신호와 각 메모리 회로마다의 인에이블 단자의 신호의 AND 조건에 의해 각 메모리 회로의 활성, 비활성이 제어되는 불휘발성 반도체 메모리 장치.
  4. 전기적 재기입 가능한 불휘발성 반도체 메모리 장치에 있어서,
    하나의 메모리칩 내에 각각 기입 시퀀스 제어를 행하는 제어 회로를 포함하는 복수의 메모리 회로가 데이터 버스를 공유하여 탑재되고,
    상기 각 메모리 회로마다의 활성, 비활성이 커맨드 입력에 의해 제어되도록 하며,
    상기 메모리 회로들 중 한 메모리 회로가 비지 상태에 있으면 다른 메모리 회로를 액세스하도록 제어하여 각 메모리 회로들이 병렬 방식으로 구동되도록 한 불휘발성 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 복수의 메모리 회로에 공통 인에이블 단자가 설치되며, 이 인에이블 단자에 입력되는 인에이블 신호는 커맨드 입력에 의해 선택된 메모리 회로에 공급되는 불휘발성 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 복수의 메모리 회로에 공통 레디/비지 신호 단자가 설치되고, 이 레디/비지 신호 단자에는 커맨드 입력에 의해 선택된 메모리 회로의 레디/비지 상태가 출력되는 불휘발성 반도체 메모리 장치.
  7. 전기적 재기입 가능한 불휘발성 반도체 메모리 장치에 있어서,
    하나의 메모리칩 내에 각각 어드레스 지정 가능한 복수의 메모리 회로가 탑재되고,
    상기 각 메모리 회로마다 어드레스에 대응하는 기입 데이터를 송출하는 적어도 1단의 데이터 버퍼가 설치되고,
    상기 데이터 버퍼를 통하여 상기 복수의 메모리 회로로의 기입 동작이 동시에 행해지며,
    상기 메모리 회로들 중 한 메모리 회로가 비지 상태에 있으면 다른 메모리 회로를 액세스하도록 제어하여 각 메모리 회로들이 병렬 방식으로 구동되도록 한 불휘발성 반도체 메모리 장치.
  8. 제7항에 있어서, 기입 동작마다의 패스/페일(Pass/Fail) 결과가 상기 메모리 회로마다 출력되는 불휘발성 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 패스/페일 결과가 메모리셀 단위로 출력되는 불휘발성 반도체 메모리 장치.
  10. 제8항 또는 제9항에 있어서, 상기 패스/페일 결과가 누적되어 유지되는 불휘발성 반도체 메모리 장치.
  11. 제8항 또는 제9항에 있어서, 상기 패스/페일 결과를 참조하여 상기 데이터 버퍼로의 데이터 입력의 가부를 판단하는 모드와, 상기 패스/페일 결과를 참조하지 않고 상기 데이터 버퍼로의 데이터 입력의 가부를 판단하는 모드를 포함하는 불휘발성 반도체 메모리 장치.
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