JPH10289221A - マイクロコントローラ - Google Patents

Abstract

(57)【要約】 【課題】プログラム格納用メモリとして書換え可能な不
揮発性メモリを内蔵するマイクロコントローラに関し、
出力データ幅を既存のものよりも大きくする書換え可能
な不揮発性メモリを開発する必要がなく、既存の不揮発
性メモリを複数個内蔵すれば足りるようにする。 【解決手段】インタフェース回路４は、Ｓ１＝０、Ｓ２
＝１とする場合、Ａ１９、Ａ１８に関係なく、フラッシ
ュメモリ２を選択し、Ｓ１＝１、Ｓ２＝０とする場合に
は、Ａ１９、Ａ１８に関係なく、フラッシュメモリ３を
選択し、Ｓ１＝１、Ｓ２＝１、Ａ１９＝１、Ａ１８＝１
とする場合には、フラッシュメモリ２を選択し、Ｓ１＝
１、Ｓ２＝１、Ａ１９＝１、Ａ１８＝０とする場合に
は、フラッシュメモリ３を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラム格納用
メモリとして書換え可能な不揮発性メモリを内蔵するマ
イクロコントローラに関する。

【０００２】

【従来の技術】従来、この種のマイクロコントローラと
して、ＥＰＲＯＭを内蔵するマイクロコントローラが知
られている。

【０００３】

【発明が解決しようとする課題】近年、単体の書換え可
能な不揮発性メモリとして、紫外線の照射により消去を
行うＥＰＲＯＭに代わって、電気的、かつ、一括消去が
可能なフラッシュメモリが多用されている。

【０００４】このため、マイクロコントローラにおいて
も、ＥＰＲＯＭを内蔵するマイクロコントローラに代わ
って、フラッシュメモリを内蔵するマイクロコントロー
ラが必要とされている。

【０００５】ここに、試験方法が確立され、既に使用さ
れている単体のフラッシュメモリのうち、出力データ幅
を最大とするものは、出力データ幅を１６ビットとする
ものである。

【０００６】そこで、たとえば、出力データ幅を３２ビ
ットとするプログラム格納用メモリを必要とするＣＰＵ
（central processing unit）を内蔵するマイクロコン
トローラを製造しようとする場合には、出力データ幅を
３２ビット幅とするフラッシュメモリを新たに開発する
か、あるいは、出力データ幅を１６ビットとするフラッ
シュメモリを２個内蔵するようにしなければならない。

【０００７】しかし、出力データ幅を３２ビット幅とす
るフラッシュメモリを新たに開発し、期待する特性を得
るようにする場合には、多大な開発費用と、多大な開発
時間を必要としてしまう。

【０００８】したがって、出力データ幅を３２ビットと
するプログラム格納用メモリを必要とするＣＰＵを内蔵
するマイクロコントローラを製造しようとする場合に
は、出力データ幅を１６ビットとするフラッシュメモリ
を２個内蔵する方法が選択肢として残る。

【０００９】但し、この場合には、２個のフラッシュメ
モリを、出力データ幅を１６ビットとする１個のフラッ
シュメモリとして、既存のメモリライタからアクセスで
きるモード（以下、フラッシュメモリ・モードという）
と、２個のフラッシュメモリを、それぞれ単体のフラッ
シュメモリとして、既に確立している試験方法により試
験できる試験モードとを設定できるようにする必要があ
る。

【００１０】本発明は、かかる点に鑑み、出力データ幅
を既存のものよりも大きくする書換え可能な不揮発性メ
モリを開発する必要がなく、既存の書換え可能な不揮発
性メモリを複数個内蔵すれば足りるようにし、既存のメ
モリ試験方法による試験及び既存のメモリライタによる
書込みを可能とし、開発費用の低減化及び開発時間の短
縮化を図ることができるようにしたマイクロコントロー
ラを提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、出力データ幅
をｋ×ｎビット（但し、ｋは２以上の整数、ｎは１以上
の整数である。）とするプログラム格納用メモリを必要
とするＣＰＵを内蔵するマイクロコントローラにおい
て、ＣＰＵにより出力データ幅をｋ×ｎビットとするプ
ログラム格納用メモリとしてアクセスされる出力データ
幅をｎビットとする同一記憶容量のｋ個の書換え可能な
不揮発性メモリと、これらｋ個の書換え可能な不揮発性
メモリをそれぞれ同一のアドレスを有する単体の書換え
可能な不揮発性メモリとして扱う外部からのアクセス又
はこれらｋ個の書換え可能な不揮発性メモリを出力デー
タ幅をｎビットとする１個の書換え可能な不揮発性メモ
リとして扱う外部からのアクセスに対応することができ
るインタフェース回路とを備えているというものであ
る。

【００１２】本発明においては、ｋ個の書換え可能な不
揮発性メモリをそれぞれ同一のアドレスを有する単体の
不揮発性メモリとして扱う外部からのアクセスを行う場
合には、ｋ個の書換え可能な不揮発性メモリをそれぞ
れ、出力データ幅をｎビットとする単体の書換え可能な
不揮発性メモリとして、既存の試験方法により試験する
ことができる。

【００１３】また、ｋ個の書換え可能な不揮発性メモリ
を、出力データ幅をｎビットとする１個の不揮発性メモ
リとして扱う外部からのアクセスを行う場合には、出力
データ幅をｎビットとする書換え可能な不揮発性メモリ
を対象とする既存のメモリライタを使用して書込みを行
うことができる。

【００１４】

【発明の実施の形態】図１は本発明の一実施形態の要部
を示す回路図であり、図１中、１はＣＰＵ、２、３は出
力データ幅を１６ビットとする１６×１Ｍビットのフラ
ッシュメモリ、４はフラッシュメモリ２、３に対応して
設けられているインタフェース回路である。

【００１５】なお、フラッシュメモリ２、３において、
２Ａ、３Ａはアドレス入力端子群、２Ｂ、３Ｂは制御信
号入力端子群、２Ｃ、３Ｃはデータ入出力端子群であ
る。

【００１６】また、５は１９ビットのアドレスＡ１９〜
Ａ１が入力されるアドレス入力端子群、６、７は１９ビ
ットの内部アドレスバス、８は内部アドレスバス６、７
の接続を制御するスイッチ回路である。

【００１７】スイッチ回路８は、試験モード時及びフラ
ッシュメモリ・モード時には、内部アドレスバス６、７
を非接続状態とし、通常モード時には、アドレスバス
６、７を接続状態とするものである。

【００１８】また、９は１６ビットのデータＤ１６〜Ｄ
１の入出力を行うためのデータ入出力端子群、１０、１
１は３２ビットの内部データバス、１２は内部データバ
ス１０のうち、１６ビット部分である。

【００１９】また、１３は内部データバス１０、１１の
接続を制御するスイッチ回路であり、試験モード時及び
フラッシュメモリ・モード時には、データバス１０、１
１を非接続状態とし、通常モード時には、内部データバ
ス１０、１１を接続状態とするものである。

【００２０】また、１４はチップイネーブル信号／ＣＥ
や、出力イネーブル信号／ＯＥや、ライトイネーブル信
号／ＷＥが入力される制御信号入力端子群、１５、１６
は内部制御信号線群である。

【００２１】また、１７は内部制御信号線群１５、１６
の接続を制御するスイッチ回路であり、試験モード時及
びフラッシュメモリ・モード時には、内部制御信号線群
１５、１６を非接続状態とし、通常モード時には、内部
制御信号線群１５、１６を接続状態とするものである。

【００２２】また、１８はモード選択信号Ｓ１、Ｓ２が
印加されるモード選択信号入力端子群、１９はモード選
択信号線群であり、試験モード時には、モード選択信号
Ｓ１＝「０」、Ｓ２＝「０」、又は、モード選択信号Ｓ
１＝「０」、Ｓ２＝「１」、又は、モード選択信号Ｓ１
＝「１」、Ｓ２＝「０」とされ、フラッシュメモリ・モ
ード時には、モード選択信号Ｓ１＝「１」、Ｓ２＝
「１」とされる。

【００２３】

【表１】

【００２４】表１はインタフェース回路４の動作を説明
するための図であり、モード選択信号Ｓ１＝「０」、Ｓ
２＝「０」とされる場合には、アドレス信号Ａ１９、Ａ
１８の論理に関係なく、インタフェース回路４は、フラ
ッシュメモリ２、３を非選択状態とする。

【００２５】また、モード選択信号Ｓ１＝「０」、Ｓ２
＝「１」とされる場合には、アドレス信号Ａ１９、Ａ１
８の論理に関係なく、インタフェース回路４は、フラッ
シュメモリ２を選択状態、フラッシュメモリ３を非選択
状態とする。

【００２６】また、モード選択信号Ｓ１＝「１」、Ｓ２
＝「０」とされる場合には、アドレス信号Ａ１９、Ａ１
８の論理に関係なく、インタフェース回路４は、フラッ
シュメモリ２を非選択状態、フラッシュメモリ３を選択
状態とする。

【００２７】また、モード選択信号Ｓ１＝「１」、Ｓ２
＝「１」とされ、かつ、アドレス信号Ａ１９＝「１」、
Ａ１８＝「１」とされる場合には、インタフェース回路
４は、フラッシュメモリ２を選択状態、フラッシュメモ
リ３を非選択状態とする。

【００２８】また、モード選択信号Ｓ１＝「１」、Ｓ２
＝「１」とされ、かつ、アドレス信号Ａ１９＝「１」、
Ａ１８＝「０」とされる場合には、インタフェース回路
４は、フラッシュメモリ２を非選択状態、フラッシュメ
モリ３を選択状態とする。

【００２９】また、モード選択信号Ｓ１＝「１」、Ｓ２
＝「１」とされ、かつ、アドレス信号Ａ１９＝「０」、
Ａ１８＝「１」とされる場合には、インタフェース回路
４は、フラッシュメモリ２、３を非選択状態とする。

【００３０】また、モード選択信号Ｓ１＝「１」、Ｓ２
＝「１」とされ、かつ、アドレス信号Ａ１９＝「０」、
Ａ１８＝「０」とされる場合にも、インタフェース回路
４は、フラッシュメモリ２、３を非選択状態とする。

【００３１】したがって、本発明の一実施形態において
は、モード選択信号Ｓ１＝「０」、Ｓ２＝「０」とする
場合には、試験モードとし、フラッシュメモリ２、３を
非選択状態とすることができるので、試験用レジスタ等
に試験用データの格納等を行うことができる。

【００３２】また、モード選択信号Ｓ１＝「０」、Ｓ２
＝「１」とする場合には、アドレス信号Ａ１９、Ａ１８
の論理に関係なく、フラッシュメモリ２を選択状態、フ
ラッシュメモリ３を非選択状態とすることができるの
で、アドレス信号Ａ１７〜Ａ１によりフラッシュメモリ
２に対するアクセスを行うことができ、この場合には、
本発明の一実施形態におけるメモリマップは図２（Ａ）
に示すようになる。

【００３３】したがって、モード選択信号Ｓ１＝
「０」、Ｓ２＝「１」とする場合には、フラッシュメモ
リ２を出力データ幅を１６ビットとする１６×１Ｍビッ
トの単体のフラッシュメモリとして試験することができ
る。

【００３４】また、モード選択信号Ｓ１＝「１」、Ｓ２
＝「０」とする場合には、アドレス信号Ａ１９、Ａ１８
の論理に関係なく、フラッシュメモリ２を非選択状態、
フラッシュメモリ３を選択状態とすることができるの
で、アドレス信号Ａ１７〜Ａ１によりフラッシュメモリ
３に対するアクセスを行うことができ、この場合には、
本発明の一実施形態におけるメモリマップは図２（Ｂ）
に示すようになる。

【００３５】したがって、モード選択信号Ｓ１＝
「１」、Ｓ２＝「０」とする場合には、フラッシュメモ
リ３を出力データ幅を１６ビットとする１６×１Ｍビッ
トの単体のフラッシュメモリとして試験することができ
る。

【００３６】また、モード選択信号Ｓ１＝「１」、Ｓ２
＝「１」とし、アドレス信号Ａ１９＝「１」、Ａ１８＝
「１」とする場合には、フラッシュメモリ２を選択する
ことができ、アドレス信号Ａ１９＝「１」、Ａ１８＝
「０」とする場合には、フラッシュメモリ３を選択する
ことができ、この場合には、本発明の一実施形態におけ
るメモリマップは、図２（Ｃ）に示すようになる。

【００３７】したがって、モード選択信号Ｓ１＝
「１」、Ｓ２＝「１」とする場合には、フラッシュメモ
リ２、３を全体として出力データ幅を１６ビットとする
１６×２Ｍビットの１個のフラッシュメモリとして扱う
ことができる。

【００３８】このように、本発明の一実施形態によれ
ば、フラッシュメモリ２、３をそれぞれ出力データ幅を
１６ビットとする１６×１Ｍビットの単体のフラッシュ
メモリとして試験を行うことができるので、１６×１Ｍ
ビットの単体のフラッシュメモリ用の既存の試験パター
ンを使用した既存の試験方法による試験を行うことがで
きる。

【００３９】また、フラッシュメモリ２、３を全体とし
て出力データ幅を１６ビットとする１６×２Ｍビットの
１個のフラッシュメモリとして扱うことができるので、
既存の１６×４Ｍビット用のメモリライタによる書込み
を行うことができる。

【００４０】

【発明の効果】以上のように、本発明によれば、出力デ
ータ幅を既存のものよりも大きくする書換え可能な不揮
発性メモリを開発する必要がなく、既存の不揮発性メモ
リを複数個内蔵すれば足り、既存のメモリ試験方法によ
る試験及び既存のメモリライタによる書込みを行うこと
ができるので、開発費用の低減化及び開発時間の短縮化
を図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施形態の要部を示す回路図であ
る。

【図２】本発明の一実施形態におけるメモリマップを示
す図である。

【符号の説明】

５ アドレス入力端子群 ６、７ 内部アドレスバス ９ データ入出力端子群 １０、１１、１２ 内部データバス １４ 制御信号入力端子群 １５、１６ 内部制御信号線群 １８ モード選択信号入力端子群 １９ モード選択信号線群

Claims (1)

【特許請求の範囲】
1. 【請求項１】出力データ幅をｋ×ｎビット（但し、ｋは
   ２以上の整数、ｎは１以上の整数である。）とするプロ
   グラム格納用メモリを必要とするＣＰＵを内蔵するマイ
   クロコントローラにおいて、 前記ＣＰＵにより出力データ幅をｋ×ｎビットとするプ
   ログラム格納用メモリとしてアクセスされる出力データ
   幅をｎビットとする同一記憶容量のｋ個の書換え可能な
   不揮発性メモリと、 これらｋ個の書換え可能な不揮発性メモリをそれぞれ同
   一のアドレスを有する単体の書換え可能な不揮発性メモ
   リとして扱う外部からのアクセス又はこれらｋ個の書換
   え可能な不揮発性メモリを出力データ幅をｎビットとす
   る１個の書換え可能な不揮発性メモリとして扱う外部か
   らのアクセスに対応することができるインタフェース回
   路とを備えていることを特徴とするマイクロコントロー
   ラ。