JP2005135466A - 半導体記憶装置 - Google Patents

Abstract

【課題】ゲートディスターブによるストレスを低減するとともに、次のアドレスの書込みおよび消去動作への移行を高速に行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】ワード線２２１、２２２、３２１、３２２に接続されたメモリセルを有する複数のメモリエリア２２０、３２０と、前記メモリエリア２２０、３２０に対する書込みまたは消去が完了したか否かを判定するベリファイ回路２００、３００と、前記ベリファイ回路２００、３００が、前記メモリエリア２２０、３２０に対する書込みまたは消去が完了したと判定した場合に、書込みまたは消去が完了した前記メモリエリア２２０、３２０の前記ワード線２２１、２２２、３２１、３２２を非活性にする制御回路２１０、３１０とを備える。
【選択図】 図１

Description

本発明は、半導体記憶装置に関する。

従来の不揮発性半導体記憶装置は、書込みまたは消去動作の高速化を図るために、１チップ内の物理的に切り離された複数のワード線のそれぞれに接続された複数のメモリセルに対して同時に書込みまたは消去を行う。なお、ワード線は、二次元状に並んだメモリセルアレイ（メモリ領域）の中から一列を選択するための制御信号線である。所望のアドレスに対応するワード線に高電圧が印加されることによって、データの書込みや消去が可能になる。

この方式を用いると、それぞれ複数のメモリセルからなるメモリ領域Ａ及びメモリ領域Ｂに対して同時にメモリセルに対する書込みまたは消去を行う場合、例えば領域Ａのメモリセルに対する書込みまたは消去が完了した時点で、領域Ｂのメモリセルに対する書込みまたは消去が未完了のとき、領域Ａのワード線は、領域Ｂのメモリセルに対する書込みまたは消去が完了するまで高電圧が印加されたままとなり、領域Ａのメモリセルはゲートディスターブを受ける。

この問題を解決するために、書込みまたは消去が完了したか否かのベリファイ結果を検知し、書込みまたは消去が完了した領域に対して、書込みまたは消去を許可または不許可にするモードイネーブル信号を不許可にする方法が提案されている（例えば、特許文献１参照）。

しかしながら、上記従来の不揮発性半導体記憶装置にあっては、書込みまたは消去が完了した領域全体に対するモードイネーブル信号が不許可にされるため、この領域の全ての周辺回路が停止状態となる。この結果、次のアドレスの書込みまたは消去動作への移行が遅くなるという事情があった。

特開２００２−１３３８７９号公報

本発明は、上記従来の事情に鑑みてなされたものであって、ゲートディスターブを低減するとともに、次のアドレスの書込みおよび消去動作への移行を高速に行うことができる半導体記憶装置を提供することを目的としている。

本発明の半導体記憶装置は、複数のエリアに分割されたメモリと、前記分割されたエリアに対する書込みまたは消去が完了したことのベリファイを行うベリファイ回路と、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアのワード線を非活性にする制御回路と、を備えるものである。この構成により、書込みまたは消去が完了したエリアのワード線は非活性になるため、ゲートディスターブによるストレスを低減できる。また、一部の周辺回路が停止しているだけなので、次のアドレスの書込み・消去動作への移行を高速に行うことができる。

また、本発明の半導体記憶装置は、前記ワード線が、メインワード線とサブワード線とで構成される階層型ワード線であり、前記制御回路が、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアのサブワード線を非活性にするものである。この構成により、あるサブワード線が非活性になる場合であっても、メインワード線は高電位に充電されたままであるため、次のアドレスの書込み・消去動作へ移行する際、サブワード線を高速に活性化できる。

また、本発明の半導体記憶装置は、前記ワード線をメモリセル毎に駆動するワード線駆動手段を備え、前記制御回路が、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したメモリセルのワード線を非活性にするものである。この構成により、書込みまたは消去が完了したメモリセルには高電圧が印加されないため、ゲートディスターブによるストレスをさらに低減できる。

また、本発明の半導体記憶装置は、複数のエリアに分割されたメモリと、前記分割されたエリアに対する書込みまたは消去が完了したことのベリファイを行うベリファイ回路と、ワード線を駆動するロウデコーダと、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアのワード線を駆動する前記ロウデコーダを停止する制御回路と、を備えるものである。この構成により、書込みまたは消去が完了したエリアのワード線を駆動するロウデコーダが停止するため、ゲートディスターブによるストレスを低減できると共にロウデコーダの消費電力を低減できる。また、一部の周辺回路が停止しているだけなので、次のアドレスの書込み・消去動作への移行を高速に行うことができる。

また、本発明の半導体記憶装置は、外部から入力される書込みデータを識別する識別回路を備え、前記制御回路が、前記ベリファイ回路のベリファイ結果及び前記識別回路の識別結果に基づいて、書込みまたは消去が完了したエリアのワード線、及び、データ書込み対象でないエリアのワード線の少なくともいずれかを非活性にするものである。この構成により、データ書込み対象でないエリアのワード線は非活性になるため、ゲートディスターブによるストレスをさらに低減できる。

また、本発明の半導体記憶装置は、複数のエリアに分割されたメモリと、前記分割されたエリアに対する書込みまたは消去が完了したことのベリファイを行うベリファイ回路と、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアへの電圧供給を停止する制御回路と、を備えるものである。この構成により、書込みまたは消去が完了したエリアには電圧が供給されないため、ゲートディスターブによるストレスを低減できる。また、一部の周辺回路が停止しているだけなので、次のアドレスの書込み・消去動作への移行を高速に行うことができる。さらに、周辺回路への高電圧ストレスが低減できるため、高耐圧トランジスタを縮小でき、チップの省面積化が図れる。

また、本発明の半導体記憶装置は、前記分割されたエリア毎に電源回路を備え、前記制御回路が、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアに対応する電源回路を停止するものである。この構成により、書込みまたは消去が完了したエリアに対応する電源回路は停止するため、電源回路の消費電流を低減できる。

さらに、本発明の半導体記憶装置は、複数のエリアに分割されたメモリと、前記分割されたエリアに対する書込みまたは消去が完了したことのベリファイを行うベリファイ回路と、を備え、前記分割されたエリア毎に電源回路を備え、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアに対応する電源回路を消費電力を抑えたモードに切り替える制御回路と、を備えるものである。この構成により、書込みまたは消去が完了したエリアに対応する電源回路は消費電力が抑えられるため、ゲートディスターブによるストレスを低減できる。また、一部の周辺回路が停止しているだけなので、次のアドレスの書込み・消去動作への移行を高速に行うことができる。また、周辺回路への高電圧ストレスが低減できるため、高耐圧トランジスタを縮小でき、チップの省面積化が図れる。さらに、書込みまたは消去が完了したエリアに対応する電源回路の消費電力が抑えられるため、電源回路の消費電流を低減できる。

本発明によれば、ゲートディスターブを低減するとともに、次のアドレスの書込みおよび消去動作への移行を高速に行うことができる。

本発明は、複数のエリアに分割されたメモリと、分割されたエリアに対する書込みまたは消去が完了したことのベリファイを行うベリファイ回路と、ベリファイ結果に基づいて、書込みまたは消去が完了したエリアに高電圧が印加されないような制御をする制御回路とを備えるものである。

（第１の実施形態）
図１は、本発明の第１の実施形態を説明するための不揮発性半導体記憶装置を示す概略ブロック図である。本実施形態の不揮発性半導体記憶装置は、ベリファイ結果に基づいて、所定のワード線を非活性にするものである。以下、本発明の第１の実施形態について、図１を参照しながら説明する。

同図に示すように、不揮発性半導体記憶装置１００は、複数のエリアに物理的に分割された記憶領域であるメモリアレイ２２０，３２０と、書込みまたは消去が完了したことのベリファイを行うベリファイ回路２００，３００と、ベリファイ回路２００，３００のベリファイ結果に基づいて、書込みまたは消去が完了したエリアのワード線を非活性にする制御回路２１０，３１０と、ワード線２２１，２２２，３２１，３２２と、ビット線２２３，２２４，３２３，３２４とを備える。メモリアレイ２２０，３２０において、ワード線とビット線とが縦横に格子状に走り、その交点にメモリセルが配置されている。なお、不揮発性半導体記憶装置１００は、１チップに構成される。

ベリファイ回路２００は、メモリアレイ２２０のメモリセルのうち、ワード線２２１またはワード線２２２等にそれぞれ接続された複数のメモリセル全てに対する書込みまたは消去動作が完了したか否かを判定するものであり、判定結果（ベリファイ結果）を示す信号を制御回路２１０に出力する。

ベリファイ回路３００は、メモリアレイ３２０のメモリセルのうち、ワード線３２１またはワード線３２２等にそれぞれ接続された複数のメモリセル全てに対する書込みまたは消去動作が完了したか否かを判定するものであり、ベリファイ結果を示す信号を制御回路３１０に出力する。

制御回路２１０は、メモリアレイ２２０におけるあるワード線に関するベリファイ回路２００のベリファイ結果がパスの場合、書込みまたは消去が完了したエリアのワード線を非活性にするものであり、ベリファイ結果がパスでない場合、そのワード線に高電圧を印加しメモリセルに対する書込みまたは消去動作を継続するものである。例えば、ワード線２２１に接続された複数のメモリセル全てに対する書込みまたは消去動作が完了したとベリファイ回路２００によって判定された場合、制御回路２１０は、ワード線２２１を非活性にする。また、ワード線２２１に接続された複数のメモリセル全てに対する書込みまたは消去動作が完了していないとベリファイ回路２００によって判定された場合、制御回路２１０は、ワード線２２１に対して高電圧を印加しメモリセルに対する書込みまたは消去動作を継続する。

制御回路３１０は、メモリアレイ３２０におけるあるワード線に関するベリファイ回路３００のベリファイ結果がパスの場合、そのワード線を非活性にするものであり、ベリファイ結果がパスでない場合、そのワード線に高電圧を印加しメモリセルに対する書込みまたは消去動作を継続するものである。例えば、ワード線３２１に接続された複数のメモリセル全てに対する書込みまたは消去動作が完了したとベリファイ回路３００によって判定された場合、制御回路３１０は、ワード線３２１を非活性にする。また、ワード線３２１に接続された複数のメモリセル全てに対する書込みまたは消去動作が完了していないとベリファイ回路３００によって判定された場合、制御回路３１０は、ワード線３２１に対して高電圧を印加しメモリセルに対する書込みまたは消去動作を継続する。

以上のように構成された不揮発性半導体記憶装置１００の動作について、以下、メモリアレイ２２０におけるワード線２２１に接続されたメモリセル、及び、メモリアレイ３２０におけるワード線３２１に接続されたメモリセルに対して、同時に書込みまたは消去を行う場合の例を説明する。

まず、メモリアレイ２２０とメモリアレイ３２０のワード線２２１、３２１に接続されているそれぞれのメモリセルに対して、同時に書込みまたは消去を行うために、制御回路２１０、３１０が、ワード線２２１、３２１に高電圧を印加する（この時各メモリセルのドレイン、ソース、基板に所定の電圧が印加されている）。

次に、書込みまたは消去が完了したか否かをベリファイ回路２００、３００が判定する。例えば、メモリアレイ２２０におけるワード線２２１、２２２に接続された全てのメモリセルの書込みまたは消去が完了した場合、ベリファイ回路２００は、書込みまたは消去動作完了と判定（ベリファイ結果がパスとなる）し、制御回路２１０がそのベリファイ結果を検知してワード線２２１、２２２を非活性にする。

この時、もう一方のメモリアレイ３２０は、まだ書込みまたは消去が完了していないので、ベリファイ回路３００は、書込みまたは消去動作未完了と判定し、制御回路３１０は書込みまたは消去動作を継続する。

なお、メモリアレイにおいて、あるワード線に接続された全てのメモリセルの書込みまたは消去が完了した場合、そのワード線を非活性にし、同一メモリアレイにおける他のワード線は活性にしたままとしてもよい。

以上のように第１の実施形態によれば、メモリアレイにおいて、他のワード線に接続されたメモリセルに対する書込みまたは消去動作が行われている場合であっても、あるワード線に接続された全てのメモリセルに対する書込みまたは消去が完了した場合は、そのワード線に高電圧が印加されないのでゲートディスターブを低減することができる。また、全てのメモリセルに対する書込みまたは消去が完了したメモリアレイについては、他のメモリアレイにおいて書込みまたは消去動作が行われている場合であっても、ワード線に高電圧が印加されないのでゲートディスターブを低減することができる。

さらに、不揮発性半導体記憶装置１００の周辺回路の一部が停止しているだけなので、次のアドレスの書込みおよび消去動作への移行を高速に行うことができる。

（第２の実施形態）
図２は、本発明の第２の実施形態を説明するための不揮発性半導体記憶装置を示す概略ブロック図である。本実施形態の不揮発性半導体記憶装置は、ベリファイ結果及び書込みデータに基づいて、所定のワード線を非活性にするものである。以下、本発明の第２の実施形態について、図２を参照しながら説明する。

図２に示すように、不揮発性半導体記憶装置４００は、複数のエリアに物理的に分割されたメモリセル領域であるメモリアレイ５２０，６２０と、外部から入力された書込みデータをラッチして識別し、書込みまたは消去が完了したことのベリファイを行うベリファイ・書込みデータラッチ回路５００，６００と、ベリファイ・書込みデータラッチ回路５００，６００のベリファイ結果及び識別結果に基づいて、書込みまたは消去が完了したエリアのワード線、及び、データ書込み対象でないエリアのワード線の少なくともいずれかを非活性にする制御回路５１０，６１０と、ワード線５２１，５２２，６２１，６２２と、ビット線５２３，５２４，６２３，６２４とを備える。なお、不揮発性半導体記憶装置４００は、１チップ上に構成される。

図２に示すメモリアレイ５２０，６２０と、ワード線５２１，５２２，６２１，６２２と、ビット線５２３，５２４，６２３，６２４とは、それぞれ、図１に示すメモリアレイ２２０，３２０と、ワード線２２１，２２２，３２１，３２２と、ビット線２２３，２２４，３２３，３２４と同様である。

ベリファイ・書込みデータラッチ回路５００，６００は、第1の実施形態で説明したベリファイ回路が有する機能に加え、外部から入力された書込みデータを、書込み動作開始前にラッチする機能を有する。すなわち、ベリファイ・書込みデータラッチ回路５００，６００は、データ書込み開始前に書込みデータをラッチして、その書き込みデータの書込み対象を検知するものであり、検知結果を制御回路５１０，６１０にそれぞれ出力する。

制御回路５１０，６１０は、第１の実施形態で説明した制御回路２１０，３１０が有する機能に加え、ベリファイ・書込みデータラッチ回路５００，６００から出力された識別結果に基づいて、ワード線を制御するものである。すなわち、例えば、メモリアレイ５２０におけるワード線５２１に接続された全てのメモリセルには何もデータを書き込まず、メモリエリア６２０におけるワード線６２１に接続された少なくとも１つのメモリセルにデータを書き込む場合、制御回路５１０は、書込み動作の開始時からワード線５２１を非活性の状態とし、制御回路６１０は、ワード線６２１に高電圧を印加する。

以上のように構成された不揮発性半導体記憶装置４００の動作について、以下、メモリアレイ５２０におけるワード線５２１に接続された全てのメモリセルにデータを書き込まず、メモリアレイ６２０におけるワード線６２１に接続された少なくとも１つのメモリセルにデータを書き込む場合の例を説明する。

まず、外部から書込みデータが入力されると、ベリファイ・書込みデータラッチ回路５００，６００が、これらのデータをラッチして、書込み対象を識別する。次に、この識別結果に基づいて、制御回路５１０，６１０がそれぞれワード線を制御する。すなわち、メモリアレイ５２０におけるワード線５２１に接続された全てのメモリセルには何もデータを書き込まず、メモリエリア６２０におけるワード線６２１に接続された少なくとも１つのメモリセルにデータを書き込む場合、制御回路５１０は、書込み動作の開始時からワード線５２１を非活性の状態とし、制御回路６１０は、ワード線６２１に高電圧を印加する。

また、ベリファイ・書込みデータラッチ回路５００，６００及び制御回路５１０，６１０は、第１の実施形態で説明した動作と同様の動作を行う。

以上のように第２の実施形態によれば、メモリアレイにおいて、他のワード線に接続されたメモリセルに対する書込みまたは消去動作が行なわれている場合であっても、あるワード線に接続されたメモリセルのいずれに対してもデータを書込まない場合は、そのワード線に高電圧が印加されないのでゲートディスターブを低減することができる。また、いずれのメモリセルにもデータを書込まないメモリアレイについては、他のメモリアレイにおいて書込みまたは消去動作が行なわれている場合であっても、ワード線に高電圧が印加されないのでゲートディスターブを低減することができる。

さらに第１の実施形態同様、書込みまたは消去が完了したメモリアレイのゲートディスターブを低減することができるとともに、次のアドレスの書込みおよび消去動作への移行を高速に行うことができる。

（第３の実施形態）
図３は、本発明の第３の実施形態を説明するための不揮発性半導体記憶装置を示す概略ブロック図である。本実施形態の不揮発性半導体記憶装置は、ベリファイ結果に基づいて、ロウデコーダの駆動を停止するものである。以下、本発明の第３の実施形態について、図３を参照しながら説明する。

図３に示すように、不揮発性半導体記憶装置７００は、ワード線を駆動するロウデコーダ８３０，９３０と、ベリファイ回路８００，９００と、制御回路８１０，９１０と、メモリアレイ８２０，９２０と、ワード線８２１，８２２，９２１，９２２と、ビット線８２３，８２４，９２３，９２４とを備える。なお、不揮発性半導体記憶装置７００は、１チップ上に構成される。

図３に示すベリファイ回路８００，９００と、メモリアレイ８２０，９２０と、ワード線８２１，８２２，９２１，９２２と、ビット線８２３，８２４，９２３，９２４とは、それぞれ、図１に示すベリファイ回路２００，３００と、メモリアレイ２２０，３２０と、ワード線２２１，２２２，３２１，３２２と、ビット線２２３，２２４，３２３，３２４と同様である。

ロウデコーダ８３０，９３０は、制御回路８１０，９１０の制御に応じて、複数のワード線のうち、１つのワード線を駆動するものであり、レベルシフタ等で構成される。

制御回路８１０は、メモリアレイ８２０におけるあるワード線に関するベリファイ回路８００のベリファイ結果がパスの場合、ロウデコーダ８３０を停止するものであり、ベリファイ結果がパスでない場合、ロウデコーダ８３０を継続して動作させるものである。例えば、ワード線８２１に接続された複数のメモリセル全てに対する書込みまたは消去動作が完了したとベリファイ回路８００によって判定された場合、制御回路８１０は、ロウデコーダ８３０を停止する。また、ワード線８２１に接続された複数のメモリセル全てに対する書込みまたは消去動作が完了していないとベリファイ回路２００によって判定された場合、制御回路８１０は、ロウデコーダ８３０を継続して動作させる。

以上のように構成された不揮発性半導体記憶装置７００について、以下、その動作を説明する。

本実施形態における動作は基本的に第１の実施形態と同様である。第１の実施形態と異なる点は、ベリファイ回路８００，９００のベリファイ結果がパス（完了）の時に、書込みまたは消去が完了したメモリアレイのロウデコーダ８３０，９３０を停止する点である。

以上のように第３の実施形態によれば、ロウデコーダに含まれるレベルシフタ等の消費電力を低減できるとともに、第１の実施形態同様、書込みまたは消去が完了したメモリアレイのゲートディスターブを低減でき、次のアドレスの書込みおよび消去動作への移行を高速に行うことができる。

（第４の実施形態）
図４は、本発明の第４の実施形態を説明するための不揮発性半導体記憶装置を示す概略ブロック図である。本実施形態の不揮発性半導体記憶装置は、ワード線が階層型で構成され、ベリファイ結果に基づいて、所定のサブワード線を非活性にするものである。以下、本発明の第４の実施形態について、図４を参照しながら説明する。

図４に示すように、不揮発性半導体記憶装置１０００は、ベリファイ回路１１００，１２００と、制御回路１１１０，１２１０と、メモリアレイ１１２０，１２２０と、ビット線１１２３，１１２４と、１２２３，１２２４と、メインワード線１２４０と、サブワード線１１２１，１１２２，１２２１，１２２２と、サブワード線駆動手段１１２５，１１２６，１２２５，１２２６と、サブワード線ドライバ１１３０，１２３０とを備える。なお、不揮発性半導体記憶装置１０００は、１チップ上に構成される。

図４に示すベリファイ回路１１００，１２００と、メモリアレイ１１２０，１２２０と、ビット線１１２３，１１２４，１２２３，１２２４とは、それぞれ図１に示すベリファイ回路２００，３００と、メモリアレイ２２０，３２０と、ビット線２２３，２２４，３２３，３２４と同様である。

メインワード線１２４０は、常に高電圧が印加されているワード線であり、不揮発性半導体記憶装置１０００における複数のメモリ領域（メモリアレイ）にわたって共通に使用され、各メモリアレイにおける各サブワード線に接続される。

サブワード線駆動手段１１２５，１１２６は、制御回路１１１０の指示に基づいて、サブワード線１１２１，１１２２をそれぞれ駆動するものである。サブワード線駆動手段１２２５，１２２６は、制御回路１２１０の指示に基づいて、サブワード線１２２１，１２２２をそれぞれ駆動するものである。

サブワード線ドライバ１１３０は、制御回路１１１０の指示に基づいて、メモリアレイ１１２０における各サブワード線を駆動するサブワード線駆動手段を駆動するものである。すなわち、例えば、制御回路１１１０からサブワード線１１２１を非活性にするという指示を与えられた場合、サブワード線駆動手段１１２５がサブワード線１１２１を非活性にしてもよいし、サブワード線ドライバ１１３０がサブワード線駆動手段１１２５を停止することによって、サブワード線１１２１を非活性にしてもよい。

サブワード線ドライバ１２３０は、制御回路１２１０の指示に基づいて、メモリアレイ１２２０における各サブワード線を駆動するサブワード線駆動手段を駆動するものである。すなわち、例えば、制御回路１２１０からサブワード線１２２１を非活性にするという指示を与えられた場合、サブワード線駆動手段１２２５がサブワード線１２２１を非活性にしてもよいし、サブワード線ドライバ１２３０がサブワード線駆動手段１２２５を停止することによって、サブワード線１２２１を非活性にしてもよい。

制御回路１１１０は、メモリアレイ１１２０におけるあるサブワード線に関するベリファイ回路１１００のベリファイ結果がパスの場合、対応するサブワード線駆動手段１１２５，１１２６や、サブワード線ドライバ１１３０に対して、そのサブワード線を非活性にするよう指示するものであり、ベリファイ結果がパスでない場合、サブワード線駆動手段１１２５，１１２６や、サブワード線ドライバ１１３０に対して、サブワード線の駆動を継続するよう指示するものである。

制御回路１２１０は、メモリアレイ１２２０におけるあるサブワード線に関するベリファイ回路１２００のベリファイ結果がパスの場合、対応するサブワード線駆動手段１２２５，１２２６や、サブワード線ドライバ１２３０に対して、そのサブワード線を非活性にするよう指示するものであり、ベリファイ結果がパスでない場合、サブワード線駆動手段１２２５，１２２６や、サブワード線ドライバ１２３０に対して、サブワード線の駆動を継続するよう指示するものである。

以上のように構成された不揮発性半導体記憶装置１０００の動作について、以下、その動作を説明する。

本実施形態における動作は基本的に第１の実施形態と同様である。第１の実施形態と異なる点は、メモリアレイにおけるあるサブワード線に接続された全てのメモリセルの書込みまたは消去が完了した場合、メインワード線１２４０に高電圧が印加された状態で、対応するサブワード線を駆動するサブワード線駆動手段によってサブワード線を非活性にするか、または、そのメモリアレイにおけるサブワード線ドライバによって、対応するサブワード線駆動手段を停止してサブワード線を非活性にするという点である。

以上のように第４の実施形態によれば、サブワード線に接続された全てのメモリセルに対する書込みまたは消去が完了した場合は、メモリアレイのサブワード線を非活性にする一方、メインワード線１２４０は高電位に充電されたままなので、次のアドレスの書込みまたは消去動作に移行する際にサブワード線を高速に活性化することができる。したがって、次のアドレスの書込みおよび消去動作への移行をより高速に行うことができる。

また、第１の実施形態同様、書込みまたは消去が完了したメモリアレイのゲートディスターブを低減することができる。

（第５の実施形態）
図５は、本発明の第５の実施形態を説明するための不揮発性半導体記憶装置を示す概略ブロック図である。本実施形態の不揮発性半導体記憶装置は、ワード線がメモリセル毎に接続され、ベリファイ結果に基づいて、所定のメモリセルに接続されたワード線を非活性にするものである。以下、本発明の第５の実施形態について、図５を参照しながら説明する。

図５に示すように、本実施形態の不揮発性半導体記憶装置は、書込みまたは消去が完了したか否かを判定するベリファイ回路１３００と、はベリファイ回路のベリファイ結果がパス（完了）の時にメモリセルのワード線を非活性にする制御回路１３１０と、メモリアレイ１３２０と、各メモリセルに接続されるワード線１３２１，１３２２と、ビット線１３２５，１３２６と、ワード線をメモリセル毎に非活性にするワード線駆動手段１３２３，１３２４とを備える。なお、本実施形態の不揮発性半導体記憶装置は、１チップ上に構成される。

ベリファイ回路１３００は、メモリアレイ１３２０のメモリセルのうち、ワード線１３２１またはワード線１３２２等に接続された各メモリセルに対する書込みまたは消去動作が完了したか否かを判定するものであり、ベリファイ結果を示す信号を制御回路１３１０に出力する。

制御回路１３１０は、メモリアレイ１３２０におけるあるメモリセルに関するベリファイ回路１３００のベリファイ結果がパスの場合、そのメモリセルに接続されたワード線のワード線駆動手段を停止して、ワード線を非活性にするものであり、ベリファイ結果がパスでない場合、ワード線駆動手段を停止させず、そのメモリセルに対する書込みまたは消去動作を継続するものである。

以上のように構成された本実施形態の不揮発性半導体記憶装置について、以下、その動作を説明する。

本実施形態における動作は基本的に第１の実施形態と同様である。第１の実施形態と異なる点は、ベリファイ回路１３００のベリファイ結果がパス（完了）の時に、書込みまたは消去が完了したメモリセルのワード線を非活性にする制御を１メモリセル毎に行うという点である。

以上のように第５の実施形態によれば、書込みまたは消去が完了したメモリセルのゲートには高電圧が印加されないので、ゲートディスターブによるストレスをさらに低減できる。

また、第１の実施形態同様、次のアドレスの書込みおよび消去動作への移行を高速に行うことができる。

なお、第３〜第５の実施形態において、不揮発性半導体記憶装置が、第２の実施形態で説明したような、書込みデータをラッチする回路を備え、ベリファイ結果及び書込みデータの検知結果に基づいて、所定のワード線を非活性にしてもよい。

（第６の実施形態）
図６は、本発明の第６の実施形態を説明するための不揮発性半導体記憶装置を示す概略ブロック図である。本実施形態にお不揮発性半導体記憶装置は、ベリファイ結果に基づいて、電源回路からの高電圧供給を停止するものである。以下、本発明の第６の実施形態について、図６を参照しながら説明する。

図６に示すように、不揮発性半導体記憶装置１４００は、メモリセルに供給する電圧を生成する電源回路１５００と、ベリファイ回路１６００，１７００と、ベリファイ結果に基づいて、書込みまたは消去が完了したエリアへの電圧供給を停止する制御回路１６１０，１７１０と、メモリアレイ１６２０，１７２０と、ワード線１６２１，１６２２，１７２１，１７２２と、ビット線１６２３，１６２４，１７２３，１７２４とを備える。なお、不揮発性半導体記憶装置１５００は、１チップ上に構成される。

図６に示すベリファイ回路１６００，１７００と、メモリアレイ１６２０，１７２０と、ワード線１６２１，１６２２，１７２１，１７２２と、ビット線１６２３，１６２４，１７２３，１７２４とは、それぞれ、図１に示すベリファイ回路２００，３００と、メモリアレイ２２０，３２０と、ワード線２２１，２２２，３２１，３２２と、ビット線２２３，２２４，３２３，３２４と同様である。

電源回路１５００は、メモリセルに供給する高電圧を生成するものであり、制御回路１６１０，１７１０から電圧供給を遮断するよう指示されると、制御回路１６１０，１７１０への電圧供給を行わない。

制御回路１６１０は、メモリアレイ１６２０におけるあるワード線に関するベリファイ回路１６００のベリファイ結果がパスの場合、制御回路１６１０に対する電圧供給を遮断するよう、電源回路１５００に指示するものであり、ベリファイ結果がパスでない場合、電圧供給を継続させるものである。

制御回路１７１０は、メモリアレイ１７２０におけるあるワード線に関するベリファイ回路１７００のベリファイ結果がパスの場合、制御回路１７１０に対する電圧供給を遮断するよう、電源回路１５００に指示するものであり、ベリファイ結果がパスでない場合、電圧供給を継続させるものである。

以上のように構成された本実施形態の不揮発性半導体記憶装置１４００について、以下、その動作を説明する。

本実施形態における動作は基本的に第１の実施形態と同様である。第１の実施形態と異なる点は、ベリファイ回路１６００，１７００のベリファイ結果がパス（完了）の時に、書込みまたは消去が完了したメモリアレイの制御回路１６１０，１７１０への電源回路１５００からの高電圧供給を遮断するという点である。なお、電源回路１５００は、ある制御回路への電圧供給を行なわない場合でも、他の制御回路への電圧供給は継続する。

以上のように第６の実施形態によれば、書込みまたは消去が完了したメモリアレイの制御回路１６１０，１７１０への高電圧ストレスが低減できるので、不揮発性半導体記憶装置１４００に含まれる高耐圧トランジスタを縮小することができる。

また、第１の実施形態同様、書込みまたは消去が完了したメモリアレイのゲートディスターブを低減でき、次のアドレスの書込みおよび消去動作への移行を高速に行うことができる。

（第７の実施形態）
図７は、本発明の第７および第８の実施形態を説明するための不揮発性半導体記憶装置を示す概略ブロック図である。第７の実施形態の不揮発性半導体記憶装置は、メモリアレイ毎に電源回路を備え、ベリファイ結果に基づいて、所定の電源回路を停止させるものである。本発明の第７の実施形態について、図７を参照しながら説明する。

図７に示すように、不揮発性半導体記憶装置１８００は、電源回路１９００，２０００と、ベリファイ回路１９１０，２０１０と、電源回路１９００，２０００で生成された電圧を制御する制御回路１９２０，２０２０と、ベリファイ回路１９１０，２０１０のベリファイ結果に基づいて、書込みまたは消去が完了したエリアに対応する電源回路を停止する制御回路１９４０，２０４０と、メモリアレイ１９３０，２０３０と、ワード線１９３１，１９３２，２０３１，２０３２と、ビット線１９３３，１９３４，２０３３，２０３４とを備える。なお、不揮発性半導体記憶装置１９００は、１チップ上に構成される。

図７に示すメモリアレイ１９３０，２０３０と、ワード線１９３１，１９３２，２０３１，２０３２と、ビット線１９３３，１９３４，２０３３，２０３４とは、図６に示すメモリアレイ１６２０，１７２０と、ワード線１６２１，１６２２，１７２１，１７２２と、ビット線１６２３，１６２４，１７２３，１７２４と同様である。

ベリファイ回路１９１０は、メモリアレイ１９３０のメモリセルのうち、ワード線１９３１またはワード線１９３２等にそれぞれ接続された複数のメモリセル全てに対する書込みまたは消去動作が完了したか否かを判定するものであり、ベリファイ結果を示す信号を制御回路１９４０に出力する。

ベリファイ回路２０１０は、メモリアレイ２０３０のメモリセルのうち、ワード線２０３１またはワード線２０３２等にそれぞれ接続された複数のメモリセル全てに対する書込みまたは消去動作が完了したか否かを判定するものであり、ベリファイ結果を示す信号を制御回路２０４０に出力する。

制御回路１９４０は、メモリアレイ１９３０におけるあるワード線に関するベリファイ回路１９１０のベリファイ結果がパスの場合、メモリアレイ１９３０に供給する電圧を生成する電源回路１９００を停止するものであり、ベリファイ結果がパスでない場合、電源回路１９００を継続して駆動させるものである。

制御回路２０４０は、メモリアレイ２０３０におけるあるワード線に関するベリファイ回路２０１０のベリファイ結果がパスの場合、メモリアレイ２０３０に供給する電圧を生成する電源回路２０００を停止するものであり、ベリファイ結果がパスでない場合、電源回路２０００を継続して駆動させるものである。

以上のように構成された本実施形態の不揮発性半導体記憶装置１８００について、以下、その動作を説明する。

本実施形態における動作は基本的に第６の実施形態と同様である。第６の実施形態と異なる点は、ベリファイ回路１９１０，２０１０のベリファイ結果がパス（完了）の時に、制御回路１９４０，２０４０によって、書込みまたは消去が完了したメモリアレイの電源回路１９００，２０００を停止するという点である。

以上のように第７の実施形態によれば、書込みまたは消去が完了したメモリアレイのチャージポンプ回路等の消費電流を抑えることができる。

また、第６の実施形態同様、書込みまたは消去が完了したメモリアレイのゲートディスターブを低減できるとともに、不揮発性半導体記憶装置に含まれる高耐圧トランジスタの縮小を実現することができる。

（第８の実施形態）
第８の実施形態の不揮発性半導体記憶装置は、メモリアレイ毎に電源回路を備え、ベリファイ結果に基づいて、所定の電源回路を消費電流を抑えたモードにするものである。

本実施形態では、第７の実施形態と、制御回路１９４０，２０４０の機能が異なる。制御回路１９４０，２０４０は、第７の実施形態ではベリファイ結果に基づいて電源回路１９００，２０００をそれぞれ停止させたが、本実施形態では、ベリファイ結果に基づいて電源回路１９００，２０００を消費電流を抑えたモードにする。

次に、本発明の第８の実施形態について、図７を参照しながらその動作を説明する。

本実施形態における動作は基本的に第７の実施形態と同様である。第７の実施形態と異なる点は、ベリファイ回路１９１０，２０１０のベリファイ結果がパス（完了）の時に、制御回路１９４０，２０４０によって、書込みまたは消去が完了したメモリアレイの電源回路１９００，２０００を、消費電流を抑えたモードにするという点である。

以上のように第８の実施形態によれば、書込みまたは消去が完了したメモリアレイのチャージポンプ回路等の消費電流を抑えることに加えて、次の動作への移行の高速化が実現できる。

また、第７の実施形態同様、書込みまたは消去が完了したメモリアレイのゲートディスターブを低減できるとともに、不揮発性半導体記憶装置に含まれる高耐圧トランジスタの縮小を実現することができる。

以上説明した第６〜第８の実施形態では、不揮発性半導体記憶装置が電源回路を備えるが、必ずしもチップ上に電源回路を設ける必要はなく、不揮発性半導体記憶装置の外部に設けられてもよい。この場合、外部に設けられた電源回路と不揮発性半導体記憶装置に設けられた回路とを電気的に接続すればよい。

なお、第６〜第８の実施形態において、不揮発性半導体記憶装置が、第２の実施形態で説明したような、書込みデータをラッチする回路を備え、ベリファイ結果及び書込みデータの検知結果に基づいて、電源回路からの高電圧供給を遮断したり、所定の電源回路を停止させたり、所定の電源回路を消費電流を抑えたモードにしてもよい。

なお、以上の説明において、メモリの「エリア」とは、少なくとも１つのメモリセルを含むメモリセル群、例えば、１つのメモリセルや、ワード線に接続されたメモリセル列、メモリセルが格子状に配置されたメモリアレイ等を意味する。

以上説明した実施形態の不揮発性半導体記憶装置によれば、ベリファイ結果を有効に活用することで、書込みまたは消去が完了したメモリエリアのゲートディスターブを低減し、低消費電力、省面積、高速動作を実現することができる。

本発明の半導体記憶装置は、ゲートディスターブを低減するとともに、次のアドレスの書込みおよび消去動作への移行を高速に行うことができる効果を有し、半導体記憶装置等に有用である。

本発明の第１の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第２の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第３の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第４の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第５の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第６の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の第７および第８の実施形態を説明するための不揮発性半導体記憶装置の概略構成を示すブロック図

符号の説明

１００、４００、７００、１０００、１４００、１８００ 不揮発性半導体記憶装置
２００、３００、８００、９００、１１００、１２００、１３００、１６００、１７００、１９１０、２０１０ ベリファイ回路
５００、６００ ベリファイ・書込みデータラッチ回路
２１０、３１０、５１０、６１０、８１０、９１０、１１１０、１２１０、１３１０、１６１０、１７１０、１９２０、１９４０、２０２０、２０４０ 制御回路
２２０、３２０、５２０、６２０、８２０、９２０、１１２０、１２２０、１３２０、１６２０、１７２０、１９３０、２０３０ メモリエリア
２２１、２２２、３２１、３２２、５２１、５２２、６２１、６２２、８２１、８２２、９２１、９２２、１３２１、１３２２、１６２１、１６２２、１７２１、１７２２、１９３１、１９３２、２０３１、２０３２ ワード線
１２４０ メインワード線
１１２１、１１２２、１２２１、１２２２ サブワード線
２２３、２２４、３２３、３２４、５２３、５２４、６２３、６２４、８２３、８２４、９２３、９２４、１１２３、１１２４、１２２３、１２２４、１３２５、１３２６、１６２３、１６２４、１７２３、１７２４、１９３３、１９３４、２０３３、２０３４ ビット線
８３０、９３０ ロウデコーダ
１１２５、１１２６、１２２５、１２２６ サブワード線駆動手段
１１３０、１２３０ サブワードドライバー
１３２３、１３２４ ワード線駆動手段
１５００、１９００、２０００ 電源回路

Claims (8)

1. 複数のエリアに分割されたメモリと、
   前記分割されたエリアに対する書込みまたは消去が完了したことのベリファイを行うベリファイ回路と、
   前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアのワード線を非活性にする制御回路と、を備える半導体記憶装置。
2. 請求項１記載の半導体記憶装置であって、
   前記ワード線は、メインワード線とサブワード線とで構成される階層型ワード線であり、
   前記制御回路は、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアのサブワード線を非活性にする半導体記憶装置。
3. 請求項１記載の半導体記憶装置であって、
   前記ワード線をメモリセル毎に駆動するワード線駆動手段を備え、
   前記制御回路は、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したメモリセルのワード線を非活性にする半導体記憶装置。
4. 複数のエリアに分割されたメモリと、
   前記分割されたエリアに対する書込みまたは消去が完了したことのベリファイを行うベリファイ回路と、
   ワード線を駆動するロウデコーダと、
   前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアのワード線を駆動する前記ロウデコーダを停止する制御回路と、を備える半導体記憶装置。
5. 請求項１ないし４のいずれか一項記載の半導体記憶装置であって、
   外部から入力される書込みデータを識別する識別回路を備え、
   前記制御回路は、前記ベリファイ回路のベリファイ結果及び前記識別回路の識別結果に基づいて、書込みまたは消去が完了したエリアのワード線、及び、データ書込み対象でないエリアのワード線の少なくともいずれかを非活性にする半導体記憶装置。
6. 複数のエリアに分割されたメモリと、
   前記分割されたエリアに対する書込みまたは消去が完了したことのベリファイを行うベリファイ回路と、
   前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアへの電圧供給を停止する制御回路と、を備える半導体記憶装置。
7. 請求項６記載の半導体記憶装置であって、
   前記分割されたエリア毎に電源回路を備え、
   前記制御回路は、前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアに対応する電源回路を停止する半導体記憶装置。
8. 複数のエリアに分割されたメモリと、
   前記分割されたエリアに対する書込みまたは消去が完了したことのベリファイを行うベリファイ回路と、を備え、
   前記分割されたエリア毎に電源回路を備え、
   前記ベリファイ回路のベリファイ結果に基づいて、書込みまたは消去が完了したエリアに対応する電源回路を消費電力を抑えたモードに切り替える制御回路と、を備える半導体記憶装置。

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