JPH08273383A

JPH08273383A - 不揮発性半導体メモリ装置

Info

Publication number: JPH08273383A
Application number: JP7191895A
Authority: JP
Inventors: Yuji Uji; 雄司宇治; Masashi Wada; 正志和田; Takeshi Furuno; 毅古野; Kenji Kosakai; 健司小堺
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1995-03-29
Filing date: 1995-03-29
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】メモリセルに対して情報の書込みや消去を行
う際の誤動作を防止するとともに、レイアウト面積を縮
小化し、さらにＣＰＵの負担を軽減する。【構成】メモリセルに対して、書込み及び書込みベリ
ファイの各動作を順次実行し、或はプレライト、消去及
び消去ベリファイの各動作を順次実行するように制御す
る書込み・消去制御手段３０を内蔵した。また、位相が
１８０度異なる２相の基準クロック信号ＳＹＳＣ0 ，Ｓ
ＹＳＣ1 を生成する基準クロック生成回路２０を設け、
その基準クロック信号ＳＹＳＣ0 ，ＳＹＳＣ1 により書
込み・消去制御手段３０を駆動するとともに、基準クロ
ック信号ＳＹＳＣ0 ，ＳＹＳＣ1 を動作タイミングの基
準として各動作をシーケンシャルに実行させる。【効果】書込みまたは消去の外部開始命令が入力され
ると、書込み及び書込みベリファイの各動作、或はプレ
ライト、消去及び消去ベリファイの各動作が順次自動的
に実行され、ＣＰＵの負担が軽減されるとともに、各動
作が誤動作することなく実行される。さらに、レイアウ
ト面積も縮小される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置さら
には電気的消去の可能な不揮発性メモリ装置に適用して
特に有効な技術に関し、例えば電気的消去及びプログラ
ム可能なＥＥＰＲＯＭ（エレクトリカル・イレーザブル
・アンド・プログラマブル・リード・オンリー・メモ
リ）や電気的一括消去型のフラッシュメモリに利用して
有用な技術に関する。

【０００２】

【従来の技術】メモリセルの全体またはブロックごとに
一括して記憶内容を電気的に消去する機能を有する電気
的一括消去型フラッシュメモリとして、１９８０年のア
イ・イー・イー・イー・インターナショナル・ソリッド
−ステート・サキット・コンファレンス（IEEE INTERNA
TIONAL SOLID-STATE CIRCUITS CONFERENCE）の７６〜７
７頁、及びアイ・イー・イー・イー・ジャナル・オブ・
ソリッド−ステート・サキットの第２３巻第５号（１９
８８年）の１１５７〜１１６３頁（IEEE,J. Solid-Stat
e Circuit, vol.23(1988) pp.1157-1163）に記載された
ものが知られている。また、電気的一括消去型ＥＥＰＲ
ＯＭとして、１９８７年の国際電子デバイス会議（Inte
rnational Electron Device Meeting）において発表さ
れたものが知られている。

【０００３】上記ＥＥＰＲＯＭのメモリセルは、Ｎチャ
ンネル形の場合には、Ｐ型シリコン基板にチャネル領域
を挟んでＰ型拡散層と低濃度のＮ型拡散層が形成され、
それら両拡散層にそれぞれソース・ドレイン領域となる
Ｎ型拡散層が形成され、さらにチャネル領域上にゲート
絶縁膜、フローティングゲート、絶縁膜及びコントロー
ルゲートが順次積層された２層ゲート構造の絶縁ゲート
型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」とす
る。）により構成されている。このメモリセルに情報が
書き込まれると、フローティングゲートにホットキャリ
アが注入され、コントロールゲートからみたしきい値電
圧が書込み前よりも高くなる。また、高電界を印加して
フローティングゲートに蓄積された電子をソース領域を
介してソース電極に引き抜くことにより書込み情報が消
去され、コントロールゲートからみたしきい値電圧が消
去前よりも低くなる。

【０００４】上述したような機構によって情報の書込み
及び消去が可能なＥＥＰＲＯＭやフラッシュメモリにお
いては、消去動作を実行する前に、消去の対象となるす
べてのメモリセルに対して書込み（プレライト）を行
い、しきい値電圧が高いＭＯＳＦＥＴと低いＭＯＳＦＥ
Ｔとが混在しないようにしておかなければならない。従
って、ＥＥＰＲＯＭやフラッシュメモリに対して消去を
行う際には、プレライト動作の実行、消去動作の実行、
消去ベリファイ（消去の確認）動作の実行を順次行う必
要がある。従来、ＭＯＳとキャパシタで構成される遅延
回路によりその３つの動作を順序良く行うための動作タ
イミングを設定し、ＥＥＰＲＯＭやフラッシュメモリの
外部に設けられたＣＰＵ（中央演算処理装置）で制御し
て３つの動作を順次実行させていた。また、ＥＥＰＲＯ
Ｍやフラッシュメモリに対して書込みを行う場合には、
書込み動作の実行と書込みベリファイ（書込みの確認）
動作の実行を順次行う必要がある。その場合にも、ＭＯ
Ｓとキャパシタで構成される遅延回路によりその２つの
動作を順序良く行うための動作タイミングを設定し、Ｅ
ＥＰＲＯＭやフラッシュメモリの外部に設けられたＣＰ
Ｕで制御して２つの動作を順次実行させていた。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来のＥＥＰＲＯＭやフラッシュメモリでは、遅延回路に
よる遅延時間のばらつきなどにより動作タイミングにず
れが生じ、メモリセルに対して情報の書込みや消去を行
う際に誤動作するおそれがあるという問題点があった。
また、キャパシタを用いて遅延回路を構成しているた
め、レイアウト面積が大きくなってしまうという問題点
があった。さらに、ＣＰＵの負担が大きいという問題点
もあった。

【０００６】本発明はかかる事情に鑑みてなされたもの
で、メモリセルに対して情報の書込みや消去を行う際の
誤動作を防止するとともに、レイアウト面積を縮小化
し、さらにＣＰＵの負担を軽減することを主たる目的と
している。

【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【０００９】すなわち、本発明の不揮発性半導体メモリ
装置においては、不揮発性記憶素子に対する書込み動作
を実行した後にその書込み結果を確認する書込みベリフ
ァイ動作を実行するように制御する書込み制御手段を設
け、また書込み及び書込みベリファイの動作タイミング
の基準となる基準クロック信号を生成する基準クロック
生成手段を設け、その基準クロック信号により書込み制
御手段を駆動するようにした。

【００１０】また、不揮発性記憶素子に対する消去前の
書込み動作、消去動作及びその消去結果を確認する消去
ベリファイ動作を順次実行するように制御する消去制御
手段を設け、また消去前の書込み、消去及び消去ベリフ
ァイの動作タイミングの基準となる基準クロック信号を
生成する基準クロック生成手段を設け、その基準クロッ
ク信号により消去制御手段を駆動するようにした。

【００１１】そして、基準クロック信号を、位相が１８
０度異なる２相の信号で構成してもよい。

【００１２】

【作用】上記した手段によれば、不揮発性記憶素子に対
する書込み動作を実行した後にその書込み結果を確認す
る書込みベリファイ動作を実行するように制御する書込
み制御手段、或は不揮発性記憶素子に対するプレライト
動作、消去動作及びその消去結果を確認する消去ベリフ
ァイ動作を順次実行するように制御する消去制御手段を
内蔵したため、書込みまたは消去の外部開始命令が入力
されると、書込み及び書込みベリファイの各動作、或は
プレライトから消去ベリファイまでの各動作が順次自動
的に実行される。

【００１３】また、書込みや消去を行う際の動作タイミ
ングの基準となる基準クロック信号を生成する基準クロ
ック生成手段を内蔵したことにより、書込み及び書込み
ベリファイの各動作、或はプレライトから消去ベリファ
イまでの各動作が誤動作することなく実行される。さら
に、レイアウト面積も縮小される。

【００１４】

【実施例】本発明に係る不揮発性半導体メモリ装置の一
実施例を図１乃至図１２に示し、以下に説明する。

【００１５】図１は、本発明に係る不揮発性半導体メモ
リ装置の一例である電気的一括消去型フラッシュメモリ
（以下、単に「フラッシュメモリ」とする。）１のブロ
ック構成図である。同図において、１０はメモリアレ
イ、２０は基準クロック生成回路、３０は書込み・消去
制御手段、４０はコマンドデコーダ回路、５０は高電圧
検出回路、６０はタイミング制御回路、７０は電源発生
回路、８０はアドレス増幅回路、９０はアドレスラッチ
回路、１００はロウアドレスデコーダ回路、１１０はカ
ラムアドレスデコーダ回路、１２０はカラムスイッチ、
１３０はデータラッチ回路、１４０は入力バッファ回
路、１５０は書込みラッチ回路、１６０はセンスアンプ
回路、１７０は出力バッファ回路である。なお、アドレ
ス増幅回路８０、アドレスラッチ回路９０、データラッ
チ回路１３０、入力バッファ回路１４０、書込みラッチ
回路１５０、センスアンプ回路１６０及び出力バッファ
回路１７０については、特に制限されないが、それぞれ
複数の構成回路を一つにまとめて表示した。

【００１６】また、図１において、ＣＥはチップ・イネ
ーブル信号端子、ＯＥはアウトプット・イネーブル信号
端子、ＷＥはライト・イネーブル信号端子、Ｖccは正の
電源電圧を印加する端子（以下、「電源端子」とす
る。）、Ｖssは基準電圧で接地電源電圧を印加する端子
（以下、「接地電源端子」とする。）、特に制限されな
いがＶppはメモリセルに対する書込み時や消去時に必要
となる高電圧源を印加する端子（以下、「高電圧源端
子」とする。）、ＡＤはアドレス入力端子、ＩＯはイン
プット・アウトプット端子を表している。なお、アドレ
ス入力端子ＡＤ及びインプット・アウトプット端子ＩＯ
については、特に制限されないが、それぞれ複数の端子
を一つにまとめて表示した。

【００１７】メモリアレイ１０は、特に制限されない
が、複数のワード線と複数のデータ線との各交差部にそ
れぞれ不揮発性記憶素子よりなるメモリセルを有してい
る。このメモリセルは、例えば２層ゲート構造の絶縁ゲ
ート型電界効果トランジスタで構成されている。なお、
図１では、複数のワード線及び複数のデータ線をそれぞ
れまとめて１本で表示した。

【００１８】基準クロック生成回路２０は、位相が１８
０度異なる２相の基準クロック信号ＳＹＳＣ0 ，ＳＹＳ
Ｃ1 を生成する回路であり、特に制限されないが、コマ
ンドデコーダ回路４０から入力する基準クロック生成開
始信号ＳＴに基づいて起動される。この基準クロック生
成回路２０は基準クロック生成手段としての機能を有し
ている。その詳細な構成等については後述する。

【００１９】書込み・消去制御手段３０はメモリセルに
対する自動書込みや自動消去を制御する回路であり、上
記２相の基準クロック信号ＳＹＳＣ0 ，ＳＹＳＣ1 に基
づいてシーケンシャルに動作する。その詳細な構成等に
ついては後述する。

【００２０】コマンドデコーダ回路４０は、インプット
・アウトプット端子ＩＯから入力バッファ回路１４０及
びデータラッチ回路１３０を介して入力する外部開始命
令をデコードして認識する回路であり、その認識した外
部開始命令に基づいて各構成回路を起動させる内部信号
（上記基準クロック生成開始信号ＳＴなど）を生成して
各構成回路に出力する。その詳細な構成等については後
述する。

【００２１】高電圧検出回路５０は、高電圧源端子Ｖpp
に高電圧が印加されているか否かを検出する回路であ
り、高電圧が印加されるとコマンドデコーダ回路４０に
検出信号ＶＰを出力して書込み動作または消去動作の起
動が可能な状態とさせる。従って、この高電圧検出回路
５０は検出手段としての機能を有している。その詳細な
構成等については後述する。

【００２２】タイミング制御回路６０は、チップ・イネ
ーブル信号端子ＣＥ、アウトプット・イネーブル信号端
子ＯＥ及びライト・イネーブル信号端子ＷＥから入力す
る各外部信号に基づいて、信号の入出力タイミングを制
御するタイミング信号を生成する回路である。例えば、
アドレス入力端子ＡＤを介して入力する信号の取込みを
制御するタイミング信号をアドレス増幅回路８０及びア
ドレスラッチ回路９０に出力する。また、インプット・
アウトプット端子ＩＯを介して入力する信号の取込みを
制御するタイミング信号を入力バッファ回路１４０及び
データラッチ回路１３０に出力する。さらに、インプッ
ト・アウトプット端子ＩＯを介して出力する信号の出力
を制御するタイミング信号を出力バッファ回路１７０に
出力する。

【００２３】電源発生回路７０は、書込み、消去、書込
みベリファイ及び消去ベリファイを行うための電圧を発
生する回路で、書込み・消去制御手段３０から入力する
制御信号に基づいて制御される。発生した電圧はロウア
ドレスデコーダ回路１００及びカラムスイッチ１２０に
供給される。

【００２４】アドレス増幅回路８０は、アドレス入力端
子ＡＤから入力されたアドレス信号を増幅する回路で、
増幅した信号をアドレスラッチ回路９０に出力する。

【００２５】アドレスラッチ回路９０は、メモリセルへ
の書込み・消去・読出し等の実行時に、アドレス増幅回
路８０から増幅されたアドレス信号を受け取ってホール
ドする回路である。また、アドレスラッチ回路９０に
は、書込み・消去制御手段３０で生成された内部生成ア
ドレス信号ＡＤＤも入力されるようになっている。そし
て、アドレスラッチ回路９０は、メモリセルに対する実
行状態に応じて、それら入力する内部生成アドレス信号
ＡＤＤとアドレス増幅回路８０で増幅されたアドレス信
号とを適宜切り替えてロウアドレスデコーダ回路１００
及びカラムアドレスデコーダ回路１１０に出力する切替
え機能を有している。

【００２６】ロウアドレスデコーダ回路１００は、アド
レス・ラッチ回路９０から入力するアドレス信号のうち
のロウアドレス信号をデコードする回路であり、そのロ
ウアドレス信号によって指示された１本のワード線を選
択するワード線選択信号を生成する。それによって、複
数のワード線のうちの１本のワード線が選択される。

【００２７】カラムアドレスデコーダ回路１１０は、ア
ドレス・ラッチ回路９０から入力するアドレス信号のう
ちのカラムアドレス信号をデコードする回路であり、そ
のカラムアドレス信号に対応したデータ線選択信号を生
成してカラムスイッチ１２０に出力する。

【００２８】カラムスイッチ１２０は、カラムアドレス
デコーダ回路１１０から入力するデータ線選択信号に基
づいてメモリアレイ内の複数のデータ線のうちの１本の
データ線を選択するスイッチであり、その選択した１本
のデータ線をメモリアレイに対応した、読出しまたは書
込み用の共通データ線に結合させている。

【００２９】データラッチ回路１３０は、入力バッファ
回路１４０を介してインプット・アウトプット端子ＩＯ
から入力するデータをホールドする回路である。ホール
ドされたデータは、タイミング制御回路６０から入力す
るタイミング信号に同期して、外部開始命令としてコマ
ンドデコーダ回路４０または書込みデータとして書込み
ラッチ回路１５０に送られる。

【００３０】書込みラッチ回路１５０は、データラッチ
回路１３０または書込み・消去制御手段３０から入力す
る書込みデータ信号をホールドする回路で、書込み用共
通データ線に接続されていて、メモリセルへの書込み時
に、書込みデータをホールドした共通データ線にのみ書
込み電圧を印加する。

【００３１】センスアンプ回路１６０は、読出し用共通
データ線に接続されており、メモリセルからカラムスイ
ッチ１２０を介して入力する信号を出力バッファ回路１
７０に出力する。出力バッファ１７０に出力された信号
はインプット・アウトプット端子ＩＯを介して外部に出
力される。また、センスアンプ回路１６０の出力信号
（センスアンプ出力信号ＳＤ）は、書込み・消去制御手
段３０に送られ、消去ベリファイ（消去確認）及び書込
みベリファイ（書込み確認）の実行時に消去や書込みが
十分に行われたか否かの判定に使用される。

【００３２】なお、上記メモリアレイ１０、基準クロッ
ク生成回路２０、書込み・消去制御手段３０、コマンド
デコーダ回路４０、高電圧検出回路５０、タイミング制
御回路６０、電源発生回路７０、アドレス増幅回路８
０、アドレスラッチ回路９０、ロウアドレスデコーダ回
路１００、カラムアドレスデコーダ回路１１０、カラム
スイッチ１２０、データラッチ回路１３０、入力バッフ
ァ回路１４０、書込みラッチ回路１５０、センスアンプ
回路１６０及び出力バッファ回路１７０は、特に制限さ
れないが、周知の半導体集積回路技術によって、同一の
半導体基板上に形成されている。

【００３３】図２は、上記基準クロック生成回路２０の
一例を示す回路図である。同図に示すように、基準クロ
ック生成回路２０は、リングオシレータ回路２１及び直
列に接続された２段のフリップフロップ回路ＦＦ1 ，Ｆ
Ｆ2 で構成されおり、コマンドデコーダ回路４０から入
力する基準クロック生成開始信号ＳＴにより起動され
る。両フリップフロップ回路ＦＦ1 ，ＦＦ2 にはリング
オシレータ回路２１の出力信号であるクロック信号が入
力されるとともに、第１のフリップフロップ回路ＦＦ1
にはリングオシレータ回路２１で生成されたパルス信号
Ｓ1 が入力され、また第２のフリップフロップ回路ＦＦ
2 には第１のフリップフロップ回路ＦＦ1の出力信号Ｓ2
がインバータ回路Ｉ1 により反転されて入力されるよ
うになっている。リングオシレータ回路２１は、例え
ば、２個のインバータ回路Ｉ3 ，Ｉ4と６個のキャパシ
タＣ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 ，Ｃ5 ，Ｃ6 と２個のトラン
ジスタＴｒ1 ，Ｔｒ2 と発振器２３とからなる。なお、
第１のフリップフロップ回路ＦＦ1 と第２のフリップフ
ロップ回路ＦＦ2 とは同じ構成であるため、図２には第
２のフリップフロップ回路ＦＦ2 の詳細な回路を省略し
て示した。

【００３４】この基準クロック生成回路２０の動作は以
下の通りである。先ず、初期状態においては２つのフリ
ップフロップ回路ＦＦ1 ，ＦＦ2 はいずれも“Ｌ”にな
っている。そしてリングオシレータ回路２１で生成され
たパルス信号Ｓ1 の入力により、第１のフリップフロッ
プ回路ＦＦ1 がセットされてその出力信号Ｓ2 が“Ｈ”
になる。続く２回目のパルス信号Ｓ1 の入力により、第
１のフリップフロップ回路ＦＦ1 の出力信号Ｓ2 は
“Ｌ”に戻る。その際、出力信号Ｓ2 の変化によって第
２のフリップフロップ回路ＦＦ2 がセットされ、第２の
フリップフロップ回路ＦＦ2 の出力信号Ｓ3 が“Ｈ”に
なる。続く３回目のパルス信号Ｓ1 の入力により、第１
のフリップフロップ回路ＦＦ1 は再びセットされてその
出力Ｃ2 は“Ｈ”になるが、第２のフリップフロップ回
路ＦＦ2 は変化しない。続く４回目のパルス信号Ｓ1 の
入力により、第１のフリップフロップ回路ＦＦ1 はリセ
ットされてその出力信号Ｓ2 は“Ｌ”になる。その際、
出力信号Ｓ2 の変化によって第２のフリップフロップ回
路ＦＦ2 もリセットされ、その出力信号Ｓ3 も“Ｌ”に
なって初期状態に戻る。以後上述したサイクルを繰り返
し、第１のフリップフロップ回路ＦＦ1 の出力信号Ｓ2
は入力するパルス信号Ｓ1 の２倍周期のパルス信号とな
る。また、第２のフリップフロップ回路ＦＦ2 の出力信
号Ｓ3 はパルス信号Ｓ1 の４倍周期のパルス信号とな
る。

【００３５】さらに、第２のフリップフロップ回路ＦＦ
2 の出力信号Ｓ3 は遅延回路２２により初期のパルス信
号Ｓ1 の２分の１周期程度遅延される。この出力信号Ｓ
3 の遅延信号は出力信号Ｓ2 のインバータ回路Ｉ1 によ
る反転信号とともにＮＯＲ回路ＮＯ1 でデコードされ、
それによって第１の基準クロック信号ＳＹＳＣ0 が生成
されて出力される。また、出力信号Ｓ3 の遅延信号はイ
ンバータ回路Ｉ2 により反転されて出力信号Ｓ2 の反転
信号とともにＮＯＲ回路ＮＯ2 でデコードされ、それに
よって第２の基準クロック信号ＳＹＳＣ1 が生成されて
出力される。それら第１の基準クロック信号ＳＹＳＣ0
及び第２の基準クロック信号ＳＹＳＣ1はいずれも初期
のパルス信号Ｓ1 の８倍の周期となり、互いに位相が１
８０度異なる。なお、第１の基準クロック信号ＳＹＳＣ
0 及び第２の基準クロック信号ＳＹＳＣ1 はお互いに
“Ｈ”状態でオーバーラップしないようになっている。

【００３６】図３は、上記書込み・消去制御手段３０の
一例を示す回路図である。同図において、３１は書込み
制御回路、３２は消去制御回路、３３はプレライト制御
回路、３４はベリファイ制御回路、３５はベリファイ判
定回路、３６はアドレス生成回路、３７は実行回数計測
回路、３８はパルス発生回路、３９は時間計測回路であ
る。

【００３７】また、図３において、三角印は他の構成回
路からの入力信号または出力信号を表している。書込み
・消去制御手段３０に他の構成回路から入力する信号の
うち、ＥＳＴは消去開始信号、ＡＤ0 は増幅アドレス信
号、ＷＳＴは書込み開始信号、ＳＤはセンスアンプ出力
信号、ＷＤＴは書込みデータ信号、ＳＹＳＣ0 及びＳＹ
ＳＣ1 は上述した第１の基準クロック信号及び第２の基
準クロック信号である。書込み・消去制御手段３０から
他の構成回路に出力する信号のうち、ＥＥＮＤは消去終
了信号、ＳＯＳＴはソースバイアス電源起動信号、ＶＰ
1 ＳＴは非選択メモリに対する消去阻止電源起動信号、
ＥＤＳＴは消去後データ線引抜き信号、ＡＤＤは上述し
た内部生成アドレス信号、ＷＥＮＤは書込み終了信号、
ＷＤＳＴは書込み後データ線引抜き信号、ＷＰＬＳは書
込みバイアス信号、ＥＰＬＳは消去バイアス信号であ
る。なお、増幅アドレス信号ＡＤ0 、内部生成アドレス
信号ＡＤＤ、センスアンプ出力信号ＳＤ及び書込みデー
タ信号ＷＤＴについては、特に制限されないが、複数の
増幅アドレス信号、複数の内部生成アドレス信号、複数
のセンスアンプ出力信号及び複数の書込みデータ信号を
それぞれ一つにまとめて表示した。

【００３８】書込み制御回路３１は、メモリセルに対す
る書込みを制御する回路であり、前記基準クロック生成
回路２０から入力する２相の基準クロック信号ＳＹＳＣ
0 ，ＳＹＳＣ1 と、前記コマンドデコーダ回路４０から
入力する書込み開始信号ＷＳＴと、プレライト制御回路
３３から入力する消去前書込み開始信号ＷＳＴ2 とによ
り起動され、書込みの実行と書込みベリファイとをシー
ケンシャルに行う起動信号を順次生成して出力する。

【００３９】すなわち、書込み制御回路３１は、書込み
パルス開始信号ＷＰＳＴ、書込み後データ線引抜き信号
ＷＤＳＴ、書込みベリファイ起動信号ＷＶＥＮ、書込み
回数制御信号ＷＴ、書込み終了信号ＷＥＮＤを、それぞ
れ、パルス発生回路３８、前記カラムスイッチ１２０、
ベリファイ制御回路３４、実行回数計測回路３７、プレ
ライト制御回路３３若しくは前記コマンドデコーダ回路
４０に出力する。また、書込み制御回路３１は、書込み
パルス終了信号ＷＰＥＮＤ及び書込みバイアス信号ＷＰ
ＬＳ、ベリファイ終了信号ＶＳＴＰを、それぞれパルス
発生回路３８、ベリファイ制御回路３４から受け取る。
さらに、書込み制御回路３１には、書込み不十分信号Ｗ
ＶＮＧ、書込み回数エラー信号ＷＴＥＲＲが、それぞ
れ、ベリファイ判定回路３５、実行回数計測回路３７か
ら入力される。

【００４０】また、書込み制御回路３１は、メモリセル
に対する消去前の書込み動作においても駆動されて消去
前の書込み、すなわちプレライトを行う。その際には、
書込み制御回路３１は、消去前書込み開始信号ＷＳＴ2
により起動される。その詳細な構成等については後述す
る。

【００４１】消去制御回路３２は、メモリセルに対する
消去を制御する回路であり、前記基準クロック生成回路
２０から入力する２相の基準クロック信号ＳＹＳＣ0 ，
ＳＹＳＣ1 と、前記コマンドデコーダ回路４０から入力
する消去開始信号ＥＳＴとにより起動され、消去前の書
込みの実行と消去の実行と消去ベリファイとをシーケン
シャルに行う起動信号を順次生成して出力する。

【００４２】すなわち、消去制御回路３２は、プレライ
ト開始信号ＰＷＳＴ、待ち時間開始信号ＥＷＳＴ及び消
去パルス開始信号ＥＰＳＴ、消去阻止電源起動信号ＶＰ
1 ＳＴ及びソースバイアス電源起動信号ＳＯＳＴ、消去
後データ線引抜き信号ＥＤＳＴ、消去ベリファイ起動信
号ＥＶＥＮ、消去回数制御信号ＥＴ、アドレスインクリ
メント信号ＡＤＩＮＣ、消去終了信号ＥＥＮＤを、それ
ぞれ、プレライト制御回路３３、パルス発生回路３８、
電源発生回路７０、パルス発生回路３８及び前記カラム
スイッチ１２０、ベリファイ制御回路３４、実行回数計
測回路３７、アドレス生成回路３６、コマンドデコーダ
回路４０に出力する。また、消去制御回路３２は、プレ
ライト終了信号ＰＷＥＮＤ、待ち時間終了信号ＥＷＥＮ
Ｄと消去パルス終了信号ＥＰＥＮＤとデータ線引抜き終
了信号ＤＳＥＮＤと消去バイアス信号ＥＰＬＳ、ベリフ
ァイ終了信号ＶＳＴＰ、アドレス終了信号ＡＤＥＮＤ
を、それぞれ、プレライト制御回路３３、パルス発生回
路３８、ベリファイ制御回路３４、アドレス生成回路３
６から受け取る。さらに、消去制御回路３２には、消去
不十分信号ＥＲＶＮＧ、消去回数エラー信号ＥＴＥＲＲ
が、それぞれ、ベリファイ判定回路３５、実行回数計測
回路３７から入力される。その詳細な構成等については
後述する。

【００４３】プレライト制御回路３３は、メモリセルに
対する消去前の書込み、すなわちプレライトを制御する
回路であり、前記基準クロック生成回路２０から入力す
る２相の基準クロック信号ＳＹＳＣ0 ，ＳＹＳＣ1 と、
消去制御回路３２から入力するプレライト開始信号ＰＷ
ＳＴにより起動される。そして、アドレス生成回路３６
と上記書込み開始信号ＷＳＴを制御することにより、消
去前の書込みをシーケンシャルに行い、プレライト終了
信号ＰＷＥＮＤを消去制御回路３２に出力する。

【００４４】ベリファイ制御回路３４は、前記基準クロ
ック生成回路２０から入力する２相の基準クロック信号
ＳＹＳＣ0 ，ＳＹＳＣ1 と、消去制御回路３２から入力
する消去ベリファイ起動信号ＥＶＥＮ若しくは書込み制
御回路３１から入力する書込みベリファイ起動信号ＷＶ
ＥＮとにより起動され、消去ベリファイまたは書込みベ
リファイをシーケンシャルに行わせる起動信号となる判
定実行信号をベリファイ判定回路３５に出力する。ま
た、ベリファイ制御回路３４は、ベリファイ終了後に、
ベリファイ終了信号ＶＳＴＰを書込み制御回路３１また
は消去制御回路３２に出力する。

【００４５】ベリファイ判定回路３５は、消去ベリファ
イと書込みベリファイを実行する回路であり、ベリファ
イ制御回路３４から判定実行信号が入力されると、上記
センスアンプ出力信号ＳＤと書込みデータ信号ＷＤＴと
の比較を行う。そして、十分に消去または書込みがなさ
れていない場合には、消去不十分信号ＥＲＶＮＧまたは
書込み不十分信号ＷＶＮＧをそれぞれ消去制御回路３２
または書込み制御回路３１に出力する。

【００４６】アドレス生成回路３６は、メモリセルに対
する消去前の書込みと消去ベリファイをシーケンシャル
に行うためのアドレスを内部で自動生成する回路であ
る。すなわち、消去前の書込みと消去ベリファイを実行
する際に、上記アドレスラッチ回路９０から入力する増
幅アドレス信号ＡＤ0 をアドレス生成回路３６内にラッ
チし、そのラッチしたアドレスの値をインクリメント
（＋１）して、内部生成アドレス信号ＡＤＤとして再び
アドレスラッチ回路９０に出力する。そのインクリメン
トの実行は、消去制御回路３２またはプレライト制御回
路３３で生成されたアドレスインクリメント信号ＡＤＩ
ＮＣの入力により行われる。また、その際、アドレス生
成回路３６は、アドレスをカウントし、予め設定した所
定のアドレスまで進んだらアドレス終了信号ＡＤＥＮＤ
を消去制御回路３２またはプレライト制御回路３３に出
力する。

【００４７】実行回数計測回路３７は、メモリセルに対
する書込み時（消去前の書込みを含む。）または消去時
に書込み実行回数や消去実行回数を計測する回路であ
り、書込み制御回路３１から入力する書込み回数制御信
号ＷＴまたは消去制御回路３２から入力する消去回数制
御信号ＥＴによりその実行回数を計測する。そして、そ
の計測した実行回数が、予め設定した所定回数に到達し
た時に書込み回数エラー信号ＷＴＥＲＲまたは消去回数
エラー信号ＥＴＥＲＲをそれぞれ書込み制御回路３１ま
たは消去制御回路３２に出力する。従って、この実行回
数計測回路３７はカウント手段としての機能を有してい
る。なお、書込み実行回数や消去実行回数の計測に代え
て、書込みベリファイの実行回数や消去ベリファイの実
行回数を計測するようにしてもよい。その詳細な構成等
については後述する。

【００４８】パルス発生回路３８は、メモリセルに対す
る消去を実行する際の電源立上げ時の待ち時間、消去及
び書込み時の実効時間、書込み後のデータ線引抜き時間
を制御する回路であり、消去制御回路３２から入力する
待ち時間開始信号ＥＷＳＴ、消去パルス開始信号ＥＰＳ
Ｔ、消去後データ線引抜き信号ＥＤＳＴ、或は書込み制
御回路３１から入力する書込みパルス開始信号ＷＰＳＴ
に基づいて、時間計測回路３９の駆動を制御している。
また、パルス発生回路３８は、消去バイアス信号ＥＰＬ
Ｓ、データ線引抜き終了信号ＤＳＥＮＤ、消去パルス終
了信号ＥＰＥＮＤ、待ち時間終了信号ＥＷＥＮＤを消去
制御回路３２に出力し、或は書込みバイアス信号ＷＰＬ
Ｓ、書込みパルス終了信号ＷＰＥＮＤを書込み制御回路
３１に出力する。消去バイアス信号ＥＰＬＳと書込みバ
イアス信号ＷＰＬＳは、上記電源発生回路７０にも送ら
れる。

【００４９】時間計測回路３９は、前記基準クロック生
成回路２０から入力する２相の基準クロック信号ＳＹＳ
Ｃ0 ，ＳＹＳＣ1 をカウントして経過時間を計測する回
路であり、パルス発生回路３８から入力する消去の際の
電源立上げ時の待ち時間、消去及び書込み時の実効時
間、書込み後のデータ線引抜き時間の各々のＴＩＭＥＲ
起動信号により駆動され、パルス発生回路３８に時間信
号を出力している。

【００５０】従って、本例の書込み・消去制御手段にお
いては、書込み制御回路３１、ベリファイ制御回路３
４、ベリファイ判定回路３５、実行回数計測回路３７、
パルス発生回路３８及び時間計測回路３９は書き込み制
御手段としての機能を有している。また、書込み制御回
路３１は、消去前の書込み動作時にも、実際のメモリセ
ルに対する書込みの制御を行うので、その他の消去制御
回路３２、プレライト制御回路３３、ベリファイ制御回
路３４、ベリファイ判定回路３５、アドレス生成回路３
６、実行回数計測回路３７、パルス発生回路３８及び時
間計測回路３９とともに書き込み制御手段としての機能
を有している。

【００５１】図４は、書込み制御回路３１の一例の回路
図である。同図に示すように、この制御回路３１は、例
えば、第３から第１２までの１０個のフリップフロップ
回路ＦＦ3 ，ＦＦ4 ，ＦＦ5 ，ＦＦ6 ，ＦＦ7 ，ＦＦ8
，ＦＦ9 ，ＦＦ10，ＦＦ11，ＦＦ12を順次直列に接続
したシフト・レジスタ回路を、前記基準クロック生成回
路２０から入力する２相の基準クロック信号ＳＹＳＣ0
，ＳＹＳＣ1 で駆動するようになっている。先頭の第
３のフリップフロップ回路ＦＦ3 には、書込み開始信号
ＷＳＴと消去前書込み開始信号ＷＳＴ2 とを入力とする
ＮＯＲ回路ＮＯ3 の出力信号が入力されており、書込み
開始信号ＷＳＴまたは消去前書込み開始信号ＷＳＴ2 に
より書込み制御回路３１が起動されるようになってい
る。そして、２相の基準クロック信号ＳＹＳＣ0 ，ＳＹ
ＳＣ1 により、フリップフロップ回路ＦＦj （ｊは３、
４、５、６、７、８、９、１０、１１）の内容を１段ず
つ後ろのフリップフロップ回路ＦＦj+1 に移し、それら
フリップフロップ回路ＦＦの内容をデコードすることに
より各種制御信号ＷＰＳＴ，ＷＤＳＴ，ＷＶＥＮ，Ｗ
Ｔ，ＷＥＮＤをシーケンシャルに出力している。

【００５２】すなわち、フリップフロップ回路ＦＦ4 の
出力信号とフリップフロップ回路ＦＦ7 の出力の反転信
号との和をとって書込みパルス開始信号ＷＰＳＴを出力
し、フリップフロップ回路ＦＦ6 の出力信号とフリップ
フロップ回路ＦＦ9 の出力の反転信号と書込みバイアス
信号ＷＰＬＳの反転信号との和をとって書込み後データ
線引抜き信号ＷＤＳＴを出力し、フリップフロップ回路
ＦＦ8 の出力信号とフリップフロップ回路ＦＦ10の出力
の反転信号との和をとって書込みベリファイ起動信号Ｗ
ＶＥＮ及び書込み回数制御信号ＷＴを出力し、最後尾の
第１２のフリップフロップ回路ＦＦ12より書込み終了信
号ＷＥＮＤを出力している。

【００５３】また、ＡＮＤ回路ＡＮ1 を介して第１の基
準クロック信号ＳＹＳＣ0 と書込みパルス終了信号ＷＰ
ＥＮＤとをフリップフロップ回路ＦＦ7 に入力させると
ともに、ＡＮＤ回路ＡＮ2 を介して第２の基準クロック
信号ＳＹＳＣ1 とベリファイ終了信号ＶＳＴＰとをフリ
ップフロップ回路ＦＦ10に入力させることにより、次の
状態への遷移をそれら制御信号ＷＰＥＮＤ，ＶＳＴＰに
より制御している。

【００５４】さらに、フリップフロップ回路ＦＦ7 の出
力の反転信号とフリップフロップ回路ＦＦ8 の出力信号
をＮＯＲ回路ＮＯ4 に入力させ、その出力信号とフリッ
プフロップ回路ＦＦ3 の出力の反転信号と書込み不十分
信号ＷＶＮＧとを第１３のフリップフロップ回路ＦＦ13
に入力させるとともに、ＮＯＲ回路ＮＯ4 の出力信号と
書込み回数エラー信号ＷＴＥＲＲとを第１４のフリップ
フロップ回路ＦＦ14に入力させている。そして、フリッ
プフロップ回路ＦＦ13の出力の反転信号とフリップフロ
ップ回路ＦＦ14の出力信号とをＮＯＲ回路ＮＯ5 に入力
させ、さらにその出力信号とフリップフロップ回路ＦＦ
11の出力信号とを入力させたＮＡＮＤ回路ＮＡ1 の出力
信号をフリップフロップ回路ＦＦ4 の入力にフィードバ
ックしている。それによって、前段のフリップフロップ
回路ＦＦと後段のフリップフロップ回路ＦＦとの間の制
御が繰り返し行われ得るようになっているとともに、そ
の制御を繰り返し行うか否か制御しており、比較的小さ
な規模の論理回路で繰返し動作の制御を行っている。

【００５５】なお、図４において、Ｉ5 ，Ｉ6 ，Ｉ7 ，
Ｉ8 ，Ｉ9 ，Ｉ10，Ｉ11，Ｉ12，Ｉ13，Ｉ14，Ｉ15，Ｉ
16，Ｉ17，Ｉ18，Ｉ19，Ｉ20，Ｉ21，Ｉ22，Ｉ23はいず
れもインバータ回路、ＮＡ2 ，ＮＡ3 ，ＮＡ4 ，ＮＡ5
はいずれもＮＡＮＤ回路である。また、第３から第１２
までのフリップフロップ回路ＦＦは同じ構成であるた
め、図４にはそれらのうちの第３のフリップフロップ回
路ＦＦ3 以外の詳細な回路を省略して示した。

【００５６】図５は、消去制御回路３２の一例の回路図
である。同図に示すように、この制御回路３２は、例え
ば、第１５から第３２までの１８個のフリップフロップ
回路ＦＦ15，ＦＦ16，ＦＦ17，ＦＦ18，ＦＦ19，ＦＦ2
0，ＦＦ21，ＦＦ22，ＦＦ23，ＦＦ24，ＦＦ25，ＦＦ2
6，ＦＦ27，ＦＦ28，ＦＦ29，ＦＦ30，ＦＦ31，ＦＦ32
を順次直列に接続したシフト・レジスタ回路を、前記基
準クロック生成回路２０から入力する２相の基準クロッ
ク信号ＳＹＳＣ0 ，ＳＹＳＣ1 で駆動するようになって
いる。先頭の第１５のフリップフロップ回路ＦＦ15には
消去開始信号ＥＳＴの反転信号が入力されており、その
消去開始信号ＥＳＴにより消去制御回路３２が起動され
るようになっている。そして、２相の基準クロック信号
ＳＹＳＣ0 ，ＳＹＳＣ1 により、フリップフロップ回路
ＦＦk （ｋは１５、１６、１７、１８、１９、２０、２
１、２２、２３、２４、２５、２６、２７、２８、２
９、３０、３１）の内容を１段ずつ後ろのフリップフロ
ップ回路ＦＦk+1 に移し、それらフリップフロップ回路
ＦＦの内容をデコードすることにより各種制御信号ＰＷ
ＳＴ，ＥＷＳＴ，ＶＰ1 ＳＴ，ＥＰＳＴ，ＳＯＳＴ，Ｅ
ＤＳＴ，ＥＶＥＮ，ＥＴ，ＡＤＩＮＣ，ＷＷＮＤをシー
ケンシャルに出力している。

【００５７】すなわち、フリップフロップ回路ＦＦ16の
出力信号とフリップフロップ回路ＦＦ17の出力信号との
和をとってプレライト開始信号ＰＷＳＴを出力し、フリ
ップフロップ回路ＦＦ18の出力信号とフリップフロップ
回路ＦＦ19の出力の反転信号との和をとって待ち時間開
始信号ＥＷＳＴを出力し、フリップフロップ回路ＦＦ18
の出力信号とフリップフロップ回路ＦＦ24の出力の反転
信号との和をとって消去阻止電源起動信号ＶＰ1 ＳＴを
出力し、フリップフロップ回路ＦＦ20の出力信号とフリ
ップフロップ回路ＦＦ22の出力の反転信号との和をとっ
て消去パルス開始信号ＥＰＳＴを出力し、フリップフロ
ップ回路ＦＦ20の出力信号とフリップフロップ回路ＦＦ
23の出力の反転信号との和をとってソースバイアス電源
起動信号ＳＯＳＴを出力し、フリップフロップ回路ＦＦ
21の出力信号とフリップフロップ回路ＦＦ24の出力の反
転信号と消去バイアス信号ＥＰＬＳの反転信号との和を
とって消去後データ線引抜き信号ＥＤＳＴを出力し、フ
リップフロップ回路ＦＦ26の出力信号とフリップフロッ
プ回路ＦＦ27の出力の反転信号との和をとって消去ベリ
ファイ起動信号ＥＶＥＮを出力している。フリップフロ
ップ回路ＦＦ26の出力の反転信号と消去不十分信号ＥＲ
ＶＮＧとを第３３のフリップフロップ回路ＦＦ33に入力
させるとともに、フリップフロップ回路ＦＦ26の出力の
反転信号と消去回数エラー信号ＥＴＥＲＲとを第３４の
フリップフロップ回路ＦＦ34に入力させ、フリップフロ
ップ回路ＦＦ33の出力の反転信号とフリップフロップ回
路ＦＦ34の出力信号とを入力させたＮＯＲ回路ＮＯ6 の
出力信号とフリップフロップ回路ＦＦ29の出力信号との
和をとって消去回数制御信号ＥＴを出力している。フリ
ップフロップ回路ＦＦ30の出力信号とフリップフロップ
回路ＦＦ31の出力の反転信号とを入力させたＮＡＮＤ回
路ＮＡ6 の出力信号をアドレスインクリメント信号ＡＤ
ＩＮＣとして出力し、最後尾の第３２のフリップフロッ
プ回路ＦＦ32より消去終了信号ＥＥＮＤを出力してい
る。

【００５８】また、ＡＮＤ回路ＡＮ3 を介して第１の基
準クロック信号ＳＹＳＣ0 とプレライト終了信号ＰＷＥ
ＮＤとをフリップフロップ回路ＦＦ17に入力させ、ＡＮ
Ｄ回路ＡＮ4 を介して第１の基準クロック信号ＳＹＳＣ
0 と待ち時間終了信号ＥＷＥＮＤをフリップフロップ回
路ＦＦ19に入力させ、ＡＮＤ回路ＡＮ5 を介して第２の
基準クロック信号ＳＹＳＣ1 と消去パルス終了信号ＥＰ
ＥＮＤとをフリップフロップ回路ＦＦ22に入力させ、Ａ
ＮＤ回路ＡＮ6 を介して第２の基準クロック信号ＳＹＳ
Ｃ1 とデータ線引抜き終了信号ＤＳＥＮＤとをフリップ
フロップ回路ＦＦ24に入力させ、ＡＮＤ回路ＡＮ7 を介
して第１の基準クロック信号ＳＹＳＣ0とベリファイ終
了信号ＶＳＴＰとをフリップフロップ回路ＦＦ27に入力
させることにより、次の状態への遷移をそれら制御信号
ＰＷＥＮＤ，ＥＷＥＮＤ，ＥＰＥＮＤ，ＤＳＥＮＤ，Ｖ
ＳＴＰにより制御している。

【００５９】さらに、前記ＮＯＲ回路ＮＯ6 の出力信号
とフリップフロップ回路ＦＦ29の出力信号との和をとっ
て出力した消去回数制御信号ＥＴの反転状態となる信号
をフリップフロップ回路ＦＦ18の入力にフィードバック
している。また、フリップフロップ回路ＦＦ34の出力信
号とアドレス終了信号ＡＤＥＮＤとを入力信号とするＮ
ＯＲ回路ＮＯ7 の出力をＮＡＮＤ回路ＮＡ7 に入力さ
せ、その出力信号をフリップフロップ回路ＦＦ26の入力
にフィードバックしている。それによって、前段のフリ
ップフロップ回路ＦＦと後段のフリップフロップ回路Ｆ
Ｆとの間の制御が繰り返し行われ得るようになっている
とともに、その制御を繰り返し行うか否か制御してお
り、比較的小さな規模の論理回路で繰返し動作の制御を
行っている。

【００６０】なお、図５において、Ｉ24，Ｉ25，Ｉ26，
Ｉ27，Ｉ28，Ｉ29，Ｉ30，Ｉ31，Ｉ32，Ｉ33，Ｉ34，Ｉ
35，Ｉ36，Ｉ37，Ｉ38，Ｉ39，Ｉ40，Ｉ41，Ｉ42，Ｉ4
3，Ｉ44，Ｉ45，Ｉ46，Ｉ47，Ｉ48，Ｉ49，Ｉ50，Ｉ5
1，Ｉ52はいずれもインバータ回路、ＮＡ8 ，ＮＡ9 ，
ＮＡ10，ＮＡ11，ＮＡ12，ＮＡ13，ＮＡ14，ＮＡ15，Ｎ
Ａ16，ＮＡ17はいずれもＮＡＮＤ回路である。また、第
１５から第３２までのフリップフロップ回路ＦＦは同じ
構成であるため、図５にはそれらのうちの第１５のフリ
ップフロップ回路ＦＦ15以外の詳細な回路を省略して示
した。

【００６１】図６は、実効回数計測回路３７の一例の回
路図である。同図に示すように、この計測回路３７は、
例えば、第３５から第４６までの１２個のフリップフロ
ップ回路ＦＦ35，ＦＦ36，ＦＦ37，ＦＦ38，ＦＦ39，Ｆ
Ｆ40，ＦＦ41，ＦＦ42，ＦＦ43，ＦＦ44，ＦＦ45，ＦＦ
46を順次直列に接続したバイナリカウンタ回路で構成さ
れており、書込み開始信号ＷＳＴ、消去前書込み開始信
号ＷＳＴ2 または消去開始信号ＥＳＴにより起動される
ようになっている。

【００６２】この実効回数計測回路３７では、初期状態
において、全フリップフロップ回路ＦＦが“Ｌ”になっ
ている。そして、この書込み回数制御信号ＷＴまたは消
去回数制御信号ＥＴに１回目のパルスが入力されると、
まず先頭のフリップフロップ回路ＦＦ35がセットされ、
その出力信号Ｑ1 が“Ｈ”になる。続いて、書込み回数
制御信号ＷＴまたは消去回数制御信号ＥＴに２回目のパ
ルスが入力されると、フリップフロップ回路ＦＦ35の出
力信号Ｑ1 が“Ｌ”に戻り、その出力信号Ｑ1の変化に
よってフリップフロップ回路ＦＦ36がセットされてその
出力信号Ｑ2 が“Ｈ”になる。書込み回数制御信号ＷＴ
または消去回数制御信号ＥＴに入力する３回目のパルス
でフリップフロップ回路ＦＦ35は再びセットされてその
出力信号Ｑ1 は“Ｈ”になるが、フリップフロップ回路
ＦＦ36は変化しない。書込み回数制御信号ＷＴまたは消
去回数制御信号ＥＴに４回目のパルスが入力されると、
フリップフロップ回路ＦＦ35はリセットされてその出力
信号Ｑ1 は“Ｌ”になり、その変化によりフリップフロ
ップ回路ＦＦ36もリセットされてその出力信号Ｑ2も
“Ｌ”になる。その出力信号Ｑ2 の変化によってフリッ
プフロップ回路ＦＦ37がセットされ、その出力信号Ｑ3
が“Ｈ”になる。以後、同様に動作して入力パルスの数
を２進数として計測して行く。

【００６３】そして、フリップフロップ回路ＦＦ38の出
力の反転信号とフリップフロップ回路ＦＦ39の出力信号
とフリップフロップ回路ＦＦ40の出力信号とをＮＡＮＤ
回路ＮＡ18に入力させ、その出力信号を書込み回数エラ
ー信号ＷＴＥＲＲとして出力している。また、フリップ
フロップ回路ＦＦ44の出力信号とフリップフロップ回路
ＦＦ45の出力信号とフリップフロップ回路ＦＦ46の出力
信号とをＮＡＮＤ回路ＮＡ19に入力させ、その出力信号
を消去回数エラー信号ＥＴＥＲＲとして出力している。
特に制限されないが、本例では、入力パルス数が４８回
（所要時間：数μ秒）で書込み回数エラー信号ＷＴＥＲ
Ｒを出力し、入力パルス数が３５８４回（所要時間：数
十ミリ秒）で消去回数エラー信号ＥＴＥＲＲを出力する
ようになっている。

【００６４】なお、図６において、Ｉ53，Ｉ54，Ｉ55，
Ｉ56，Ｉ57，Ｉ58，Ｉ59，Ｉ60，Ｉ61，Ｉ62，Ｉ63，Ｉ
64，Ｉ65，Ｉ66，Ｉ67，Ｉ68，Ｉ69，Ｉ70，Ｉ71はいず
れもインバータ回路、ＮＡ20はＮＡＮＤ回路、ＮＯ8 ，
ＮＯ9 はいずれもＮＯＲ回路である。また、第３５から
第４６までのフリップフロップ回路ＦＦは同じ構成であ
るため、図６にはそれらのうちの第３５のフリップフロ
ップ回路ＦＦ35以外の詳細な回路を省略して示した。

【００６５】図７は、このフラッシュメモリ１における
上記コマンドデコーダ回路４０の一例の回路図である。
同図に示すように、コマンドデコーダ回路４０は、例え
ば、３つの内部信号ＣＥ0 ，ＯＥ0 Ｂ，ＷＥ0 、書込み
終了信号ＷＥＮＤ、検出信号ＶＰ、消去終了信号ＥＥＮ
Ｄ及び１１の内部信号ＤＴ0 Ｂ，ＤＴ1 Ｂ，ＤＴ2 Ｂ，
ＤＴ3 Ｂ，ＤＴ4 ，ＤＴ5 Ｂ，ＤＴ6 Ｂ，ＤＴ7 Ｂ，Ｄ
Ｔ7 ，ＤＴ4 Ｂ，ＤＴ5 （図１では、それらをまとめて
ＤＴi ，ＤＴi Ｂと表した。）を入力信号とし、内部信
号ＣＥ0 ，ＯＥ0 Ｂ，ＷＥ0 に基づいて生成されるタイ
ミングでもって内部信号ＤＴ0 Ｂ，ＤＴ1 Ｂ，ＤＴ2
Ｂ，ＤＴ3 Ｂ，ＤＴ4 ，ＤＴ5 Ｂ，ＤＴ6Ｂ，ＤＴ7
Ｂ，ＤＴ7 ，ＤＴ4 Ｂ，ＤＴ5 のデータ（コマンド）を
ラッチし、書込みまたは消去を開始させる書込み開始信
号ＷＳＴまたは消去開始信号ＥＳＴ、並びに基準クロッ
ク生成開始信号ＳＴを生成して出力する。

【００６６】ここで、内部信号ＣＥ0 ，ＯＥ0 Ｂ，ＷＥ
0 は、それぞれ、チップ・イネーブル信号端子ＣＥ、ア
ウトプット・イネーブル信号端子ＯＥ、ライト・イネー
ブル信号端子ＷＥの各信号入力に基づいて生成される。
内部信号ＤＴ0 Ｂ，ＤＴ1 Ｂ，ＤＴ2 Ｂ，ＤＴ3 Ｂ，Ｄ
Ｔ4 ，ＤＴ4 Ｂ，ＤＴ5 ，ＤＴ5 Ｂ，ＤＴ6 Ｂ，ＤＴ7
，ＤＴ7 Ｂは、いずれも、外部からのデータ（コマン
ド）入力により生成される。なお、内部信号ＯＥ0 Ｂ，
ＤＴ0 Ｂ，ＤＴ1 Ｂ，ＤＴ2 Ｂ，ＤＴ3 Ｂ，ＤＴ4 Ｂ，
ＤＴ5 Ｂ，ＤＴ6 Ｂ，ＤＴ7 Ｂは何れも“Ｌ”が有効状
態（すなわち、“１”）である。また、検出信号ＶＰ
は、上述したように、高電圧源端子Ｖppに高電圧が印加
されているか否かを判定した結果を表す信号である。

【００６７】このコマンドデコーダ回路４０では、内部
信号ＣＥ0 ，ＯＥ0 Ｂ，ＷＥ0 をＮＡＮＤ回路ＮＡ20に
入力させ、その出力信号Ｎ1 とこのコマンドデコーダ回
路４０の出力する基準クロック生成開始信号ＳＴとをＮ
ＯＲ回路ＮＯ10に入力させている。また、書込み終了信
号ＷＥＮＤの反転信号と検出信号ＶＰをＮＯＲ回路ＮＯ
11に入力させている。そのＮＯＲ回路ＮＯ11の出力信号
と消去終了信号ＥＥＮＤと先のＮＯＲ回路ＮＯ10の出力
信号とが入力されるフリップフロップ回路ＦＦ47の出力
信号をＮ2 とし、さらにその出力信号Ｎ2 を直列に接続
された２つのインバータ回路Ｉ72，Ｉ73を介して出力信
号Ｎ3 とする。

【００６８】また、出力信号Ｎ1 ，Ｎ2 が入力されるフ
リップフロップ回路ＦＦ48の出力信号と先の出力信号Ｎ
1 とをＮＡＮＤ回路ＮＡ21に入力させている。そのＮＡ
ＮＤ回路ＮＡ21の出力信号と、その出力信号を遅延回路
４１を介して所定タイミングだけ遅延させた信号とをＮ
ＯＲ回路ＮＯ12及びＮＡＮＤ回路ＮＡ22に入力させ、Ｎ
ＯＲ回路ＮＯ12の出力信号をＮ4 とし、ＮＡＮＤ回路Ｎ
Ａ22の出力の反転信号をＮ5 とする。

【００６９】一方、内部信号ＤＴ0 Ｂ，ＤＴ1 Ｂ，ＤＴ
2 Ｂ，ＤＴ3 ＢをＮＡＮＤ回路ＮＡ23に、また内部信号
ＤＴ4 ，ＤＴ5 Ｂ，ＤＴ6 Ｂ，ＤＴ7 ＢをＮＡＮＤ回路
ＮＡ24に、さらに内部信号ＤＴ4 ，ＤＴ5 ，ＤＴ6 Ｂ，
ＤＴ7 をＮＡＮＤ回路ＮＡ25に、さらにまた内部信号Ｄ
Ｔ4 Ｂ，ＤＴ5 ，ＤＴ6 Ｂ，ＤＴ7 ＢをＮＡＮＤ回路Ｎ
Ａ26に入力させている。そして、２つのＮＡＮＤ回路Ｎ
Ａ23，ＮＡ24の各出力を入力信号とするＮＯＲ回路ＮＯ
13の出力信号と先の２つの出力信号Ｎ3 ，Ｎ4とを第１
の書込み用フリップフロップ回路ＦＦＷ1 に入力させ、
その出力信号と先の出力信号Ｎ5 とを第２の書込み用フ
リップフロップ回路ＦＦＷ2 に入力させ、さらにその出
力信号と先の出力信号Ｎ4 とを第３の書込み用フリップ
フロップ回路ＦＦＷ3 に入力させている。また、２つの
ＮＡＮＤ回路ＮＡ23，ＮＡ26の各出力を入力信号とする
ＮＯＲ回路ＮＯ15の出力信号と先の２つの出力信号Ｎ3
，Ｎ4 とを第１の消去用フリップフロップ回路ＦＦＥ1
に入力させ、その出力信号と先の出力信号Ｎ5 とを第
２の消去用フリップフロップ回路ＦＦＥ2 に入力させ、
さらにその出力信号と先の出力信号Ｎ4 と２つのＮＡＮ
Ｄ回路ＮＡ23，ＮＡ25の各出力を入力信号とするＮＯＲ
回路ＮＯ14の出力信号とを第３の消去用フリップフロッ
プ回路ＦＦＥ3 に入力させている。

【００７０】第３の書込み用フリップフロップ回路ＦＦ
Ｗ3 からは書込み開始信号ＷＳＴが出力され、第３の消
去用フリップフロップ回路ＦＦＥ3 からは消去開始信号
ＥＳＴが出力され、両フリップフロップ回路ＦＦＷ3 ，
ＦＦＥ3 が入力されたＮＡＮＤ回路ＮＡ27から基準クロ
ック生成開始信号ＳＴが出力される。なお、図７におい
て、Ｉ74，Ｉ75，Ｉ76，Ｉ77，Ｉ78，Ｉ79，Ｉ80，Ｉ8
1，Ｉ82，Ｉ83はいずれもインバータ回路である。

【００７１】このコマンドデコーダ回路４０では、初期
状態において、出力信号Ｎ1 ，Ｎ2，Ｎ3 ，Ｎ5 は
“Ｈ”、出力信号Ｎ4 は“Ｌ”になっている。まず、内
部信号ＣＥ0 ，ＯＥ0 Ｂ、ＷＥ0 が全て“Ｈ”になる
と、出力信号Ｎ1 は“Ｌ”となる。同時に出力信号Ｎ1
の変化により出力信号Ｎ2 は“Ｌ”となり、出力信号Ｎ
3 も“Ｌ”となる。続いて、内部信号ＷＥ0 が“Ｌ”と
なり、出力信号Ｎ1 は“Ｈ”となる。その時、出力信号
Ｎ2 ，Ｎ3 は変わらず、出力信号Ｎ4 が“Ｈ”、出力信
号Ｎ5 が“Ｌ”となる。この出力信号Ｎ4 が“Ｈ”にな
った時点で１回目のコマンドがラッチされ、そのコマン
ドに対応したフリップフロップ（第１の書込み用フリッ
プフロップ回路ＦＦＷ1 または第１の消去用フリップフ
ロップ回路ＦＦＥ1 ）がセットされる。その後、内部信
号ＷＥ0 は“Ｈ”に戻り、出力信号Ｎ1が“Ｌ”になる
が、出力信号Ｎ2 ，Ｎ3 は変わらず、出力信号Ｎ4 ，Ｎ
5 のみ変化して出力信号Ｎ4 が“Ｌ”、出力信号Ｎ5 が
“Ｈ”になる。同時に、第２の書込み用フリップフロッ
プ回路ＦＦＷ2 または第２の消去用フリップフロップ回
路ＦＦＥ2 がセットされる。そのセットの後、再び内部
信号ＷＥ0 が“Ｌ”となり、前記動作と同様に動作して
出力信号Ｎ4 は“Ｈ”、出力信号Ｎ5 は“Ｌ”になる。
同時に２回目のコマンドがラッチされ、第３の書込み用
フリップフロップ回路ＦＦＷ3 または第３の消去用フリ
ップフロップ回路ＦＦＥ3 がセットされる。この２回目
のコマンドのラッチにより書込み開始信号ＷＳＴまたは
消去開始信号ＥＳＴと、基準クロック生成開始信号ＳＴ
とが生成され、書込みまたは消去が実行される。書込み
または消去が終了した時には、書込み終了信号ＷＥＮＤ
または消去終了信号ＥＥＮＤの入力により、出力信号Ｎ
2 ，Ｎ3 が“Ｈ”となり、セットされた全フリップフロ
ップがリセットされ、初期状態に戻る。これにより、書
込み開始信号ＷＳＴ、消去開始信号ＥＳＴ、基準クロッ
ク生成開始信号ＳＴがリセットされる。

【００７２】図８は、このフラッシュメモリ１における
高電圧検出回路５０の一例を示す回路図である。同図に
示すように、この高電圧検出回路５０においては、例え
ば、書込み・消去用の高電圧の入力端子（高電圧源端
子）Ｖppに結合されたレベルシフト用のＭＯＳＦＥＴＱ
1 に、電源端子Ｖccに印加される電源電圧を入力に受け
るＣＭＯＳインバータ回路５１のＰチャネル型ＭＯＳＦ
ＥＴＱ2 を結合させて検出回路を構成している。そし
て、その高電圧源端子Ｖppに書込み・消去用の高電圧が
印加されているか否かを、ＣＭＯＳインバータ回路５１
を構成するＭＯＳＦＥＴＱ2 ，Ｑ3 のコモンドレイン電
極の電圧レベルを増幅するＣＭＯＳインバータ回路５１
の出力で判定する。高電圧源端子Ｖppに書込み・消去用
の高電圧が印加されると検出信号ＶＰは“Ｈ”となる。
なお、図８において、Ｉ84，Ｉ85はいずれもインバータ
回路である。

【００７３】次に、上記のように構成されたフラッシュ
メモリ１の書込み処理の流れの一例を図９を用いて説明
する。図９に示すように、このフラッシュメモリ１を有
するコンピュータシステム等に外部から書込み開始命令
のコマンドが入力されると、その書込みコマンドはイン
プット・アウトプット端子ＩＯを介してフラッシュメモ
リ１の入力バッファ回路１４０に入力される。そして、
その書込みコマンドはデータラッチ回路１３０を介して
コマンドデコーダ回路４０でラッチされデコードされる
（ステップＳ１）。

【００７４】また、外部からアドレス入力端子ＡＤを介
してフラッシュメモリ１に入力されたアドレス信号はア
ドレス増幅回路８０で増幅され、アドレスラッチ回路９
０でラッチされる。そして、メモリアレイ１０内の個々
のメモリセルを選択するためのアドレス信号が発生され
る（ステップＳ２）。

【００７５】さらに、外部からインプット・アウトプッ
ト端子ＩＯを介してフラッシュメモリ１に入力された書
込みデータは入力バッファ回路１４０に入力され、デー
タラッチ回路１３０及び書込みラッチ回路１５０に順次
ラッチされる。この書込みデータのラッチにより書込み
の期待値信号と実書込み信号が設定される（ステップＳ
３）。しかる後、書込み開始信号ＷＳＴが発生され、書
込み制御回路３１が起動する。

【００７６】また、書込み開始信号ＷＳＴの発生により
実行回数計測回路３７が起動し、書込みの繰返し回数の
計測が可能な状態となる（ステップＳ４）。その際、計
測カウンタの初期値は０に設定される。

【００７７】続いて、書込みパルス開始信号ＷＰＳＴの
発生により書込みパルスが発生され、アドレス信号によ
り選択されたメモリセルに対して書込みが行われる（ス
テップＳ５）。書込みが終了したら書込み後データ線引
抜き信号ＷＤＳＴが発生され、データ線電位の引抜きが
行われる（ステップＳ６）。その後、実行回数計測回路
３７の計測カウンタがインクリメント（＋１）される
（ステップＳ７）。

【００７８】次いで、書込みベリファイのための電源が
起動され、それによってアドレス信号により選択された
メモリセルのワード線が通常の読出し動作時の電圧（５
Ｖ）よりも高い電圧（例えば、６．５Ｖ）とされる（ス
テップＳ８）。つまり、書込みベリファイ動作時には、
アドレス信号により選択されたメモリセルのワード線に
通常の読出し動作時よりも高い電圧を印加して読出しを
行うからである。

【００７９】書込みベリファイのための電源が起動した
ら、その電源が安定するための待ち時間がとられる（ス
テップＳ９）。この待ち時間は、時間計測回路３９での
時間の計測により設定される。しかる後、書込みラッチ
回路１５０がリセットされ、新たに実書込み信号を設定
し直すことが可能となる（ステップＳ１０）。

【００８０】次いで、対象となるメモリセルの記憶内容
が読み出されてベリファイ動作が行われる（ステップＳ
１１）。ステップＳ１１のベリファイ結果とデータラッ
チ回路１３０の内容との比較が行われ（ステップＳ１
２）、両者が一致しなければ（ＮＯの場合）ステップＳ
１３に進み、両者が一致すれば（ＹＥＳの場合）ステッ
プＳ１４へ進む。

【００８１】ステップＳ１２でＮＯの場合には、書込み
ラッチ回路１５０のうち、ステップＳ１２でベリファイ
結果とデータラッチ回路１３０の内容とが一致しなかっ
た記憶トランジスタに対応する書込みラッチ回路にの
み、再書込みを行うため“０”データがラッチされ（ス
テップＳ１３）、その後ステップＳ１４ヘ進む。一方、
ステップＳ１２でＹＥＳの場合またはステップＳ１３に
続いて、ステップＳ８で起動された書込みベリファイの
ための電源が停止される（ステップＳ１４）。

【００８２】しかる後、ステップＳ１２での判定結果に
従い、ベリファイの不一致の有無によって書込みを終了
するか否かが判定される（ステップＳ１５）。ステップ
Ｓ１５での判定結果がＹＥＳの場合、すなわちベリファ
イの不一致があり書込みを終了させられない場合には、
ステップＳ１６へ進む。一方、ステップＳ１５での判定
結果がＮＯの場合、すなわちベリファイが一致していた
場合には、書込みを終了させるためにステップＳ１８に
進む。

【００８３】書込みを終了させられない場合には、実行
回数計測回路３７の計測カウンタの値が、予め設定され
た最大繰返し回数値（最大カウント数）に達しているか
否か判定される（ステップＳ１６）。最大繰返し回数値
まで書込み動作が行われていない場合（ＮＯの場合）に
は、上記ステップＳ５に戻り、再び書込みが行われる。
そして、データラッチ回路１３０の内容とステップＳ１
１のベリファイ結果が一致するか、または書込み回数が
最大繰返し回数値に達するまでステップＳ５からステッ
プＳ１６までの処理が繰り返される。

【００８４】ステップＳ１６で、書込み回数が最大繰返
し回数値に達した場合（ＹＥＳの場合）には、書込みを
行えなかったことを報知するための書込みフェイル信号
が生成されて出力される（ステップＳ１７）。そして、
ステップＳ１８に進み、書込み動作を終了する。

【００８５】ステップＳ１５でベリファイが一致してい
た場合またはステップＳ１７で書込みフェイル信号が発
生されたのに続いて、ステップＳ１でコマンドデコーダ
回路４０にラッチされた外部からの書込み開始命令のコ
マンドは解除される。このラッチの解除により、書込み
が終了する（ステップＳ１８）。

【００８６】次に、書込み処理の動作タイミングの一例
を図１０を用いて説明する。まず、外部からの書込み開
始命令がコマンドデコーダ回路４０でラッチされると、
基準クロック生成開始信号ＳＴと書込み開始信号ＷＳＴ
が出力される。基準クロック生成開始信号ＳＴにより基
準クロック生成回路２０から第１の基準クロック信号Ｓ
ＹＳＣ0 と第２の基準クロック信号ＳＹＳＣ1 が出力さ
れる。この時、書込み開始信号ＷＳＴにより実行回数計
測回路３７が起動される。

【００８７】書込み制御回路３１は、第１の基準クロッ
ク信号ＳＹＳＣ0 が“Ｈ”になった時に書込み開始信号
ＷＳＴを受け取り、次に第２の基準クロック信号ＳＹＳ
Ｃ1が“Ｈ”になった時に書込みパルス開始信号ＷＰＳ
Ｔを発生させる。書込みパルス開始信号ＷＰＳＴにより
パルス発生回路３８から書込みパルスが発生されてメモ
リセルに対して書込みが行われる。書込みパルスの終了
後、パルス発生回路３８から書込みパルス終了信号ＷＰ
ＥＮＤが発生される。この書込みパルス終了信号ＷＰＥ
ＮＤにより、第１の基準クロック信号ＳＹＳＣ0 に同期
して書込みパルス開始信号ＷＰＳＴは停止される。ま
た、書込みパルスの終了後、書込み後データ線引抜き信
号ＷＤＳＴが発生され、これによりデータ線電位の引抜
きが行われる。

【００８８】書込みパルス開始信号ＷＰＳＴの停止後、
第２の基準クロック信号ＳＹＳＣ1に同期して書込み回
数制御信号ＷＴと書込みベリファイ起動信号ＷＶＥＮが
発生される。書込み回数制御信号ＷＴにより実行回数計
測回路３７の計測カウンタの値がインクリメント（＋
１）される。また、書込みベリファイ起動信号ＷＶＥＮ
によりベリファイ制御回路３４が起動され、ベリファイ
が開始される。

【００８９】ベリファイ動作の終了後、ベリファイ終了
信号ＶＳＴＰが発生され、そのベリファイ終了信号ＶＳ
ＴＰにより第２の基準クロック信号ＳＹＳＣ1 に同期し
て書込みベリファイ起動信号ＷＶＥＮが停止される。こ
の時、データラッチ回路１３０の内容とベリファイ結果
が一致していない場合には、書込み不十分信号ＷＶＮＧ
が発生される。一例として、図１０のタイミングチャー
トには、第１回目の書込みサイクルでこの書込み不十分
信号ＷＶＮＧが発生された場合が示されている。

【００９０】この書込み不十分信号ＷＶＮＧが発生され
ると書込み動作は終了せず、再び第２の基準クロック信
号ＳＹＳＣ1 に同期して書込みパルス開始信号ＷＰＳＴ
が発生され、第２回目の書込みサイクルが開始される。
そして、第２回目の書込みサイクルでもデータラッチ回
路１３０の内容とベリファイ結果が一致していない場合
には、書込み不十分信号ＷＶＮＧが発生され、さらに第
３回目以降の書込みサイクルが、データラッチ回路１３
０の内容とベリファイ結果が一致するまで、順次行われ
る。第２回目以降の書込みサイクルの動作タイミングは
上記第１回目の書込みサイクルにおけるタイミングと同
じである。

【００９１】図１０のタイミングチャートでは、第２回
目のベリファイでデータラッチ回路１３０の内容とベリ
ファイ結果が一致しているため、書込み不十分信号ＷＶ
ＮＧが発生されていない。その場合には、第２の基準ク
ロック信号ＳＹＳＣ1 に同期して書込み終了信号ＷＥＮ
Ｄが発生され、同時に基準クロック生成開始信号ＳＴ及
び書込み開始信号ＷＳＴが停止されて書込み動作が終了
する。

【００９２】また、ベリファイにおいて、データラッチ
回路１３０の内容とベリファイ結果が一致せず、かつ実
行回数計測回路３７の計測カウンタの値が予め設定され
た最大繰返し回数値に達した場合には、書込み回数エラ
ー信号ＷＴＥＲＲが発生され、書込み動作が終了する。
なお、図１０のタイミングチャートでは、第２回目の書
込みサイクルにおいてデータラッチ回路１３０の内容と
ベリファイ結果が一致しているため、書込み回数エラー
信号ＷＴＥＲＲは発生されていない。

【００９３】次に、上記のように構成されたフラッシュ
メモリ１の消去処理の流れの一例を図１１を用いて説明
する。図１１に示すように、このフラッシュメモリ１を
有するコンピュータシステム等に外部から消去開始命令
のコマンドが入力されると、その消去コマンドはインプ
ット・アウトプット端子ＩＯを介してフラッシュメモリ
１の入力バッファ回路１４０に入力される。そして、そ
の消去コマンドはデータラッチ回路１３０を介してコマ
ンドデコーダ回路４０でラッチされデコードされる（ス
テップＳ１０１）。

【００９４】また、外部からアドレス入力端子ＡＤを介
してフラッシュメモリ１に入力されたアドレス信号はア
ドレス増幅回路８０で増幅され、アドレスラッチ回路９
０でラッチされる。そして、メモリアレイ１０内の個々
のメモリセルを選択するためのアドレス信号（内部生成
アドレス信号ＡＤＤ）がアドレス生成回路３６で生成さ
れる（ステップＳ１０２）。

【００９５】続いて、全ての記憶トランジスタに対して
消去前の書込み（プレライト）を行うため、ベリファイ
期待値が“０”データに設定される（ステップＳ１０
３）。しかる後、メモリセルに対して上述した図９の書
込み処理と同様の処理に従って、選択された記憶トラン
ジスタが書込み状態となるまでプレライトが実行される
（ステップＳ１０４）。このプレライト処理は、電気的
消去の実行前に全ての記憶トランジスタに対して書込み
を行うことによって、未書込みのメモリセル、すなわち
消去状態のメモリセル（それを構成する記憶トランジス
タのフローティングゲートには、実質的に電子の注入が
行われていない。）の記憶トランジスタのしきい値電圧
が電気的消去の実行により負の電圧になってしまうのを
防ぐものである。

【００９６】ステップＳ１０４に続いて、内部生成アド
レス信号ＡＤＤが選択されたセクタの最終アドレスを指
すか否かの判定が行われる（ステップＳ１０５）。ステ
ップＳ１０５でＮＯの場合、すなわち該当する最終アド
レスまでプレライトが行われていない場合には、アドレ
ス生成回路３６で内部生成アドレスの値をインクリメン
ト（＋１）した内部生成アドレス信号ＡＤＤが新たに発
生された後（ステップＳ１０６）、ステップＳ１０４に
戻ってプレライトが行われる。この内部生成アドレスの
インクリメント及びプレライトは該当する最終アドレス
まで繰り返して行われ（ステップＳ１０５でＹＥＳの場
合）、プレライトが終了する。

【００９７】次いで、実行回数計測回路３７が起動し、
消去の繰返し回数の計測が可能な状態となる（ステップ
Ｓ１０７）。その際、計測カウンタの初期値は０に設定
される。また、消去処理を開始する前に、アドレス生成
回路３６に対して内部生成アドレス信号ＡＤＤの初期設
定が行われる（ステップＳ１０８）。なお、本例の消去
処理においては、指定されたメモリブロックに結合され
たメモリセルが一括して消去されるようになっているた
め、ここでは、この内部生成アドレス信号ＡＤＤの初期
設定は消去ベリファイの準備として行われている。

【００９８】続いて、消去を行わない非選択メモリセル
の記憶データが消去されてしまうのを阻止するための電
源が起動され（ステップＳ１０９）、その消去阻止のた
めの電源が安定するための待ち時間がとられる（ステッ
プＳ１１０）。この待ち時間は、時間計測回路３９での
時間の計測により設定される。

【００９９】非選択メモリセルに対する消去阻止電源の
安定後、消去パルス開始信号ＥＰＳＴの発生により消去
パルスが発生され、選択されたメモリセルに対して消去
が行われる（ステップＳ１１１）。消去が終了したら消
去後データ線引抜き信号ＥＤＳＴが発生され、データ線
電位の引抜きが行われる（ステップＳ１１２）。そし
て、ステップＳ１０９で起動した非選択メモリセルの消
去を阻止するための電源が停止される（ステップＳ１１
３）。

【０１００】次いで、消去ベリファイのための電源が起
動され、それによってアドレス信号により選択されたメ
モリセルのワード線が通常の読出し動作時の電圧（５
Ｖ）よりも低い電圧（例えば、３．５Ｖ）とされる（ス
テップＳ１１４）。つまり、消去ベリファイ動作時に
は、選択されたメモリセルのワード線に通常の読出し動
作時よりも低い電圧を印加して読出しを行うからであ
る。

【０１０１】消去ベリファイのための電源が起動した
ら、その電源が安定するための待ち時間がとられる（ス
テップＳ１１５）。この待ち時間は、時間計測回路３９
での時間の計測により設定される。しかる後、ベリファ
イ期待値が“１”データに設定され（ステップＳ１１
６）、対象となるメモリセルの記憶内容が読み出されて
ベリファイ動作が行われる（ステップＳ１１７）。そし
て、ステップＳ１１６で設定したベリファイ期待値の
“１”データとステップＳ１１７のベリファイ結果との
比較が行われる（ステップＳ１１８）。このベリファイ
において、対象とする記憶トランジスタがオンして読出
し信号が“１”であれば（ＹＥＳの場合）、その記憶ト
ランジスタのしきい値電圧は３．５Ｖ以下であるため、
その記憶トランジスタは消去状態にされたものと認めら
れる。従って、その場合には次のステップＳ１１９に進
む。一方、読出し信号が“１”でなければ（ＮＯの場
合）、ステップＳ１２０，Ｓ１２１，Ｓ１２２を経てス
テップＳ１０９に戻り、もう一度消去が行われる。

【０１０２】もう一度消去を行う場合には、ステップＳ
１１４で起動された消去ベリファイのための電源が停止
された後（ステップＳ１２０）、実行回数計測回路３７
の計測カウンタがインクリメント（＋１）される（ステ
ップＳ１２１）。そして、その計測カウンタの値が、予
め設定された最大繰返し回数値（最大カウント数）に達
しているか否か判定され（ステップＳ１２２）、最大繰
返し回数値まで消去動作が行われていない場合（ＮＯの
場合）には、上記ステップＳ１０９に戻る。このステッ
プＳ１０９からステップＳ１２２までの処理は、上記ベ
リファイ期待値とステップＳ１１７のベリファイ結果が
一致するか、または消去回数が最大繰返し回数値に達す
るまで繰り返される。消去回数が最大繰返し回数値に達
した場合（ステップＳ１２２でＹＥＳの場合）には、消
去を行えなかったことを報知するための消去フェイル信
号が生成されて出力され（ステップＳ１２３）、ステッ
プＳ１２６に進み、消去動作を終了する。

【０１０３】一方、ステップＳ１１８でＹＥＳの場合、
すなわち上記ベリファイ期待値とステップＳ１１７のベ
リファイ結果が一致した場合には、アドレス生成回路３
６で発生された内部生成アドレス信号ＡＤＤが消去ブロ
ックの最終アドレスを指すか否かの判定が行われる（ス
テップＳ１１９）。ステップＳ１１９でＮＯの場合、す
なわち該当する最終アドレスまでベリファイが行われて
いない場合には、アドレス生成回路３６で内部生成アド
レスの値をインクリメント（＋１）した内部生成アドレ
ス信号ＡＤＤが新たに発生された後（ステップＳ１２
４）、ステップＳ１１７に戻ってベリファイが行われ
る。この内部生成アドレスのインクリメント及びベリフ
ァイは該当する最終アドレスまで繰り返して行われる
（ステップＳ１１９でＹＥＳの場合）。

【０１０４】該当する最終アドレスまでベリファイが終
了すると（ステップＳ１１９でＹＥＳの場合）、ステッ
プＳ１１４で起動された消去ベリファイのための電源が
停止され（ステップＳ１２５）、その後ステップＳ１０
１でコマンドデコーダ回路４０にラッチされた外部から
の消去開始命令のコマンドが解除される。このラッチの
解除により、消去が終了する（ステップＳ１２６）。

【０１０５】次に、消去処理の動作タイミングの一例を
図１２を用いて説明する。まず、外部からの消去開始命
令がコマンドデコーダ回路４０でラッチされると、基準
クロック生成開始信号ＳＴと消去開始信号ＥＳＴが出力
される。基準クロック生成開始信号ＳＴにより基準クロ
ック生成回路２０から第１の基準クロック信号ＳＹＳＣ
0 と第２の基準クロック信号ＳＹＳＣ1 が出力される。
この時、消去開始信号ＥＳＴにより実行回数計測回路３
７が起動される。

【０１０６】消去制御回路３２は、第１の基準クロック
信号ＳＹＳＣ0 が“Ｈ”になった時に消去開始信号ＥＳ
Ｔを受け取り、次に第２の基準クロック信号ＳＹＳＣ1
が“Ｈ”になった時にプレライト開始信号ＰＷＳＴを発
生させる。プレライト開始信号ＰＷＳＴによりプレライ
ト制御回路３３が起動されてプレライトが行われる。こ
のプレライト動作時には、消去前書込み開始信号ＷＳＴ
2 が発生され、その消去前書込み開始信号ＷＳＴ2 によ
り書込み制御回路３１が起動される。そして、上述した
書込み処理の動作タイミング（図１０参照）でもってメ
モリセルに対する書込みが行われる。

【０１０７】プレライトの終了後、プレライト制御回路
３３からプレライト終了信号ＰＷＥＮＤが発生される。
このプレライト終了信号ＰＷＥＮＤにより、第１の基準
クロック信号ＳＹＳＣ0 に同期してプレライト開始信号
ＰＷＳＴは停止される。このプレライト開始信号ＰＷＳ
Ｔの停止後、消去動作が開始される。

【０１０８】第２の基準クロック信号ＳＹＳＣ1 に同期
して消去阻止電源起動信号ＶＰ1 ＳＴと待ち時間開始信
号ＥＷＳＴが発生される。その待ち時間開始信号ＥＷＳ
Ｔは、パルス発生回路３８で待ち時間を計測した後に発
生される待ち時間終了信号ＥＷＥＮＤにより、第１の基
準クロック信号ＳＹＳＣ0 に同期して停止される。その
後、第２の基準クロック信号ＳＹＳＣ1 に同期して消去
パルス開始信号ＥＰＳＴ及びソースバイアス電源起動信
号ＳＯＳＴが発生される。また、消去パルス開始信号Ｅ
ＰＳＴにより、パルス発生回路３８から消去パルスが発
生されてメモリセルに対して消去が行われる。消去パル
スの終了後、パルス発生回路３８から消去パルス終了信
号ＥＰＥＮＤが発生される。この消去パルス終了信号Ｅ
ＰＥＮＤにより、第２の基準クロック信号ＳＹＳＣ1 に
同期して消去パルス開始信号ＥＰＳＴが停止され、次の
第１の基準クロック信号ＳＹＳＣ0 に同期してソースバ
イアス電源起動信号ＳＯＳＴが停止される。また、消去
パルスの終了後、消去後データ線引抜き信号ＥＤＳＴが
発生され、それに基づいてパルス発生回路３８及び時間
計測回路３９でデータ線の引抜き時間がカウントされ
る。そして、消去後データ線引抜き信号ＥＤＳＴにより
データ線電位の引抜きが行われる。

【０１０９】消去後データ線引抜き信号ＥＤＳＴは、デ
ータ線の引抜き時間のカウント後にパルス発生回路３８
から発生されるデータ線引抜き終了信号ＤＳＥＮＤによ
り、第２の基準クロック信号ＳＹＳＣ1 に同期して停止
される。この時、消去阻止電源起動信号ＶＰ1 ＳＴも同
時に停止される。消去後データ線引抜き信号ＥＤＳＴの
停止後、第２の基準クロック信号ＳＹＳＣ1 に同期して
消去ベリファイ起動信号ＥＶＥＮが発生され、それに基
づいてベリファイ制御回路３４が起動されてベリファイ
が開始される。

【０１１０】ベリファイ動作の終了後、ベリファイ終了
信号ＶＳＴＰが発生され、そのベリファイ終了信号ＶＳ
ＴＰにより第１の基準クロック信号ＳＹＳＣ0 に同期し
て消去ベリファイ起動信号ＥＶＥＮが停止される。この
時、ベリファイ期待値の“１”データとベリファイ結果
が一致していない場合には、消去不十分信号ＥＲＶＮＧ
が発生され、第２の基準クロック信号ＳＹＳＣ1 に同期
して消去阻止電源起動信号ＶＰ1 ＳＴと待ち時間開始信
号ＥＷＳＴが発生されて第２回目の消去サイクルが開始
される。そして、第２回目の消去サイクルでもベリファ
イ期待値の“１”データとベリファイ結果が一致してい
ない場合には、消去不十分信号ＥＲＶＮＧが発生され、
さらに第３回目以降の消去サイクルが、ベリファイ期待
値の“１”データとベリファイ結果が一致するまで、順
次行われる。第２回目以降の消去サイクルの動作タイミ
ングは上記第１回目の消去サイクルにおけるタイミング
と同じである。一例として、図１２のタイミングチャー
トには、第１回目の消去サイクルにおいてベリファイ期
待値の“１”データとベリファイ結果が一致しており、
消去不十分信号ＥＲＶＮＧが発生されなかった場合が示
されている。

【０１１１】消去不十分信号ＥＲＶＮＧが発生されなか
った場合には、第２の基準クロック信号ＳＹＳＣ1 に同
期してアドレスインクリメント信号ＡＤＩＮＣが発生さ
れ、再び第２の基準クロック信号ＳＹＳＣ1 に同期して
消去ベリファイ起動信号ＥＶＥＮが発生されて第２回目
のベリファイ動作が行われる。その後、上述したよう
に、ベリファイ終了信号ＶＳＴＰにより第１の基準クロ
ック信号ＳＹＳＣ0 に同期して消去ベリファイ起動信号
ＥＶＥＮが停止され、続いてアドレスインクリメント信
号ＡＤＩＮＣが第２の基準クロック信号ＳＹＳＣ1 に同
期して発生される。

【０１１２】図１２のタイミングチャートでは、第２回
目のベリファイ動作時のアドレスインクリメント信号Ａ
ＤＩＮＣの発生によりアドレス終了信号ＡＤＥＮＤが発
生されている。そして、第２の基準クロック信号ＳＹＳ
Ｃ1 に同期して消去終了信号ＥＥＮＤが発生され、同時
に基準クロック生成開始信号ＳＴ及び消去開始信号ＥＳ
Ｔが停止されて消去が終了している。

【０１１３】また、ベリファイにおいて、ベリファイ期
待値の“１”データとベリファイ結果が一致せず、かつ
実行回数計測回路３７の計測カウンタの値が予め設定さ
れた最大繰返し回数値に達した場合には、消去回数エラ
ー信号ＥＴＥＲＲが発生され、消去動作が終了する。な
お、図１２のタイミングチャートでは、消去回数エラー
信号ＥＴＥＲＲは発生されていない。

【０１１４】以上、詳述したように、上記実施例のフラ
ッシュメモリ１によれば、書込み・消去制御手段３０と
コマンドデコーダ回路４０を内蔵したことにより、書込
みまたは消去の外部開始命令がフラッシュメモリ１に入
力されると、その書込み・消去制御手段３０の制御によ
り書込み及び書込みベリファイの各動作、或はプレライ
ト、消去及び消去ベリファイの各動作が順次自動的に実
行される。従って、外部のＣＰＵによる制御が不要とな
り、ＣＰＵの負担が軽減される。また、基準クロック生
成回路２０と高電圧検出回路５０を内蔵し、高電圧検出
回路５０で書込み・消去に必要な高電圧が所定の端子に
印加されていることを検出した際に出力される検出信号
に基づいて、コマンドデコーダ回路４０から基準クロッ
ク生成開始信号ＳＴが出力され、その基準クロック生成
開始信号ＳＴに基づいて基準クロック生成回路２０で基
準クロック信号が生成され、さらにその基準クロック信
号により書込み・消去制御手段３０が駆動されるので、
書込み及び書込みベリファイの各動作、或はプレライ
ト、消去及び消去ベリファイの各動作が誤動作すること
なく実行される。さらに、レイアウト面積も縮小され
る。

【０１１５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【０１１６】例えば、上記実施例においては上記各回路
及び手段は同一の半導体基板上に形成されているとした
が、これに限らず、それら各回路及び手段を複数の半導
体基板上に分散させて形成してもよい。

【０１１７】また、基準クロック生成回路２０、書込み
制御回路３１、消去制御回路３２、実行回数計測回路３
７、コマンドデコーダ回路４０及び高電圧検出回路５０
は上記実施例の回路に限らず、種々設計変更可能である
のはいうまでもない。

【０１１８】さらに、書込み処理の流れ及び消去処理の
流れ並びにそれらの処理における動作タイミングは、上
記実施例のものに限らず、種々変更可能であるのはいう
までもない。

【０１１９】さらにまた、上記入出力信号や上記内部信
号や図示及び説明を省略した制御信号を、必要に応じて
追加したり削除してもよい。同様に、制御信号等の入出
力端子についても、必要に応じて追加したり削除しても
よい。

【０１２０】また、上記実施例においては、基準クロッ
ク生成回路２０はコマンドデコーダ回路４０から入力す
る基準クロック生成開始信号ＳＴに基づいて２相の基準
クロック信号ＳＹＳＣ0 ，ＳＹＳＣ1 を生成するとした
が、これに限らず、例えば外部からの開始命令により起
動されて、基準クロック信号ＳＹＳＣ0 ，ＳＹＳＣ1を
生成するようになっていてもよい。

【０１２１】さらに、本発明は、フラッシュメモリに限
らず、ＥＥＰＲＯＭやその他の半導体メモリ装置にも適
用することができる。

【０１２２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
メモリ装置に適用した場合について説明したが、この発
明はそれに限定されるものではなく、半導体メモリ装置
を有する電子機器に利用することができる。

【０１２３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１２４】すなわち、書込みまたは消去の外部開始命
令が入力されると、書込み及び書込みベリファイの各動
作、或はプレライト、消去及び消去ベリファイの各動作
が順次自動的に実行され、ＣＰＵの負担が軽減されると
ともに、各動作が誤動作することなく実行される。さら
に、レイアウト面積も縮小される。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体メモリ装置の一例
である電気的一括消去型フラッシュメモリのブロック構
成図である。

【図２】そのフラッシュメモリの基準クロック生成回路
の一例を示す回路図である。

【図３】そのフラッシュメモリの書込み・消去制御手段
の一例を示す回路図である。

【図４】その書込み・消去制御手段における書込み制御
回路の一例を示す回路図である。

【図５】その書込み・消去制御手段における消去制御回
路の一例を示す回路図である。

【図６】その書込み・消去制御手段における実効回数計
測回路の一例を示す回路図である。

【図７】そのフラッシュメモリにおけるコマンドデコー
ダ回路の一例を示す回路図である。

【図８】そのフラッシュメモリにおける高電圧検出回路
の一例を示す回路図である。

【図９】そのフラッシュメモリにおける書込み処理の流
れの一例を説明するフローチャートである。

【図１０】その書込み処理の動作タイミングの一例を説
明するタイミングチャートである。

【図１１】そのフラッシュメモリにおける消去処理の流
れの一例を説明するフローチャートである。

【図１２】その消去処理の動作タイミングの一例を説明
するタイミングチャートである。

【符号の説明】

１フラッシュメモリ（不揮発性半導体メモリ装置）１０メモリアレイ（不揮発性記憶素子）２０基準クロック生成回路（基準クロック生成手段）３０書込み・消去制御手段（書込み制御手段、消去制
御手段）３１書込み制御回路３２消去制御回路３３プレライト制御回路３４ベリファイ制御回路３５ベリファイ判定回路３６アドレス生成回路３７実行回数計測回路（カウント手段）３８パルス発生回路３９時間計測回路４０コマンドデコーダ回路５０高電圧検出回路（検出手段）６０タイミング制御回路７０電源発生回路８０アドレス増幅回路９０アドレスラッチ回路１００ロウアドレスデコーダ回路１１０カラムアドレスデコーダ回路１２０カラムスイッチ１３０データラッチ回路１４０入力バッファ回路１５０書込みラッチ回路１６０センスアンプ回路１７０出力バッファ回路ＡＤアドレス入力端子ＣＥチップ・イネーブル信号端子ＩＯインプット・アウトプット端子ＯＥアウトプット・イネーブル信号端子Ｖcc 電源端子Ｖpp 高電圧源端子Ｖss 接地電源端子ＷＥライト・イネーブル信号端子ＳＴ基準クロック生成開始信号ＷＳＴ書込み開始信号ＷＳＴ2 消去前書込み開始信号ＳＹＳＣ0 第１の基準クロック信号ＳＹＳＣ1 第２の基準クロック信号ＷＰＳＴ書込みパルス開始信号ＷＰＬＳ書込みバイアス信号ＷＰＥＮＤ書込みパルス終了信号ＷＤＳＴ書込み後データ線引抜き信号ＷＶＥＮ書込みベリファイ起動信号ＷＴ書込み回数制御信号ＶＳＴＰベリファイ終了信号ＷＶＮＧ書込み不十分信号ＷＴＥＲＲ書込み回数エラー信号ＷＥＮＤ書込み終了信号ＥＴ消去回数制御信号ＥＳＴ消去開始信号ＰＷＳＴプレライト開始信号ＰＷＥＮＤプレライト終了信号ＥＷＳＴ待ち時間開始信号ＥＷＥＮＤ待ち時間終了信号ＶＰ1 ＳＴ消去阻止電源起動信号ＥＰＳＴ消去パルス開始信号ＳＯＳＴソースバイアス電源起動信号ＥＰＬＳ消去バイアス信号ＥＰＥＮＤ消去パルス終了信号ＥＤＳＴ消去後データ線引抜き信号ＤＳＥＮＤデータ線引抜き終了信号ＥＶＥＮ消去ベリファイ起動信号ＥＲＶＮＧ消去不十分信号ＥＴＥＲＲ消去回数エラー信号ＡＤＩＮＣアドレスインクリメント信号ＡＤＥＮＤアドレス終了信号ＥＥＮＤ消去終了信号ＡＤ0 増幅アドレス信号ＡＤＤ内部生成アドレス信号ＶＰ検出信号ＳＤセンスアンプ出力信号ＷＤＴ書込みデータ信号ＣＥ0 ，ＯＥ0 Ｂ，ＷＥ0 内部信号ＤＴi ，ＤＴi Ｂ，ＤＴ0 Ｂ，ＤＴ1 Ｂ，ＤＴ2 Ｂ，Ｄ
Ｔ3 Ｂ，ＤＴ4 ，ＤＴ4 Ｂ，ＤＴ5 ，ＤＴ5 Ｂ，ＤＴ6
Ｂ，ＤＴ7 ，ＤＴ7 Ｂ内部信号

フロントページの続き (72)発明者和田正志東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者古野毅東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者小堺健司東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】電気的な書込み情報により書込み可能な
不揮発性記憶素子と、該不揮発性記憶素子に対する書込
み動作を実行した後にその書込み結果を確認する書込み
ベリファイ動作を実行するように制御する書込み制御手
段とを備えたことを特徴とする不揮発性半導体メモリ装
置。
【請求項２】書込み及び書込みベリファイの動作タイ
ミングの基準となる基準クロック信号を生成する基準ク
ロック生成手段を有することを特徴とする請求項１記載
の不揮発性半導体メモリ装置。
【請求項３】前記書込み制御手段は、前記基準クロッ
ク生成手段から出力される基準クロック信号により駆動
され、不揮発性記憶素子に対する書込み動作の実行を開
始させる制御信号の入力により起動されることを特徴と
する請求項２記載の不揮発性半導体メモリ装置。
【請求項４】前記書込み制御手段は、書込み動作の実
行回数または書込みベリファイ動作の実行回数を計測す
るカウント手段を有し、所望の書込み結果が得られない
場合には、その計測した実行回数が予め設定された最大
カウント数に達するまで書込み動作と書込みベリファイ
動作を繰り返し行うようになっていることを特徴とする
請求項２または３記載の不揮発性半導体メモリ装置。
【請求項５】書込み動作の実行時に印加される高電圧
が所定の端子に印加されていることを検出する検出手段
を有し、該端子に高電圧が印加されている時に該検出手
段から出力される検出信号により前記基準クロック生成
手段が起動されることを特徴とする請求項２、３または
４記載の不揮発性半導体メモリ装置。
【請求項６】電気的な書込み情報により書込み可能で
あるとともに電気的な消去情報により消去可能であり、
かつ書込みまたは消去によりしきい値電圧が変化する不
揮発性記憶素子と、該不揮発性記憶素子に対する消去動
作の実行前に書込み動作を実行し、消去動作の実行後に
その消去結果を確認する消去ベリファイ動作を実行する
ように制御する消去制御手段とを備えたことを特徴とす
る不揮発性半導体メモリ装置。
【請求項７】消去前の書込み、消去及び消去ベリファ
イの動作タイミングの基準となる基準クロック信号を生
成する基準クロック生成手段を有することを特徴とする
請求項６記載の不揮発性半導体メモリ装置。
【請求項８】前記消去制御手段は、前記基準クロック
生成手段から出力される基準クロック信号により駆動さ
れ、不揮発性記憶素子に対する消去動作の実行を開始さ
せる制御信号の入力により起動されることを特徴とする
請求項７記載の不揮発性半導体メモリ装置。
【請求項９】前記消去制御手段は、消去動作の実行回
数または消去ベリファイ動作の実行回数を計測するカウ
ント手段を有し、所望の消去結果が得られない場合に
は、その計測した実行回数が予め設定された最大カウン
ト数に達するまで消去動作と消去ベリファイ動作を繰り
返し行うようになっていることを特徴とする請求項７ま
たは８記載の不揮発性半導体メモリ装置。
【請求項１０】消去動作の実行時に印加される高電圧
が所定の端子に印加されていることを検出する検出手段
を有し、該端子に高電圧が印加されている時に該検出手
段から出力される検出信号により前記基準クロック生成
手段が起動されることを特徴とする請求項７、８または
９記載の不揮発性半導体メモリ装置。
【請求項１１】前記基準クロック信号は、位相が１８
０度異なる２相の信号で構成されていることを特徴とす
る請求項２、３、４、５、７、８、９または１０記載の
不揮発性半導体メモリ装置。