JPH05182499A

JPH05182499A - 不揮発性半導体記憶装置

Info

Publication number: JPH05182499A
Application number: JP3359813A
Authority: JP
Inventors: Kiyokazu Hashimoto; 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1991-12-27
Filing date: 1991-12-27
Publication date: 1993-07-23
Anticipated expiration: 2015-08-28
Also published as: DE69230750D1; EP0548866A2; EP0548866B1; KR960002736B1; EP0548866A3; US5513193A; JP3080743B2; DE69230750T2; KR930014611A

Abstract

(57)【要約】【目的】本発明の目的は消去スピードが異常に速いメ
モリセルを含むフラッシュＥＥＰＲＯＭのチップを、チ
ップの機能チェックの段階で不良として除去し、信頼性
の高いフラッシュＥＥＰＲＯＭを市場に提供することで
ある。【構成】マージンチェック電圧印加制御回路はＸデコ
ーダＸＤＥＣ１のトランジスタＱX13のソース電圧を制
御して記憶素子の全てのゲートＷ1〜Ｗnに所定の電圧を
印加する。もし、消去された記憶素子のしきい値が設計
から決まる下限の値以上になっているなら、上記記憶素
子は導通し、デジット線の電圧が変化する。したがっ
て、書き込み不良となるチップがチップの機能チェック
の段階で不良として除去できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳＦＥＴを主な構成
要素とする不揮発性半導体記憶装置、特に電気的に書き
込み・消去可能な不揮発性半導体記憶装置（以下、ＥＥ
ＰＲＯＭという）に関する。

【０００２】

【従来の技術】図８に一括消去型ＥＥＰＲＯＭ（以下、
フラッシュＥＥＰＲＯＭという）のメモリセルの書き込
み，消去，読み出しを制御する周辺回路の一部を示す。

【０００３】ＭＸはメモリセル（Ｍ11，・・・，Ｍ1m，・・
・，Ｍl1，・・・，Ｍlm）をマトリクス状に配置したメモリ
セルブロックを示す。ＹＳはデジット線（Ｄ1，・・・，Ｄ
l）のうちの選択された１本をセンスアンプ回路ＳＡ、
または書き込み回路ＷＣに接続するスイッチの役割を果
たすＹセレクタ群であり、トランジスタＱY1，・・・，ＱY
lで構成されており、トランジスタＱY1〜ＱYlは節点Ｓ
ＢとＤ1の間に接続されたＮチャンネル型エンハンスメ
ント型ＭＯＳＦＥＴ（以下、ＮＥ−ＭＯＳＦＥＴとい
う）である。

【０００４】Ｙ1，・・・，ＹlはＹデコーダ回路（以下、
ＹＤＥＣ（図示せず）という）の出力であり、メモリセ
ルのＹアドレスを指定するＹアドレス線である。

【０００５】Ｗ1，・・・，ＷmはＸデコーダ回路（以下、
ＸＤＥＣ（図示せず）という）の出力であり、メモリセ
ルのＸアドレスを指定するＸアドレス線である。

【０００６】ＳＳはメモリセルＭ11，・・・，Ｍ1m，・・・，
Ｍl1，・・・，Ｍlmのソースが、共通に接続された節点で
あり、消去電圧印加制御回路ＥＲＣの出力に接続されて
いる。

【０００７】ＷＣは選択されたメモリセルの書き込みを
行う書き込み回路、ＳＡは選択されたメモリセルが消去
された状態か、書き込み状態かを検出し、増幅するセン
スアンプである。ＩＯ0Ｂは入出力バッファであり、書
き込みモード時は、入出力端子Ｉ／Ｏ0に入力された書
き込みデータを書き込み回路に伝達し、読み出しモード
時は入出力端子Ｉ／Ｏ0にセンスアンプからデータを出
力するものである。

【０００８】実際のフラッシュＥＥＰＲＯＭでは、図８
に示す回路が複数個存在する（１６ビット出力なら１６
個存在する）が、ここでは省略した。また、以下の説明
では、消去された状態にあるメモリセルを“１”を記憶
していると定義し、このメモリセルのしきい値をＶTm
（Ｅ）と表し、書き込まれた状態にあるメモリセルを
“０”を記憶していると定義し、このメモリセルのしき
い値をＶTM（Ｗ）と表す。さらにＮＥ−ＭＯＳＦＥＴの
しきい値はすべて同一でＶTNとして説明する。

【０００９】次に図９と表１を用いてフラッシュＥＥＰ
ＲＯＭの各モードにおける周辺回路の動作及びメモリセ
ルの各節点に印加される電圧についてメモリセルＭ11が
アドレス信号で選択されたとして説明する。

【００１０】表１は各モードにおいて主要節点と信号に
印加される電圧を示したものである。

【００１１】

【表１】

【００１２】（１）書き込みモード

【００１３】選択されたＸアドレス線Ｗ1にはＶppが、
その他の非選択のＸアドレス線には０Ｖが印加され、選
択されたＹアドレス線Ｙ1にはＶppが、その他の非選択
のＹアドレス線には０Ｖが印加される。また、共通ソー
スＳＳには０Ｖが印加される。この時、Ｉ／Ｏ0に入力
されたデータが“０”の場合、書き込み回路がアクティ
ブとなり、出力に高電圧Ｖppが発生し、選択されたデジ
ット線Ｄ1には高電圧（Ｖpp−ＶTN）が印加され、Ｍ11
の浮遊ゲートに電子が注入され、Ｍ11のしきい値は上昇
し、しきい値はＶTM（Ｗ）となる。

【００１４】一般にＶTM（Ｗ）の値は電源電圧ＶCCより
高くなるように設計されている。一方、Ｉ／Ｏ0に入力
されたデータが“１”の場合、書き込み回路が非アクテ
ィブとなり、選択されたデジット線Ｄ1はメモリセルＭ1
1を通して放電され、０Ｖとなる。

【００１５】（２）消去モード

【００１６】本モードとしてチップの１部分（ブロッ
ク）に含まれるメモリセルが一括して消去されるブロッ
ク消去モードと、チップに含まれる全てのメモリセルが
消去されるチップ消去モードの２つが存在するが、本明
細書では図８のセルアレイＭＸに含まれるメモリセルが
すべて消去されるとして説明する。Ｘアドレス線Ｗ1，・
・・，ＷMはすべて０Ｖが印加され、ＳＳには消去電圧Ｖp
pが印加される。Ｙアドレス線Ｙ1，・・・，Ｙlはすべて０
Ｖが印加されＹセレクタＹＳに含まれるＮＥ−ＭＯＳＦ
ＥＴはすべて非導通となる。消去モードに設定される前
に、全てのメモリセルは必ず書き込まれている（“０”
を記憶している）状態になるよう制御されているので、
全てのメモリセルは非導通となり、各デジット線は全て
フローティングし状態となる。この時、各メモリセルに
おいてゲートに０Ｖが、ソースに高電圧Ｖppが印加さ
れ、各メモリセルの浮遊ゲートに注入された電子は、ソ
ースに放出される。このため各メモリセルのしきい値は
低下し、しきい値はＶTM（Ｅ）となる。一般にＶTM
（Ｅ）は、電源電圧ＶCCより低くなるように設計されて
いる。

【００１７】（３）読み出しモード

【００１８】選択されたメモリセルＭ11の記憶内容を読
み出すモードであり、選択されたＸアドレス線Ｗ1には
電源電圧ＶCCが、その他の非選択のＸアドレス線には０
Ｖが印加され、選択されたＹアドレス線Ｙ1にはＶCC
が、その他の非選択のＹアドレス線には０Ｖが印加され
る。この時、選択されたメモリセルＭ11を含むデジット
線Ｄ1はセンスアンプ回路のバイアス回路で決定される
電圧にバイアスされており、本明細書では、この値を
１．５Ｖとする。共通ソースＳＳには０Ｖが印加され
る。

【００１９】このとき、メモリセルＭ11が書き込まれた
状態にある場合（“０”を記憶）、前述した通り、メモ
リセルＭ11のしきい値ＶTM（Ｗ）はＶCC以上に設計され
ているので、メモリセルＭ11は非導通となり、これをセ
ンスアンプが検出し、入出力ピンＩ／Ｏ0には“０”が
出力されることになる。

【００２０】一方、メモリセルＭ11が消去された状態に
ある場合（“１”を記憶）、前述した通り、メモリセル
Ｍ11のしきい値ＶTM（Ｅ）はＶCC以下に設計されている
ので、メモリセルＭ11は導通し、これをセンスアンプ回
路ＳＡが検出し、入出力ピンＩ／Ｏ0には“１”が出力
されることになる。

【００２１】（４）書き込みベリファイモード

【００２２】選択されたメモリセルの書き込み終了後、
書き込みが十分行われたか、つまりしきい値ＶTM（Ｗ）
が電源電圧ＶCCより高くなったか否かをチェックするモ
ードである。選択されたＸアドレス線Ｗ1にはプログラ
ムベリファイ電圧ＶPVが印加され、図８に示すその他の
各節点と各信号線には、読み出しモードと同一の電圧が
印加される。

【００２３】いま仮にＶPV＝７Ｖとすると、書き込まれ
たメモリセルＭ11のしきい値が、７Ｖより低いとき（例
えば、ＶTM（Ｗ）＝６Ｖ）、Ｍ11は導通となり、センス
アンプＳＡがこれを検出し、入出力ピンＩ／Ｏ0には
“１”が出力され、書き込みが不充分であることが検出
される。

【００２４】一方、メモリセルＭ11のしきい値が７Ｖ以
上の時（たとえば、ＶTM（Ｗ）＝７．５Ｖ）、メモリセ
ルＭ11は非導通となり、センスアンプ回路とＳＡがこれ
を検出し、入出力ピンＩ／Ｏ0には“０”が出力され、
書き込みが完了したことが検出される。

【００２５】（５）消去ベリファイモード

【００２６】メモリセルの消去が終了後、各メモリセル
に対し消去が十分行われたか、つまりしきい値ＶTM
（Ｅ）が電源電圧ＶCCより低くなったか否かをチェック
するモードである。例えば、消去終了後アドレス信号に
よりメモリセルＭ11が選択された場合、Ｘアドレス線Ｗ
1にイレーズベリファイ電圧ＶEVが印加され、図８に示
すその他の各節点と各信号線には読み出しモード時と同
一の電圧が印加される。

【００２７】いま、仮にＶEV＝３．５Ｖとすると、メモ
リセルＭ11のしきい値が３．５Ｖ以上の時（例えば、Ｖ
TM（E）＝４．０Ｖ）、メモリセルＭ11は非導通とな
り、センスアンプ回路ＳＡがこれを検出し、入出力ピン
Ｉ／Ｏ0には“０”が出力され、消去が不充分であるこ
とが検出される。

【００２８】一方、メモリセルＭ11のしきい値が３．５
Ｖより低いとき（例えばＶTM（Ｅ）＝３．０Ｖ）、メモ
リセルＭ11は導通となり、センスアンプ回路ＳＡがこれ
を検出し、入出力ピンＩ／Ｏ0には“１”が出力され、
メモリセルＭ11の消去は完了したことが検出される。

【００２９】以上述べたように、各モードにおいて、フ
ラッシュＥＥＰＲＯＭは動作するが、一般にフラッシュ
ＥＥＰＲＯＭは、消去モードと消去ベリファイモードが
チップ内部において一連の動作で行われる。

【００３０】図１０はこの一連の動作を示すフローチャ
ートである。図１０のフローチャートはＩＥＥＥＪ．
Ｓ．Ｓ．Ｃｖｏｌ２４Ｎｏ．５Ｏｃｔ．１９８９
Ｐ．１２５９〜Ｐ１２６３「Ａ９０−ｎｓＯｎｅ−
ＭｉｌｌｉｏｎＥｒｏｓｅ／ＰｒｏｇｒａｍＣｙｃ
ｌｅ１−ＭｂｉｔＦｌａｓｈＭｅｍｏｒｙ」のＦ
ｉｇ３を抜粋したものである。

【００３１】全てのメモリセルの書き込みを行った後、
メモリセルを一括消去し、次に、各メモリセルを消去ベ
リファイモードで読み出し、消去が不充分であるメモリ
セルがあった場合は、再びメモリセルを一括消去し、再
び消去ベリファイモードで各メモリセルを読み出すとい
う一連の動作を、全てのメモリセルの消去が完了したこ
とを検出するまで行うというものである。

【００３２】前述したように選択されたＸアドレス線Ｗ
1は、書き込みモード時にはＶppが、読み出しモード時
にはＶCCが、書き込みベリファイモード時にはＶPVが、
消去ベリファイモード時にはＶEVが印加され、Ｘアドレ
ス線を駆動するＸデコーダ回路は各モードに対し、それ
ぞれの電圧が出力されるよう制御されている。

【００３３】図９はこのように制御された従来技術のＸ
デコーダ回路ＸＤＥＣを示したものである。ＶWは表１
に示すように、書き込みモード時と消去モード時は、高
電圧Ｖppが読み出しモード時は電源電圧ＶCCが、書き込
みベリファイモード時にはＶPVが、消去ベリファイモー
ド時にはＶEVが印加されるように制御された信号線、Ｂ
（Ｗ＋Ｖ）は読み出しモード時にはＶCCが、その他のモ
ード時には０Ｖが印加されるように制御された信号線、
ＮＯＲ１はアドレス入力と消去モードと時のみ“Ｈ”と
なり、他のモード時には“Ｌ”となる信号ＥＲが入力さ
れるＮＯＲ回路、ＱX1はＮチャンネル型ディプレッショ
ン型ＭＯＳＦＥＴ（以下、ＮＤ−ＭＯＳＦＥＴとい
う）、ＱX2，ＱX4，ＱX12，ＱX22，ＱXn2は基板が信号
線ＶWに接続されたＰチャンネル型エンハンスメント型
ＭＯＳＦＥＴ（以下、ＰＥ−ＭＯＳＦＥＴという）、Ｑ
X3，ＱX11，ＱX13，ＱX21，ＱX23，ＱXn1，ＱXn3はＮＥ
−ＭＯＳＦＥＴである。特にことわらない限り、ＮＥ−
ＭＯＳＦＥＴの基板は接地線（ＧＮＤ）に接続されてお
り、ＰＥ−ＭＯＳＦＥＴの基板は電源（ＣＣ）に接続さ
れているとする。

【００３４】Ｗ1，Ｗ2，・・・，ＷnはＸＤＥＣの出力であ
り、それぞれＸアドレス線に相当する。ＮＤ−ＭＯＳＦ
ＥＴのしきい値（ＶTD）はＶTD＝−２．５Ｖに設定され
ているとする。図９と表１を用いて、従来技術のＸデコ
ーダ回路ＸＤＥＣの動作を、ＮＯＲ１に入力されるアド
レス入力がすべて“Ｌ”となり、図示したＸデコーダ回
路が選択され、さらに、信号線Ｘ1，ＢＸ1，Ｘ2，ＢＸ
2，・・・，Ｘn，ＢXnにより、Ｘアドレス線Ｗ1が選択され
るとして説明する。

【００３５】（１）書き込みモード

【００３６】ＶW＝Ｖpp，Ｂ（Ｗ＋Ｖ）＝０Ｖ，Ｘ1＝Ｖ
pp，Ｘ2，・・・，Ｘn＝０Ｖ、ＢX1＝０Ｖ，ＢＸ2，・・・，
ＢＸn＝Ｖppが印加される。このとき、節点ＸＡにはＶC
Cが、ＸBにはＱX1のしきい値の絶対値２．５Ｖが印加さ
れ、トランジスタＱX2とＱX3から構成されるインバータ
は、このとき反転するように設計されているので、節点
ＸＣには０Ｖが印加され、トランジスタＱX4が導通す
る。この時、トランジスタＱX11とトランジスタＱX12は
導通し、トランジスタＱX21，ＱX22，・・・，ＱXn1，ＱXn
2は非導通となっている。トランジスタＱ13が非導通、
トランジスタＱX23，・・・，ＱXn3が導通しているので、
節点ＸＢと節点ＸＤ1は０ＶからＶppまで上昇する。節
点ＸＤ2，・・・，ＸＤnはトランジスタＱX23，・・・，ＱXn3
により放電されるので、０Ｖとなる。したがって、選択
されたＸアドレス線Ｗ1にはＶppが、非選択のＸアドレ
ス線Ｗ2，・・・，Ｗnには０Ｖが印加される。

【００３７】（２）消去モード

【００３８】ＶW＝Ｖpp，Ｂ（Ｗ＋Ｖ）＝０Ｖ，Ｘ1，Ｘ
2，・・・，Ｘn＝０Ｖ、ＢＸ1，ＢＸ2，・・・，ＢＸn＝Ｖp
p，信号ＥＲにＶCCが印加される。従って、節点ＸＡと
節点ＸＢは０Ｖまで放電され、節点ＸＤ1，ＸＤ2，・・
・，ＸＤnはそれぞれトランジスタＱX13，ＱX23，・・・，
ＱXn3を通して放電され、全てのＸアドレス線Ｗ1，Ｗ
2，・・・，Ｗnは０Ｖとなる。

【００３９】（３）読み出しモード

【００４０】ＶW＝ＶCC，Ｂ（Ｗ＋Ｖ）＝ＶCC，Ｘ1＝Ｖ
CC，Ｘ2，・・・，Ｘn＝０Ｖ、ＢＸ1＝０Ｖ、ＢＸ2，・・・，
ＢＸn＝ＶCCが印加される。この時、書き込みモード時
と同様にトランジスタＱX11とＱX12が導通、トランジス
タＱX13が非導通になり、選択されたＸアドレス線Ｗ1に
はＶCCが印加される。

【００４１】またトランジスタＱX21とＱX22が非導通、
トランジスタＱX23が導通、，・・・，ＱXn1とＱXn2が非導
通、ＱXn3が導通となり、非選択のＸアドレス線Ｗ2，・・
・，Ｗnはすべて０Ｖとなる。

【００４２】（４）書き込みベリファイモード

【００４３】ＶW＝ＶPV、Ｂ（Ｗ＋Ｖ）＝０Ｖ、Ｘ1＝Ｖ
CC、Ｘ2，・・・，Ｘn＝０Ｖ，ＢＸ1＝０Ｖ、ＢＸ2，・・・，
ＢＸn＝ＶCCが印加される。この時、節点ＸＡがＶCCま
で充電される。前述したように、トランジスタＱX1のし
きい値は−２．５Ｖに設定されているので、節点ＸＢは
まず２．５Ｖまで充電され、節点ＸＣが０Ｖに変化する
と、トランジスタＱX4が導通し、その後は節点ＸＢはＶ
PVまで充電される。この時、トランジスタＱX11，ＱX12
が導通し、トランジスタＱX13が非導通、トランジスタ
ＱX21，ＱX22，・・・，ＱXn1，ＱXn2が非導通、トランジ
スタＱX23，・・・，ＱXn3が導通しているので、選択され
たＸアドレス線Ｗ1も０ＶからＶPVまで充電される。非
選択のＸアドレス線Ｗ2，・・・，Ｗnはすべて０Ｖとな
る。

【００４４】（５）消去ベリファイモード

【００４５】ＶW＝ＶEV，Ｂ（Ｗ＋Ｖ）＝０Ｖ，Ｘ1＝Ｖ
CC，Ｘ2，・・・，Ｘn＝０Ｖ，ＢＸ1＝０Ｖ，ＢＸ2，・・・，
ＢＸn＝ＶCCが印加される。この時、書き込みベリファ
イ時の動作と同様に、選択されたＸアドレス線Ｗ1が０
ＶからＶEVまで充電され、非選択のＸアドレス線Ｗ2，・
・・，Ｗnはすべて０Ｖとなる。

【００４６】次に、消去モード時のメモリセルのしきい
値の変化について詳しく説明する。

【００４７】メモリセルの消去は、前述したように、図
１０に示す手順で行われ、一般的には１０μＳ程度と短
いパルスで一括して消去され、次に、先頭のアドレスの
メモリセルから消去が完了したか否かをチェックし、消
去未了のメモリセルがあればさらに、一括して消去さ
れ、全部のメモリセルの消去が完了したことがチェック
されるまで一括して消去されるという動作を行う。従っ
て、１ビットでも消去スピードが遅いメモリセルがある
と、他の全てのメモリセルも追加して消去され、ＶTM
（Ｅ）が下がって行くことになる。

【００４８】図１１は横軸にメモリセルに印加される消
去パルスの累積時間ｔPeを、縦軸にＶTM（Ｅ）をとり、
ｔPeに対するＶTM（Ｅ）の変化を、最も消去スピードが
速いメモリセルに対して（Ｑ）、最も消去スピードが遅
いメモリセルに対して（Ｐ）、プロセスの変動等によ
り、消去スピードが異常に速くなったメモリセルに対し
て（Ｒ）で示したものである。ＶEVは前述したイレーズ
ベリファイ電圧に相当する。

【００４９】消去モードが設定され、メモリセルの一括
消去とベリファイが繰り返され、消去パルスの累積時間
がｔ1になると、Ｐの特性に示すように、一番消去スピ
ードが遅いメモリセルのしきい値がＶEVより高いので、
さらに消去が繰り返され、消去パルスの累積時間がｔ2
になると、一番消去スピードが遅いメモリセルのしきい
値もＶEVより低下しているため、全てのメモリセルの消
去が完了したことが検出される。

【００５０】この時、一番消去スピードが速いメモリセ
ルも同様に消去されているので、Ｑに示す特性より、消
去パルスの累積時間がｔ2の時の一番消去スピードが速
いメモリセルのしきい値は、約２．０Ｖになっているこ
とが分かる。

【００５１】またチップ内にプロセスの変動等により、
消去スピードが異常に速いメモリセルがあった場合、Ｒ
に示す特性より、消去パルスの累積時間がｔ2の時、こ
のメモリセルのしきい値は約０．５Ｖまで低下している
ことが分かる。このとき、メモリセルのしきい値が負に
なると、メモリセルは非選択でも導通することになり、
フラッシュＥＥＰＲＯＭは誤動作を起こすことになる。

【００５２】以上述べたことから、最も消去スピードの
遅いメモリセルの消去が完了したと検出される消去パル
スの累積時間において、最も消去スピードの速いメモリ
セルのしきい値ＶTM（Ｅ）が０Ｖ以下にならないこと
が、フラッシュＥＥＰＲＯＭには要求される。

【００５３】また、消去されたメモリセルのしきい値Ｖ
TM（Ｅ）の下限を決定する要因として、「書き込み時、
選択されたメモリセルと同一デジット線上のメモリセル
の浮遊ゲートの浮き上がりによる導通」がある。以下、
この現象を単に「書き込み時のＣFDによる非選択メモリ
セルの導通」と言い以下これを説明する。

【００５４】図１２はフラッシュＥＥＰＲＯＭのメモリ
セルの断面図である。制御ゲートＣＧはＸアドレス線に
接続されている。

【００５５】図１３は図１２のメモリセルに付随する容
量成分の等価回路である。ＣCFは制御ゲートＣＧと浮遊
ゲートＦＧ間の容量を、ＣFDは浮遊ゲートＦＧとドレイ
ンＤ間の容量を、ＣFCCは浮遊ゲートＦＧとＰ基板ＳＵ
Ｂ間の容量を、ＣFSは浮遊ゲートＦＧとソースＳ間の容
量を表す。従って、浮遊ゲートＦＧはトンネル酸化膜Ｔ
Ｉを介してドレインＤ，ソースＳと、また層間絶縁膜Ｉ
Ｖを介して制御ゲートＣＧと容量カップリングしている
（なおＰ基板は常に０Ｖに設定されているとして説明す
る）。

【００５６】したがって、制御ゲートＣＧに電圧が印加
された時（電圧をＶCGとする）、浮遊ゲートＦＧの電圧
（ＶFG）は（１式）で、ドレインＤに電圧が印加された
時（電圧をＶDとする）、浮遊ゲートＦＧの電圧（ＶF
G）は（２式）で表される。ＶFG＝（ＣCF×ＶCG）／｛（ＣFS＋ＣFCC＋CFD）＋ＣCF｝（１式）ＶFG＝ＣFD×ＶD／（ＣCF＋ＣFS＋ＣFCC）（２式）例えば、ＣCF＝５．０×１０^-3ＰＦ、ＣFS＝２．０×１
０^-3ＰＦ、ＣFD＝１．０×１０^-3ＰＦ、ＣFCC＝２．０
×１０^-3とすると、１式から３式が、２式から４式が得
られる。ＶFG＝０．５・ＶCG （３式）ＶFG＝０．１・ＶD （４式）３式と４式より本例では、ＶCG＝０．２・ＶDが得られ
る。つまり、ドレイン電圧が△ＶD変化することによる
浮遊ゲートに及ぼす効果は、制御ゲートの電圧が、△Ｖ
CG変化することによる浮遊ゲートに及ぼす効果の１／５
であると言える。

【００５７】次に、書き込みモードのドレイン電圧が５
Ｖに設定されているとして、「書き込み時のＣFDによる
非選択メモリセルの導通」の現象を図８と図１２〜図１
４を用いて説明する。

【００５８】メモリセルＭ11に書き込む場合、前述した
通りデジット線Ｄ1には５Ｖが、Ｘアドレス線Ｗ1にはＶ
ppが、その他のＸアドレス線には０Ｖが印加される。こ
のとき、Ｄ1に接続されたＭ11以外のメモリセル（例え
ばＭ1m）にはドレインには５Ｖが、制御ゲートには０Ｖ
が、ソースには０Ｖが印加された状態となる。この時、
３式と４式により、ドレインに５Ｖ印加されることは、
制御ゲートに１Ｖ印加されたことと等価であると言え、
仮にメモリセルＭ1mのしきい値が１Ｖ以下になっていた
場合、制御ゲートＣＧに印加される電圧は０Ｖであるに
もかかわらず、メモリセルＭ1mは導通となってしまう。
図１４にドレインに電圧（ＶD）が印加されたことによ
る非選択セルのＩ−Ｖ特性を示す。非選択セルのしきい
値が１Ｖとすると、ＶDFの値は５Ｖとなる。大容量のフ
ラッシュＥＥＰＲＯＭでは、同一のデジット線に例えば
１０２４個のメモリセルが接続されているとすると、こ
の現象が起こると、１０２３個のメモリセルが導通し、
選択されたデジット線Ｄ1の電圧が低下し、書き込みス
ピードが遅くなったり、メモリセルの書き込みが不能に
なったりする不良が生じる。

【００５９】したがって、このような不良をなくすため
には、消去されたメモリセルのしきい値が、「書き込み
時のＣFDによる非選択メモリセルの導通」が起こらない
値になっているか、つまり、消去されたメモリセルのし
きい値の下限｛ＶTM（Ｅ）ｍｉｎ｝をチェックする必要
がある。

【００６０】しかし、従来技術のフラッシュＥＥＰＲＯ
Ｍでは、図１０に示すように、消去されたメモリセルの
しきい値の下限｛ＶTM（Ｅ）ｍｉｎ｝はチェックされて
いなかった。

【００６１】

【発明が解決しようとする課題】以上述べたように従来
のフラッシュＥＥＰＲＯＭは、全てのメモリセルの消去
完了後、消去されたメモリセルのしきい値の下限ＶTM
（Ｅ）ｍｉｎをチェックすることができないので、プロ
セスの変動などで消去スピードが異常に速いメモリセル
があった場合、しきい値が設計から決定されるｍｉｎ値
（ＶTM（Ｅ）ｍｉｎ）よりも低下し、書き込み時に、ド
レインと浮遊ゲートのカップリング容量によりこのメモ
リセルが導通してしまう。このためメモリセルの書き込
みモード時の書き込みスピードが遅くなったり、ひどい
場合は書き込みが不能となる不良が生じ、信頼性の高い
フラッシュＥＥＰＲＯＭを市場に提供できないと言う問
題点があった。

【００６２】

【発明の目的】本発明の目的は従来技術の問題点を除去
し、信頼性の高いフラッシュＥＥＰＲＯＭを市場に提供
することである。本発明によれば、全てのメモリセルの
消去完了後、最もしきい値の低いメモリセルのしきい値
が、メモリセルの設計から決まる下限の値ＶTm（Ｅ）ｍ
ｉｎよりも高いか低いかをチェックすることができるの
で、消去スピードが異常に速いメモリセルを含むチップ
をチップの機能チェックの段階で不良として除去でき
る。

【００６３】

【課題を解決するための手段】本発明の目的は、複数本
の行アドレス線と；デジット線と；前記デジット線にド
レインが共通に接続され、ゲートが対応する行アドレス
線に各々接続された複数の記憶素子と；複数のアドレス
線が入力され、出力節点が前記記憶素子のＸアドレスを
指定する行アドレス線に接続された行デコーダ回路と；
前記デジット線上のデータを増幅して出力するセンスア
ンプ回路と；前記複数本の行アドレス線全てに同一の所
定電圧を設定して読み出す手段とを備えたことである。

【００６４】

【実施例】図１は本発明の第１実施例に含まれているＸ
デコーダＸＤＥＣ１を示す。図９に示す従来例と同一の
箇所は同一の符号を付け説明を省略する。

【００６５】ＥＶ2は消去されたメモリセルのしきい値
が、メモリセルの設計から決まる下限の値よりも高いか
どうかチェックするモード（消去マージンチェックモー
ド）時に“Ｈ”になり、その他のモード時は“Ｌ”にな
る信号線、ＭＣは消去されたメモリセルのしきい値の設
計から決まる下限の値がＶTM（Ｅ）ｍｉｎ＝ＶMCが印加
される信号線であり、ＸＳは各Ｘアドレス線をプルダウ
ンするＮＥ−ＭＯＳＦＥＴＱX13，ＱX23，・・・，ＱXn3
のソースに接続される節点である。

【００６６】ＭＣＣはマージンチェック電圧印加制御回
路であり、消去マージンチェックモード時にＶMCを出力
ＸSに供給する回路である。ＱM1，ＱM3はＰＥ−ＭＯＳ
ＦＥＴを、ＱM2，ＱM4，ＱM5，ＱM6はＮＥ−ＭＯＳＦＥ
Ｔを示している。１００は高電圧供給回路である。

【００６７】第１実施例中のトランジスタＱX11，ＱX13
は第１のトランジスタと第２のトランジスタとして機能
する。

【００６８】図２は第１実施例に係るフラッシュＥＥＰ
ＲＯＭを示すブロック図である。従来例のフラッシュＥ
ＥＰＲＯＭに対し、マージンチェック電圧発生回路と、
マージンチェック電圧印加制御回路（ＭＣＣ）が付加さ
れており、消去マージンチェックモード時に“Ｈ”にな
る信号ＥＶ2により、マージンチェック電圧印加制御回
路ＭＣＣは制御され、マージンチェック電圧発生回路Ｍ
ＣＧで発生された電圧がＸデコーダ回路ＸＤＥＣに供給
されるように制御されている。

【００６９】図３，図４にマージンチェック電圧発生回
路ＭＣＧの回路例をそれぞれ示す。図３においてＱMC1
は電源ＣＣと出力節点ＭＣとの間に接続され、そのゲー
トには、スタンバイモード時に“Ｈ”が、その他のモー
ド時には“Ｌ”となる信号ＢＣｅ1が接続されるＰＥ−
ＭＯＳＦＥＴ、ＱMC2はドレインとゲートが共通に出力
節点ＭＣに接続され、ソースが接地に接続されたＮＥ−
ＭＯＳＦＥＴである。

【００７０】出力ＭＣの電圧ＶMCのＶCC依存性を少なく
するために、トランジスタＱMC2の電流駆動能力は、ト
ランジスタＱMC1に比べて十分大きくなるように設計さ
れている。トランジスタＱMC2のしきい値をＶTN2とする
と、節点ＭＣの電圧は５式で表される。ＶMC≒ＶTN2 （５式）したがって、トランジスタＱMC2のしきい値ＶTN2を適当
な値に設定することにより、ＶMCの値を、メモリセルの
設計から決まるしきい値の下限の値ＶTM（Ｅ）ｍｉｎに
設定することができる。

【００７１】図４は信号線ＭＣを外部端子から制御する
場合の例を示したものである。図４はＶpp端子と兼用す
る例を示したものであり、例えば、チップの機能チェッ
クの段階では、Ｖpp端子にＶMCを印加し、消去マージン
チェックモードに設定し、消去されたメモリセルのしき
い値が、ＶMC以上になっていることをチェックする。

【００７２】図１，図３，図５及び表２を用いて、本実
施例のフラッシュＥＥＰＲＯＭのＸデコーダ回路ＸＤＥ
Ｃ１の動作について説明する。

【００７３】

【表２】

【００７４】図５は消去マージンチェックモード時の各
信号、各節点の電圧波形を示したものである。また表２
は本実施例のフラッシュＥＥＰＲＯＭの各モード時の各
節点の電圧を示したものであり、表１に示す従来例に対
し、消去マージンチェックモード時での値を追加したも
のである。

【００７５】本発明の第１実施例は消去マージンチェッ
クモード時以外は、信号ＥＶ2が“Ｌ”に設定されてい
るので、トランジスタＱM5が非導通、トランジスタＱM6
が導通している。したがって、節点ＸＳには０Ｖが印加
されている。消去マージンチェックモード以外は、従来
技術の場合と同様の動作をするので説明を省略し、消去
マージンチェックモード時の動作のみについて説明す
る。

【００７６】（１）消去マージンチェックモード

【００７７】ＶW＝ＶCC，Ｂ（Ｗ＋Ｖ）＝ＶCC，Ｘ1，Ｘ
2，・・・，Ｘn＝０Ｖ、ＢＸ1，ＢＸ2，・・・，ＢＸn＝ＶC
C、選択されたＹアドレス線Ｙ1にはＶCCが、その他の非
選択のＹアドレス線には０Ｖが印加されている。

【００７８】図３においてトランジスタＱMC2のしきい
値ＶTN2は１Ｖに設計されているとして説明する。

【００７９】信号ＭＣの電圧ＶMCはＶMC＝１Ｖとなって
いる。消去マージンチェックモードになると、信号ＥＶ
2“Ｌ”→“Ｈ”に変化すると、トランジスタＱM5が導
通、トランジスタＱM6が非導通になり、節点ＸＳの電圧
は０Ｖから１Ｖに変化する。この時、トランジスタＱX1
1，ＱX12，ＱX21，ＱX22，・・・，ＱXn1，ＱXn2はすべて
非導通、トランジスタＱX13，ＱX23，・・・，ＱXn3はすべ
て導通となり、出力節点ＸＤ1，ＸＤ2，・・・，ＸＤnはＶ
MC＝１Ｖまで充電され、図５に示すように、Ｘアドレス
線Ｗ1，Ｗ2，・・・，Ｗnはすべて、１Ｖまで充電される。

【００８０】したがって、図８において、デジット線Ｄ
1に接続されている全てのメモリセルＭ11，・・・，Ｍ1mの
制御ゲートＣＧには１Ｖが印加されることになり、仮に
メモリセルＭ11のしきい値が１Ｖより低くなっているな
ら、トランジスタＭ11は導通するので、センスアンプ回
路ＳＡでこれが検出され、入出力ピンＩ／Ｏ0には
“０”が出力される。その結果、デジット線Ｄ1に接続
されたメモリセルのうち、メモリセルの設計から決まる
消去されたメモリセルのしきい値の下限の値ＶTM（Ｅ）
ｍｉｎより、しきい値が低いメモリセル（過剰に消去さ
れたメモリセル１が存在すること）が検出される。

【００８１】以上述べた動作を各デジット線に対して
（Ｙセレクタ群のＮＥ−ＭＯＳＦＥＴＱY1，・・・，ＱYl
を切り換えて）行うことにより、全てのメモリセルのし
きい値が設計で決まる下限の値ＶTM（Ｅ）ｍｉｎ以上に
なっているか否かをチェックすることが可能となる。

【００８２】前述した通り、フラッシュＥＥＰＲＯＭで
は、消去モードと消去ベリファイモードが一連の動作で
行われる。図６は本実施例のフラッシュＥＥＰＲＯＭの
この一連の動作をフローチャートとで示したものであ
る。本実施例では消去されたメモリセルのしきい値がＶ
TM（Ｅ）ｍｉｎ以上であることをチェックする消去マー
ジンチェックモードが設定可能であるため、消去モード
と消去ベリファイモードと消去マージンチェックモード
を一連の動作で行うフローチャートとなっている。

【００８３】図６に示すフローチャートを適用した場合
の消去モード時の動作を図１１を用いて説明する。ま
ず、メモリセルのしきい値を一定にするために全てのメ
モリセルの書き込みを行う。

【００８４】次に消去モードに設定し、チップ内のメモ
リセルを一括消去する。次に、消去ベリファイモードに
設定し、メモリセルを読み出し、消去が不充分であるメ
モリセルを発見した場合は、再びメモリセルを一括消去
する。そして、再びメモリセルを読み出していき、全て
のメモリセルの消去が完了したことが検出されるまで、
消去とベリファイの動作を繰り返す。ここまでは従来技
術と同一であるが、本実施例では、消去マージンチェッ
クモードが付加されており、以下の動作を実行し、全て
のメモリセルのしきい値がＶTM（Ｅ）ｍｉｎ以上である
か否かをチェックすることできる。つまり、全てのメモ
リセルの消去が完了したことが検出されると、消去マー
ジンチェックモードに設定される。

【００８５】このとき、前述した通り、全てのワード線
にはＶMCが印加されており、あるデジット線を選択し、
このデジット線をＹセレクトＴr．を介してセンスアン
プ回路ＳＡに接続することにより、もし過剰消去された
メモリセル（図１１（Ｒ）に示す特性を持つメモリセ
ル）があった場合、そのメモリセルは導通するために出
力バッファの出力に“１”が出力され、このように過剰
消去されたメモリセルを含むチップは不良と判定され
る。

【００８６】一方、出力バッファの出力に“０”が出力
され、全てのデジット線に対して出力“０”が確認でき
れば、過剰消去されたメモリセルが存在しないことが検
出できたこととなり、消去が完了したことになる。

【００８７】したがって、全てのメモリセルの消去が完
了したことを確認した後、全てのメモリセルのしきい値
がＶTM（Ｅ）ｍｉｎ．以上になっているかどうかをチェ
ックすることができ、ＶTM（Ｅ）ｍｉｎ．より低いメモ
リセルがあった場合は、確実に不良として除去できる。

【００８８】図１において、アドレス入力が入力される
論理ゲートをＮＯＲ回路としたが、ＮＡＮＤ回路とイン
バータの構成としてもよい。また図１において高電圧供
給回路１００として図示した例を示したが、節点ＸＢに
書き込みモード時に高電圧を供給する回路であれば有効
であり、構成は問わない。さらに、図１ではトランジス
タＱX11とＱX12のように、Ｎチャンネル型ＭＯＳＦＥＴ
とＰチャンネル型ＭＯＳＦＥＴを並列に接続した例を示
したが、Ｎチャンネル型ＭＯＳＦＥＴ単独、あるいはＰ
チャンネル型ＭＯＳＦＥＴ単独であってもよい。

【００８９】図７は本発明の第２実施例に係るＸデコー
ダ回路ＸＤＥＣ−２を示したものである。第１実施例と
同一の箇所は同一の記号を付け説明を省略する。

【００９０】ＱX14，ＱX24，・・・，ＱXn4はゲートに消去
マージンチェックモード時に“Ｈ”になり、その他のモ
ード時には“Ｌ”になる信号線ＥＶ2が接続され、ソー
スに消去ベリファイモード時は、第１実施例で述べたＶ
MCが印加された信号線ＭＣが接続され、ドレインがそれ
ぞれＸアドレス線に接続された節点ＸＤ21，ＸＤ22，・・
・，ＸＤ2nに接続されたＮＥ−ＭＯＳＦＥＴである。

【００９１】第１実施例は消去マージンチェックモード
時、設計から決まる消去されたメモリセルのしきい値の
下限の値ＶTM（Ｅ）ｍｉｎ．＝ＶMCを各Ｘアドレス線に
ＱX13，ＱX23，・・・，ＱXn3を介して供給していたのに対
し、第２実施例は各出力節点ＸＤ21，ＸＤ22，・・・，Ｘ
Ｄ2nに信号ＭＣを供給するＮＥ−ＭＯＳＦＥＴを付加し
たものである。

【００９２】第２実施例の動作を消去マージンチェック
モード時について説明する。

【００９３】（１）消去マージンチェックモード

【００９４】ＶW＝ＶCC，Ｂ（Ｗ＋Ｖ）＝ＶCC，Ｘ1，Ｘ
2，・・・，Ｘn＝０Ｖ、ＢＸ1，ＢＸ2，・・・，ＢＸn＝０
Ｖ，ＢＡＸ1，ＢＡＸ2，・・・，ＢＡＸn＝ＶCC、選択され
たＹアドレス線Ｙ1にはＶCCが、その他の非選択のＹア
ドレス線には０Ｖが印加されている。

【００９５】消去マージン遅延モード時、信号ＭＣには
ＶMCが印加されている。信号ＥＶ2が“Ｌ”→“Ｈ”に
なると、トランジスタＱX14，ＱX24，・・・，ＱXn4は導
通、トランジスタＱX11，ＱX12，ＱX13，ＱX21，ＱX2
2，ＱX23，・・・，ＱXn1，ＱXn2，ＱXn3が全て非導通にな
っているので、第１実施例の場合と同様にＸアドレス線
Ｗ1，Ｗ2，・・・，Ｗnは全てＶMCの値まで充電される。し
たがって、各デジット線に対し、ＶMCより低いしきい値
を持つメモリセルがあるかどうかチェックすることがで
き、第１実施例と同一の効果がある。

【００９６】

【発明の効果】以上述べたように、本発明に係るフラッ
シュＥＥＰＲＯＭは消去されたメモリセルのしきい値
が、設計から決まる下限の値｛ＶTM（Ｅ）ｍｉｎ．｝以
上になっているかチェックすることができる。したがっ
て過剰消去され、メモリセルのしきい値がＶTM（Ｅ）ｍ
ｉｎより低くなり、書き込みスピードが遅くなったり、
書き込みが不能となるメモリセルを含むチップを、チッ
プの機能チェック段階で不良として除去できるという効
果がある。換言すれば、従来よりも信頼性の高いフラッ
シュＥＥＰＲＯＭを市場に提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に含まれるＸデコーダ回路
の回路図である。

【図２】本発明の第１実施例を示すブロック図である。

【図３】マージンチェック電圧発生回路の一例を示す回
路図である。

【図４】マージンチェック電圧発生回路の他の例を示す
回路図である。

【図５】消去マージンチェックモード時の第１実施例の
各節点の電圧波形を示すグラフである。

【図６】第１実施例の消去時の動作を示すフローチャー
トである。

【図７】本発明の第２実施例に含まれるＸデコーダを示
す回路図である。

【図８】フラッシュＥＥＰＲＯＭの周辺回路の一部を示
すブロック図である。

【図９】従来例中のＸデコーダ回路を示す回路図であ
る。

【図１０】従来例の消去時の動作を示すフローチャート
である。

【図１１】消去パルスの累積時間ｔPeに対する消去され
たメモリセルのしきい値ＶTM（Ｅ）を示すグラフであ
る。

【図１２】フラッシュＥＥＰＲＯＭのメモリセルを示す
断面図である。

【図１３】メモリセルに付随する容量成分の等価回路図
である。

【図１４】ドレインに電圧が印加されたときの非選択セ
ルの電流変化を示したグラフである。

【符号の説明】

ＸＤＥＣ1，ＸＤＥＣ2 Ｘデコーダ（行デコーダ）ＱＸ11 第１のトランジスタＱＸ13 第２のトランジスタ１００高電圧供給回路Ｗ1，Ｗ，Ｗn 行アドレス線Ａｄi ，Ａｄi(オーハ゛ーライン) アドレス線ＸＢ第１の節点ＸＤ1，ＸＤ2，ＸＤn 出力節点ＭＣＣマージンチェック電圧印加制御回路ＭＣＧマージンチェック電圧発生回路

Claims

【特許請求の範囲】

【請求項１】複数本の行アドレス線と；デジット線
と；前記デジット線にドレインが共通に接続され、ゲー
トが対応する行アドレス線に各々接続された複数の記憶
素子と；複数のアドレス線が入力され、出力節点が前記
記憶素子のＸアドレスを指定する行アドレス線に接続さ
れた行デコーダ回路と；前記デジット線上のデータを増
幅して出力するセンスアンプ回路と；前記複数本の行ア
ドレス線全てに同一の所定電圧を設定して読み出す手段
とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】前記複数の記憶素子の終了後、出力に前
記所定電圧を出力するマージンチェック電圧印加制御回
路を有し、前記行デコーダ回路は、前記複数のアドレス
線により選択されたときに高レベルとなる第１の節点
と、前記第１の節点と前記出力節点の間に接続された第
１のＮチャンネル型トランジスタと、書き込みモード時
に前記第１の節点に高電圧を供給する高電圧供給回路
と、前記出力節点にドレインが接続されソースが前記マ
ージンチェック電圧印加制御回路の出力に接続された第
２のＮチャンネル型トランジスタを有する請求項１記載
の不揮発性半導体記憶装置。
【請求項３】前記行デコーダ回路の第１のＮチャンネ
ル型トランジスタと並列に接続された第１のＰチャンネ
ル型トランジスタを有する請求項２記載の不揮発性半導
体記憶装置。
【請求項４】マージンチェック電圧印加制御回路は前
記第２のＮチャンネル型トランジスタのソース電圧を外
部入出力端子から供給される電圧で制御できる請求項２
記載の不揮発性半導体記憶回路。