JPS6323297A - 信号線駆動回路 - Google Patents
信号線駆動回路Info
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- JPS6323297A JPS6323297A JP62119737A JP11973787A JPS6323297A JP S6323297 A JPS6323297 A JP S6323297A JP 62119737 A JP62119737 A JP 62119737A JP 11973787 A JP11973787 A JP 11973787A JP S6323297 A JPS6323297 A JP S6323297A
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- 230000000694 effects Effects 0.000 abstract description 2
- 230000000295 complement effect Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015654 memory Effects 0.000 description 3
- 238000007599 discharging Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はイと帰線の駆動回路に係り、不揮発性半導体メ
モリにおけるワード線の駆動回路に関する。
モリにおけるワード線の駆動回路に関する。
従来の不揮発性半導体メモリ素子を用いる半導体記憶装
置やプログラマゾル・リード・オンリ・メモリ（ＦＲＯ
Ｍ）等は、エヌチャネル（Ｎ−ｃｈ）またはピーチャネ
ル（Ｐ−ａｈ）型の絶縁ゲート型電界効果トランジスタ
（以下ＩＧＦＥＴ）つまり単チャンネル型ＩＧＦＥＴＫ
より構成される。
置やプログラマゾル・リード・オンリ・メモリ（ＦＲＯ
Ｍ）等は、エヌチャネル（Ｎ−ｃｈ）またはピーチャネ
ル（Ｐ−ａｈ）型の絶縁ゲート型電界効果トランジスタ
（以下ＩＧＦＥＴ）つまり単チャンネル型ＩＧＦＥＴＫ
より構成される。
しかし最近、省電力を図るために、不揮発性半導体メモ
リのワード線の駆動回路を相補型工ＧＦＥＴ（０ＭＯ８
）により構成する事が試みられている。しかし相補型Ｉ
ＧＦＥＴの特徴として、デコーダ回路のような多入力回
路では、構成に要するＩＣＦＥＴの数が多く、この事に
より高速動作に適さないという欠点がある。
リのワード線の駆動回路を相補型工ＧＦＥＴ（０ＭＯ８
）により構成する事が試みられている。しかし相補型Ｉ
ＧＦＥＴの特徴として、デコーダ回路のような多入力回
路では、構成に要するＩＣＦＥＴの数が多く、この事に
より高速動作に適さないという欠点がある。
不発明の目的は、構成に要するＩＧＦＥＴの数が少ない
相補型信号線の駆動回路を提供することにある。
相補型信号線の駆動回路を提供することにある。
本発明による信号線駆動回路は信号線と、該信号線に第
１の電位および基準電位の内の一方を印加する手段と、
該第１の電位よりも値の大ぎい第２の電位が印加される
電圧端子と、該電圧端子と制御節点との間ンこ接続され
た一チャンネル（例えばＰチャンネル）型の第１の電界
効果トランジスタと、該制御節点と上記基卑電位の印加
された基準電位節点との間に接続された逆チャンネル（
例えばＮチャンネル）型の第２の電界効果トランジスタ
と、上記第１および第２のトランジスタのゲートを上記
信号ＩＫ接続する手段と、上記電圧Ｃ１ｉ子と上記信号
線との間に接続され、ゲートが上記制−節点に接続され
たーチャンネル屋の第３の電界効果トランジスタとを有
することを特徴とする。
１の電位および基準電位の内の一方を印加する手段と、
該第１の電位よりも値の大ぎい第２の電位が印加される
電圧端子と、該電圧端子と制御節点との間ンこ接続され
た一チャンネル（例えばＰチャンネル）型の第１の電界
効果トランジスタと、該制御節点と上記基卑電位の印加
された基準電位節点との間に接続された逆チャンネル（
例えばＮチャンネル）型の第２の電界効果トランジスタ
と、上記第１および第２のトランジスタのゲートを上記
信号ＩＫ接続する手段と、上記電圧Ｃ１ｉ子と上記信号
線との間に接続され、ゲートが上記制−節点に接続され
たーチャンネル屋の第３の電界効果トランジスタとを有
することを特徴とする。
次に本発明を図面を用いて詳旧に説明する。
以下の実施例ではｇ帰線としてメモリのワード線を駆動
する場合につい【例示する。
する場合につい【例示する。
ｉ１図は本発明の実施例の３人力のデコーダ回路を示す
回路である。図において、Ｐ −ａｈ ｍ Ｉ ＱＦＥ
Ｔ Ｍｌ 。
回路である。図において、Ｐ −ａｈ ｍ Ｉ ＱＦＥ
Ｔ Ｍｌ 。
Ｍ２、及びＮ −ｃｈ型ＩＧＦＥＴ ＆ｉ３．Ｍ４等
から構成され、二つの７ドレス入力信号Ａ １ 、 Ａ
２が印加されている２人力ＮＡＮＤ回路の出力点１は
、アドレス入力信号Ａ１及びＡ２がｍＦ！１１（訊出し
電源電圧Ｖｃ ｅ ）＋ ５ Ｖに相当）の時だけ、論
理０（接地電源に相当）になり、アドレス入力信号ＡＩ
、Ａ２が他の論理状態では、出力点ｌは全て論理１に
なる。この出力点１を入力とし、Ｐ−ａｈ型ＩＧＦＥＴ
Ｍ５、Ｎ ａｈ型ＩＧＦＥＴ Ｍ６の２つのＩＧＦ
ＥＴ等から構成される相補型論理回路のうち一方のＩＧ
ＦＥＴＭ６は、ソース接地とし、他方のＩＧＦＥＴＭ５
はソースをアドレス入力信号Ａ３とし、双方のドレイン
をそれぞれ共通接続し、これを相補型論理回路の出力と
する。また、との相補型論理回路の出力（出力点２）を
ドレインとし、前記アドレス信号Ａ３とは逆論理なアド
レス信号りをゲート入力とし、ソースを接地電源とする
ＩＧＦ’ＥＴ Ｍ ７を設ける。この上５にしてＭ１〜
Ｍｌｌはデコーダ回路を構成する。
から構成され、二つの７ドレス入力信号Ａ １ 、 Ａ
２が印加されている２人力ＮＡＮＤ回路の出力点１は
、アドレス入力信号Ａ１及びＡ２がｍＦ！１１（訊出し
電源電圧Ｖｃ ｅ ）＋ ５ Ｖに相当）の時だけ、論
理０（接地電源に相当）になり、アドレス入力信号ＡＩ
、Ａ２が他の論理状態では、出力点ｌは全て論理１に
なる。この出力点１を入力とし、Ｐ−ａｈ型ＩＧＦＥＴ
Ｍ５、Ｎ ａｈ型ＩＧＦＥＴ Ｍ６の２つのＩＧＦ
ＥＴ等から構成される相補型論理回路のうち一方のＩＧ
ＦＥＴＭ６は、ソース接地とし、他方のＩＧＦＥＴＭ５
はソースをアドレス入力信号Ａ３とし、双方のドレイン
をそれぞれ共通接続し、これを相補型論理回路の出力と
する。また、との相補型論理回路の出力（出力点２）を
ドレインとし、前記アドレス信号Ａ３とは逆論理なアド
レス信号りをゲート入力とし、ソースを接地電源とする
ＩＧＦ’ＥＴ Ｍ ７を設ける。この上５にしてＭ１〜
Ｍｌｌはデコーダ回路を構成する。
次に、前記相補型論理回路の出力点２とワード線ＷＬと
の間にデプレーシ１ン型ＩＧＦＥＴ Ｍ８を設け、これ
を書込み信号ＰＧによりゲート制御する。更に、ワード
線ＷＬを入力とし、書込み時に高電圧となる書込み用電
源ＶＰＰと接地間に接続されたＰ −ａｈ Ｆｉｎ Ｉ
ＧＦＥＴ Ｍ ９ 。
の間にデプレーシ１ン型ＩＧＦＥＴ Ｍ８を設け、これ
を書込み信号ＰＧによりゲート制御する。更に、ワード
線ＷＬを入力とし、書込み時に高電圧となる書込み用電
源ＶＰＰと接地間に接続されたＰ −ａｈ Ｆｉｎ Ｉ
ＧＦＥＴ Ｍ ９ 。
Ｎ−ａｈ型ＩＧＦＥＴ ＭＩＯを含む別の相補型反転論
理回路を設ける。この回路の出力（出力点３）を入力と
し、ソースを書込み用電源ＶＰＩ３とし、ドレインをワ
ード線ＷＬに接続してなるＰ−ａｈ型ＩＧＦＥＴ Ｍｌ
ｌを設けている。尚、負荷容量ＣＩはワード線ＷＬＫ付
加する容量である。まず二つの７ドレス入力信号Ａｌ
、Ａ２のうちどちらかが論理Ｏで出力点１の電位が論理
１の場合、ＩＧＦＥＴＭ５がオフ、ＩＧＦＥＴ Ｍ６が
オン状態になり、アドレス入力信号Ａｓの入力状態にか
かわらず、出力点２の電位は論理０になる。読出し状態
では書込み信号向は読出し用電源電圧Ｖｃｃの電位、書
込み用電源電圧■ｐｐは読出し用電源電圧Ｖｃｃと同電
位に設定するりこのため、デプレーシ嘗ン型Ｍ８は読出
し状態では常にオンになり、ワード線ＷＬの電位は出力
点２と同電位である接地電位になる。このワード線ＷＬ
の電位が論理１から論理（ｌ放電に要する時間は、ＩＧ
ＦＥＴ Ｍ６．Ｍ８のコンダクタンス９ｍと負荷容（ｔ
ｃ ｔにより決定される。
理回路を設ける。この回路の出力（出力点３）を入力と
し、ソースを書込み用電源ＶＰＩ３とし、ドレインをワ
ード線ＷＬに接続してなるＰ−ａｈ型ＩＧＦＥＴ Ｍｌ
ｌを設けている。尚、負荷容量ＣＩはワード線ＷＬＫ付
加する容量である。まず二つの７ドレス入力信号Ａｌ
、Ａ２のうちどちらかが論理Ｏで出力点１の電位が論理
１の場合、ＩＧＦＥＴＭ５がオフ、ＩＧＦＥＴ Ｍ６が
オン状態になり、アドレス入力信号Ａｓの入力状態にか
かわらず、出力点２の電位は論理０になる。読出し状態
では書込み信号向は読出し用電源電圧Ｖｃｃの電位、書
込み用電源電圧■ｐｐは読出し用電源電圧Ｖｃｃと同電
位に設定するりこのため、デプレーシ嘗ン型Ｍ８は読出
し状態では常にオンになり、ワード線ＷＬの電位は出力
点２と同電位である接地電位になる。このワード線ＷＬ
の電位が論理１から論理（ｌ放電に要する時間は、ＩＧ
ＦＥＴ Ｍ６．Ｍ８のコンダクタンス９ｍと負荷容（ｔ
ｃ ｔにより決定される。
ワード線ＷＬの電位が論理０に決まると、ＩＧＦＥＴＭ
９がオン、ＩＣＦＥＴ ＭＩＯがオフになり、出力点３
の電位は論理１になり、ＩＧＦＥＴ Ｍｌｌはオフに
なり、書込み用電源電圧Ｖｌ）ｐからワード線ＷＬへの
電流は遮断される。ＩＧＦＥＴ Ｍ９〜Ｍ１１が本発明
に係わる駆動回路である。
９がオン、ＩＣＦＥＴ ＭＩＯがオフになり、出力点３
の電位は論理１になり、ＩＧＦＥＴ Ｍｌｌはオフに
なり、書込み用電源電圧Ｖｌ）ｐからワード線ＷＬへの
電流は遮断される。ＩＧＦＥＴ Ｍ９〜Ｍ１１が本発明
に係わる駆動回路である。
書込み状態では、ＩＧＦＥＴ Ｍｌｌは書込み電圧＋２
５■が印加され、書込み１言号ＰＧが論理Ｏになるが、
ＩＧＦＥＴ Ｍ８がデプレーシ聯ン盟のため、出力点２
の電位が論理０の場合、ＩＧＦＥＴ Ｍ８はオン状態に
なり、ワールド線ＷＬの電位は出力点２と同様の接地電
位となる。
５■が印加され、書込み１言号ＰＧが論理Ｏになるが、
ＩＧＦＥＴ Ｍ８がデプレーシ聯ン盟のため、出力点２
の電位が論理０の場合、ＩＧＦＥＴ Ｍ８はオン状態に
なり、ワールド線ＷＬの電位は出力点２と同様の接地電
位となる。
二つの７ドレス入力信号Ａ、、Ａ、が共に論理１の時だ
け、出力点１の電位は論理０になり、ｒＧＦＥＴ Ｍ５
がオン、ＩＧＦＥＴＭ６がオフになり、アドレス入力信
号Ａ、の入力状態により、ワード線ＷＬの電位は決定す
る。
け、出力点１の電位は論理０になり、ｒＧＦＥＴ Ｍ５
がオン、ＩＧＦＥＴＭ６がオフになり、アドレス入力信
号Ａ、の入力状態により、ワード線ＷＬの電位は決定す
る。
アドレス入力信号Ａ、が論理１の場合、ＩＧＦＥＴ Ｍ
７はオフになり、出力点２の電位はアドレス入力信号Ａ
。
７はオフになり、出力点２の電位はアドレス入力信号Ａ
。
の電位と同電位である論理１即ち電源ＶａＣの電位にな
る。
る。
続出し状態では書込み信号ＰＧが論理１であるため、Ｉ
ＧＦＥＴ Ｍ８がオンして、ワード線ＷＬは出力点２と
同電位である論理１になる。ワード線ＷＬの電位が論理
１に決まる事により、Ｉ Ｇ Ｆ Ｅ Ｔ ：ｖｉ
９がオフ、ＩＧＦＥＴＭｌｌがオンになる。
ＧＦＥＴ Ｍ８がオンして、ワード線ＷＬは出力点２と
同電位である論理１になる。ワード線ＷＬの電位が論理
１に決まる事により、Ｉ Ｇ Ｆ Ｅ Ｔ ：ｖｉ
９がオフ、ＩＧＦＥＴＭｌｌがオンになる。
ワード線ＷＬの電位を論理Ｏから１にするのに要する時
間ハ、ＩＧＦＥＴ ｈｉ５．〜１８のコンダクタンスＩ
’ｍと負荷容量Ｃ８とＫより決定される。また、書込み
状態では書込み信号ＰＧが論理０になることにより、Ｉ
ＧＦＥＴ Ｍ８のソースに＋５Ｖ、ゲートにＯｖが印加
されるため、オフになり書込み用電源電圧ＶｐＰから読
出し用１！源電圧Ｖｃｃへの電流路は遮断され、ワード
線ＷＬは書込み用電源電圧■ｐｐの電位になる。なお、
ＩＧＦＥＴ Ｍ８のしきい値電圧ＶＴは前記条件ソース
に＋５Ｖ、ゲートに０■印加した場合ＩＧＦＥＴ Ｍ８
がオフする条件を満すのに必要な値−５ｖ以下である必
要がある。
間ハ、ＩＧＦＥＴ ｈｉ５．〜１８のコンダクタンスＩ
’ｍと負荷容量Ｃ８とＫより決定される。また、書込み
状態では書込み信号ＰＧが論理０になることにより、Ｉ
ＧＦＥＴ Ｍ８のソースに＋５Ｖ、ゲートにＯｖが印加
されるため、オフになり書込み用電源電圧ＶｐＰから読
出し用１！源電圧Ｖｃｃへの電流路は遮断され、ワード
線ＷＬは書込み用電源電圧■ｐｐの電位になる。なお、
ＩＧＦＥＴ Ｍ８のしきい値電圧ＶＴは前記条件ソース
に＋５Ｖ、ゲートに０■印加した場合ＩＧＦＥＴ Ｍ８
がオフする条件を満すのに必要な値−５ｖ以下である必
要がある。
詳しく説明すると、ＩＧＦＥＴＭ５がオンになり、出力
点２の電位が電源電圧＋５ｖになると、ワード線ＷＬの
電位はＩＧＦＥＴ Ｍｓを介して充電され、ＩＧＦＥＴ
Ｍ８がオフになる電位まで上昇する。この時のワード線
ＷＬの電位はＩＧＦＥＴ Ｍ８のしきい値電圧ｙＴの絶
対値になる。これによりＩＧＦＥＴ ＭＩＯがオンして
出力点３の電位は下がり、ＩＧＦＥＴ Ｍｌｌがオンに
なり、ワード＠ＷＬの電位は書込み用電源電圧ｖｐｐか
ら充電され上昇し、ＩＧＦＥＴ Ｍ８がオフである事よ
り、ＩＧＦＥＴＭｌ乃至Ｍ７により構成される読出し回
路から遮断され、最終的にはＩＧＦＥＴ Ｍ９〜Ｍｌｌ
の働きＫよって書込み用電ｖＡ電圧ＶＰｐの電位（＋２
５Ｖ）に駆動される。
点２の電位が電源電圧＋５ｖになると、ワード線ＷＬの
電位はＩＧＦＥＴ Ｍｓを介して充電され、ＩＧＦＥＴ
Ｍ８がオフになる電位まで上昇する。この時のワード線
ＷＬの電位はＩＧＦＥＴ Ｍ８のしきい値電圧ｙＴの絶
対値になる。これによりＩＧＦＥＴ ＭＩＯがオンして
出力点３の電位は下がり、ＩＧＦＥＴ Ｍｌｌがオンに
なり、ワード＠ＷＬの電位は書込み用電源電圧ｖｐｐか
ら充電され上昇し、ＩＧＦＥＴ Ｍ８がオフである事よ
り、ＩＧＦＥＴＭｌ乃至Ｍ７により構成される読出し回
路から遮断され、最終的にはＩＧＦＥＴ Ｍ９〜Ｍｌｌ
の働きＫよって書込み用電ｖＡ電圧ＶＰｐの電位（＋２
５Ｖ）に駆動される。
次に出力点１が論理０で、アドレス入力信号Ａ、が論理
Ｏの場合ＩＧＦＥＴ Ｍ７がオンして、出力点２が論理
０になるため、ワード線ＷＬの電位は論理０ ’ｔＣな
る。
Ｏの場合ＩＧＦＥＴ Ｍ７がオンして、出力点２が論理
０になるため、ワード線ＷＬの電位は論理０ ’ｔＣな
る。
以上のように、書込み時はＩＧＦＥＴＭ８により、書込
み用電源電圧ｖｐｐから読出し用電源電圧Ｖｃｃへの電
流路を遮断する事ができるため、読出しに必要な回路と
書込みに必要な回路とを容易に分離することができる。
み用電源電圧ｖｐｐから読出し用電源電圧Ｖｃｃへの電
流路を遮断する事ができるため、読出しに必要な回路と
書込みに必要な回路とを容易に分離することができる。
この事により、高速読出し動作が要求される回路を高い
耐圧を必要としない最小チャンネル長のＩＧＦＥＴＶｃ
より構成する事が可能になる。
耐圧を必要としない最小チャンネル長のＩＧＦＥＴＶｃ
より構成する事が可能になる。
なお、本実施例の駆動回路では、定常的な消費電力はほ
とんどないため、省電力化に適する。
とんどないため、省電力化に適する。
このように、本発明によれば、ワード線を少ない数のＩ
ＧＦＥＴによってＶｐＰに駆動できる。
ＧＦＥＴによってＶｐＰに駆動できる。
本発明は以上のような利点があり、特に大容量メモリを
設計するのに非常に大きな効果がある。
設計するのに非常に大きな効果がある。
第１図は本発明の実施例の駆動回路を示す回路である。
両図において、
Ｍ Ｉ Ｉ Ｍ ２ ＋ Ｍ ５ ＋
Ｍ ９ ＋ Ｍ １ １ ・・・ ・・
・Ｐ ａｈ ｍ ＩＧＦ ＥＴ 。 Ｍ３ 、Ｍ４ 、Ｍ６ 、Ｍ７ 、ＭＩＯ・・・・・・
Ｎ−ａｈ型ＩＧＦＥＴ％Ｍ８・・・ｎ−ｅｈデプレーシ
ｗ ７ｕＩＧＦＥＴ、Ａ＋＋Ａｔ＋Ａｘ＋ Ａｓ・・・
・・・７ドレス入力信号、ＰＧ・・・・・・書込み信号
、ＷＬ・・・・・・ワード線、■ｃｃ・・・・・・読出
し用電源電圧、ｖｐｐ・・・・・・書込み用電源電圧、
１，２．３・・・・・・出力点、Ｃ８・・・・・・負荷
容量。 代理人 弁理士 内 原 音
Ｍ ９ ＋ Ｍ １ １ ・・・ ・・
・Ｐ ａｈ ｍ ＩＧＦ ＥＴ 。 Ｍ３ 、Ｍ４ 、Ｍ６ 、Ｍ７ 、ＭＩＯ・・・・・・
Ｎ−ａｈ型ＩＧＦＥＴ％Ｍ８・・・ｎ−ｅｈデプレーシ
ｗ ７ｕＩＧＦＥＴ、Ａ＋＋Ａｔ＋Ａｘ＋ Ａｓ・・・
・・・７ドレス入力信号、ＰＧ・・・・・・書込み信号
、ＷＬ・・・・・・ワード線、■ｃｃ・・・・・・読出
し用電源電圧、ｖｐｐ・・・・・・書込み用電源電圧、
１，２．３・・・・・・出力点、Ｃ８・・・・・・負荷
容量。 代理人 弁理士 内 原 音
Claims (1)
- 信号線と、該信号線に第１の電位および基準電位の内
の一方を印加する手段と、該第１の電位よりも値の大き
い第２の電位が印加される電圧端子と、該電圧端子と制
御節点との間に接続された一チャンネル型の第１の電界
効果トランジスタと、該制御節点と前記基準電位の印加
された基準電位節点との間に接続された逆チャンネル型
の第２の電界効果トランジスタと、前記第１および第２
のトランジスタのゲートを前記信号線に接続する手段と
、前記電圧端子と前記信号線との間に接続され、ゲート
が前記制御節点に接続された一チャンネル型の第３の電
界効果トランジスタとを有することを特徴とする信号線
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119737A JPS6323297A (ja) | 1987-05-15 | 1987-05-15 | 信号線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62119737A JPS6323297A (ja) | 1987-05-15 | 1987-05-15 | 信号線駆動回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57161861A Division JPS5952497A (ja) | 1982-09-17 | 1982-09-17 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323297A true JPS6323297A (ja) | 1988-01-30 |
| JPH0330238B2 JPH0330238B2 (ja) | 1991-04-26 |
Family
ID=14768878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62119737A Granted JPS6323297A (ja) | 1987-05-15 | 1987-05-15 | 信号線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323297A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476897A (ja) * | 1990-07-17 | 1992-03-11 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH05182499A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 不揮発性半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143795A (en) * | 1981-03-03 | 1982-09-06 | Toshiba Corp | Nonvolatile semiconductor storage device |
-
1987
- 1987-05-15 JP JP62119737A patent/JPS6323297A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57143795A (en) * | 1981-03-03 | 1982-09-06 | Toshiba Corp | Nonvolatile semiconductor storage device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0476897A (ja) * | 1990-07-17 | 1992-03-11 | Nec Corp | 不揮発性半導体記憶装置 |
| JPH05182499A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330238B2 (ja) | 1991-04-26 |
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