JPS5840280B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 この発明はスタティックＲＡＭとＥＡＲ，ＯＭの両機能
を有する半導体メモリに関する。

一般に半導体メモリは大きくリードライトメモリ（Ｒｅ
ａｄ Ｗｒｉｔｅ Ｍｅｍｏｒｙ）とリードオンリメモ
リ（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ）の二種類に分
けられる。

リードライトメモリ（以下ＲＡＭと称する）は情報の書
込み、および読出しが自由に行うことができるメモリで
あり、リードオンリメモリ（以下ＲＯＭと称する）は読
出し専用メモリである。

従って上記ＲＡＭおよびＲＯＭはそれぞれの機能に適し
た用途に使用されるものである。

例えばマイクロコンピュータ等では、メモリに書込まれ
た情報が変更される可能性のあるデータ等の記憶にはＲ
ＡＭが使用され、一度書込まれた情報が二度と変更され
る必要のないプログラム等の記憶にはＲＯＭが使用され
る。

しかしながら、上記の様な厳密にＲＡＭとＲＯＭが使い
分けられる用途の他に、メモリに書込まれた情報を変更
することができ、しかも書込まれた情報が不揮発である
ことが要求される場合が多い。

しかし半導体集積回路によって構成されるＲＡＭは本質
的に揮発性でありすなわち電源が供給されなければ記憶
した情報を保持できないという特性がある。

そのため本来有している不揮発性とともに情報の書換え
可能なＲＯＭが考えられている。

特に電気的に書換えができるＲＯＭ１すなわちＥＡＲＯ
Ｍ （Ｅｌｅｃｔｒ １ｃａｌ ＩｙＡｌｔｅｒａｂｌ
ｅ Ｒ，ＯＭ ）は紫外線等を発生する装置を用いるこ
となく、オンラインのままで電気的に情報の消去等が行
うことができるなど多くの利点を有している。

上記ＥＡＲＯＭは、ＭＮＯＳ （Ｍｅｔａｌ Ｎ１ｔｒ
ｉｄｅＯｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） ）
ランジスタ等のゲート絶縁膜の部分に電荷を蓄積するこ
とによって記憶作用をもつものである。

すなわち、情報の書込み、読出し、消去はゲートに印加
する電圧によって行なわれ、また一度書込まれた情報は
電源をＯＦＦしても揮発することなく、再度電源を投入
することによって再生できる。

以上の様にＥＡＲＯＭは上記ＲＡＭと同様の書込みおよ
び読出し作用である記憶動作を行うことができるが、Ｒ
ＡＭと比較した場合読出し遠吠、および特に書込み遠吠
は大幅に遅い。

さらにＥＡＲＯＭは情報を書換える場合、選択的に消去
することはできずメモリを構成する全ビットを消去して
からでないと新たに書込みはできない。

従ってＥＡＲＯＭをＲＡＭとして使用することは本来的
に不可能である。

この発明は上記の事情を考慮してなされたもので、ＭＮ
ＯＳトランジスタのゲートに入力する正負二種類のパル
ス電圧（こよって、スタティックＲＡＭおよびＥＡＲＯ
Ｍの両機能を選択的に実現できる半導体メモリを提供す
ることを目的とする。

以下図面を参照してこの発明の一実施例を説明する。

図に示すように、この発明のメモリセル本体はＣＭＯＳ
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）とＭＮＯＳト
ランジスタから構成される回路である。

すなわちそれぞれ電源電圧Ｖｃｃと接続される相対する
一対のＰチャネルＭＯＳトランジスタ（以下Ｐ−ＭＯ８
と称する）１１．１２にそれぞれダイオード１３゜１４
を介してＮチャネルＭＮＯＳトランジスタ（以下Ｎ−Ｍ
ＮＯ８と称する）１５，１６が直列接続されている。

さらに上記相対する一対のＮ−ＭＮＯＳ１５，１６のそ
れぞれにＮチャネルＭＯＳトランジスタ（以下Ｎ−ＭＯ
８と称する）１７．１８のそれぞれの一方端子が接続さ
れ、Ｎ−ＭＯＳ １７ 。

１８のそれぞれの他方端子は接地されている。

さらに上記Ｎ−ＭＮＯ８Ｉ ５とＮ−ＭＯＳ１７との接
続点Ａと、デジット線りとの間に別のＮ−ＭＯＳ １９
が接続されている。

同様に上記Ｎ’−ＭＮＯ８１６とＮ−ＭＯＳ１８との接
続点Ｂと、デジット線心との間に別のＮ−ＭＯＳ２０が
接続されている。

そして上記Ｐ−ＭＯ８１１（７）ゲート絶縁膜Ｎ−ＭＯ
Ｓ １７（７）ゲートおよび上記接続点ＢすなわちＮ−
ＭＯＳ２０の一方の端子に接続され、同様に上記Ｐ−Ｍ
Ｏ８１２のゲートは上記Ｎ−ＭＯ８１８のゲートおよび
上記接続点ＡすなわちＮ−ＭＯＳ１９の一方の端子に接
続されている。

さらに上記Ｎ−ＭＮＯ８１５゜１６のゲートにはパルス
電圧信号線ＭＧが共通接続され、上記Ｎ−ＭＯ８１９，
２０のゲートにはワード選択線Ｗが共通接続されている
。

上記の様に構成されているメモリセルにおいて、電源電
圧Ｖｃｃは＋５Ｖ、ＭＧ線には不揮発性情報の消去時に
約−２８Ｖ、書込み時は約＋２８Ｖのパルス電圧（パル
ス幅約］ｍＳ）を印加する。

いま電源電圧ＶｃｃがＯＮになると、メモリセルは不揮
発性情報がもし書込まれていれば読出し専用メモリ（Ｒ
ＯＭ）としての働きをする。

すなわちワード選択線Ｗ、およびデジット線り、Ｄを通
して情報の読出しを行うことができる。

さらに上記不揮発性情報を消去するにはＭＧ線から負の
パルス電圧を上記Ｎ−ＭＮＯ８１５、１６の両ゲートに
印加する。

これによってＮ−ＭＮＯＳ１５．１６の両トランジスタ
はゲート電圧Ｏ■でＯＮ状態であるデプレション（Ｄｅ
ｐｌｅｔｉｏｎ ）型トランジスタとなる。

すなわちこの発明のメモリセルは、上記Ｎ−ＭＯ８１５
，１６の両トランジスタのどちらか一方がデプレション
型、他方がゲート電圧Ｏ■でＯＦＦ状態であるエンハン
スメント（Ｅｎｈａｎｃｅｍｅｎｔ）型トランジスタに
交互になることによって、不揮発性情報”１′′か゛Ｏ
パを区別し記憶するものである。

ところで上記のＮ−ＭＮＯＳ１５，１６の両トランジス
タがデプレション型になることによって、この両トラン
ジスタは抵抗の低い導体と同様の働きをすることになり
、メモリセルは一般的ＣＭＯＳ構成のスタティックＲＡ
Ｍと同様の働きをすることになる。

従って情報の書込み、読出しはワード選択線Ｗおよびデ
ジット線り、Ｄを通して、例えば信号電圧を印加するこ
とによって行うことができる。

次に不揮発性情報の書込みを行う場合には、いまメモリ
セルがＲＯＭとして不揮発性清報を記憶しているとき、
まずＭＧ線から負のパルス電圧を印加する。

これによって上記の様に、階下揮発性情報は消去され、
同時にメモリセルはスタティックＲＡＭモードとなり新
情報″１”かＯ”を書込むことができる。

但しこのＲＡＭモードによって書込まれた情報は揮発性
である。

いま仮にワード選択線Ｗおよびデジット線り、Ｄに印加
した信号電圧によって、上記接続点Ａ、Ｂがそれぞれ電
圧■。

、基準電圧（例えばＯＶ）となり、情報＋１１１＋を書
込むとする。

ここで上記Ｎ−ＭＯ８１７，１８のゲート浮遊容量をそ
れぞれＣ１，Ｃ２とすると、容量Ｃ２は電圧■。

で充電されている状態となり、容量Ｃ１は放電された状
態である。

この時、ＭＧ線から書込みパルス電圧、すなわち正パル
ス電圧を上記Ｎ−ＭＮＯ８１５，１６の両ゲートに印加
すると、Ｎ−ＭＮＯＳ１５．１６はＯＮとなる。

ここで上記Ｎ−ＭＮＯ８１５，１６のゲート浮遊容量を
それぞれＣＭｌ、ＣＨ２とすると上記接続点Ａの電圧■
は下記の様になる。

ここで ＶＭＧＷ・・・ＭＧ線に印加する書込み電圧である。

さらに上記接続点Ｂの電圧ＶＢは容量Ｃ２が電圧Ｖｏに
充電されているため、上記Ｎ−ＭＯ８１８はＯＮ状態で
あるから、 ■８＝０■ ・・・・・・・・・（２）
となる。

従ってＮ−ＭＮＯＳ１５のチャネル電圧は上記式（１）
の■いまで上るが、上記ダイオード１３によってカット
オフされ■えの電圧が下がるのを防ぐ。

そしてＮ−ＭＮＯＳ１５のチャネル・ゲート間にかかる
電圧ＶＣ−０１５は となり、上記Ｎ−ＭＮＯ８１５のゲートに印加するＭＧ
線からの書込み電圧の約半分の電圧になる。

このため書込みパルス電圧が印加されたにもかかわらず
、上記Ｎ−ＭＮＯ８１５は消去パルス電圧が印加された
ときの状態のまま、すなわちデプレション型トランジス
タの状態になっている。

さらに上記Ｎ−ＭＮＯ８１６の方は、上記Ｎ−ＭＯ８１
８がＯＮ状態であるので、チャネル・ゲート間にかかる
電圧Ｖ １６は、 −Ｇ となり、Ｎ−ＭＮＯＳ１６はデプレション型からエンハ
ンスメント（Ｅｎｈａｎｃｅｍｅｎｔ ）型トランジス
タ、すなわちゲート電圧がＯＶではＯＦＦ状態のトラン
ジスタになる。

上記の様にメモリセルはＮ−ＭＮＯＳトランジスタ１５
．１６がそれぞれデプレション型、エンハンスメント型
の状態をとることによって情報”１”を記憶する。

このとき電源電圧Ｖ ｃｃが仮にＯＦＦになつテも、上
記ＮＭＮＯ８）ランジスタ１５．１６の状態は再度ＭＧ
線から消去パルス電圧が印加されない限り変化すること
はない。

従って書込まれた情報は不揮発性であり、電源電圧Ｖｃ
ｃがＯＮになれば上記Ｎ−ＭＮＯＳトランジスタ１５．
１６の状態は変化せずにメモリセルはセットされ、ＥＡ
ＲＯＭと同様の機能を有していることになる。

さらに情報の読出しは従来のＲＯＭと同様にワード選択
線Ｗからパルスを印加し、そのときのディジット線り、
Ｄの出力信号の内容によって情報”ｌ“か”０”の区別
ができることによって行う。

従ってＭＧ線は基準電圧（ＯＶ）のままで、通常のＲＯ
Ｍと同様にデータをアクセスすることができる。

なお上記のメモリセルを不揮発性スタティックＲＡＭと
して機能させる場合、記憶した情報は、電源電圧Ｖｃｃ
がＯＦＦとなった状態では保持できないのであるが、外
部回路のコントロールによってＶｃｃがＯＦＦする直前
、ＭＧ線から書込みパルスを印加することによって記憶
されている情報を短い時間、例えば１ｍＳで不揮発性化
することができる。

モしてＶｃｃがＯＮにもどった時は上記の様にＲＯＭと
して情報を読出し、その情報が不必要になればＭＧ線か
ら消去パルスを印加することによって再度ＲＡＭにする
ことができ、新しい情報を書込むことができる。

すなわち、不揮発性ＲＡＭとして使用できる。

さらに上記の様な構成のメモリセル全体が、ＲＯＭとし
て機能している場合、すなわち読出し時にはＭＧ線はグ
ランドレベルになっているがこのＭＧ線のレベルを変化
させることによって、上記ＭＮＯＳトランジスタの閾値
電圧の時間変化を検出することができ、このことより不
揮発性情報の保持時間を容易に推定することができる利
点もある。

なお、上記ＭＮＯＳトランジスタ、およびＣＭＯ８を構
成しているＭＯＳ）ランジスタの導電形は実施例に示し
た場合に限ることなく、それぞれのトランジスタの導電
形を全て反転した場合でも、上記実施例と同様の効果を
得ることができる。

但しその場合にはＭＧ線から印加するパルス電圧、およ
び電源電圧の極性を反転する必要がある。

例えば不揮発性情報を消去するにはＭＧ線から印加する
パルス電圧を正の電圧に、書込むには負の電圧にする。

以上詳述した様に、この発明によればＭＮＯＳトランジ
スタのゲートに入力される正負二種類のパルス電圧によ
って、スタティックＲＡＭおよびＥＡＲＯＭの両機能を
選択でき、しかもＲＡＭ機能を利用することによって不
揮発情報の高速な書込みを行なうことのできる半導体メ
モリを提供できる。

【図面の簡単な説明】

図はこの発明の一実施例に係るメモリセルの回路図。 ｌＬ１２・・・・・・ＰチャネルＭＯ８）ランジスタ、
１３．１４・・・・・・ダイオード、１５，１６・・・
・・・ＮチャネルＭＮＯ８ｔ−ランジスタ、１７，１８
，１９゜２０・・・・・・ＮチャネルＭＯ８）ランジス
タ。

Claims (1)

1. 【特許請求の範囲】 １ それぞれ第１の導電形ＭＯＳトランジスタ、ダイオ
   ード、第２の導電形ＭＮＯ８）ランジスタ、および第２
   の導電形ＭＯＳトランジスタの直列接続回路より成り、
   電源端子間に並列に接続された対をなす第１および第２
   の直列回路と、上記第１および第２の直列回路の第２の
   導電形ＭＮＯＳトランジスタと第２の導電形ＭＯＳトラ
   ンジスタとの接続部と一方および他方のデジット線との
   間にそれぞれ接続された第２の導電形ＭＯＳトランジス
   タと、この一対の第２の導電形ＭＯＳトランジスタの両
   ゲートと接続されたつ一ド選択線と、上記第１および第
   ２の直列回路の第２の導電形ＭＮＯＳトランジスタのゲ
   ートと接続されたパルス電圧信号線と、第１および第２
   の直列回路における第１の導電形トランジスタおよび第
   ２の導電形トランジスタの両ゲートを接続すると共に他
   方の直列回路の第２の導電形ＭＮＯ８）ランジスタと第
   ２の導電形ＭＯ８ｌ−ランジスタとの接続点と接続する
   接続線とより構成されていることを特徴とする半導体メ
   モリ。 ２ 上記第１の導電形ＭＯ８Ｉ−ランジスタはＰチャネ
   ルＭＯＳトランジスタであり、また上記第２の導電形Ｍ
   ＮＯ８）ランジスタおよび第２の導電形ＭＯＳトランジ
   スタはそれぞれＮチャネルＭＮＯＳトランジスタ、Ｎチ
   ャネルＭＯＳトランジスタであることを特徴とする特許
   請求の範囲第１項記載の半導体メモリ。 ３ 上記第１の導電形ＭＯＳトランジスタはＮチャネル
   ＭＯ８）ランジスタであり、また上記第２の導電形ＭＮ
   ＯＳトランジスタおよび第２の導電形ＭＯ８）ランジス
   タはそれぞれＰチャネルＭＮＯＳトランジスタ、Ｐチャ
   ネルＭＯＳトランジスタであることを特徴とする特許請
   求の範囲第１項記載の半導体メモリ。