JPS6322396B2 - - Google Patents
Info
- Publication number
- JPS6322396B2 JPS6322396B2 JP16989183A JP16989183A JPS6322396B2 JP S6322396 B2 JPS6322396 B2 JP S6322396B2 JP 16989183 A JP16989183 A JP 16989183A JP 16989183 A JP16989183 A JP 16989183A JP S6322396 B2 JPS6322396 B2 JP S6322396B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- address
- power supply
- gate
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000013459 approach Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電気的書込可能なプログラマブルリ
ードオンリーメモリ（以下、EPROMと略記す
る）等の不揮発性メモリに係り、特にCMOS（相
補型絶縁ゲート型トランジスタ）からなるアドレ
スデコーダ回路に関する。
ードオンリーメモリ（以下、EPROMと略記す
る）等の不揮発性メモリに係り、特にCMOS（相
補型絶縁ゲート型トランジスタ）からなるアドレ
スデコーダ回路に関する。
第１図は従来のEPROMの一部を示しており、
１はアドレスデコーダ部の出力ノード、２および
３はワード線駆動部の入力ノードおよび出力ノー
ド、WLはワード線、BLはビツト線、MCは不揮
発性メモリセルである。
１はアドレスデコーダ部の出力ノード、２および
３はワード線駆動部の入力ノードおよび出力ノー
ド、WLはワード線、BLはビツト線、MCは不揮
発性メモリセルである。
上記アドレスデコーダ部においては、それぞれ
Ｎチヤンネルエンハンスメント型のアドレス信号
入力用のたとえば３個のMOS型FET（電界効果
トランジスタ、以下単にトランジスタと略記す
る）Q1〜Q3が直列接続され、その一端はVSS電位
（接地電位）に接続され、他端は負荷用のＰチヤ
ンネルエンハンスメント型のMOSトランジスタ
Q4のドレインに接続され、このトランジスタQ4
のゲートは接地され、ソースおよび基板は固定
（たとえば＋5V）の通常電源VCCに接続されてい
る。上記アドレスデコーダ部の出力ノード１と前
記ワード線駆動部の入力ノード２との間にはＮチ
ヤンネルエンハンスメント型のMOSトランジス
タQ5からなるトランスフアゲートが挿入されて
おり、このトランジスタQ5のゲートは前記通常
電源VCCに接続され、その基板は接地されてい
る。前記ワード線駆動部においては、Ｎチヤンネ
ルエンハンスメント型MOSトランジスタQ6およ
びＰチヤンネルエンハンスメント型MOSトラン
ジスタQ7がCMOSインバータを形成しており、
それぞれのゲートが入力ノード２に接続され、ド
レイン相互が接続され、一方のMOSトランジス
タQ6のソースが接地され、他方のMOSトランジ
スタQ7のソースが可変電源VSWに接続されてい
る。さらに、プルアツプ用および帰還用のＰチヤ
ンネルエンハンスメント型MOSトランジスタQ8
が設けられており、そのドレインは前記入力ノー
ド２に接続され、ソースおよび基板は前記可変電
源VSWに接続され、ゲートは前記MOSトランジ
スタQ6およびQ7のドレイン相互接続点（出力ノ
ード３）に接続されている。
Ｎチヤンネルエンハンスメント型のアドレス信号
入力用のたとえば３個のMOS型FET（電界効果
トランジスタ、以下単にトランジスタと略記す
る）Q1〜Q3が直列接続され、その一端はVSS電位
（接地電位）に接続され、他端は負荷用のＰチヤ
ンネルエンハンスメント型のMOSトランジスタ
Q4のドレインに接続され、このトランジスタQ4
のゲートは接地され、ソースおよび基板は固定
（たとえば＋5V）の通常電源VCCに接続されてい
る。上記アドレスデコーダ部の出力ノード１と前
記ワード線駆動部の入力ノード２との間にはＮチ
ヤンネルエンハンスメント型のMOSトランジス
タQ5からなるトランスフアゲートが挿入されて
おり、このトランジスタQ5のゲートは前記通常
電源VCCに接続され、その基板は接地されてい
る。前記ワード線駆動部においては、Ｎチヤンネ
ルエンハンスメント型MOSトランジスタQ6およ
びＰチヤンネルエンハンスメント型MOSトラン
ジスタQ7がCMOSインバータを形成しており、
それぞれのゲートが入力ノード２に接続され、ド
レイン相互が接続され、一方のMOSトランジス
タQ6のソースが接地され、他方のMOSトランジ
スタQ7のソースが可変電源VSWに接続されてい
る。さらに、プルアツプ用および帰還用のＰチヤ
ンネルエンハンスメント型MOSトランジスタQ8
が設けられており、そのドレインは前記入力ノー
ド２に接続され、ソースおよび基板は前記可変電
源VSWに接続され、ゲートは前記MOSトランジ
スタQ6およびQ7のドレイン相互接続点（出力ノ
ード３）に接続されている。
なお、上記EPROMにおいては、第２図に示す
ように読み出し時は可変電源VSWの電圧は通常電
源VCCの電圧であり、書き込み時には可変電源
VSWの電圧は高電圧Vp（たとえば＋20V）になる。
この高電圧Vpは、アドレス信号入力後のチツプ
イネーブル信号入力に同期して生成される。
ように読み出し時は可変電源VSWの電圧は通常電
源VCCの電圧であり、書き込み時には可変電源
VSWの電圧は高電圧Vp（たとえば＋20V）になる。
この高電圧Vpは、アドレス信号入力後のチツプ
イネーブル信号入力に同期して生成される。
上記構成のEPROMにおいて、アドレス信号入
力A1〜A3が全て“１”のときには、ノード１の
デコード出力が“０”、ノード２が“０”となり、
ワード線駆動部の出力ノード３はVSW電位にな
り、ワード線WLが選択されて駆動される。これ
に対してアドレス信号入力A1〜A3のうちいずれ
かが“０”のときには、ノード１のデコード出力
が“１”、ノード２が“１”となり、ワード線駆
動部の出力ノード３は“０”になり、ワード線
WLは非選択状態になる。
力A1〜A3が全て“１”のときには、ノード１の
デコード出力が“０”、ノード２が“０”となり、
ワード線駆動部の出力ノード３はVSW電位にな
り、ワード線WLが選択されて駆動される。これ
に対してアドレス信号入力A1〜A3のうちいずれ
かが“０”のときには、ノード１のデコード出力
が“１”、ノード２が“１”となり、ワード線駆
動部の出力ノード３は“０”になり、ワード線
WLは非選択状態になる。
ところで、前記ワード線WLが選択状態から非
選択状態になるときにアドレスデコーダ部の出力
ノード１の電位が“０”からVCCになるが、この
ときトランスフアゲート用のＮチヤンネルトラン
ジスタQ5の基板・ソース間および基板・ドレイ
ン間が逆バイアス状態になつてしまう。そして、
基板バイアス効果により上記トランジスタQ5の
閾値電圧が上昇するので、このトランジスタQ5
のコンダクタンスが低下し、ノード２の電位の立
ち上りが遅くなり、ワード線駆動部の出力ノード
３の立ち下りが遅くなり、ワード線WLの選択→
非選択状態への反転が遅くなる欠点があつた。ま
た、上記トランジスタQ5の閾値電圧が上昇する
のでノード２の電位がVCCより上記閾値電圧分だ
け低くなり、VCCの変動によつて上記ノード２の
電位が低くなり過ぎると駆動用インバータのトラ
ンジスタQ6をオン駆動できないおそれが生じ、
電源マージンが小さいという問題があつた。
選択状態になるときにアドレスデコーダ部の出力
ノード１の電位が“０”からVCCになるが、この
ときトランスフアゲート用のＮチヤンネルトラン
ジスタQ5の基板・ソース間および基板・ドレイ
ン間が逆バイアス状態になつてしまう。そして、
基板バイアス効果により上記トランジスタQ5の
閾値電圧が上昇するので、このトランジスタQ5
のコンダクタンスが低下し、ノード２の電位の立
ち上りが遅くなり、ワード線駆動部の出力ノード
３の立ち下りが遅くなり、ワード線WLの選択→
非選択状態への反転が遅くなる欠点があつた。ま
た、上記トランジスタQ5の閾値電圧が上昇する
のでノード２の電位がVCCより上記閾値電圧分だ
け低くなり、VCCの変動によつて上記ノード２の
電位が低くなり過ぎると駆動用インバータのトラ
ンジスタQ6をオン駆動できないおそれが生じ、
電源マージンが小さいという問題があつた。
本発明は上記の事情に鑑みてなされたもので、
不揮発性メモリセル選択線を選択駆動するための
駆動回路を選択状態から非選択状態へ高速に反転
させることができ、電源電圧変動マージンが大き
く、しかも構成を簡易化できパターン面積を縮小
化し得る不揮発性メモリのアドレスデコーダ回路
を提供するものである。
不揮発性メモリセル選択線を選択駆動するための
駆動回路を選択状態から非選択状態へ高速に反転
させることができ、電源電圧変動マージンが大き
く、しかも構成を簡易化できパターン面積を縮小
化し得る不揮発性メモリのアドレスデコーダ回路
を提供するものである。
即ち、本発明の不揮発性メモリのアドレスデコ
ーダ回路は、アドレス信号入力がゲートに印加さ
れ、一端が接地されたアドレス入力用の１個もし
くは直列接続された複数個の第１導電形のMOS
トランジスタと、このMOSトランジスタの他端
と通常電源との間に挿入接続され、ゲート・ドレ
イン相互が接続され、基板が上記通常電源の電圧
もしくはこれより高い書き込み電圧に設定される
可変電源に接続される負荷用の第２導電形の
MOSトランジスタと、この負荷用のMOSトラン
ジスタと前記アドレス入力用のMOSトランジス
タとの接続点に入力ノードが接続され、前記可変
電源を動作電源とする不揮発性メモリセル選択線
駆動用のCMOSインバータと、このCMOSイン
バータの出力ノードにゲートが接続され、ソース
および基板が前記可変電源に接続され、ドレイン
が上記CMOSインバータの入力ノードに接続さ
れた帰還用の第２導電形のMOSトランジスタと
を具備することを特徴とするものである。
ーダ回路は、アドレス信号入力がゲートに印加さ
れ、一端が接地されたアドレス入力用の１個もし
くは直列接続された複数個の第１導電形のMOS
トランジスタと、このMOSトランジスタの他端
と通常電源との間に挿入接続され、ゲート・ドレ
イン相互が接続され、基板が上記通常電源の電圧
もしくはこれより高い書き込み電圧に設定される
可変電源に接続される負荷用の第２導電形の
MOSトランジスタと、この負荷用のMOSトラン
ジスタと前記アドレス入力用のMOSトランジス
タとの接続点に入力ノードが接続され、前記可変
電源を動作電源とする不揮発性メモリセル選択線
駆動用のCMOSインバータと、このCMOSイン
バータの出力ノードにゲートが接続され、ソース
および基板が前記可変電源に接続され、ドレイン
が上記CMOSインバータの入力ノードに接続さ
れた帰還用の第２導電形のMOSトランジスタと
を具備することを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第３図はEPROMの一部を示しており、第１図
を参照して前述した従来のEPROMに比べてトラ
ンスフアゲート（第１図Q5）を省略した点およ
びアドレスデコーダ部におけるＰチヤンネルトラ
ンジスタQ4のゲートをドレインに接続すると共
に基板を可変電圧VSWに接続するように変更した
点が異なり、その他は同じであるので第３図中第
１図と同一部分には同一符号を付してその説明を
省略し、以下異なる部分を中心に説明する。
を参照して前述した従来のEPROMに比べてトラ
ンスフアゲート（第１図Q5）を省略した点およ
びアドレスデコーダ部におけるＰチヤンネルトラ
ンジスタQ4のゲートをドレインに接続すると共
に基板を可変電圧VSWに接続するように変更した
点が異なり、その他は同じであるので第３図中第
１図と同一部分には同一符号を付してその説明を
省略し、以下異なる部分を中心に説明する。
上記構成において、可変電源VSWの電圧がVCC
のとき、ノード１のデコード出力が“０”の状態
からアドレス信号入力A1〜A3のうちたとえばA3
が“０”になると、ノード１および２の電位は
VCC―｜VTHP｜までプルアツプされる。ここで、
VTHPはＰチヤンネルトランジスタQ4の閾値電圧
である。このとき、ワード線駆動部のインバータ
は反転して出力ノード３はVSS電位となり、ト
ランジスタQ8はオンとなり、前記ノード１の電
位はVCCまでプルアツプされる。
のとき、ノード１のデコード出力が“０”の状態
からアドレス信号入力A1〜A3のうちたとえばA3
が“０”になると、ノード１および２の電位は
VCC―｜VTHP｜までプルアツプされる。ここで、
VTHPはＰチヤンネルトランジスタQ4の閾値電圧
である。このとき、ワード線駆動部のインバータ
は反転して出力ノード３はVSS電位となり、ト
ランジスタQ8はオンとなり、前記ノード１の電
位はVCCまでプルアツプされる。
これに対して、アドレス信号入力A3が“１”
になると、直列接続されたＮチヤンネルトランジ
スタQ1〜Q3の直列コンダクタンスが帰還用トラ
ンジスタQ8のコンダクタンスよりも十分大きい
ように設計しておけば、ノード１の電位はVSS付
近（“０”レベル）まで低下し、ワード線駆動部
のインバータは反転し、出力ノード３はVCCま
で上昇し、帰還用トランジスタQ8はオフになる。
になると、直列接続されたＮチヤンネルトランジ
スタQ1〜Q3の直列コンダクタンスが帰還用トラ
ンジスタQ8のコンダクタンスよりも十分大きい
ように設計しておけば、ノード１の電位はVSS付
近（“０”レベル）まで低下し、ワード線駆動部
のインバータは反転し、出力ノード３はVCCま
で上昇し、帰還用トランジスタQ8はオフになる。
次に、可変電源VSWの電圧が通常電圧（低電
圧）VCCから書き込み電圧（高電圧）Vpまで変化
する場合について考察する。ノード１の電位が
VSS付近のときインバータのＰチヤンネルトラン
ジスタQ7はオンであり、このときにVSWがVCCか
らVpまで上昇すると、それにつれてインバータ
の出力ノード３も上昇し、帰還用トランジスタ
Q8はそのゲート電圧の上昇によりオフの状態が
保持される。また、負荷用のトランジスタQ4は
そのゲート電圧がVSS付近であるのでオン状態の
ままであるが、その基板バイアスはVSWの上昇に
つれて増加し、そのコンダクタンスは基板バイア
ス効果により低下し、ノード１はVSWの上昇につ
れてよりVSS電位に近づく。
圧）VCCから書き込み電圧（高電圧）Vpまで変化
する場合について考察する。ノード１の電位が
VSS付近のときインバータのＰチヤンネルトラン
ジスタQ7はオンであり、このときにVSWがVCCか
らVpまで上昇すると、それにつれてインバータ
の出力ノード３も上昇し、帰還用トランジスタ
Q8はそのゲート電圧の上昇によりオフの状態が
保持される。また、負荷用のトランジスタQ4は
そのゲート電圧がVSS付近であるのでオン状態の
ままであるが、その基板バイアスはVSWの上昇に
つれて増加し、そのコンダクタンスは基板バイア
ス効果により低下し、ノード１はVSWの上昇につ
れてよりVSS電位に近づく。
これ対して、ノード１の電位がVCCのとき帰還
用のトランジスタQ8はオンであり、このときに
VSWがVCCからVpまで上昇すると、それにつれて
上記ノード１の電位も上昇し、Ｐチヤンネルトラ
ンジスタQ4，Q7はそれぞれのゲート電圧の上昇
によりオフ状態が保持される。
用のトランジスタQ8はオンであり、このときに
VSWがVCCからVpまで上昇すると、それにつれて
上記ノード１の電位も上昇し、Ｐチヤンネルトラ
ンジスタQ4，Q7はそれぞれのゲート電圧の上昇
によりオフ状態が保持される。
即ち、上述したように本実施例のアドレスデコ
ーダ回路によれば、デコード出力ノード１の電位
がVSS→VCCに上昇するとき、上記ノード１の電
位は最初に負荷用のＰチヤンネルトランジスタ
Q4によつてプルアツプされ、ワード線駆動用イ
ンバータが反転した後は帰還用のＰチヤンネル
トランジスタQ8によつてプルアツプされる。こ
のとき、上記トランジスタQ4，Q8の基板電圧は
VCCであつてそれぞれのソース電圧と同じである
ので、基板バイアス効果は発生せず、前記ノード
１は急速にVCCまでプルアツプされる。したがつ
て、本実施例によれば、従来例に比べてワード線
駆動用インバータの反転動作が速くなり、出力
ノード３の電位の立ち下りが速くなり、ワード線
WLの選択状態から非選択状態への反転が速くな
る。また、ノード１の電位はVCC―｜VTHP｜（但
しVTHPはＰチヤンネルトランジスタQ4の閾値電
圧）までプルアツプされ、｜VTHP｜はノード１の
電圧の上昇に伴つて増加しないので、ワード線駆
動用のインバータの反転動作が可能な範囲で許
容し得るVCC電源電圧の変動（低下）マージンが
従来例に比べて大きくなる。また、従来例で必要
とされたトランスフアゲート用トランジスタ（第
１図Q5）が省略されているので、本実施例は回
路構成の簡易化、回路パターン面積の縮小化が可
能である。
ーダ回路によれば、デコード出力ノード１の電位
がVSS→VCCに上昇するとき、上記ノード１の電
位は最初に負荷用のＰチヤンネルトランジスタ
Q4によつてプルアツプされ、ワード線駆動用イ
ンバータが反転した後は帰還用のＰチヤンネル
トランジスタQ8によつてプルアツプされる。こ
のとき、上記トランジスタQ4，Q8の基板電圧は
VCCであつてそれぞれのソース電圧と同じである
ので、基板バイアス効果は発生せず、前記ノード
１は急速にVCCまでプルアツプされる。したがつ
て、本実施例によれば、従来例に比べてワード線
駆動用インバータの反転動作が速くなり、出力
ノード３の電位の立ち下りが速くなり、ワード線
WLの選択状態から非選択状態への反転が速くな
る。また、ノード１の電位はVCC―｜VTHP｜（但
しVTHPはＰチヤンネルトランジスタQ4の閾値電
圧）までプルアツプされ、｜VTHP｜はノード１の
電圧の上昇に伴つて増加しないので、ワード線駆
動用のインバータの反転動作が可能な範囲で許
容し得るVCC電源電圧の変動（低下）マージンが
従来例に比べて大きくなる。また、従来例で必要
とされたトランスフアゲート用トランジスタ（第
１図Q5）が省略されているので、本実施例は回
路構成の簡易化、回路パターン面積の縮小化が可
能である。
なお、本発明は上記実施例に限定されるもので
はなく、本発明の技術的思想を逸脱しない範囲で
種々変形実施し得る。第４図に示すEPROMのア
ドレスデコーダ回路においては、第３図のアドレ
スデコーダ回路に比べて負荷用トランジスタQ4
のソースと通常電源VCCとの間にそれぞれのゲー
トに対応してアドレス信号入力A1〜A3が印加さ
れ、それぞれの基板が可変電源VSWに接続された
負荷用のＰチヤンネルエンハンスメント型MOS
トランジスタQ11〜Q13を並列接続して挿入した
点が異なり、その他は同一である。このようなア
ドレスデコーダ回路によれば、アドレス信号入力
A1〜A3がそれぞれ“１”であつてデコード出力
ノード１がVSSになるときでも負荷用のトランジ
スタQ11〜Q13がそれぞれオフになるので、貫通
電流が流れることがなく、消費電力が低くなる利
点がある。
はなく、本発明の技術的思想を逸脱しない範囲で
種々変形実施し得る。第４図に示すEPROMのア
ドレスデコーダ回路においては、第３図のアドレ
スデコーダ回路に比べて負荷用トランジスタQ4
のソースと通常電源VCCとの間にそれぞれのゲー
トに対応してアドレス信号入力A1〜A3が印加さ
れ、それぞれの基板が可変電源VSWに接続された
負荷用のＰチヤンネルエンハンスメント型MOS
トランジスタQ11〜Q13を並列接続して挿入した
点が異なり、その他は同一である。このようなア
ドレスデコーダ回路によれば、アドレス信号入力
A1〜A3がそれぞれ“１”であつてデコード出力
ノード１がVSSになるときでも負荷用のトランジ
スタQ11〜Q13がそれぞれオフになるので、貫通
電流が流れることがなく、消費電力が低くなる利
点がある。
また、第５図に示すEPROMのアドレスデコー
ダ回路においては、複数（本例では２個）のアド
レスデコーダ回路でアドレス信号入力の一部
（A1〜A3）が同じである場合に、同じアドレス信
号入力A1〜A3が印加されるトランジスタQ1〜Q3
を接地側に集めて直列接続することによつて複数
のアドレスデコーダ回路で共有している。そし
て、残りのアドレス信号A4，4がそれぞれ対応
して印加されるＮチヤンネルエンハンスメント型
MOSトランジスタQ14，Q14′の各一端を上記共有
の直列トランジスタQ1〜Q3の一端に接続し、上
記MOSトランジスタQ14，Q14′の各他端１，１′
にそれぞれ対応して負荷用トランジスタQ4，
Q4′を接続し、さらに各組のデコード出力ノード
１，１′に対応してワード線駆動部用トランジス
タ（Q5，Q6，Q8），（Q5′，Q6′，Q8′）を接続した
ものであり、WL，WL′はワード線である。この
ように、複数のアドレスデコーダ回路の一部を共
有化することによつて、EPROM集積回路のパタ
ーン面積の縮小が可能になる。
ダ回路においては、複数（本例では２個）のアド
レスデコーダ回路でアドレス信号入力の一部
（A1〜A3）が同じである場合に、同じアドレス信
号入力A1〜A3が印加されるトランジスタQ1〜Q3
を接地側に集めて直列接続することによつて複数
のアドレスデコーダ回路で共有している。そし
て、残りのアドレス信号A4，4がそれぞれ対応
して印加されるＮチヤンネルエンハンスメント型
MOSトランジスタQ14，Q14′の各一端を上記共有
の直列トランジスタQ1〜Q3の一端に接続し、上
記MOSトランジスタQ14，Q14′の各他端１，１′
にそれぞれ対応して負荷用トランジスタQ4，
Q4′を接続し、さらに各組のデコード出力ノード
１，１′に対応してワード線駆動部用トランジス
タ（Q5，Q6，Q8），（Q5′，Q6′，Q8′）を接続した
ものであり、WL，WL′はワード線である。この
ように、複数のアドレスデコーダ回路の一部を共
有化することによつて、EPROM集積回路のパタ
ーン面積の縮小が可能になる。
上述したように本発明の不揮発性メモリのアド
レスデコーダ回路によれば、不揮発性メモリセル
選択線を選択駆動するための駆動回路を選択状態
から非選択状態へ高速に反転させることができ、
電源電圧変動マージンが大きく、しかも構成を簡
易化できパターン面積の縮小化し得るなどの利点
がある。
レスデコーダ回路によれば、不揮発性メモリセル
選択線を選択駆動するための駆動回路を選択状態
から非選択状態へ高速に反転させることができ、
電源電圧変動マージンが大きく、しかも構成を簡
易化できパターン面積の縮小化し得るなどの利点
がある。
第１図は従来のEPROMの一部を示す回路図、
第２図は第１図のEPROMの動作タイミングの一
例を示すタイミング図、第３図は本発明に係る不
揮発性メモリのアドレスデコーダ回路の一実施例
を示す回路図、第４図および第５図はそれぞれ本
発明の他の実施例を示す回路図である。 Q1〜Q4，Q6〜Q9，Q11〜Q14，Q14′…MOSトラ
ンジスタ、…インバータ、Ｗ，W′…ワード線、
MC…不揮発性メモリセル、VCC…通常電源、VSW
…可変電源。
第２図は第１図のEPROMの動作タイミングの一
例を示すタイミング図、第３図は本発明に係る不
揮発性メモリのアドレスデコーダ回路の一実施例
を示す回路図、第４図および第５図はそれぞれ本
発明の他の実施例を示す回路図である。 Q1〜Q4，Q6〜Q9，Q11〜Q14，Q14′…MOSトラ
ンジスタ、…インバータ、Ｗ，W′…ワード線、
MC…不揮発性メモリセル、VCC…通常電源、VSW
…可変電源。
Claims (1)
- 【特許請求の範囲】 １ アドレス信号入力がゲートに印加され、一端
が接地されたアドレス入力用の１個もしくは直列
接続された複数個の第１導電形のMOSトランジ
スタと、このMOSトランジスタの他端と通常電
源との間に挿入接続され、ゲート・ドレイン相互
が接続され、基板が上記通常電源の電圧もしくは
これより高い書き込み電圧に設定される可変電源
に接続される負荷用の第２導電形のMOSトラン
ジスタと、この負荷用のMOSトランジスタと前
記アドレス入力用のMOSトランジスタとの接続
点に入力ノードが接続され、前記可変電源を動作
電源とする不揮発性メモリセル選択線駆動用の
CMOSインバータと、このCMOSインバータの
出力ノードにゲートが接続され、ソースおよび基
板が前記可変電源に接続され、ドレインが上記
CMOSインバータの入力ノードに接続された帰
還用の第２導電形のMOSトランジスタとを具備
することを特徴とする不揮発性メモリのアドレス
デコーダ回路。 ２ 前記負荷用の第２導電形のMOSトランジス
タのソースと通常電源との間に、前記アドレス信
号入力がゲートに印加され、基板が前記可変電源
に共通接続されてなる負荷用の１個もしくは並列
接続された複数個の第２導電形のMOSトランジ
スタが挿入接続されてなることを特徴とする前記
特許請求の範囲第１項記載の不揮発性メモリのア
ドレスデコーダ回路。 ３ 複数個のアドレスデコーダ回路それぞれにお
けるアドレス入力用の複数個のMOSトランジス
タのうち、同じアドレス信号入力が印加される一
部のMOSトランジスタを接地側に集めて複数個
のアドレスデコーダ回路で共有化してなることを
特徴とする前記特許請求の範囲第１項記載の不揮
発性メモリのアドレスデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169891A JPS6061996A (ja) | 1983-09-14 | 1983-09-14 | 不揮発性メモリのアドレスデコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58169891A JPS6061996A (ja) | 1983-09-14 | 1983-09-14 | 不揮発性メモリのアドレスデコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6061996A JPS6061996A (ja) | 1985-04-09 |
| JPS6322396B2 true JPS6322396B2 (ja) | 1988-05-11 |
Family
ID=15894873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58169891A Granted JPS6061996A (ja) | 1983-09-14 | 1983-09-14 | 不揮発性メモリのアドレスデコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6061996A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5051959A (en) * | 1985-08-14 | 1991-09-24 | Fujitsu Limited | Complementary semiconductor memory device including cell access transistor and word line driving transistor having channels of different conductivity type |
| IT1232973B (it) * | 1987-12-01 | 1992-03-11 | Sgs Microelettronica Spa | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
| JP2722536B2 (ja) * | 1988-10-15 | 1998-03-04 | ソニー株式会社 | 不揮発性メモリのアドレスデコーダ回路 |
| JPH0821849B2 (ja) * | 1988-10-25 | 1996-03-04 | 富士通株式会社 | 半導体記憶装置 |
| JPH0793026B2 (ja) * | 1989-09-20 | 1995-10-09 | 富士通株式会社 | デコーダ回路 |
| JPH0684354A (ja) * | 1992-05-26 | 1994-03-25 | Nec Corp | 行デコーダ回路 |
| JPH08227596A (ja) * | 1994-11-30 | 1996-09-03 | Texas Instr Inc <Ti> | 半導体メモリ用デコード回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
-
1983
- 1983-09-14 JP JP58169891A patent/JPS6061996A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56163587A (en) * | 1980-05-19 | 1981-12-16 | Toshiba Corp | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6061996A (ja) | 1985-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2723278B2 (ja) | ハイキャパシタンス線プログラミング用デコーダ・ドライバ回路 | |
| JPH0750556A (ja) | フリップフロップ型増幅回路 | |
| JP3743780B2 (ja) | フラッシュメモリ装置のロ―デコ―ダ | |
| KR900001774B1 (ko) | 바이어스 전압 발생기를 포함하는 반도체 메모리 회로 | |
| JP2994120B2 (ja) | 半導体記憶装置 | |
| JPS6322396B2 (ja) | ||
| JP3607575B2 (ja) | 書込可能な読出専用メモリ | |
| JPH03105797A (ja) | デコーダ回路 | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| JP3255159B2 (ja) | 半導体集積回路 | |
| JPH0766669B2 (ja) | デコーダバッファ回路 | |
| US4531202A (en) | Semiconductor nonvolatile read only memory device | |
| JP3255158B2 (ja) | 半導体集積回路 | |
| JP2002150784A (ja) | 電圧スイッチ回路およびそれを用いた高電圧デコーダ回路、並びに、不揮発性半導体記憶装置 | |
| JP3775927B2 (ja) | 電圧発生回路を備えた不揮発性半導体記憶装置及びその電圧発生制御方法 | |
| JPH02244479A (ja) | 半導体メモリ装置 | |
| JP2780621B2 (ja) | 半導体記憶装置 | |
| JPH0245278B2 (ja) | ||
| JP2978264B2 (ja) | 半導体装置 | |
| JP2002190198A (ja) | レベル変換回路及び半導体集積回路並びに半導体記憶装置 | |
| JPH07105152B2 (ja) | 不揮発性メモリ回路装置 | |
| JPH06338197A (ja) | アドレスデコーダ回路 | |
| JPH0370320B2 (ja) | ||
| JP2001202778A (ja) | 半導体記憶装置 | |
| JPH05276018A (ja) | プログラマブル初期状態設定回路 |