JP2002150784A - 電圧スイッチ回路およびそれを用いた高電圧デコーダ回路、並びに、不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 チップ面積の増大を抑えて消費電力の低減を
図る。 【解決手段】 電圧ラッチ型のセンスアンプ回路３０と
２つの容量素子Ｃ1,Ｃ2と入力端子INがゲートに接続さ
れたＮ‐ＭＯＳトランジスタ３１で電圧スイッチ回路２
１を構成する。そして、入力端子INに入力される制御信
号に応じて、正(高)電圧スイッチ回路２２からの正の高
電圧と負電圧スイッチ回路２３からの負電圧との何れか
を選択して出力する。したがって、従来の電圧スイッチ
回路の如く、入力端子INに正(高)電圧レベルシフタ回路
と負電圧レベルシフタ回路との２つのレベルシフタ回路
を接続する必要がない。こうして、チップ面積の増大を
抑えて消費電力の低減を図ることが可能な電圧スイッチ
回路を構成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、複数の電圧を制
御する回路を内蔵する電圧スイッチ回路およびそれを用
いた高電圧デコーダ回路、並びに、不揮発性半導体記憶
装置に関する。

【０００２】

【従来の技術】入力信号の電圧とは異なる電圧を使用す
るデバイスとして、不揮発性半導体記憶装置があり、例
えばフラッシュメモリ(一括消去型メモリ)やＥＰＲＯＭ
(電気的書き込み可能なリードオンリーメモリ)等があ
る。このようなデバイスにおいては、入力信号の電圧を
正または負の高電圧にレベルシフトする必要がある。こ
のような入力信号の電圧を正または負の高電圧にレベル
シフトする回路をレベルシフタ回路と言う。

【０００３】従来のレベルシフタ回路として、特開平９
‐３２０２８２号公報に記載されているようなものがあ
る。以下、このレベルシフタ回路の動作について、図１
１に従って説明する。先ず、入力端子INにＶccレベルの
信号が入力されるとＰ‐ＭＯＳ(金属酸化膜半導体)トラ
ンジスタＰ1がオフする。更に、インバータinv1によっ
て入力信号のレベルが反転され、その結果Ｐ‐ＭＯＳト
ランジスタＰ2がオンして、出力端子OUTの電位がＶccレ
ベルに引き上げられる。そうすると、Ｎ‐ＭＯＳトラン
ジスタＮ1がオンし、そのためにＮ‐ＭＯＳトランジス
タＮ2がオフする。したがって、出力端子OUTの出力レベ
ルがＶccに確定される。尚、「Ｖcc」は不揮発性半導体記
憶装置の電源電圧であり、例えば３Ｖや５Ｖである。

【０００４】一方、上記入力端子INにレベルＶss(例え
ば０Ｖ)の信号が入力されると、トランジスタＰ1がオン
する。さらに、インバータinv1によって入力信号のレベ
ルが反転されてレベルＶccとなるためにトランジスタＰ
2がオフする。また、トランジスタＰ1のオンによってト
ランジスタＮ2がオンし、さらにトランジスタＮ1がオフ
する。その結果、出力端子OUTの電位がＶneg(例えば−
９Ｖ)レベルに引き下げられる。

【０００５】しかしながら、上記従来のレベルシフタ回
路においては、トランジスタの耐圧による電圧の制限と
いう問題がある。すなわち、トランジスタの耐圧を(|Ｖ
cc|＋|Ｖneg|)とすれば、(|Ｖcc|＋|Ｖneg|)を越えた電
圧の制御はトランジスタの信頼性劣化が生ずるために不
可能となる。この問題を解決する方法として、特願平１
０‐３４６８３０号公報に開示されたレベルシフタ回路
がある。以下、このレベルシフタ回路の動作について、
図５に従って説明する。

【０００６】図５において、入力端子INにＶccレベルの
信号が入力された場合には、インバータ２によって入力
信号のレベルが反転されてノードＡの電位はＶssにな
る。したがって、Ｐ‐ＭＯＳトランジスタ３はオンして
ノードＢの電位はＶccレベルに引き上げられる。これに
よって、Ｎ‐ＭＯＳトランジスタ４はオンする。一方、
Ｐ‐ＭＯＳトランジスタ１はオフであるため、Ｎ‐ＭＯ
Ｓトランジスタ５のゲート電圧はＶnminレベルとなり、
Ｎ‐ＭＯＳトランジスタ５はオフとなる。こうして、上
記ノードＢの電位がＶccレベルに確定される。そうする
と、インバータ６がＶnminレベルを出力するために、ノ
ードＣの電位はＶnminレベルになる。したがって、イン
バータ８がＶssレベルを出力し、ノードＤの電位はＶss
レベルになる。その結果、Ｐ‐ＭＯＳトランジスタ９は
オフする。一方、Ｐ‐ＭＯＳトランジスタ７はオンし
て、出力端子OUTの電位はＶssレベルに引き上げられ
る。さらに、Ｖssレベルがゲートに入力されるＮ‐ＭＯ
Ｓトランジスタ１０がオンするため、Ｎ‐ＭＯＳトラン
ジスタ１１のゲート電圧はＶnegとなり、Ｎ‐ＭＯＳト
ランジスタ１１はオフする。こうして、上記出力端子OU
Tの出力レベルがＶssに確定されるのである。

【０００７】また、上記入力端子INにＶssレベルの信号
が入力された場合には、インバータ２によって入力信号
のレベルが反転されてノードＡの電位はＶccになる。し
たがって、Ｐ‐ＭＯＳトランジスタ３はオフする。一
方、Ｐ‐ＭＯＳトランジスタ１はオンであるため、Ｎ‐
ＭＯＳトランジスタ５のゲートはＶccレベルとなり、Ｎ
‐ＭＯＳトランジスタ５はオンとなる。その結果、ノー
ドＢの電位はＶnminレベルに引き下げられる。これによ
って、Ｎ‐ＭＯＳトランジスタ４はオフする。こうし
て、上記ノードＢの電位がＶnminレベルに確定される。
そうすると、インバータ６がＶssレベルを出力するた
め、ノードＣの電位はＶssレベルになる。したがって、
インバータ８がＶnminレベルを出力し、ノードＤの電位
はＶnminレベルとなる。その結果、上記Ｐ‐ＭＯＳトラ
ンジスタ９はオンしてＮ‐ＭＯＳトランジスタ１１のゲ
ート電圧はＶssレベルとなり、Ｎ‐ＭＯＳトランジスタ
１１がオンする。こうして、出力端子OUTの電位はＶneg
に引き下げられる。一方、Ｐ‐ＭＯＳトランジスタ７は
オフしているため、Ｖnegレベルがゲートに入力される
Ｎ‐ＭＯＳトランジスタ１０がオフし、出力端子OUTの
出力レベルがＶnegに確定されるのである。尚、ＲI,Ｒ2
は、電位差(Ｖss−Ｖneg)を抵抗分割して電圧Ｖnminを
生成するレジスタである。

【０００８】以上の動作によって、トランジスタの耐圧
は、特に高耐圧が求められるインバータ６を構成するト
ランジスタの耐圧であっても、(|Ｖcc|＋|Ｖnmin|)に止
めることができる。つまり、Ｖcc＝３Ｖ,Ｖneg＝−９
Ｖ,Ｖnmin＝−５Ｖとすれば、図１１に示すレベルシフ
タ回路の場合におけるトランジスタの耐圧は、(|Ｖcc|
＋|Ｖneg|)＝１２Ｖ以上が必要となる。これに対して、
図５に示すレベルシフタ回路の場合におけるトランジス
タの耐圧は、(|Ｖcc|＋|Ｖnmin|)＝８Ｖ以上でよいこと
になる。

【０００９】すなわち、図５に示すレベルシフタ回路
は、入力信号電圧レベルＶcc‐ＶssをレベルＶss‐Ｖne
gに変換する負電圧レベルシフタ回路(この場合における
負電圧はＶneg(例えば−９Ｖ))である。つまり、入力信
号電圧レベルＶccをＶssに変換し、入力信号電圧レベル
ＶssをＶnegに変換するのである。ところで、上述の場
合は、上記負電圧レベルシフタ回路とは別に、正電圧で
のレベルシフタ回路(正（高)電圧レベルシフタ回路)が
必要となる。

【００１０】図４は、上記正(高)電圧レベルシフタ回路
の一例を示す。この正(高)電圧レベルシフタ回路は、入
力信号電圧レベルＶcc‐Ｖssを例えばレベルＶpp‐Ｖss
に変換する(この場合における正電圧はＶpp(例えば＋１
０Ｖ))。つまり、入力信号電圧レベルＶccをＶppに変換
し、入力信号電圧レベルＶssはそのままＶssを出力する
のである。

【００１１】図４に示す正(高)電圧レベルシフタ回路の
動作は次の通りである。すなわち、入力端子INにＶccレ
ベルの信号が入力された場合には、Ｎ‐ＭＯＳトランジ
スタＮ11がオンする一方、インバータinv11を介してゲ
ートにＶssレベルの信号が入力されるＮ‐ＭＯＳトラン
ジスタＮ12はオフする。さらに、ノードＥがＶssレベル
になるためＰ‐ＭＯＳトランジスタＰ12がオンし、出力
端子OUTは正電圧のレベルに引き上げられる。これによ
って、Ｐ‐ＭＯＳトランジスタＰ11はオフし、ノードＥ
はＶssレベルに確定すると共に、出力端子OUTの正電圧
(例えばＶpp)レベルが確定する。

【００１２】また、上記入力端子INにＶssレベルの信号
が入力された場合には、Ｎ‐ＭＯＳトランジスタＮ11は
オフする一方、インバータinv11を介してゲートにＶcc
レベルの信号が入力されるＮ‐ＭＯＳトランジスタＮ12
はオンするため、出力端子OUTはＶssレベルに引き下げ
られる。さらに、ノードＦがＶssレベルになるため、Ｐ
‐ＭＯＳトランジスタＰ11がオンし、ノードＥは正電圧
(Ｖpp)レベルとなるためＰ‐ＭＯＳトランジスタＰ12は
オフとなり、出力端子OUTのＶssレベルが確定する。

【００１３】ここで、不揮発性半導体記億装置の１つで
あるフラッシュメモリにおいて、メモリセルヘの書き込
み時,消去時および読出し時におけるメモリセルのコン
トロールゲート,ドレイン,ソースおよび基板(ウェル)へ
の印加電圧(制御信号)の一例を表１に示す。 表１ このような上記コントロールゲート,ドレイン,ソースお
よび基板(ウェル)に印加される各種電圧の制御信号は、
入力信号(Ｖcc‐Ｖssの電圧レベル)からレベル変換され
て作り出されるのである。

【００１４】したがって、例えば低耐圧トランジスタの
使用を考慮したレベルシフタ回路の構成は、特にメモリ
セルのコントロールゲートへの印加電圧を考えて、先に
述べたような負電圧レベルシフタ回路と正(高)電圧レベ
ルシフタ回路とになる。そして、不揮発性半導体記憶装
置内において上記負電圧レベルシフタ回路と正(高)電圧
レベルシフタ回路とを切換えて使用しするのである。

【００１５】

【発明が解決しようとする課題】しかしながら、上記従
来のレベルシフタ回路には、以下のような問題がある。
すなわち、上記従来のレベルシフタ回路を用いて、複数
ノードのうち任意ノードにレベルシフトした電圧を転送
する高電圧デコード回路を作成する場合には、図１２に
示すような回路構成をとる必要がある。

【００１６】以下、図１２に示す高電圧デコード回路に
おいて、レベルシフタ回路Ａ0〜Ａnは、図４に示す回路
構成を有する正(高)電圧レベルシフタ回路である。レベ
ルシフタ回路Ａ0〜Ａnの電源としては、共通に、正電圧
(例えばＶpp)と基準電圧Ｖss(０Ｖ)(図示せず)とが入力
されている。

【００１７】一方、レベルシフタ回路Ｂ0〜Ｂnは、図５
に示す回路構成を有する負電圧レベルシフタ回路であ
る。レベルシフタ回路Ｂ0〜Ｂnの電源としては、共通
に、負電圧(例えばＶneg)と、不揮発性半導体記憶装置
の電源Ｖccおよび基準電圧Ｖss(０Ｖ)(図示せず)とが入
力されている。

【００１８】上記高電圧デコーダの入力端子IN-0は、上
記レベルシフタ回路Ａ0およびレベルシフタ回路Ｂ0の入
力端子に共通に接続されている。以下、同様にして、高
電圧デコーダの各入力端子が各レベルシフタ回路に順次
され、入力端子IN‐nがレベルシフタ回路Ａnおよびレベ
ルシフタ回路Ｂnの入力端子に共通に接続されている。

【００１９】上記レベルシフタ回路Ａ0の出力端子は、
Ｐ‐ＭＯＳトランジスタＰ20のゲートに接続される一
方、レベルシフタ回路Ｂ0の出力端子は、Ｎ‐ＭＯＳト
ランジスタＮ20のゲートに接続されている。また、Ｐ‐
ＭＯＳトランジスタＰ20およびＮ‐ＭＯＳトランジスタ
Ｎ20のドレイン同士は接続されて、上記高電圧デコーダ
の出力端子OUT-0となっている。さらに、Ｐ‐ＭＯＳト
ランジスタＰ20のソースは正電圧に接続される一方、Ｎ
‐ＭＯＳトランジスタＮ20のソースは負電圧に接続され
ている。以下、レベルシフタ回路Ａ1〜Ａnおよびレベル
シフタ回路Ｂ1〜Ｂnも同様に、Ｐ‐ＭＯＳトランジスタ
Ｐ21〜Ｐ2nおよびＮ‐ＭＯＳトランジスタＮ21〜Ｎ2nと
接続されて、上記高電圧デコーダの出力端子OUT-1〜OUT
-nを形成している。また、Ｐ‐ＭＯＳトランジスタＰ21
〜Ｐ2nのソースは正電圧に接続される一方、Ｎ‐ＭＯＳ
トランジスタＮ21〜Ｎ2nのソースは負電圧に接続されて
いる。

【００２０】以下、図１２に示す高電圧デコード回路の
動作について説明する。上記入力端子IN-0にＶccレベル
の入力信号が入力されると、レベルシフタ回路Ａ0は、
図４に示す正(高)電圧レベルシフタ回路の場合と同様の
動作によって正電圧(例えばＶpp)レベルにレベル変換す
る。一方、レベルシフタ回路Ｂ0は、図５に示す負電圧
レベルシフタ回路の場合と同様の動作によってＶss(０
Ｖ)レベルにレベル変換する。これによって、Ｐ‐ＭＯ
ＳトランジスタＰ20オフし、Ｎ‐ＭＯＳトランジスタＮ
20はオンする。したがって、出力端子OUT-0からは負電
圧(例えばＶneg)レベルの出力信号が出力される。

【００２１】次に、上記入力端子IN-0にＶssレベルの入
力信号が入力されると、上記レベルシフタ回路Ａ0はＶs
s(０Ｖ)レベルにレベル変換する。一方、レベルシフタ
回路Ｂ0は負電圧(例えばＶneg)レベルにレベル変換す
る。これによって、Ｐ‐ＭＯＳトランジスタＰ20はオン
し、Ｎ‐ＭＯＳトランジスタＮ20はオフする。したがっ
て、出力端子OUT-0からは正電圧(例えばＶpp)レベルの
出力信号が出力される。

【００２２】すなわち、上記高電圧デコーダは、入力信
号電圧レベルＶccを負電圧(例えばＶneg)レベルに変換
する一方、入力信号電圧レベルＶssを正電圧(例えばＶp
p)レベルに変換する。つまり、反転レベル変換を行うの
である。

【００２３】次に、図１２に示す高電圧デコーダを使用
したフラッシュメモリについて簡単に説明する。図１０
に、ソース共通型のメモリセルアレイ９１におけるコラ
ム側を複数のブロックに分割したフラッシュメモリの一
例を示す。このフラッシュメモリにおいては、一本のワ
ード線ＷＬ線にコントロールゲートが接続されているメ
モリセルＭＣは、ｉ個毎にｋ個のブロックに分割されて
いる。

【００２４】図１０において、第１ブロックにおける第
１列目のメモリセルＭＣx1(ｘ＝１,…,ｍ)のドレイン
は、ビット線ＢＬ11に共通に接続されてコラムデコーダ
９２に接続されている。さらに、第２列目のメモリセル
ＭＣx2(ｘ＝１,…,ｍ)におけるドレインは、ビット線Ｂ
Ｌ12に共通に接続されてコラムデコーダ９２に接続され
ている。以下、同様に、第ｉ列目のメモリセルＭＣxi
(ｘ＝１,…,ｍ)のドレインは、ビット線ＢＬ1iに共通に
接続されてコラムデコーダ９２に接続されている。そし
て、第２ブロック〜第ｋブロックにおける各メモリセル
ＭＣxiも同様にしてコラムデコーダ９２に接続されてい
る。

【００２５】また、各ブロック内における各メモリセル
ＭＣxiのソースは共通配線ＳＬに接続されて、各ブロッ
ク毎に設置されている消去回路９３に接続されている。
そして、各消去回路９３は消去信号Ｅによって選択さ
れ、選択された消去回路９３は所定の消去電圧を消去対
象ブロック内の全メモリセルＭＣxiのソースに印加する
ようになっている。

【００２６】上記コラムデコーダ９２には、データ(例
えば、８ビットであればＤ0〜Ｄ7)と下位アドレス信号
Ａ0〜Ａy(例えば、ｙ＝５)が入力される。一方、ワード
デコーダ９４には、上位アドレス信号Ａ(y+1)〜Ａz(例
えば、ｚ＝１６)が入力される。そして、ワードデコー
ダ９４のデコーダ回路９５によって上位アドレス信号Ａ
(y+1)〜Ａzがデコードされて、所望のワード線ＷＬが一
本選択される。また、コラムデコーダ９２によって下位
アドレス信号Ａ0〜Ａyがデコードされて、所望のビット
線ＢＬが選択される。さらに、書き込み時には、コラム
デコーダ９２からデータが選択ビット線ＢＬに出力され
る。また、読み出し時には、所定のビット線ＢＬに１Ｖ
を印加すると共に、選択ビット線ＢＬの電位がコラムデ
コーダ９２内のセンス回路によって検出される。また、
消去動作時には、コラムデコーダ９２の出力をハイイン
ピーダンスにして消去対象ブロック内の全ビット線ＢＬ
をオープン状態にする。尚、メモリセルＭＣヘの書き込
みや消去や読み出しは、表１の電圧を上記コントロール
ゲート,ドレイン,ソースおよび基板(ウェル)に印加する
ことによって実現される。

【００２７】上記構成のメモリセルアレイ９１において
は、ワード線ＷＬ1,ＷＬ2,…,ＷＬm(例えば、ｍ＝２０
４８)を有し、夫々のワード線ＷＬにはｎ(＝ｉ×ｋ)(例
えばｎ＝５１２)個のメモリセルＭＣのコントロールゲ
ートが接続されている。そして、(ｍ×ｎ)個のメモリセ
ルＭＣが、上述したようにｋ個のブロックに分割されて
いるのである。

【００２８】ここで、上記ワードデコーダ９４を構成す
る高電圧デコーダ回路９６は、図１２に示す構成を有し
ており、上記上位アドレス信号Ａ(y+1)〜Ａzをデコード
してワード線ＷＬを選択するデコーダ回路９５の出力端
子に接続されて、デコーダ回路９５でデコードされた信
号のレベルを上述のようにして変換するのである。そし
て、この変換された信号はワード線ドライバ回路９７に
入力され、このワード線ドライバ回路９７からの出力信
号によって各ワード線ＷＬが駆動されるのである。

【００２９】その場合、図１２に示す従来の高電圧デコ
ーダ回路の場合には、各入力端子INに接続されるワード
線ＷＬ毎に、正(高)電圧レベルシフタ回路であるレベル
シフタ回路Ａと負電圧レベルシフタ回路であるレベルシ
フタ回路Ｂとが設置されることになる。したがって、上
述のように２０４８本もの多数のワード線ＷＬが必要な
ことから高電圧デコーダ回路９６は非常に大きな面積を
占めることになり、不揮発性半導体記憶装置のチップサ
イズが増大化するという問題がある。また、動作時の消
費電力が大きくなるという問題もある。

【００３０】そこで、この発明の目的は、チップ面積の
増大を抑えつつ正及び負の高電圧を同一ノードに転送す
ることが可能な電圧スイッチ回路およびそれを用いた高
電圧デコーダ回路、並びに、不揮発性半導体記憶装置を
提供することにある。

【００３１】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、第１電圧と第２電圧とが入力され
て,入力信号に応じて上記第１電圧および第２電圧の何
れか一方を切り換え出力する電圧スイッチ回路におい
て、上記入力信号に応じて上記第１電圧及び第２電圧の
何れか一方を切り換え出力し,その出力状態を保持する
第１出力状態保持手段と、出力部を有すると共に,上記
入力信号に応じて上記第１電圧および第２電圧のうち上
記第１出力状態保持手段からの出力とは反対の電圧を上
記出力部から切り換え出力し,その出力状態を保持する
第２出力状態保持手段と、上記第１出力状態保持手段に
おける出力状態の遷移時間を設定する第１遷移時間設定
手段と、上記第２出力状態保持手段における出力状態の
遷移時間を,上記第１出力状態保持手段における遷移時
間よりも短時間に設定する第２遷移時間設定手段と、上
記入力信号の入力部を有すると共に,上記入力信号に応
じて第１遷移時間設定手段と上記第１出力状態保持手段
とを断続する第１スイッチ手段を備えたことを特徴とし
ている。

【００３２】上記構成によれば、第１スイッチ手段の入
力部に第１レベルの入力信号が入力されると、第１遷移
時間設定手段と第１出力状態保持手段とが接続される。
そうすると、上記第２出力状態保持手段における出力状
態の遷移時間を上記第１出力状態保持手段よりも短時間
に設定する第２遷移時間設定手段の作用によって、上記
第１出力状態保持手段は上記第１電圧および第２電圧の
うち例えば第１電圧を出力すると共に、上記第２出力状
態保持手段は反対の第２電圧を出力する。その結果、出
力部からは上記第２電圧が出力される。

【００３３】一方、上記第１スイッチ手段における入力
部に第２レベルの入力信号が入力されると、第１遷移時
間設定手段と第１出力状態保持手段とが切り離される。
そうすると、上記第２遷移時間設定手段の作用によっ
て、上記第１出力状態保持手段は上記第１電圧および第
２電圧のうち例えば第２電圧を出力すると共に、上記第
２出力状態保持手段は反対の第１電圧を出力する。その
結果、出力部からは上記第１電圧が出力される。

【００３４】こうして、上記入力信号に応じて、一つの
回路によって、上記第１電圧および第２電圧の何れか一
方が上記出力端子から切り換え出力されるのである。

【００３５】また、上記第１の発明の電圧スイッチ回路
は、上記第１出力状態保持手段を,上記第１電圧がソー
スに入力される第１導電型の第１電界効果トランジスタ
と,この第１電界効果トランジスタのドレインにドレイ
ンが接続されて第１ノードを形成すると共に,ソースに
は上記第２電圧が入力される第２導電型の第２電界効果
トランジスタとで構成し、上記第２出力状態保持手段
を,上記第１電圧がソースに入力される上記第１導電型
の第３電界効果トランジスタと,この第３電界効果トラ
ンジスタのドレインにドレインが接続されて上記出力部
としての第２ノードを形成すると共に,ソースには上記
第２電圧が入力される上記第２導電型の第４電界効果ト
ランジスタとで構成し,上記第１電界効果トランジスタ
と第２電界効果トランジスタとのゲートが上記第２ノー
ドに接続される一方,上記第１ノードが上記第３電界効
果トランジスタと上記第４電界効果トランジスタのゲー
トに接続されており、上記第１遷移時間設定手段を,一
端が上記第２電界効果トランジスタのソースに接続され
た第１容量素子で構成し、上記第２遷移時間設定手段
を,上記第２ノードと上記第４電界効果トランジスタの
ソースとの間に介設されると共に,上記第１容量素子よ
りも小さな電荷容量を有する第２容量素子で構成し、上
記第１スイッチ手段を,上記第１ノードと上記第１容量
素子の他端とに介設されて制御端子を上記入力部とする
第５トランジスタで構成することが望ましい。

【００３６】上記構成によれば、上記第１出力状態保持
手段と第２出力状態保持手段とが電圧ラッチ型のセンス
アンプ回路で構成され、上記第１電圧および第２電圧の
切り換え出力が上記センスアンプ回路のノードの容量を
変化させて行われる。したがって、上記第１電圧用の電
圧レベルシフタ回路と上記第２電圧用の電圧レベルシフ
タとの二つの電圧レベルシフト回路を必要とはせず、簡
単な回路構成で実現される。

【００３７】また、上記第１の発明の電圧スイッチ回路
は、上記入力信号に応じて、上記第２遷移時間設定手段
と上記第２出力状態保持手段とを第１スイッチ手段とは
逆の動作で断続する第２スイッチ手段を備えることが望
ましい。

【００３８】上記構成によれば、上記第１スイッチ手段
によって上記第１遷移時間設定手段と第１出力状態保持
手段とが接続される際には、上記第２遷移時間設定手段
と第２出力状態保持手段とが切り離される。したがっ
て、上記第２出力状態保持手段による上記出力の切り換
えがより短時間に行われる。その結果、上記第１遷移時
間設定手段によって設定される上記第１出力状態保持手
段の遷移時間も更に短時間にでき、全体としての動作時
間が短くなる。

【００３９】また、上記第１の発明の上記電圧ラッチ型
のセンスアンプ回路で構成された電圧スイッチ回路は、
上記第２ノードと第２容量素子との間に介設された第６
トランジスタと、上記入力信号のレベルを反転して上記
第６トランジスタの制御端子に印加するインバータで構
成された第２スイッチ手段を備えることが望ましい。

【００４０】上記構成によれば、上記第５トランジスタ
によって上記第１ノードと第１容量素子とが接続される
と、第６トランジスタによって上記第２ノードと第２容
量素子とが切り離される。したがって、上記第２ノード
の容量が寄生容量のみとなり非常に小さな値となる。そ
の結果、上記第１容量素子の容量値も小さい値で良くな
り、出力信号の立ち上り特性を急峻にすることが可能に
なる。

【００４１】また、上記第１の発明の電圧スイッチ回路
は、上記第１出力状態保持手段を,上記第１電圧がソー
スに入力される第１導電型の第１電界効果トランジスタ
と,この第１電界効果トランジスタのドレインにドレイ
ンが接続されて第１ノードを形成すると共に,ソースに
は上記第２電圧が入力される第２導電型の第２電界効果
トランジスタとで構成し、上記第２出力状態保持手段
を,上記第１電圧がソースに入力される上記第１導電型
の第３電界効果トランジスタと,この第３電界効果トラ
ンジスタのドレインにドレインが接続されて上記出力部
としての第２ノードを形成すると共に,ソースには上記
第２電圧が入力される上記第２導電型の第４電界効果ト
ランジスタとで構成し,上記第１電界効果トランジスタ
と第２電界効果トランジスタとのゲートが上記第２ノー
ドに接続される一方,上記第１ノードが上記第３電界効
果トランジスタと上記第４電界効果トランジスタとのゲ
ートに接続されており、上記第１遷移時間設定手段を,
一端が上記第２電界効果トランジスタのソースに接続さ
れた容量素子で構成し、上記第２遷移時間設定手段を,
上記出力部に接続された回路の寄生容量で構成し、上記
第１スイッチ手段を,上記第１ノードと上記容量素子の
他端とに介設されて制御端子を上記入力部とする第７ト
ランジスタで構成することが望ましい。

【００４２】上記構成によれば、上記第２遷移時間設定
手段が、上記出力部に接続された回路の寄生容量で構成
されている。したがって、回路構成が簡単になり、回路
面積も小さくなる。

【００４３】また、上記第１の発明の電圧スイッチ回路
は、上記第１電圧を供給する第１電圧供給手段と、上記
第２電圧を供給する第２電圧供給手段と、上記第１電圧
供給手段および第２電圧供給手段の少なくとも一方に設
けられて,上記供給する電圧を複数の異なる電圧から切
り換え選択する選択手段を備えることが望ましい。

【００４４】上記構成によれば、上記第１電圧および上
記第２電圧の少なくとも一方が、選択手段によって複数
の異なる電圧から切り換え選択されて供給される。した
がって、切り換え出力される電圧値の数が多くなる。

【００４５】また、上記第１の発明の電圧スイッチ回路
は、上記第１電圧供給手段からの第１電圧と第２電圧供
給手段からの第２電圧の何れにも基準電圧が含まれてお
り、上記第１電圧供給手段と第２電圧供給手段とから上
記基準電圧を供給することによって,上記第１出力状態
保持手段と第２出力状態保持手段とを初期化可能になっ
ていることが望ましい。

【００４６】上記構成によれば、上記第１電圧供給手段
と第２電圧供給手段とから上記基準電圧を供給すること
によって、上記第１出力状態保持手段と第２出力状態保
持手段とが初期化される。したがって、上記第１出力状
態保持手段および第２出力状態保持手段の誤動作が防止
される。

【００４７】また、第２の発明の高電圧デコード回路
は、上記第１の発明の電圧スイッチ回路を複数並列に配
列して、上記第１電圧および第２電圧の何れか一方を各
電圧スイッチ回路から切り換え出力することを特徴とし
ている。

【００４８】上記構成によれば、上記第１出力状態保持
手段と第２出力状態保持手段とから構成される一つの電
圧スイッチ回路によって、上記入力部からの入力信号に
応じて上記第１電圧および第２電圧の何れかが上記出力
部から切り換え出力される。したがって、複数配列され
る入力端子の夫々には、上記一つの電圧スイッチ回路が
接続されていればよく、上記第１電圧用の電圧レベルシ
フタ回路および第２電圧用の電圧レベルシフタ回路の二
つの電圧レベルシフタ回路を接続する必要はない。した
がって、チップ面積の増大が抑えられ、消費電力の増大
も抑えられる。

【００４９】また、上記第２の発明の高電圧デコード回
路は、上記並列に配列された複数の電圧スイッチ回路に
おける上記出力部に接続されて、制御信号に応じて上記
出力部の電位を所定の電位に設定して、上記電圧スイッ
チ回路を初期化するリセット手段を備えることが望まし
い。

【００５０】上記構成によれば、リセット手段によっ
て、制御信号に応じて各電圧スイッチ回路における上記
出力部の電位が所定の電位に設定される。こうして、上
記出力部の電位レベルが確実に初期化される。

【００５１】また、上記第２の発明の高電圧デコード回
路は、上記リセット手段を、上記各電圧スイッチ回路の
出力部と所定電圧の電源とに介設された複数の第８トラ
ンジスタと、上記各第８トランジスタの制御端子に共通
に接続されて,上記制御信号に応じて上記第８トランジ
スタをオン・オフ可能な２つのレベルの電圧を切り換え
出力する第３電圧供給手段で構成することが望ましい。

【００５２】上記構成によれば、第３電圧供給手段から
の出力信号のレベルに応じて各第８トランジスタがオン
して、上記各電圧スイッチ回路の上記出力部の電位が所
定電圧に設定される。こうして、上記出力部の電位レベ
ルが確実に初期化される。

【００５３】また、上記第２の発明の高電圧デコード回
路は、上記リセット手段を、上記並列に配列された複数
の電圧スイッチ回路における上記出力部と入力部とに接
続されて、上記制御信号に応じて上記出力部と入力部と
を短絡する短絡手段を備えるように成すことが望まし
い。

【００５４】上記構成によれば、上記リセット手段の短
絡手段によって、上記制御信号に応じて、上記各電圧ス
イッチ回路の出力部と入力部とが短絡される。こうし
て、上記出力部の電位が所定の電位に設定されと共に、
上記出力部と入力部とが短絡される。こうして、動作初
期状態において、上記入力部と出力部との特性のバラツ
キに起因する誤動作が防止される。

【００５５】また、上記第２の発明の高電圧デコード回
路は、上記リセット手段を、上記各電圧スイッチ回路に
おける上記出力部と入力部との間に介設されると共に、
制御端子に上記第３電圧供給手段が接続された複数の第
９トランジスタを備えて、上記第８トランジスタがオン
する際に上記第９トランジスタもオンするように成すこ
とが望ましい。

【００５６】上記構成によれば、上記第３電圧供給手段
からの出力信号に応じて上記各第８トランジスタがオン
して、上記各電圧スイッチ回路の上記出力部の電位が所
定電圧に設定されると同時に、上記第９トランジスタも
オンして、上記出力部と入力部とが短絡される。こうし
て、動作初期状態において、上記入力部と出力部との特
性のバラツキに起因する誤動作が防止される。

【００５７】また、第３の発明の不揮発性半導体記憶装
置は、上記第２の発明の高電圧デコード回路を用いて構
成されたことを特微としている。

【００５８】上記構成によれば、ワードデコーダを構成
する高電圧デコード回路に用いられる電圧スイッチ回路
は、電圧ラッチ型のセンスアンプ回路を用いた簡単な回
路構成になっており、上記高電圧デコード回路はチップ
面積が小さくなっている。したがって、高集積化に伴っ
てメモリセルが縮小化されても、メモリセルアレイ周囲
の配置設計が容易であり、レイアウト設計が容易にな
る。

【００５９】

【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞図１は、本実施の形態の電圧スイッ
チ回路における回路図である。また、図２は、図１に示
す電圧スイッチ回路２１に用いられる正(高)電圧スイッ
チ回路２２の回路図である。また、図３は、図１に示す
電圧スイッチ回路２１および図２に示す正(高)電圧スイ
ッチ回路２２を用いた高電圧デコード回路の回路図であ
る。

【００６０】図３に示すように、本実施の形態における
高電圧デコーダ回路は、制御信号によって正の高電圧あ
るいは基準電圧Ｖssを切り換え出力する正(高)電圧スイ
ッチ回路２２と、別の制御信号によって負電圧あるいは
基準電圧Ｖssを切り換え出力する負電圧スイッチ回路２
３と、入力端子INへの入力信号によって正(高)電圧スイ
ッチ回路２２の出力と負電圧スイッチ回路２３の出力と
を切り換え出力するｎ個の電圧スイッチ回路２１から構
成されている。ここで、各電圧スイッチ回路２１は、夫
々の入力信号に応じて同様に動作する。以下、上記高電
圧デコーダ回路における１つの入力信号INに対応する回
路構成について説明する。

【００６１】先ず、図２に従って、上記正(高)電圧スイ
ッチ回路２２の構成について説明する。この正(高)電圧
スイッチ回路２２は、２つの正(高)電圧Ｖpp,Ｖhhを切
り換え出力するものである。ここで、正(高)電圧Ｖppお
よび正(高)電圧Ｖhhは、例えば表１におけるコントロー
ルゲート(ワード線)ヘの印加電圧における書き込み時の
電圧レベルＶpp(１０Ｖ)、および、読み出し時の電圧レ
ベルＶhh(５Ｖ)と考えれば良い。

【００６２】本正(高)電圧スイッチ回路２２は、図４に
示す構成を有する正(高)電圧レベルシフタ回路２４,２
６と、この正(高)電圧レベルシフタ回路２４,２６の出
力信号がゲートに入力されるＰ‐ＭＯＳ電界効果トラン
ジスタ(以下、単にＭＯＳトランジスタと言う)２５,２
７と、ドレインがＰ‐ＭＯＳトランジスタ２５,２７の
ドレインに接続されると共に、ソースは基準電圧Ｖssに
接続されたＮ‐ＭＯＳトランジスタ２８によって構成さ
れている。そして、正(高)電圧Ｖppは、Ｐ‐ＭＯＳトラ
ンジスタ２５のソースに入力されると共に、正(高)電圧
レベルシフタ回路２４への正電圧となる。また、正(高)
電圧Ｖhhは、Ｐ‐ＭＯＳトランジスタ２７のソースに入
力されると共に、正(高)電圧レベルシフタ回路２６への
正電圧となる。Ｐ‐ＭＯＳトランジスタ２５のドレイン
とＰ‐ＭＯＳトランジスタ２７のドレインとＮ‐ＭＯＳ
トランジスタ２８のドレインとは共通に接続されて出力
端子OUTとなる。

【００６３】上記正(高)電圧レベルシフタ回路２４,２
６の入力端子IN1,IN2及びＮ‐ＭＯＳトランジスタ２８
のゲートは、高電圧制御ロジック回路２９の出力端子Ｏ
1,Ｏ2,Ｏ3に接続されている。そして、高電圧制御ロジ
ック回路２９は、以下のようにして出力端子OUTの出力
レベルを制御する。

【００６４】すなわち、例えば、上記出力端子Ｏ1から
の制御信号がＶccレベルであり、出力端子Ｏ2,Ｏ3から
の制御信号がＶssレベルである場合には、正(高)電圧レ
ベルシフタ回路２４の出力はＶppレベルとなり、Ｐ‐Ｍ
ＯＳトランジスタ２５はオフする。一方、正(高)電圧レ
ベルシフタ回路２６の出力はＶssレベルとなり、Ｐ‐Ｍ
ＯＳトランジスタ２７はオンする。さらには、Ｎ‐ＭＯ
Ｓトランジスタ２８はオフする。そのために、出力端子
OUTからはＶhhレベルの信号が出力される。

【００６５】同様にして、上記出力端子Ｏ2からの制御
信号がＶccレベルであり、出力端子Ｏ1,Ｏ3からの制御
信号がＶssレベルである場合には、出力端子OUTからは
Ｖppレベルの信号が出力される。さらに、出力端子Ｏ1,
Ｏ2,Ｏ3からの制御信号がＶccレベルである場合には、
Ｐ‐ＭＯＳトランジスタ２５,２７はオフし、Ｎ‐ＭＯ
Ｓトランジスタ２８がオンするため、出力端子OUTから
はＶssレベルの信号が出力されることになる。尚、上記
出力端子Ｏ1,Ｏ2からの制御信号がＶccレベルであり、
出力端子Ｏ3からの制御信号がＶssレベルである場合に
は、Ｐ‐ＭＯＳトランジスタ２５,２７およびＮ‐ＭＯ
Ｓトランジスタ２８は総てオフするため、出力端子OUT
はハイインピーダンス状態となる。

【００６６】次に、上記負電圧スイッチ回路２３につい
て説明する。この負電圧スイッチ回路２３は、入力端子
INにＶccレベルの制御信号が入力されると出力端子OUT
からＶssレベルの信号を出力する一方、入力端子INにＶ
ssレベルの制御信号が入力されると出力端子OUTから負
電圧(Ｖneg)レベルの信号を出力するものであり、図５
に示す構成を有している。尚、この負電圧スイッチ回路
２３に関する構成と動作との詳細な説明は、上述した従
来技術において、「負電圧レベルシフタ回路」として行っ
ているので、ここでは省略する。

【００６７】最後に、図１に従って、上記電圧スイッチ
回路２１の構成について説明する。この電圧スイッチ回
路２１は、電圧ラッチ型のセンスアンプ回路３０と、こ
のセンスアンプ回路３０の出力段(ノードＧ)と負電圧ス
イッチ回路２３の出力段とに接続された容量素子Ｃ1
と、入力信号がゲートに入力されると共にドレイン(ソ
ース)がセンスアンプ回路３０のノードＨに接続された
Ｎ‐ＭＯＳトランジスタ３１と、Ｎ‐ＭＯＳトランジス
タ３１のソース(ドレイン)と負電圧スイッチ回路２３の
出力段とに接続された容量素子Ｃ2から構成されてい
る。尚、容量素子Ｃ1,Ｃ2の容量は、Ｃ1≪Ｃ2に設定さ
れているものとする。

【００６８】上記センスアンプ回路３０は、２個のＰ‐
ＭＯＳトランジスタ３２,３３と、２個のＮ‐ＭＯＳト
ランジスタ３４,３５とで構成され、Ｐ‐ＭＯＳトラン
ジスタ３２,３３のソースは正(高)電圧スイッチ回路２
２の出力段に共通に接続されている。また、Ｎ‐ＭＯＳ
トランジスタ３４,３５のソースは負電圧スイッチ回路
２３の出力段に共通に接続されている。

【００６９】さらに、上記Ｐ‐ＭＯＳトランジスタ３２
のドレインとＮ‐ＭＯＳトランジスタ３４のドレインと
は互いに接続され、さらにＰ‐ＭＯＳトランジスタ３３
のゲートとＮ‐ＭＯＳトランジスタ３５のゲートとも接
続されて、ノードＨを形成している。同様に、Ｐ‐ＭＯ
Ｓトランジスタ３３のドレインとＮ‐ＭＯＳトランジス
タ３５のドレインとは互いに接続され、さらにＰ‐ＭＯ
Ｓトランジスタ３２のゲートとＮ‐ＭＯＳトランジスタ
３４のゲートとも接続されて、ノードＧを形成してい
る。

【００７０】上記構成を有する電圧スイッチ回路２１
は、以下のように動作する。初期状態として、正(高)電
圧スイッチ回路２２および負電圧スイッチ回路２３を基
準電圧Ｖssレベルが出力されるように設定する。すなわ
ち、図２において説明したように、正(高)電圧スイッチ
回路２２内の高電圧制御ロジック回路２９における出力
端子Ｏ1,Ｏ2,Ｏ3からの制御信号を全てＶccレベルにす
る。一方、負電圧スイッチ回路２３の入力端子INにＶcc
レベルの制御信号を入力するのである。そして、電圧ス
イッチ回路２１の出力端子OUTから正の高電圧Ｖppを出
力させる場合、つまり、表１に示すように不揮発性半導
体記憶装置のメモリセルに書き込みを行う場合には以下
のようにする。

【００７１】先ず、上記電圧スイッチ回路２１の入力端
子INへの入力信号のレベルを「Ｈ」にしてＮ‐ＭＯＳトラ
ンジスタ３１をオンし、ノードＨにＮ‐ＭＯＳトランジ
スタ３１を介して容量素子Ｃ2を作用させる。そうした
後に、正(高)電圧スイッチ回路２２内の高電圧制御ロジ
ック回路２９における出力端子Ｏ2からの制御信号をＶc
cレベルにし、出力端子Ｏ1,Ｏ3からの制御信号をＶssレ
ベルにすることによって、正(高)電圧スイッチ回路２２
からＶppレベルの信号を出力させる。一方、負電圧スイ
ッチ回路２３からの出力信号はＶssレベルを維持させ
る。

【００７２】この場合、上記電圧ラッチ型のセンスアン
プ回路３０におけるＭＯＳトランジスタ３２,３３,３
４,３５に過渡的に電流が流れてノードＧ,Ｈの電位が略
(Ｖpp−Ｖss)/２に立ち上るのであるが、その際に、ノ
ードＧ,Ｈに作用している容量素子Ｃ1,Ｃ2の容量値はＣ
1≪Ｃ2と設定されており、容量素子Ｃ1,Ｃ2の一端の電
位はＶssレベルとなっているために、ノードＨの電位の
立ち上りはノードＧの電位の立ち上りに比較して十分に
遅くなる。したがって、結果的に、Ｎ‐ＭＯＳトランジ
スタ３４およびＰ‐ＭＯＳトランジスタ３３がオンする
一方、Ｐ‐ＭＯＳトランジスタ３２およびＮ‐ＭＯＳト
ランジスタ３５がオフする。こうして、ノードＨのＶss
レベルが確定し、出力端子OUTの出力レベルはＶppレベ
ルでラッチが掛って確定することになる。

【００７３】また、上記電圧スイッチ回路２１の出力端
子OUTから正の高電圧Ｖhhを出力させる場合、つまり、
表１に示すように不揮発性半導体記憶装置のメモリセル
から読み出しを行う場合には、以下のようにする。すな
わち、正(高)電圧スイッチ回路２２内の高電圧制御ロジ
ック回路２９における出力端子Ｏ1からの制御信号をＶc
cレベルにし、出力端子Ｏ2,Ｏ3からの制御信号がＶssレ
ベルにすることによって、正(高)電圧スイッチ回路２２
からＶhhレベルの信号を出力させる。一方、負電圧スイ
ッチ回路２３からの出力信号はＶssレベルを維持させ
る。そして、上述した正の高電圧Ｖppを出力させる場合
と同様な操作を行えばよい。

【００７４】次に、上記電圧スイッチ回路２１の出力端
子OUTから負電圧Ｖnegを出力させる場合、つまり、表１
に示すように不揮発性半導体記憶装置のメモリセルの消
去を行う場合には、以下のようにする。

【００７５】先ず、上述した正の高電圧Ｖppを出力させ
る場合と同様にして、初期状態にする。そして、電圧ス
イッチ回路２１の入力端子INへの入力信号をのレベルを
「Ｌ」にしてＮ‐ＭＯＳトランジスタ３１をオフにして、
ノードＨから容量素子Ｃ2を切り離す。そうした後、負
電圧スイッチ回路２３の入力端子INへの入力信号のレベ
ルをＶccからＶssに立ち下げて、負電圧スイッチ回路２
３にＶnegレベルを出力させる。一方、正(高)電圧スイ
ッチ回路２２からの出力信号はＶssレベルを維持させ
る。

【００７６】この場合、上記電圧ラッチ型のセンスアン
プ回路３０におけるノードＧのみに容量素子Ｃ1が作用
しており、容量素子Ｃ1の一端はＶnegレベルになってい
るため、ノードＧの電位は容量素子Ｃ1を介して瞬時に
立ち下がり、ノードＨの電位よりも十分早く電位が低く
なる。したがって、Ｐ‐ＭＯＳトランジスタ３２がオン
する一方、Ｎ‐ＭＯＳトランジスタ３４がオフする。引
き続いて、Ｐ‐ＭＯＳトランジスタ３３がオフする一
方、Ｎ‐ＭＯＳトランジスタ３５がオンする。こうし
て、ノードＨのＶssレベルが確定し、出力端子OUTの出
力レベルはＶnegレベルでラッチが掛って確定すること
になる。

【００７７】以上のごとく、本実施の形態における上記
電圧スイッチ回路２１は、図２の構成を有する正(高)電
圧スイッチ回路２２から切り換え出力される２種類の正
の高電圧Ｖpp,Ｖhhと、図５の構成を有する負電圧スイ
ッチ回路２３から出力される負電圧Ｖnegとから、入力
端子INに入力される制御信号に応じて選択して出力する
ようになっている。したがって、図１に示すごとく、電
圧ラッチ型のセンスアンプ回路３０と２つの容量素子Ｃ
1,容量素子Ｃ2との簡単な構成になっている。そのため
に、本電圧スイッチ回路２１を用いて高電圧デコーダを
構成する場合には、図３に示すように、各入力端子IN-0
〜IN-nには、センスアンプ回路３０と２つの容量素子Ｃ
1,容量素子Ｃ2とＮ‐ＭＯＳトランジスタ３１とを接続
して、正（高)電圧スイッチ回路２２および負電圧スイ
ッチ回路２３からの出力を共通に入力すればよく、図１
２に示す従来の高電圧デコーダのごとく、各入力端子に
正(高)電圧レベルシフタ回路Ａと負電圧レベルシフタ回
路Ｂとの２つのレベルシフタ回路を接続する必要がな
い。

【００７８】このように、本実施の形態においては、高
電圧デコーダの各入力信号IN毎に接続する電圧スイッチ
回路２１を簡単な回路で構成することができ、回路面積
を従来の高電圧デコーダに比して大幅に小さくすること
ができ、消費電力も削減することができる。すなわち、
本実施の形態によれば、チップ面積の増大を抑えつつ正
および負の高電圧を同一ノードに転送することが可能な
電圧スイッチ回路およびそれを用いた高電圧デコーダ回
路を構成することができるのである。

【００７９】＜第２実施の形態＞上記第１実施の形態に
おいては、上記電圧スイッチ回路２１に付加された容量
素子Ｃ1,Ｃ2の容量によっては、出力電圧の立ち上り時
間が遅くなることが考えられる。本実施の形態において
はこの点を改良するものである。

【００８０】図６は、本実施の形態における電圧スイッ
チ回路４１の回路図である。図６において、センスアン
プ回路４２,Ｎ‐ＭＯＳトランジスタ４３,正(高)電圧ス
イッチ回路４４,負電圧スイッチ回路４５,容量素子Ｃ11
および容量素子Ｃ12は、図１に示す電圧スイッチ回路２
１におけるセンスアンプ回路３０,Ｎ‐ＭＯＳトランジ
スタ３１,正(高)電圧スイッチ回路２２,負電圧スイッチ
回路２３,容量素子Ｃ1および容量素子Ｃ2と同じ構成を
有している。また、上記センスアンプ回路４２における
ノードＩと容量素子Ｃ11との間には、Ｎ‐ＭＯＳトラン
ジスタ４６を介在させ、Ｎ‐ＭＯＳトランジスタ４６の
ゲートには入力信号をインバータ回路４７によって反転
した信号を入力するようにしている。

【００８１】以上の構成において、出力端子OUTに正の
高電圧Ｖppあるいは正の高電圧Ｖhhを出力させる場合に
は、上記第１実施の形態の場合と同様に、入力端子INへ
の入力信号のレベルを「Ｈ」にして入力側のＮ‐ＭＯＳト
ランジスタ４３をオンするのであるが、その際に出力側
のＮ‐ＭＯＳトランジスタ４６はオフするために容量素
子Ｃ11はノードＩから切り離される。上記第１実施の形
態において述べたように、容量素子Ｃ11,Ｃ12の容量は
Ｃ11≪Ｃ12と設定されている。しかしながら、容量素子
Ｃ11がノードＩから切り離され、容量は寄生容量のみと
なるため非常に値が小さくなる。したがって、それに伴
って、容量素子Ｃ12も小さい値で良くなり、その結果、
電圧スイッチ回路４１の出力信号の立ち上り特性を急峻
にすることができるのである。

【００８２】尚、上記電圧スイッチ回路４１の出力端子
OUTに負電圧を出力させる場合は、上記第１実施の形態
の場合と同様に、入力端子INへの入力信号のレベルを
「Ｌ」にする。したがって、インバータ回路４７で反転さ
れた信号によってＮ‐ＭＯＳトランジスタ４６はオン
し、上記第１実施の形態の場合と同様に動作することが
できるのである。この場合には、第１実施の形態で述べ
たように、出力端子OUTの電位は容量素子Ｃ11を介して
瞬時に立ち下がるため、立ち下り特性には問題はないの
である。

【００８３】＜第３実施の形態＞出力端子に接続された
大きな寄生容量持つ複数の回路や配線等を駆動するよう
な電圧スイッチ回路である場合には、出力側に容量素子
を付加せずに上記複数の回路や配線等の寄生容量で代用
することが可能である。本実施の形態は、このような電
圧スイッチ回路に関する。

【００８４】図７は、本実施の形態における電圧スイッ
チ回路５１の回路図である。図７において、センスアン
プ回路５２,Ｎ‐ＭＯＳトランジスタ５３,正(高)電圧ス
イッチ回路５４,負電圧スイッチ回路５５および容量素
子Ｃ22は、図１に示す電圧スイッチ回路２１におけるセ
ンスアンプ回路３０,Ｎ‐ＭＯＳトランジスタ３１,正
(高)電圧スイッチ回路２２,負電圧スイッチ回路２３お
よび容量素子Ｃ2と同じ構成を有している。尚、本電圧
スイッチ回路５１における入力側の容量素子Ｃ22の容量
値は、出力側の寄生容量値より充分(２倍以上)大きくす
ることが望ましい。

【００８５】本電圧スイッチ回路５１を用いて上記高電
圧デコーダ回路を構成することによって、高電圧デコー
ダ回路の構成をより簡単にすることができ、回路面積も
小さくできるのである。

【００８６】＜第４実施の形態＞図３に示す高電圧デコ
ーダ回路は、動作初期状態において、電圧ラッチ型のセ
ンスアンプ回路２１が充分初期化されない場合も考えら
れる。本実施の形態は、充分に初期化できる高電圧デコ
ーダ回路に関する。

【００８７】図８は、本実施の形態における高電圧デコ
ーダ回路の回路図である。図８において、電圧スイッチ
回路６１,正(高)電圧スイッチ回路６２および負電圧ス
イッチ回路６３は、図３に示す上記第１実施の形態の高
電圧デコーダ回路における電圧スイッチ回路２１,正
(高)電圧スイッチ回路２２および負電圧スイッチ回路２
３と同じ構成を有している。本実施の形態における高電
圧デコーダ回路は、確実に初期化するためのリセット回
路６４を有している。以下、リセット回路６４について
説明する。

【００８８】インバータ回路６５の出力端子にはＰ‐Ｍ
ＯＳトランジスタ６６のソースが接続されており、さら
に図５に示す構成を有する負電圧レベルシフタ回路６７
の入力端子に接続されている。また、Ｐ‐ＭＯＳトラン
ジスタ６６のドレインにはＮ‐ＭＯＳトランジスタ６８
のドレインが接続されており、ノードＫを構成してい
る。また、負電圧レベルシフタ回路６７の出力端子はＮ
‐ＭＯＳトランジスタ６８のソースに接続されている。
インバータ回路６５の入力段とＰ‐ＭＯＳトランジスタ
６６およびＮ‐ＭＯＳトランジスタ６８のゲートとに
は、リセット回路６４の入力端子INが接続されて、リセ
ット信号RSTBが入力される。

【００８９】さらに、各電圧スイッチ回路６１の出力側
のノードＬ0〜Ｌnの各々にはＮ‐ＭＯＳトランジスタ６
９-0〜６９-nの一方の端子が接続され、各Ｎ‐ＭＯＳト
ランジスタ６９-0〜６９-nの他方の端子は基準電圧Ｖss
に接続されている。尚、この場合、上記他方の端子には
他の電圧値を印加しても一向に構わない。しかしなが
ら、基準Ｖssが最も安定した電源であり、基準電圧Ｖss
を印加することが望ましい。さらに、Ｎ‐ＭＯＳトラン
ジスタ６９-0〜６９-nのゲートは、共通にノードＫに接
続されている。

【００９０】上記構成を有する高電圧デコーダ回路にお
けるリセット回路６４は、リセット信号RSTBがＶssレベ
ルの場合にリセットが掛るようになっており、以下のよ
うに動作する。リセット信号RSTBのレベルがＶccレベル
である場合には、インバータ回路６５の出力はＶssレベ
ルとなる。また、負電圧レベルシフタ回路６７の出力
は、図５において説明したように、入力端子にインバー
タ回路６５からのＶssレベルの信号が入力されるために
Ｖnegレベルとなる。その結果、Ｐ‐ＭＯＳトランジス
タ６６はオフし、Ｎ‐ＭＯＳトランジスタ６８はオンし
て、ノードＫのレベルはＶnegレベルとなる。したがっ
て、電圧リセット用のＮ‐ＭＯＳトランジスタ６９-0〜
６９-nはオフし、各電圧スイッチ回路６１からの出力が
そのまま出力端子OUT-O〜OUT-nから出力されることにな
る。

【００９１】一方、上記リセット信号RSTBのレベルがＶ
ssレベルである場合には、インバータ回路６５の出力は
Ｖccレベルとなる。また、負電圧レベルシフタ回路６７
の出力は、入力端子にインバータ回路６５からのＶccレ
ベルの信号が入力されるためにＶssレベルとなる。その
結果、Ｐ‐ＭＯＳトランジスタ６６はオンし、Ｎ‐ＭＯ
Ｓトランジスタ６８はオフして、ノードＫのレベルはＶ
ccレベルとなる。したがって、電圧リセット用のＮ‐Ｍ
ＯＳトランジスタ６９-0〜６９-nはオンし、各電圧スイ
ッチ回路６１における出力側のノードＬ0〜Ｌnのレベル
が強制的に基準電圧Ｖssレベルに設定されて、初期化が
行われるのである。

【００９２】上述したように、本実施の形態における高
電圧デコーダ回路には、リセット回路６４を設けてい
る。そして、リセット回路６４には、各電圧スイッチ回
路６１の出力端子OUT-O〜OUT-nを基準電圧Ｖssに切り換
え接続するＮ‐ＭＯＳトランジスタ６９-0〜６９-nを設
け、リセット信号RSTBのレベルがＶssレベルの場合にＮ
‐ＭＯＳトランジスタ６９-0〜６９-nをオンするように
している。したがって、動作初期状態において、リセッ
ト信号RSTBをＶssレベルにすることによって、各電圧ス
イッチ回路６１における出力側のノードＬ0〜Ｌnのレベ
ルを確実に基準電圧Ｖssレベルに初期化できるのであ
る。

【００９３】＜第５実施の形態＞図８に示す高電圧デコ
ーダ回路におけるリセット回路６４では、出力側のみを
初期化するものである。したがって、各電圧スイッチ回
路６１を構成する電圧ラッチ型のセンスアンプ回路の特
性バラツキ等によって、入力側と出力側との電位が異な
ったり、各トランジスタの閾値電圧が異なったりした場
合には、動作初期状態において、上記センスアンプ回路
の出力側を初期化しても、入力側と出力側との特性バラ
ツキによって出力側が誤動作する場合も考えられる。本
実施の形態は、上述の問題点を解決して高電圧デコーダ
回路の初期化をさらに確実に行うものである。

【００９４】図９は、本実施の形態における高電圧デコ
ーダ回路の回路図である。図９において、電圧スイッチ
回路７１,正(高)電圧スイッチ回路７２,負電圧スイッチ
回路７３,インバータ回路７５,Ｐ‐ＭＯＳトランジスタ
７６,負電圧レベルシフタ回路７７,Ｎ‐ＭＯＳトランジ
スタ７８およびＮ‐ＭＯＳトランジスタ７９-0〜７９-n
は、図８に示す上記第４実施の形態の高電圧デコーダ回
路における電圧スイッチ回路６１,正(高)電圧スイッチ
回路６２,負電圧スイッチ回路６３,インバータ回路６
５,Ｐ‐ＭＯＳトランジスタ６６,負電圧レベルシフタ回
路６７,Ｎ‐ＭＯＳトランジスタ６８およびＮ‐ＭＯＳ
トランジスタ６９-0〜６９-nと同じ構成を有している。

【００９５】本実施の形態においては、上記各電圧スイ
ッチ回路７１を構成するセンスアンプ回路の入力側であ
るノードＭ0〜Ｍnと出力側であるノードＮ0〜ＮnとをＮ
‐ＭＯＳトランジスタ８０-0〜８０-nで接続し、各Ｎ‐
ＭＯＳトランジスタ８０-0〜８０-nのゲートには、Ｐ‐
ＭＯＳトランジスタ７６のドレインとＮ‐ＭＯＳトラン
ジスタ７８のドレインとが接続されて成るノードＱを接
続している。

【００９６】以上の構成によって、リセット信号RSTBの
レベルがＶssレベルの場合には、Ｎ‐ＭＯＳトランジス
タ７９-0〜７９-nがオンすると同時に、Ｎ‐ＭＯＳトラ
ンジスタ８０-0〜８０-nもオンする。したがって、各電
圧スイッチ回路７１における出力側のノードＮ0〜Ｎnの
レベルが強制的に基準電圧Ｖssレベルに設定される。そ
れと同時に、センスアンプ回路の入力側であるノードＭ
0〜Ｍnと出力側であるノードＮ0〜Ｎnとが強制的に短絡
されて同電位(基準電圧Ｖss)になる。

【００９７】また、リセットを掛けない場合には、上記
リセット信号RSTBのレベルがＶccとなり、Ｎ‐ＭＯＳト
ランジスタ７９-0〜７９-nおよびＮ‐ＭＯＳトランジス
タ８０-0〜８０-nはオフする。したがって、各電圧スイ
ッチ回路７１からの出力がそのまま出力端子OUT-O〜OUT
-nから出力される。

【００９８】尚、上記初期化時におけるノードＭ0〜Ｍn
とノードＮ0〜Ｎnとの電位は基準電圧Ｖssに限定される
ものではない、しかしながら、基準電圧Ｖssが最も安定
した電圧であり、破実に初期化を果たすためには基準電
圧Ｖssに設定することが望ましい。

【００９９】以上、説明したように、上記各実施の形態
における高電圧デコーダ回路においては、各入力端子IN
には、上記センスアンプ回路３０,４２,５２と容量素子
Ｃ1・Ｃ2,Ｃ11・Ｃ12,Ｃ22とＮ‐ＭＯＳトランジスタ３
１,４３・４６,５３とで構成される電圧スイッチ回路２
１,４１,５１を接続して、正(高)電圧スイッチ回路２
２,４４,５４および負電圧スイッチ回路２３,４５,５５
からの出力を共通に入力している。したがって、回路構
成が簡単でチップ面積が小さい電圧スイッチ回路２１,
４１,５１を用いることによって、チップ面積が小さ
く、且つ、消費電力の少ない高電圧デコーダ回路を実現
することができる。

【０１００】さらに、図１０に示すような不揮発性半導
体記憶装置のレイアウト設計において、メモリセルアレ
イ９１の各ワード線ＷＬに接続されるワードデコーダ９
４において、面積の大きい高電圧デコーダ回路９６内の
電圧スイッチ回路として上記各実施の形態による電圧ス
イッチ回路２１,４１,５１を用いることによって、ワー
ドデコーダ９４を小さくできる。したがって、高集積化
に伴ってメモリセルＭＣが縮小化されても、メモリセル
アレイ９１周辺の配置設計が容易になり、不揮発性半導
体記憶装置のレイアウト設計の容易化およびチップ面積
の縮小を実現できるのである。

【０１０１】尚、上述の説明においては、正(高)電圧ス
イッチ回路２２,４４,５４をＶpp,Ｖhhの２種類の電圧
値を選択して出力するようにしているが、選択可能な電
圧値数は増減しても一向に構わない。また、負電圧スイ
ッチ回路２３,４５,５５は１種類の負電圧値のみを出力
するようにしているが、複数の負電圧値を選択して出力
するようにしても構わない。その場合の負電圧スイッチ
回路は、図２に示す正(高)電圧スイッチ回路２２におけ
る正(高)電圧レベルシフタ回路２４,２６を図５に示す
負電圧レベル回路(負電圧スイッチ回路)２３に置換え、
Ｐ‐ＭＯＳトランジスタ２５,２７をＮ‐ＭＯＳトラン
ジスタに置換える等によって、容易に実現可能である。
こうすることによって、例えば、メモリセルの書き込
み,消去,読み出しに各種電圧レベルの制御信号を必要と
するフラッシュメモリやＥＰＲＯＭ等の不揮発性半導体
記憶装置への適用に有効となる。

【０１０２】

【発明の効果】以上より明らかなように、第１の発明の
電圧スイッチ回路は、入力信号に応じて第１,第２電圧
の何れかを切り換え出力して出力状態を保持する第１出
力状態保持手段と、その出力状態の遷移時間を設定する
第１遷移時間設定手段と、上記入力信号に応じて上記第
１出力状態保持手段と第１遷移時間設定手段とを断続す
る第１スイッチ手段を備えたので、この第１スイッチ手
段で、上記入力信号に応じて上記第１遷移時間設定手段
と第１出力状態保持手段とを断続することによって、出
力部を有して上記第１出力状態保持手段とは逆の電圧を
出力する第２出力状態保持手段における出力状態の遷移
時間を上記第１出力状態保持手段よりも短時間に設定す
る第２遷移時間設定手段の作用によって、上記出力部か
ら上記第１,第２電圧の何れかを切り換え出力すること
ができる。

【０１０３】すなわち、この発明によれば、入力部に上
記第１電圧用の電圧レベルシフタ回路と上記第２電圧用
の電圧レベルシフタ回路との二つのレベルシフタ回路を
接続する必要がない。したがって、回路構成を簡単にし
てチップ面積を小さくできるのである。

【０１０４】また、上記第１の発明の電圧スイッチ回路
は、上記第１出力状態保持手段および第２出力状態保持
手段を、第１導電型の二つの電界効果トランジスタと第
２導電型の二つの電界効果トランジスタとで成る電圧ラ
ッチ型のセンスアンプ回路で構成し、上記第１遷移時間
設定手段を第１容量素子で構成し、上記第２遷移時間設
定手段を上記第２ノードに接続された上記第１容量素子
よりも小さな電荷容量の第２容量素子で構成し、上記第
１電圧および第２電圧の切り換え出力を、上記センスア
ンプ回路の第１ノードと第１容量素子とを第１スイッチ
手段の制御端子への入力信号によって断続することによ
って行えば、上記第１電圧用のレベルシフタ回路と上記
第２電圧用の電圧レベルシフタとの二つの電圧レベルシ
フト回路を必要とはせず、簡単な回路構成で実現でき
る。

【０１０５】また、上記第１の発明の電圧スイッチ回路
は、上記入力信号に応じて、上記第２遷移時間設定手段
と上記第２出力状態保持手段とを第１スイッチ手段とは
逆の動作で断続する第２スイッチ手段を備えれば、上記
第１スイッチ手段で上記第１遷移時間設定手段と第１出
力状態保持手段とを接続する際に、上記第２遷移時間設
定手段と第２出力状態保持手段とを切り離すことができ
る。したがって、上記第２出力状態保持手段による上記
出力の切り換えをより短時間に行うことができる。その
結果、上記第１遷移時間設定手段によって設定される上
記第１出力状態保持手段の遷移時間も更に短時間にする
ことができ、動作時間を短くできるのである。

【０１０６】また、上記第１の発明の上記電圧ラッチ型
のセンスアンプ回路で構成された電圧スイッチ回路は、
上記第２ノードと第２容量素子との間に介設された第６
トランジスタと、上記入力信号のレベルを反転して上記
第６トランジスタの制御端子に印加するインバータで構
成された第２スイッチ手段を備えれば、上記第５トラン
ジスタによって上記第１ノードと上記第１容量素子とを
接続する際に、第６トランジスタによって上記第２ノー
ドと第２容量素子とが切り離される。したがって、上記
第２ノードの容量が寄生容量のみの非常に小さな値とな
り、上記第１容量素子の容量値も小さい値にでき、出力
信号の立ち上り特性を急峻にすることが可能になる。

【０１０７】また、上記第１の発明の電圧スイッチ回路
は、上記第１出力状態保持手段および第２出力状態保持
手段を、第１導電型の二つの電界効果トランジスタと第
２導電型の二つの電界効果トランジスタとで成る電圧ラ
ッチ型のセンスアンプ回路で構成し、上記第１遷移時間
設定手段を容量素子で構成し、上記第２遷移時間設定手
段を上記出力部に接続された回路の寄生容量で構成し、
上記第１スイッチ手段を制御端子で上記入力部と成す第
７トランジスタで構成すれば、回路構成を簡単にでき、
回路面積を小さくできる。

【０１０８】また、上記第１の発明の電圧スイッチ回路
は、上記第１電圧を供給する第１電圧供給手段と、上記
第２電圧を供給する第２電圧供給手段と、上記第１電圧
供給手段及び第２電圧供給手段の少なくとも一方に設け
られた選択手段を備えれば、切り換え出力する電圧値の
数を多くできる。

【０１０９】また、上記第１の発明の電圧スイッチ回路
は、上記第１電圧供給手段からの第１電圧と第２電圧供
給手段からの第２電圧との何れにも基準電圧を含めて、
上記第１電圧供給手段と第２電圧供給手段とから上記基
準電圧を供給して上記第１出力状態保持手段と第２出力
状態保持手段とを初期化可能にすれば、上記第１出力状
態保持手段および第２出力状態保持手段の誤動作を防止
することができる。

【０１１０】また、第２の発明の高電圧デコード回路
は、上記第１の発明の電圧スイッチ回路を複数並列に配
列して、上記第１電圧および第２電圧の何れか一方を各
電圧スイッチ回路から切り換え出力するので、複数配列
される入力端子の夫々には、上記第１出力状態保持手段
と第２出力状態保持手段とから構成される一つの電圧ス
イッチ回路が接続されていればよく、上記第１電圧用の
電圧レベルシフタ回路および第２電圧用の電圧レベルシ
フタ回路の二つの電圧レベルシフタ回路を接続する必要
はない。したがって、チップ面積の増大を抑え、消費電
力の増大も押さえることができる。

【０１１１】また、上記第２の発明の高電圧デコード回
路は、上記並列に配列された複数の電圧スイッチ回路に
おける上記出力部に接続されて、制御信号に応じて上記
出力部の電位を所定の電位に設定して上記電圧スイッチ
回路を初期化するリセット手段を備えれば、上記出力部
の電位レベルを確実に初期化することができる。

【０１１２】また、上記第２の発明の高電圧デコード回
路は、上記リセット手段を、上記各電圧スイッチ回路の
出力部と所定電圧の電源とに介設された複数の第８トラ
ンジスタと、上記各第８トランジスタの制御端子に共通
に上記制御信号に応じて上記第８トランジスタをオン・
オフ可能な２つのレベルの電圧を切り換え出力する第３
電圧供給手段で構成すれば、第３電圧供給手段からの出
力信号に応じて、上記出力部の電位レベルを確実に初期
化できる。

【０１１３】また、上記第２の発明の高電圧デコード回
路は、上記リセット手段を、上記並列に配列された複数
の電圧スイッチ回路における上記出力部と入力部とに接
続されて、上記制御信号に応じて上記出力部と入力部と
を短絡する短絡手段を備えるように成せば、上記出力部
の電位を所定の電位に設定すると共に、上記出力部と入
力部とを短絡できる。したがって、動作初期状態におい
て、上記入力部と出力部との特性のバラツキに起因する
誤動作を防止できる。

【０１１４】また、上記第２の発明の高電圧デコード回
路は、上記リセット手段を、上記各電圧スイッチ回路に
おける上記出力部と入力部との間に介設されると共に、
制御端子に上記第３電圧供給手段が接続された複数の第
９トランジスタを備えて、上記第８トランジスタがオン
する際に上記第９トランジスタもオンするように成せ
ば、上記各電圧スイッチ回路の出力部の電位を所定電圧
に設定すると同時に、上記出力部と入力部とを短絡でき
る。したがって、動作初期状態において、上記入力部と
出力部との特性のバラツキに起因する誤動作を防止でき
る。

【０１１５】また、第３の発明の不揮発性半導体記憶装
置は、上記第２の発明の高電圧デコード回路を用いて構
成したので、ワードデコーダを構成する高電圧デコード
回路に用いられる電圧スイッチ回路は、電圧ラッチ型の
センスアンプ回路を用いた簡単な回路構成になってお
り、上記高電圧デコード回路はチップ面積が小さくなっ
ている。したがって、フラッシュメモリやＥＰＲＯＭの
ようなメモリセルのゲートに正・負の複数レベルの電圧
印加が必要となる不揮発性半導体記憶装置において、高
集積化に伴ってメモリセルが縮小化されても、メモリセ
ルアレイ周囲の配置設計が容易であり、レイアウト設計
を容易にできる。

【図面の簡単な説明】

【図１】 この発明の電圧スイッチ回路における回路図
である。

【図２】 図１に示す電圧スイッチ回路に用いられる正
(高)電圧スイッチ回路の回路図である。

【図３】 この発明の高電圧デコード回路の回路図であ
る。

【図４】 図２に示す正(高)電圧スイッチ回路に用いら
れる正(高)電圧レベルシフタ回路の回路図である。

【図５】 図１に示す電圧スイッチ回路に用いられる負
電圧スイッチ回路の回路図である。

【図６】 図１とは異なる電圧スイッチ回路の回路図で
ある。

【図７】 図１および図６とは異なる電圧スイッチ回路
の回路図である。

【図８】 図３とは異なる高電圧デコーダ回路の回路図
である。

【図９】 図３および図８とは異なる高電圧デコーダ回
路の回路図である。

【図１０】 この発明の不揮発性半導体記憶装置として
のフラッシュメモリにおけるブロック図である。

【図１１】 従来のレベルシフタ回路の回路図である。

【図１２】 従来の高電圧デコード回路の回路図であ
る。

【符号の説明】

１,３,７,９,２５,２７,３２,３３,６６,７６,Ｐ11,Ｐ1
2…Ｐ‐ＭＯＳトランジスタ、 ２,６,８,４７,６５,７５,inv11…インバータ回路、 ４,５,１０,１１,２８,３１,３４,３５,４３,４６,５
３,６８,６９,７８,７９,８０,Ｎ11,Ｎ12…Ｎ‐ＭＯＳ
トランジスタ、 ２１,４１,５１,６１,７１…電圧スイッチ回路、 ２２,４４,５４,６２,７２…正(高)電圧スイッチ回路、 ２３,４５,５５,６３,６７,７３,７７…負電圧スイッチ
回路(負電圧レベルシフタ回路)、 ２４,２６…正(高)電圧レベルシフタ回路、 ２９…高電圧制御ロジック回路、 ３０,４２,５２…センスアンプ回路、 ６４,７４…リセット回路、 ９１…メモリセルアレイ、 ９２…コラムデコーダ、 ９３…消去回路、 ９４…ワードデコーダ、 ９５…デコーダ回路、 ９６…高電圧デコーダ回路、 ９７…ワード線ドライバ回路、 IN…入力端子、 OUT,Ｏ1〜Ｏ3…出力端子、 Ｃ1,Ｃ2,Ｃ11,Ｃ12,Ｃ22,Ｃ31,Ｃ32,Ｃ41,Ｃ42…容量素
子、 ＷＬ…ワード線、 ＭＣ…メモリセル、 ＢＬ…ビット線、 ＳＬ…共通配線。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AD02 AD03 AD09 AD10 AE00 5J055 AX12 AX44 AX47 BX03 BX18 CX00 DX13 DX14 DX22 DX72 DX83 EY10 EY21 EZ05 EZ20 EZ38 FX01 FX17 GX01 5J056 AA11 BB17 BB51 BB57 CC21 DD13 DD28 DD29 DD51 EE07 EE11 FF07

Claims (13)

【特許請求の範囲】
1. 【請求項１】 第１電圧と第２電圧とが入力されて、入
   力信号に応じて上記第１電圧および第２電圧の何れか一
   方を切り換え出力する電圧スイッチ回路において、 上記入力信号に応じて上記第１電圧および第２電圧の何
   れか一方を切り換え出力し、その出力状態を保持する第
   １出力状態保持手段と、 出力部を有すると共に、上記入力信号に応じて上記第１
   電圧および第２電圧のうち上記第１出力状態保持手段か
   らの出力とは反対の電圧を上記出力部から切り換え出力
   し、その出力状態を保持する第２出力状態保持手段と、 上記第１出力状態保持手段における出力状態の遷移時間
   を設定する第１遷移時間設定手段と、 上記第２出力状態保持手段における出力状態の遷移時間
   を、上記第１出力状態保持手段における遷移時間よりも
   短時間に設定する第２遷移時間設定手段と、 上記入力信号の入力部を有すると共に、上記入力信号に
   応じて第１遷移時間設定手段と上記第１出力状態保持手
   段とを断続する第１スイッチ手段を備えたことを特徴と
   する電圧スイッチ回路。
2. 【請求項２】 請求項１に記載の電圧スイッチ回路にお
   いて、 上記第１出力状態保持手段は、上記第１電圧がソースに
   入力される第１導電型の第１電界効果トランジスタと、
   この第１電界効果トランジスタのドレインにドレインが
   接続されて第１ノードを形成すると共に、ソースには上
   記第２電圧が入力される第２導電型の第２電界効果トラ
   ンジスタとで構成され、 上記第２出力状態保持手段は、上記第１電圧がソースに
   入力される上記第１導電型の第３電界効果トランジスタ
   と、この第３電界効果トランジスタのドレインにドレイ
   ンが接続されて上記出力部としての第２ノードを形成す
   ると共に、ソースには上記第２電圧が入力される上記第
   ２導電型の第４電界効果トランジスタとで構成されて、
   上記第１電界効果トランジスタと第２電界効果トランジ
   スタとのゲートが上記第２ノードに接続される一方、上
   記第１ノードが上記第３電界効果トランジスタと上記第
   ４電界効果トランジスタとのゲートに接続されており、 上記第１遷移時間設定手段は、一端が上記第２電界効果
   トランジスタのソースに接続された第１容量素子で構成
   され、 上記第２遷移時間設定手段は、上記第２ノードと上記第
   ４電界効果トランジスタのソースとの間に介設されると
   共に、上記第１容量素子よりも小さな電荷容量を有する
   第２容量素子で構成され、 上記第１スイッチ手段は、上記第１ノードと上記第１容
   量素子の他端とに介設されて、制御端子を上記入力部と
   する第５トランジスタで構成されていることを特徴とす
   る電圧スイッチ回路。
3. 【請求項３】 請求項１に記載の電圧スイッチ回路にお
   いて、 上記入力信号に応じて、上記第２遷移時間設定手段と上
   記第２出力状態保持手段とを第１スイッチ手段とは逆の
   動作で断続する第２スイッチ手段を備えたことを特徴と
   する電圧スイッチ回路。
4. 【請求項４】 請求項２に記載の電圧スイッチ回路にお
   いて、 上記第２ノードと第２容量素子との間に介設された第６
   トランジスタと、 上記入力信号のレベルを反転して上記第６トランジスタ
   の制御端子に入力するインバータで構成された第２スイ
   ッチ手段を備えたことを特徴とする電圧スイッチ回路。
5. 【請求項５】 請求項１に記載の電圧スイッチ回路にお
   いて、 上記第１出力状態保持手段は、上記第１電圧がソースに
   入力される第１導電型の第１電界効果トランジスタと、
   この第１電界効果トランジスタのドレインにドレインが
   接続されて第１ノードを形成すると共に、ソースには上
   記第２電圧が入力される第２導電型の第２電界効果トラ
   ンジスタとで構成され、 上記第２出力状態保持手段は、上記第１電圧がソースに
   入力される上記第１導電型の第３電界効果トランジスタ
   と、この第３電界効果トランジスタのドレインにドレイ
   ンが接続されて上記出力部としての第２ノードを形成す
   ると共に、ソースには上記第２電圧が入力される上記第
   ２導電型の第４電界効果トランジスタとで構成されて、
   上記第１電界効果トランジスタと第２電界効果トランジ
   スタとのゲートが上記第２ノードに接続される一方、上
   記第１ノードが上記第３電界効果トランジスタと上記第
   ４電界効果トランジスタとのゲートに接続されており、 上記第１遷移時間設定手段は、一端が上記第２電界効果
   トランジスタのソースに接続された容量素子で構成さ
   れ、 上記第２遷移時間設定手段は、上記出力部に接続された
   回路の寄生容量で構成され、 上記第１スイッチ手段は、上記第１ノードと上記容量素
   子の他端とに介設されて、制御端子を上記入力部とする
   第７トランジスタで構成されていることを特徴とする電
   圧スイッチ回路。
6. 【請求項６】 請求項１乃至請求項５の何れか一つに記
   載の電圧スイッチ回路において、 上記第１電圧を供給する第１電圧供給手段と、 上記第２電圧を供給する第２電圧供給手段と、 上記第１電圧供給手段及び第２電圧供給手段の少なくと
   も一方に設けられて、上記供給する電圧を複数の異なる
   電圧から切り換え選択する選択手段を備えたことを特徴
   とする電圧スイッチ回路。
7. 【請求項７】 請求項６に記載の電圧スイッチ回路にお
   いて、 上記第１電圧供給手段からの第１電圧と第２電圧供給手
   段からの第２電圧との何れにも基準電圧が含まれてお
   り、 上記第１電圧供給手段と第２電圧供給手段とから上記基
   準電圧を供給することによって、上記第１出力状態保持
   手段と第２出力状態保持手段とを初期化可能になってい
   ることを特徴とする電圧スイッチ回路。
8. 【請求項８】 請求項１乃至請求項７の何れか―つに記
   載の電圧スイッチ回路を複数並列に配列して、上記第１
   電圧および第２電圧の何れか一方を各電圧スイッチ回路
   から切り換え出力することを特徴とする高電圧デコード
   回路。
9. 【請求項９】 請求項８に記載の高電圧デコード回路に
   おいて、 上記並列に配列された複数の電圧スイッチ回路における
   上記出力部に接続されて、制御信号に応じて上記出力部
   の電位を所定の電位に設定して、上記電圧スイッチ回路
   を初期化するリセット手段を備えたことを特徴とする高
   電圧デコーダ回路。
10. 【請求項１０】 請求項９に記載の高電圧デコード回路
    において、 上記リセット手段は、 上記各電圧スイッチ回路の出力部と所定電圧の電源とに
    介設された複数の第８トランジスタと、 上記各第８トランジスタの制御端子に共通に接続され
    て、上記制御信号に応じて上記第８トランジスタをオン
    ・オフ可能な２つのレベルの電圧を切り換え出力する第
    ３電圧供給手段で構成されていることを特徴とする高電
    圧デコード回路。
11. 【請求項１１】 請求項９に記載の高電圧デコード回路
    において、 上記リセット手段は、上記並列に配列された複数の電圧
    スイッチ回路における上記出力部と入力部とに接続され
    て、上記制御信号に応じて上記出力部と入力部とを短絡
    する短絡手段を備えていることを特徴とする高電圧デコ
    ーダ回路。
12. 【請求項１２】 請求項１０に記載の高電圧デコード回
    路において、 上記リセット手段は、 上記各電圧スイッチ回路における上記出力部と入力部と
    の間に介設されると共に、制御端子に上記第３電圧供給
    手段が接続された複数の第９トランジスタを備えて、 上記第８トランジスタがオンする際に上記第９トランジ
    スタもオンするようになっていることを特徴とする高電
    圧デコード回路。
13. 【請求項１３】 請求項９乃至請求項１２の何れか一つ
    に記載の高電圧デコード回路を用いて構成されたことを
    特微とする不揮発性半導体記憶装置。