JP2019121413A - 電源切替制御回路 - Google Patents

Abstract

【目的】フラッシュメモリの動作を書き換えから読み出しへと素早く移行させることが可能な電源切替制御回路を提供する。【構成】第２の電圧を第２ラインに出力するレギュレータと、書換期間及び書換終了期間に電源ライン、読出期間に第２ラインを中間ラインに接続する第１の切替回路と、第３ライン及び中間ラインと電圧出力ラインとの接続切替を行う第２の切替回路と、を有する。第２の切替回路は、書換期間に第３ライン及び電圧出力ラインを接続する第１スイッチと、第１スイッチに並列に接続され、書換終了期間に電圧出力ラインから第３ラインへの電流の逆流を防止する逆流防止回路と、読出期間に中間ライン及び電圧出力ラインを接続する第２スイッチと、を含む。逆流防止回路は、第２電圧と電源電圧との間の電圧レベルの逆流防止制御信号に応じて、書換終了期間の電圧出力ラインの電圧が第２電圧となるように制御する。【選択図】図１

Description

本発明は、電源切替制御回路、特にフラッシュメモリ等の半導体記憶装置に搭載される電源切替制御回路に関する。

不揮発性の半導体記憶装置として、フラッシュメモリが広く用いられている。フラッシュメモリでは、メモリセルに電圧を印加することにより、データの書き込み、読み出し及び消去を行う。その際、データの書き込み、読み出し及び消去に用いる電圧はそれぞれ異なるため、電源電圧の切り替えが行われている（例えば、特許文献１）。

フラッシュメモリにおいてデータの書き込み時（以下、書き換え時と称する）及び読み出し時における電圧の切り替えを制御する電源切替制御回路は、例えば第１ライン及び第２ラインの間に設けられたレギュレータと、中間ラインを介して接続された第１の切替回路及び第２の切替回路と、を有する。

レギュレータは、第１ラインから第１電圧の供給を受け、これを降圧して第１電圧よりも低く且つ電源電圧よりも高い第２電圧を生成し、第２ラインに出力する。

第１の切替回路は、第２ラインと中間ラインとの間に設けられている。第１の切替回路は、データの書き換え時には、中間ラインを電源と接続し、読み出し時には、中間ラインを第２ラインと接続するように接続切替えを行う。これにより、中間ラインは、データの書き換え時には電源電圧、読み出し時には第２電圧の電圧レベルとなる。

第２の切替回路は、データの書き換え時には第１電圧より高い第３電圧、読み出し時には電源電圧の電圧レベルとなる第３ラインに接続されている。第２の切替回路は、メモリセルのゲートに接続された電圧出力ラインを、データの書き換え時には第３ラインに接続し、読み出し時には中間ラインに接続するように接続切替を行う。これにより、電圧出力ラインは、データの書き換え時には第３電圧、読み出し時には第２電圧の電圧レベルとなる。

第２の切替回路は、中間ラインと電圧出力ラインとの間に設けられたＰチャネル型ＭＯＳトランジスタと、第３ラインと電圧出力ラインとの間に設けられたＮチャネル型ＭＯＳトランジスタと、を有する。これらのＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのゲート端子には、データの書き換え時に第３ラインの電圧レベルとなる信号が印加される。

また、第３ラインと電圧出力ラインとの間には、直列に接続された２つのＰチャネル型ＭＯＳトランジスタからなるトランジスタ対が、上記Ｎチャネル型ＭＯＳトランジスタに並列に設けられている。トランジスタ対を構成する一方のＰチャネル型ＭＯＳトランジスタのゲート端子には、データの読み出し時に第３ラインの電圧レベルの信号となる信号が印加される。トランジスタ対を構成する他方のＰチャネル型ＭＯＳトランジスタのゲート端子には、逆流防止制御信号が印加される。

逆流防止制御信号を生成する信号生成回路は、例えば逆流防止制御信号を出力する信号出力ラインにドレイン端子が接続された第１のＰチャネル型ＭＯＳトランジスタと、第２のＰチャネル型ＭＯＳトランジスタと、を含む。第１のＰチャネル型ＭＯＳトランジスタのソース端子には、第２電圧の電圧レベルを有する電圧が印加される。第２のＰチャネル型ＭＯＳトランジスタのソース端子には、電源電圧が印加される。第１のＰチャネル型ＭＯＳトランジスタのゲート端子には信号出力ラインの電圧レベルを制御する制御信号が印加され、第２のＰチャネル型ＭＯＳトランジスタのゲート端子には制御信号の信号レベルを反転した信号が印加される。制御信号は、データの書き換え時に第２電圧の電圧レベルとなり、読み出し時に接地電位の電圧レベルとなる信号である。

特開２０１０−９７６７６号公報

上記のような電源切替制御回路を有するフラッシュメモリがデータの書き換え動作を終了するとき、電圧出力ラインは直列に接続された２つのＰチャネル型ＭＯＳトランジスタからなるトランジスタ対を介して放電され、第３ラインの電圧レベルから、電源レベルよりＰチャネル型ＭＯＳトランジスタの閾値電圧分高いレベルまで低下する。一方、中間ラインはデータの書き換え時と同じ電源電圧の電圧レベルに維持される。

その後、フラッシュメモリが読み出し動作を開始すると、中間ラインは第２ラインと接続される。信号生成回路の第１のＰチャネル型ＭＯＳトランジスタのゲート端子には、接地電位レベルの制御信号が印加され、第２のＰチャネル型ＭＯＳトランジスタのゲート端子には、第２電圧の電圧レベルが印加される。これにより、第１のＰチャネル型ＭＯＳトランジスタがオンとなり、第２のＰチャネル型ＭＯＳトランジスタがオフとなるため、逆流防止制御信号は第２電圧の電圧レベルとなる。

逆流防止制御信号が第２電圧の電圧レベルであるため、第２の切替回路のトランジスタ対を構成する他方のＰチャネル型ＭＯＳトランジスタはオフとなり、第３ラインと電圧出力ラインとの間に電流は流れない。その結果、読み出し動作を開始する前に電源電圧のレベルだった中間ラインと、電源電圧よりもＰチャネル型ＭＯＳトランジスタの閾値電圧分高い電圧レベルだった電圧出力ラインと、レギュレータの出力である第２ラインと、が接続されることになる。このとき、中間ラインの負荷容量は無視できるほど小さいが、電圧出力ラインはメモリセルのゲートに電圧を供給するラインであるため負荷容量が大きい。そのため、電圧出力ラインの負荷容量とのカップリングにより第２ラインの電圧レベルは低下する。一方、電圧出力ラインはカップリングにより低下した第２ラインの電圧レベルまで上昇する。その後、レギュレータの駆動能力により、一定時間経過後に第２ライン及び電圧出力ラインは第２電圧の電圧レベルに戻ることになる。第２ライン及び電圧出力ラインが第２電圧の電圧レベルに戻った後、フラッシュメモリは読み出し動作を行うことが可能となる。

このように、フラッシュメモリが書き込み動作の終了から読み出し動作の開始までの間には、第２ラインの電圧レベルがいったん低下してから第２電圧の電圧レベルに戻るまでの期間である所謂「ウェイト期間」が必要となる。したがって、書き換え動作を終了後にすぐに読み出し動作を開始することができないという問題があった。

また、第１ラインの電圧及び第２ラインの電圧を共通に用いる２つのバンクから構成されるフラッシュメモリにおいて、一方のバンクでデータを書き換え中に他方のバンクからデータを読み出す両バンク同時動作を行った場合、書き換え終了時の第２ラインの電圧レベルの低下は、読み出し動作中のバンクに影響を与え、誤ったデータを読み出してしまう可能性がある。

逆流防止制御信号を常時第２ラインの電圧レベルとすることで、書き換え終了期間の電圧出力ラインを第２ラインよりもＰチャネル型ＭＯＳトランジスタの閾値電圧分高い電圧レベルにする方法も考えられる。しかし、その場合、カップリングにより第２ラインの電圧レベルは上昇する。読み出し動作時、第２ラインの電圧レベルが第２電圧よりも高いとレギュレータはカットオフとなり、その後の読み出し動作により第２ラインの電圧レベルは大幅に低下し、誤データを読み出す可能性がある。

本発明は上記問題点に鑑みてなされたものであり、フラッシュメモリによる書き換え動作から読み出し動作への素早い移行を可能にするとともに誤データの読み出しを抑制することが可能な電源切替制御回路を提供することを目的とする。

本発明に係る電源切替制御回路は、半導体メモリに搭載され、データの書き換えを行う書換期間及びデータの読み出しを行う読出期間において、メモリセルに印加する電圧の切替制御を行う電源切替制御回路であって、電源電圧よりも電圧の高い第１の電圧を有する第１ラインに接続され、前記第１の電圧を降圧し、前記第１の電圧よりも低く且つ前記電源電圧よりも高い第２の電圧を生成して、第２ラインに出力するレギュレータと、前記第２ライン及び前記電源電圧を供給する電源ラインのいずれか一方と中間ラインとの接続切替を行い、前記書換期間及び前記書換期間から前記読出期間への移行期間である書換終了期間において前記中間ラインを前記電源ラインに接続し、前記読出期間において前記中間ラインを前記第２ラインに接続する第１の切替回路と、前記書換期間に前記第１の電圧よりも高い第３の電圧を有し、前記書換終了期間に前記第３の電圧から前記電源電圧に切り替わり、前記読出期間に前記電源電圧となるように電圧レベルが制御される第３ラインに接続され、前記第３ライン及び前記中間ラインのいずれか一方を前記電圧出力ラインに接続する接続切替を行う第２の切替回路と、を有し、前記第２の切替回路は、前記書換期間でオン、前記書換終了期間及び前記読出期間でオフとなり、前記書換期間において前記第３ラインを前記電圧出力ラインに接続する第１スイッチと、前記第１スイッチと並列に接続され、前記書換期間及び前記書換終了期間において前記第３ラインを前記電圧出力ラインに接続する逆流防止回路と、前記書換期間及び前記書換終了期間でオフ、前記読出期間でオンとなり、前記読出期間において前記中間ラインを前記電圧出力ラインに接続する第２スイッチと、を含み、前記逆流防止回路は、前記書換期間及び前記書換終了期間において前記第２電圧と前記電源電圧との間の電圧レベルを有する逆流防止制御信号の供給を受け、前記書換終了期間における前記電圧出力ラインの電圧が前記第２電圧となるように制御することを特徴とする。

本発明に係る電源切替制御回路によれば、フラッシュメモリは書き換え動作の終了後に素早く読み出し動作を開始することが可能となる。また、誤データの読み出しを抑制することが可能となる。

実施例１の電源切替制御回路の構成を示す回路図である。 実施例１の信号生成回路の構成を示す回路図である。 実施例１の電源切替動作時における各ラインの電圧及び信号の波形を示す図である。 比較例の信号生成回路の構成を示す回路図である。 比較例の電源切替動作時における各ラインの電圧及び信号の波形を示す図である。 実施例２の信号生成回路の構成を示す回路図である。 実施例２の電源切替動作時における各ラインの電圧及び信号の波形を示す図である。

以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

図１は、本実施例の電源切替制御回路１００の構成を示す回路図である。電源切替制御回路１００は、不揮発性の半導体メモリ（例えば、フラッシュメモリ）に搭載されている。電源切替制御回路１００は、フラッシュメモリ内のメモリセルに電圧出力ラインＺＶＤＤＬを介して接続され、メモリセルトランジスタ（図示せず）のゲートにゲート電圧を供給する。

電源切替制御回路１００は、レギュレータ１０、第１の切替回路１１及び第２の切替回路１２を有する。第１の切替回路１１及び第２の切替回路１２は、中間ラインＺＶＤＤＷを介して接続されている。

レギュレータ１０は、入力端子ＶＩＮが第１ラインＰＷＬに接続されている。第１ラインＰＷＬは、電源電圧ＶＤＤを昇圧した第１電圧Ｖ１の電圧レベルを有する。レギュレータ１０は、第１ラインＰＷＬ上の電圧を降圧した電圧を第２ラインＶＤ２５に出力する。第２ラインＶＤ２５は、電源電圧ＶＤＤよりも高く且つ第１電圧Ｖ１よりも低い第２電圧Ｖ２の電圧レベルを有する。

第１の切替回路１１は、中間ラインＺＶＤＤＷと第２ラインＶＤ２５及び電源電圧ＶＤＤを供給する電源ラインとのいずれか一方との接続切替を行う切替回路である。第１の切替回路１１は、Ｐチャネル型（第１導電型）ＭＯＳトランジスタであるトランジスタＰＭ１０、Ｎチャネル型（第１導電型とは反対導電型の第２導電型）ＭＯＳトランジスタであるトランジスタＮＭ１０、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＮＭ１１及びＰチャネル型ＭＯＳトランジスタであるトランジスタＰＭ１１を含む。

トランジスタＰＭ１０は、ソース端子が第２ラインＶＤ２５に接続され、ドレイン端子が中間ラインＺＶＤＤＷに接続されている。トランジスタＰＭ１０のウェル（バックゲート）は第１ラインＰＷＬに接続されている。トランジスタＰＭ１０のゲート端子には、制御信号ＥＮＶＤ２５が供給される。制御信号ＥＮＶＤ２５は、中間ラインＺＶＤＤＷに出力する電圧のレベルを制御する信号である。制御信号ＥＮＶＤ２５は、メモリセルの書き換え時に第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。また、制御信号ＥＮＶＤ２５は、メモリセルの読み出し時に接地電位ＶＳＳの電圧レベル（ローレベル）となる。

トランジスタＮＭ１０は、ドレイン端子がトランジスタＰＭ１０のソース端子及び第２ラインＶＤ２５に接続され、ソース端子がトランジスタＰＭ１０のドレイン端子及び中間ラインＺＶＤＤＷに接続されている。トランジスタＮＭ１０のゲート端子には、制御信号ＥＮＶＤ２５Ｎが供給される。制御信号ＥＮＶＤ２５Ｎは、中間ラインＺＶＤＤＷに出力する電圧のレベルを制御する信号であり、制御信号ＥＮＶＤ２５の信号レベルを反転した信号レベルを有する。すなわち、制御信号ＥＮＶＤ２５Ｎは、メモリセルの書き換え時に接地電位ＶＳＳの電圧レベル（ローレベル）となる。また、制御信号ＥＮＶＤ２５Ｎは、メモリセルの読み出し時に第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。

トランジスタＮＭ１１は、電源電圧ＶＤＤを供給する電源ラインにドレイン端子が接続されている。トランジスタＮＭ１１のソース端子は、中間ラインＺＶＤＤＷに接続されるとともに、トランジスタＮＭ１０のソース端子及びトランジスタＰＭ１０のドレイン端子に接続されている。トランジスタＮＭ１１のゲート端子には、制御信号ＥＮＶＤＤが供給される。制御信号ＥＮＶＤＤは、中間ラインＺＶＤＤＷに出力する電圧のレベルを制御する信号である。制御信号ＥＮＶＤＤは、メモリセルの書き換え時に第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。また、制御信号ＥＮＶＤＤは、メモリセルの読み出し時に接地電位ＶＳＳの電圧レベル（ローレベル）となる。

トランジスタＰＭ１１は、電源電圧ＶＤＤを供給する電源ラインにソース端子が接続されている。トランジスタＰＭ１１のドレイン端子は、トランジスタＮＭ１１のソース端子に接続され、中間ラインＺＶＤＤＷに接続されるとともに、トランジスタＮＭ１０のソース端子及びトランジスタＰＭ１０のドレイン端子に接続されている。トランジスタＰＭ１１のウェルは第１ラインＰＷＬに接続されている。トランジスタＰＭ１１のゲート端子には、制御信号ＥＮＶＤＤＮが供給される。制御信号ＥＮＶＤＤＮは、中間ラインＺＶＤＤＷに出力する電圧のレベルを制御する信号であり、制御信号ＥＮＶＤＤの信号レベルを反転した信号レベルを有する。すなわち、制御信号ＥＮＶＤＤＮは、メモリセルの読み出し時には第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。また、制御信号ＥＮＶＤＤＮは、メモリセルの書き換え時には接地電位ＶＳＳの電圧レベル（ローレベル）となる。

メモリセルの書き換え時には、トランジスタＮＭ１０及びＰＭ１０がオフとなり、トランジスタＮＭ１１及びＰＭ１１がオンとなる。これにより、中間ラインＺＶＤＤＷは電源電圧ＶＤＤを供給する電源ラインに接続され、中間ラインＺＶＤＤＷは電源電圧ＶＤＤの電圧レベルとなる。

一方、メモリセルの読み出し時には、トランジスタＮＭ１０及びＰＭ１０がオンとなり、トランジスタＮＭ１１及びＰＭ１１がオフとなる。これにより、中間ラインＺＶＤＤＷは第２ラインＶＤ２５に接続され、中間ラインＺＶＤＤＷは第２ラインＶＤ２５の電圧レベルとなる。

第２の切替回路１２は、電圧出力ラインＺＶＤＤＬと中間ラインＺＶＤＤＷ及び第３ラインＶＥＰのいずれか一方との接続切替を行う切替回路である。第２の切替回路１２は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ１２及びＮチャネル型ＭＯＳトランジスタであるトランジスタＮＭ１２を含む。また、第２の切替回路１２は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ１３及びＰＭ１４からなるトランジスタ対を含む。トランジスタＰＭ１３及びＰＭ１４からなるトランジスタ対は、トランジスタＮＭ１２に並列に接続されている。

第３ラインＶＥＰは、データの書き換え時に第３電圧Ｖ３となり、読み出し時に電源電圧ＶＤＤとなるように電圧レベルが制御される。第３電圧Ｖ３は、第１電圧Ｖ１とＰチャネル型ＭＯＳトランジスタの閾値電圧ＰＶｔ（以下、ＰＭＯＳの閾値電圧ＰＶｔと称する）とを足した電圧レベルよりも充分に高い。

トランジスタＰＭ１２のドレイン端子は、中間ラインＺＶＤＤＷに接続され、中間ラインＺＶＤＤＷを介してトランジスタＮＭ１０のソース端子、トランジスタＰＭ１０のドレイン端子、トランジスタＮＭ１１のソース端子及びトランジスタＰＭ１１のドレイン端子に接続されている。トランジスタＰＭ１２のソース端子は、電圧出力ラインＺＶＤＤＬに接続されている。トランジスタＰＭ１２のソース端子及びウェルは互いに接続されている。トランジスタＰＭ１２のゲート端子には、制御信号ＨＶＯが供給される。制御信号ＨＶＯは、電圧出力ラインＺＶＤＤＬに出力する電圧のレベルを制御する信号である。制御信号ＨＶＯは、メモリセルの書き換え時にハイレベル、読み出し時にローレベルとなる。ハイレベルでは、制御信号ＨＶＯは第３ラインＶＥＰの電圧レベルとなる。

トランジスタＮＭ１２は、ドレイン端子が第３ラインＶＥＰに接続されている。トランジスタＮＭ１２のソース端子は、電圧出力ラインＺＶＤＤＬに接続され、電圧出力ラインＺＶＤＤＬを介してトランジスタＰＭ１２のソース端子及びウェルに共通に接続されている。トランジスタＮＭ１２のゲート端子には、制御信号ＨＶＯが供給される。

トランジスタＮＭ１２は、メモリセルの書き換え時にオンとなり、第３ラインＶＥＰを電圧出力ラインＺＶＤＤＬに接続する第１スイッチである。トランジスタＰＭ１２は、メモリセルの読み出し時にオンとなり、中間ラインＺＶＤＤＷを電圧出力ラインＺＶＤＤＬに接続する第２スイッチである。

トランジスタ対を構成するトランジスタＰＭ１３及びＰＭ１４は、ドレイン端子同士が互いに接続されている。トランジスタＰＭ１３のソース端子は、第３ラインＶＥＰに接続されている。トランジスタＰＭ１３のソース端子及びウェルは互いに接続されている。トランジスタＰＭ１３のゲート端子には、制御信号ＨＶＯＮが供給される。制御信号ＨＶＯＮは、制御信号ＨＶＯと逆の論理で信号レベルが変化する信号であり、メモリセルの書き換え時にはローレベル、読み出し時にハイレベルとなる。ハイレベルでは、制御信号ＨＶＯＮは第３ラインＶＥＰの電圧レベルとなる。

トランジスタＰＭ１４のソース端子は、電圧出力ラインＺＶＤＤＬに接続され、トランジスタＮＭ１２のソース端子及びトランジスタＰＭ１２のソース端子に接続されている。トランジスタＰＭ１４のソース端子及びウェルは互いに接続されている。トランジスタＰＭ１４のゲート端子には、逆流防止制御信号ＳＴＰが供給される。

トランジスタＰＭ１３及びＰＭ１４は、フラッシュメモリが書き換え動作から読み出し動作へと移行する間の書換終了期間において、第３ラインＶＥＰを電圧出力ラインＺＶＤＤＬに接続するとともに電圧出力ラインＺＶＤＤＬから第３ラインＶＥＰへの電流の逆流を防止する逆流防止回路としての機能を有する。特に、トランジスタＰＭ１４は、ゲート端子に逆流防止信号ＳＴＰの信号レベル（電圧レベル）を印加することにより電圧出力ラインＺＶＤＤＬの電圧レベルをトランジスタＰＭ１４の閾値電圧と逆流防止信号ＳＴＰの信号レベルとの和に相当する電圧レベルまで低下させた後、逆流防止機能が働く。

図２は、逆流防止制御信号ＳＴＰを生成する信号生成回路２０の回路図である。信号生成回路２０は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ２０、ＰＭ２１及びＰＭ２２と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＮＭ２０及びＮＭ２１と、を含む。

トランジスタＮＭ２０のドレイン端子及びゲート端子は、逆流防止制御信号ＳＴＰを出力する信号出力ラインＳＬに接続されている。トランジスタＮＭ２０のソース端子は、トランジスタＮＭ２１のドレイン端子に接続されている。

トランジスタＮＭ２１のソース端子は接地されている。トランジスタＮＭ２１のゲート端子には、制御信号ＥＮが供給される。制御信号ＥＮは、信号出力ラインＳＬの電圧レベルを制御する制御信号である。制御信号ＥＮは、メモリセルの書き換え時には第２ラインＶＤ２５の電圧レベル（ハイレベル）、読み出し時には接地電位ＶＳＳの電圧レベル（ローレベル）となる。

トランジスタＰＭ２０のドレイン端子は、信号出力ラインＳＬに接続されている。トランジスタＰＭ２０のソース端子は、トランジスタＰＭ２１のドレイン端子に接続されている。トランジスタＰＭ２０のウェルは第１ラインＰＷＬに接続されている。トランジスタＰＭ２０のゲート端子には、制御信号ＥＮＮが供給される。制御信号ＥＮＮは、信号出力ラインＳＬの電圧レベルを制御する制御信号であり、制御信号ＥＮと逆の論理で信号レベルが変化する。制御信号ＥＮＮは、メモリセルの書き換え時には接地電位ＶＳＳの電圧レベル（ローレベル）、読み出し時には第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。

トランジスタＰＭ２１のソース端子は、第２ラインＶＤ２５に接続されている。また、トランジスタＰＭ２１のソース端子及びウェルは互いに接続されている。トランジスタＰＭ２１のゲート端子は、信号出力ラインＳＬに接続されるとともに、トランジスタＮＭ２０のゲート端子に接続されている。

トランジスタＰＭ２２のソース端子は、第２ラインＶＤ２５に接続されている。トランジスタＰＭ２２のドレイン端子は、信号出力ラインＳＬに接続されている。トランジスタＰＭ２２のウェルは、第１ラインＰＷＬに接続されている。トランジスタＰＭ２２のゲート端子には、制御信号ＥＮが供給される。

トランジスタＰＭ２１及びトランジスタＮＭ２０は、ダイオード接続されている。トランジスタＰＭ２０及びトランジスタＮＭ２１がともにオンである場合、トランジスタＰＭ２１及びトランジスタＮＭ２０は電流を流す状態となる。この際、逆流防止制御信号ＳＴＰの信号レベル（すなわち、信号出力ラインＳＬの電圧レベル）が第２ラインＶＤ２５よりもＰＭＯＳの閾値電圧ＰＶｔ分だけ低いレベルとなるように、トランジスタＮＭ２０、ＮＭ２１、ＰＭ２０及びＰＭ２１のディメンジョンが設定されている。

次に、電源切替制御回路１００による電源切替動作について、図１、図２及び図３を参照して説明する。図３は、電源切替動作時における各ラインの電圧レベル及び各信号の時間変化を示す波形図である。

フラッシュメモリがメモリセルの書き換えを行う書換期間では、第３ラインＶＥＰのは、第３電圧Ｖ３となる。制御信号ＨＶＯは、第３ラインＶＥＰの電圧レベルである第３電圧Ｖ３（ハイレベル）となる。制御信号ＨＶＯＮは、ローレベルとなる。

制御信号ＥＮＶＤ２５、制御信号ＥＮＶＤＤ、及び制御信号ＥＮは、第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。一方、制御信号ＥＮＶＤ２５Ｎ、制御信号ＥＮＶＤＤＮ、及び制御信号ＥＮＮは、接地電位ＶＳＳの電圧レベル（ローレベル）となる。

第１切替回路１１では、トランジスタＮＭ１０及びＰＭ１０がオフとなり、トランジスタＮＭ１１及びＰＭ１１がオンとなる。これにより、中間ラインＺＶＤＤＷは電源ラインと接続され、中間ラインＺＶＤＤＷは電源電圧ＶＤＤの電圧レベルとなる。

信号生成回路２０では、トランジスタＰＭ２２がオフ、トランジスタＰＭ２０及びＮＭ２１がオンとなる。トランジスタＰＭ２１及びＮＭ２０は、電流を流す状態となる。逆流防止制御信号ＳＴＰはローレベルとなり、第２ラインＶＤ２５よりもＰＭＯＳの閾値電圧ＰＶｔ分だけ低い電圧レベル（ＶＤ２５−ＰＶｔ）となる。

第２の切替回路１２では、トランジスタＰＭ１２がオフとなり、トランジスタＮＭ１２、ＰＭ１３及びＰＭ１４がオンとなる。これにより、電圧出力ラインＺＶＤＤＬは第３ラインＶＥＰと同じ電圧レベルとなる。

次に、フラッシュメモリがメモリセルの書き換えを終了する書換終了期間では、第３ラインＶＥＰは、第３電圧Ｖ３から放電され、電源電圧ＶＤＤの電圧レベルとなる。制御信号ＨＶＯは、第３ラインＶＥＰと同じ電圧レベルであるため、電源電圧ＶＤＤの電圧レベルとなる。

制御信号ＨＶＯＮ及び逆流防止制御信号ＳＴＰは、書換期間と同じ信号レベルを維持する。電圧出力ラインＺＶＤＤＬは、オン状態のトランジスタＰＭ１３及びＰＭ１４を介して放電され、逆流防止制御信号ＳＴＰよりもＰＭＯＳの閾値電圧ＰＶｔ分だけ高い電圧レベル、すなわち第２ラインＶＤ２５の電圧レベルまで低下する。

制御信号ＨＶＯの信号レベル、第３ラインＶＥＰ及び電圧出力ラインＺＶＤＤＬの電圧レベルは同じスピードで低下するため、トランジスタＰＭ１２及びＮＭ１２はともにオフの状態となる。

制御信号ＥＮＶＤ２５、ＥＮＶＤＤ、ＥＮＶＤ２５Ｎ及びＥＮＶＤＤＮは書換期間と同じ信号レベルを維持する。このため、トランジスタＮＭ１０及びＰＭ１０はオフ、トランジスタＮＭ１１及びＰＭ１１はオンであり、中間ラインＺＶＤＤＷは電源電圧ＶＤＤの電圧レベルを維持する。

次に、フラッシュメモリがメモリセルの読み出し動作を開始すると、制御信号ＥＮＶＤ２５、ＥＮＶＤＤ及びＨＶＯはローレベル、制御信号ＥＮＶＤ２５Ｎ及びＥＮＶＤＤＮは第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。また、制御信号ＨＶＯＮの信号レベルは第３ラインＶＥＰの電圧レベル、すなわち電源電圧ＶＤＤの電圧レベルとなる。これにより、トランジスタＮＭ１０、ＰＭ１０及びＰＭ１２がオンとなり、トランジスタＮＭ１１、ＰＭ１１及びＮＭ１２がオフとなる。

また、制御信号ＥＮはローレベル、制御信号ＥＮＮは第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。これにより、信号生成回路２０では、トランジスタＰＭ２２がオンとなり、トランジスタＰＭ２０及びＮＭ２１がオフとなる。これにより、逆流防止制御信号ＳＴＰは第２ラインＶＤ２５の電圧レベルとなる。

第２の切替回路１２では、トランジスタＰＭ１４がオフとなり、第３のラインＶＥＰと電圧出力ラインＺＶＤＤＬとの間には電流が流れない。その結果、読み出し動作の開始前に電源電圧ＶＤＤの電圧レベルであった中間ラインＺＶＤＤＷ、第２ラインＶＤ２５の電圧レベルであった電圧出力ラインＺＶＤＤＬ、及びレギュレータ１０の出力ラインである第２ラインＶＤ２５が接続される。

中間ラインＺＶＤＤＷの負荷容量は無視できるほど小さく、電圧出力ラインＺＶＤＤＬとレギュレータ１０の出力とは同じ電圧レベル（すなわち、第２ラインＶＤ２５の電圧レベル）である。このため、図３に示すように、第２ラインＶＤ２５の電圧レベルは低下することなく、レギュレータ１０の出力、中間ラインＺＶＤＤＷ、及び電圧出力ラインＺＶＤＤＬはすべて同じ第２の電圧レベルＶ２となる。これにより、フラッシュメモリは速やかに読み出し動作を開始（すなわち、読出期間に移行）することが可能となる。

図４は、本実施例の電源切替制御回路１００とは異なる比較例の電源切替制御回路における信号生成回路３０の構成を示す回路図である。比較例の信号生成回路３０は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ３０及びＰＭ３１を含む。

トランジスタＰＭ３０及びＰＭ３１のドレイン端子は、逆流防止制御信号ＳＴＰを出力する信号出力ラインＳＬに接続されている。トランジスタＰＭ３０及びＰＭ３１のウェルは、第１ラインＰＷＬに接続されている。トランジスタＰＭ３０のソース端子は電源電圧ＶＤＤを供給する電源ラインに接続され、トランジスタＰＭ３１のソース端子は第２ラインＶＤ２５に接続されている。トランジスタＰＭ３０のゲート端子には制御信号ＥＮＮが供給され、トランジスタＰＭ３１のゲート端子には制御信号ＥＮが供給される。

比較例の信号生成回路３０では、フラッシュメモリの書き換え動作の際、トランジスタＰＭ３１のゲート端子には第２ラインＶＤ２５の電圧レベル（ハイレベル）の制御信号ＥＮが印加され、トランジスタＰＭ３０のゲート端子にはローレベルの制御信号ＥＮＮが印加される。これにより、トランジスタＰＭ３１がオフ、トランジスタＰＭ３０がオンとなり、図５に示すように、逆流防止制御信号ＳＴＰは電源電圧ＶＤＤの電圧レベル（ハイレベル）となる。

フラッシュメモリが書き換え動作を終了するとき、第３ラインＶＥＰが第３の電圧レベルから放電され、電源電圧ＶＤＤの電圧レベルとなる。制御信号ＨＶＯは第３ラインＶＥＰと同じ電圧レベルであるため、同様に電源電圧ＶＤＤの電圧レベルとなる。制御信号ＨＶＯ及び逆流防止制御信号ＳＴＰは、書換期間と同じ信号レベル（電圧レベル）が維持されるため、電圧出力ラインＺＶＤＤＬはトランジスタＰＭ１３及びＰＭ１４を介して放電され、電源電圧ＶＤＤよりもＰＭＯＳの閾値電圧ＰＶｔ分高い電圧レベルまで低下する。

フラッシュメモリが読み出し動作を開始すると、制御信号ＥＮはローレベルとなり、制御信号ＥＮＮは第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。これにより、トランジスタＰＭ３１がオン、トランジスタＰＭ３０がオフとなり、逆流防止制御信号ＳＴＰは第２ラインＶＤ２５の電圧レベル（ローレベル）となる。

第２の切替回路１２では、ローレベルの逆流防止制御信号ＳＴＰの供給を受けてトランジスタＰＭ１４がオフとなり、第３ラインＶＥＰと電圧出力ラインＺＶＤＤＬとの間には電流が流れない。その結果、読み出し動作を開始する前に電源電圧ＶＤＤの電圧レベルだった中間ラインＺＶＤＤＷと、電源電圧ＶＤＤよりもＰＭＯＳの閾値電圧ＰＶｔ分高い電圧レベルだった電圧出力ラインＺＶＤＤＬと、レギュレータ１０の出力ラインである第２ラインＶＤ２５と、が接続されることになる。

このとき、中間ラインＺＶＤＤＷの負荷容量は無視できるほど小さいが、電圧出力ラインＺＶＤＤＬはメモリセルのゲートに電圧を供給するラインであるため負荷容量が大きい。そのため、電圧出力ラインＺＶＤＤＬの負荷容量とのカップリングにより、図５に示すように第２ラインＶＤ２５の電圧レベルは低下する。このため、レギュレータ１０の駆動により、第２ラインＶＤ２５の電圧レベルが第２電圧Ｖ２の電圧レベルに戻るまでの時間が、読み出し動作開始までの「ウェイト期間」として必要になる。

これに対し、上記の通り、本実施例の電源切替制御回路１００では、電圧出力ラインＺＶＤＤＬの電圧レベルは、書換終了期間において、電源電圧ＶＤＤまで低下せず、第２ラインＶＤ２５の電圧レベルに維持される。このため、本実施例の電源切替制御回路１００では、電圧出力ラインＺＶＤＤＬの負荷容量とのカップリングによる第２ラインＶＤ２５の電圧レベルの低下が発生しない。従って、本実施例の電源切替制御回路１００を搭載するフラッシュメモリは、ウェイト期間を経ることなく、書き換え終了後にすぐに読み出し動作を開始することができる。

また、フラッシュメモリを２つのバンクからなる構成とし、第１ラインＰＷＬ及び第２ラインＶＤ２５を両方のバンクで共通に使う場合、一方のバンクでデータを書き換え中に他方のバンクからデータを読み出す両バンク同時動作において、比較例のような書き換え終了時における第２ラインＶＤ２５の電圧レベルの低下は、読み出し動作中のバンクに影響を与え、誤ったデータの読み出しが生じる可能性がある。これに対し、本実施例の電源切替制御回路１００では、第２ラインＶＤ２５の電圧レベルの低下がないため、誤ったデータの読み出しが生じない。

以上のように、本実施例の電源切替制御回路１００によれば、フラッシュメモリは書き換え動作の終了後に素早く読み出し動作を開始することができ、誤データの読み出しが抑制される。従って、フラッシュメモリを使うシステムのパフォーマンスの向上が期待出来る。

本実施例の電源切替制御回路は、逆流防止制御信号ＳＴＰを生成する信号生成回路の構成において実施例１と異なり、その他の構成については図１に示す実施例１の電源切替制御回路１００と同様である。

図６は、本実施例の信号生成回路４０の構成を示す回路図である。信号生成回路４０は、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ４０、ＰＭ４１及びＰＭ４２と、Ｎチャネル型ＭＯＳトランジスタであるトランジスタＮＭ４０及びＮＭ４１と、を含む。

トランジスタＰＭ４０、ＰＭ４１、ＮＭ４０及びＮＭ４１の配置及び各端子の接続関係は、実施例１の信号生成回路２０のトランジスタＰＭ２０、ＰＭ２１、ＮＭ２０及びＮＭ２１と同様である。一方、トランジスタＰＭ４２は、実施例１の信号生成回路２０のトランジスタＰＭ２２とは異なり、ソース端子が第１ラインＰＷＬに接続されている。

トランジスタＮＭ４０、ＮＭ４１、ＰＭ４０及びＰＭ４１は、トランジスタＰＭ４０及びトランジスタＮＭ４１がともにオンであって電流を流す状態である場合に、逆流防止制御信号ＳＴＰが第２ラインＶＤ２５よりもＰＭＯＳの閾値電圧ＰＶｔ分だけ低い電圧レベルとなるように、ディメンジョンが設定されている。このため、フラッシュメモリがメモリセルの書き換えを行う書換期間では、第２ラインＶＤ２５の電圧レベルである制御信号ＥＮと、接地電位ＶＳＳの電圧レベルである制御信号ＥＮＮと、の供給を受けて、トランジスタＰＭ４２がオフ、トランジスタＰＭ４０及びＮＭ４１がオンとなる。逆流防止制御信号ＳＴＰはローレベルとなり、第２ラインＶＤ２５よりもＰＭＯＳの閾値電圧ＰＶｔ分だけ低い電圧レベル（ＶＤ２５−ＰＶｔ）となる。

書換終了期間では、逆流防止制御信号ＳＴＰは、書換期間と同じ信号レベルを維持する。第２の切替回路１２では、電圧出力ラインＺＶＤＤＬは、オン状態のトランジスタＰＭ１３及びＰＭ１４を介して放電され、逆流防止制御信号ＳＴＰよりもＰＭＯＳの閾値電圧ＰＶｔ分だけ高い電圧レベル、すなわち第２ラインＶＤ２５の電圧レベルまで低下する。

フラッシュメモリがメモリセルの読み出し動作を開始すると、制御信号ＥＮはローレベル、制御信号ＥＮＮは第２ラインＶＤ２５の電圧レベル（ハイレベル）となる。これにより、信号生成回路４０では、トランジスタＰＭ４２がオンとなり、トランジスタＰＭ４０及びＮＭ４１がオフとなる。これにより、図７に示すように、逆流防止制御信号ＳＴＰは第１ラインＰＷＬの電圧レベルとなる。

第２の切替回路１２では、逆流防止制御信号ＳＴＰが第１ラインＰＷＬの電圧レベルであるため、トランジスタＰＭ１４がオフとなり、第３のラインＶＥＰと電圧出力ラインＺＶＤＤＬとの間には電流が流れない。その結果、読み出し動作の開始前に電源電圧ＶＤＤの電圧レベルであった中間ラインＺＶＤＤＷ、第２ラインＶＤ２５の電圧レベルであった電圧出力ラインＺＶＤＤＬ、及びレギュレータ１０の出力ラインである第２ラインＶＤ２５が接続される。

中間ラインＺＶＤＤＷの負荷容量は無視できるほど小さく、電圧出力ラインＺＶＤＤＬとレギュレータ１０の出力とは同じ電圧レベルである。このため、図７に示すように、第２ラインＶＤ２５の電圧レベルは低下することなく、レギュレータ１０の出力、中間ラインＺＶＤＤＷ、及び電圧出力ラインＺＶＤＤＬはすべて同じ第２電圧Ｖ２の電圧レベルとなる。これにより、フラッシュメモリは速やかに読み出し動作を開始することが可能となる。

また、フラッシュメモリを第１ラインＰＷＬ及び第２ラインＶＤ２５を共通に使う２つのバンクからなる構成とし、一方のバンクでデータを書き換え中に他方のバンクからデータを読み出す両バンク同時動作を行った場合であっても、第２ラインＶＤ２５の電圧レベルの低下がないため、誤ったデータの読み出しが生じない。

また、本実施例の信号生成回路４０を備える電源切替制御回路では、読み出し動作の際、逆流防止制御信号ＳＴＰが第１ラインＰＷＬの電圧レベル（すなわち、第１電圧Ｖ１）であるため、電圧出力ラインＺＶＤＤＬの電圧レベルが大きく変動しても、第１電圧Ｖ１よりＰチャネル型ＭＯＳトランジスタの閾値電圧ＰＶｔ分高い電圧レベルまで上昇しなければ、第３ラインＶＥＰに電流が逆流することはない。従って、第１の実施例の電源切替制御回路１００と比べて、よりノイズに強い。

従って、本実施例の電源切替制御回路によれば、フラッシュメモリを使うシステムのパフォーマンスの向上が期待出来る。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例１では、逆流防止制御信号ＳＴＰを第２ラインＶＤ２５の電圧レベルと、第２ラインＶＤ２５よりもＰＭＯＳの閾値電圧ＰＶｔ分低い電圧レベルと、に切り替える手段としてＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを用いる場合について説明した。しかし、Ｐチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタ以外の他の素子を用いても良い。

また、上記実施例１では、Ｐチャネル型ＭＯＳトランジスタであるトランジスタＰＭ２１及びＮチャネル型ＭＯＳトランジスタであるトランジスタＮＭ２０をダイオード接続することにより、信号出力ラインＳＬを第２ラインＶＤ２５よりもＰＭＯＳの閾値電圧ＰＶｔ分低い電圧レベルとする場合について説明した。しかし、他の回路構成により信号出力ラインＳＬをかかる電圧レベルとしても良い。

また、上記実施例１では、逆流防止制御信号ＳＴＰを第２ラインＶＤ２５の電圧レベルと、第２ラインＶＤ２５よりもＰＭＯＳの閾値電圧ＰＶｔ分低い電圧レベルと、に切り替えることにより、第２ラインＶＤ２５の電圧レベルの低下を抑制する場合について説明した。しかし、例えば電圧レベルを第１ラインＰＷＬの電圧レベルと、第１ラインＰＷＬよりもＰＭＯＳの閾値電圧ＰＶｔ分低い電圧レベルと、に切り替える構成をＰＷＬの電源切替制御回路に用いても良い。

また、上記実施例１及び２では、第２ラインＶＤ２５の電圧レベルの低下を抑制する場合について説明したが、例えば電圧レベルを第４電圧と、第４電圧よりもＰＭＯＳの閾値電圧ＰＶｔ分低い電圧レベルと、に切り替える構成を第４電圧の電源切替制御回路に用いても良い。

また、上記実施例１及び２では、電源切替用制御回路がフラッシュメモリに搭載される場合について説明したが、フラッシュメモリ以外の半導体メモリやその他の半導体集積回路に適用しても良い。

１００ 電源切替制御回路
１０ レギュレータ
１１ 第１の切替回路
１２ 第２の切替回路
２０、３０、４０ 信号生成回路

Claims (6)

1. 半導体メモリに搭載され、データの書き換えを行う書換期間及びデータの読み出しを行う読出期間において、メモリセルに印加する電圧の切替制御を行う電源切替制御回路であって、
   電源電圧よりも電圧の高い第１の電圧を有する第１ラインに接続され、前記第１の電圧を降圧し、前記第１の電圧よりも低く且つ前記電源電圧よりも高い第２の電圧を生成して、第２ラインに出力するレギュレータと、
   前記第２ライン及び前記電源電圧を供給する電源ラインのいずれか一方と中間ラインとの接続切替を行い、前記書換期間及び前記書換期間から前記読出期間への移行期間である書換終了期間において前記中間ラインを前記電源ラインに接続し、前記読出期間において前記中間ラインを前記第２ラインに接続する第１の切替回路と、
   前記書換期間に前記第１の電圧よりも高い第３の電圧を有し、前記書換終了期間に前記第３の電圧から前記電源電圧に切り替わり、前記読出期間に前記電源電圧となるように電圧レベルが制御される第３ラインに接続され、前記第３ライン及び前記中間ラインのいずれか一方を前記電圧出力ラインに接続する接続切替を行う第２の切替回路と、
   を有し、
   前記第２の切替回路は、
   前記書換期間でオン、前記書換終了期間及び前記読出期間でオフとなり、前記書換期間において前記第３ラインを前記電圧出力ラインに接続する第１スイッチと、
   前記第１スイッチと並列に接続され、前記書換期間及び前記書換終了期間において前記第３ラインを前記電圧出力ラインに接続する逆流防止回路と、
   前記書換期間及び前記書換終了期間でオフ、前記読出期間でオンとなり、前記読出期間において前記中間ラインを前記電圧出力ラインに接続する第２スイッチと、
   を含み、
   前記逆流防止回路は、前記書換期間及び前記書換終了期間において前記第２電圧と前記電源電圧との間の電圧レベルを有する逆流防止制御信号の供給を受け、前記書換終了期間における前記電圧出力ラインの電圧が前記第２電圧となるように制御することを特徴とする電源切替制御回路。
2. 前記逆流防止回路は、前記第３ラインと前記電圧出力ラインとの間に前記第１スイッチとは並列に接続された逆流防止スイッチを含み、
   前記逆流防止スイッチは、前記書換終了期間及び前記書換終了期間において、前記第２電圧よりも前記逆流防止スイッチの閾値電圧分だけ低い電圧レベルを有する前記逆流防止制御信号の供給を受けてオンとなり、前記書換終了期間において前記第２電圧を前記電圧出力ラインに印加することを特徴とする請求項１に記載の電源切替制御回路。
3. 前記逆流防止制御信号を生成する信号生成回路を有し、
   前記信号生成回路は、
   前記逆流防止制御信号を出力する信号出力ラインに第１端が接続され、制御端に第１制御信号の印加を受ける第１導電型の第１トランジスタと、
   第１端及び制御端が前記信号出力ラインを介してダイオード接続された前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、
   第１端が前記第１トランジスタの第２端に接続され、第２端が前記第２ラインに接続され、制御端が前記信号出力ラインに接続された前記第１導電型の第３トランジスタと、
   第１端が前記第２トランジスタの第２端に接続され、第２端が接地電位に接続され、制御端に前記第１制御信号の信号レベルを反転した第２制御信号の印加を受ける第２導電型の第４トランジスタと、
   を含むことを特徴とする請求項１又は２に記載の電源切替制御回路。
4. 前記信号生成回路は、第１端が前記信号出力ラインに接続され、第２端が前記第２ラインに接続され、制御端に前記第２制御信号の印加を受ける前記第１導電型の第５トランジスタを含むことを特徴とする請求項３に記載の電源切替制御回路。
5. 前記信号生成回路は、第１端が前記信号出力ラインに接続され、第２端が前記第１ラインに接続され、制御端に前記第２制御信号の印加を受ける前記第１導電型の第５トランジスタを含むことを特徴とする請求項３に記載の電源切替制御回路。
6. 前記第１、第３及び第５トランジスタは、前記第１端がドレインであり、前記第２端がソースであり、前記制御端がゲートである第１チャネル型のＭＯＳトランジスタであり、
   前記第２及び第４トランジスタは、前記第１端がドレインであり、前記第２端がソースであり、前記制御端がゲートである第２チャネル型のＭＯＳトランジスタであり、
   前記第１制御信号は、前記書換期間及び前記書換終了期間において接地電位、前記読出期間において前記第２電圧の電圧レベルを有する信号であり、
   前記第２制御信号は、前記書換期間及び前記書換終了期間において前記第２電圧、前記読出期間において接地電位の電圧レベルを有する信号である、
   ことを特徴とする請求項４又は５に記載の電源切替制御回路。

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