JP4909705B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、ＳＲフリップフロップ回路を備えた半導体集積回路に関するものである。
近年の携帯型端末の普及等に伴って、半導体素子の小型化、低消費電力化の要求が高まってきている。そのため、このような携帯型端末において不揮発性メモリの必要性が高まってきている。
現在、不揮発性メモリとしてはフラッシュメモリ、強誘電体メモリ等が実用化されている。また、例えば、携帯型端末の場合、小型化を図る必要があるため、不揮発性メモリがシリコンデバイスに混載される。
ここで、シリコンデバイスで多く用いられるフリップフロップは、電源を遮断してしまうと、記憶された値が破壊される。このため、電源投入時に別途内部状態を取り戻すための回路、操作が必要となる。したがって、次に動作を開始するまでに時間がかかるようになってしまう。
そこで、従来提案されている不揮発性のフリップフロップは、ストア動作において、一対の不揮発性抵抗変化素子の一方を高抵抗状態にするとともに他方を低抵抗状態にし、リコール動作において、一対の不揮発性抵抗変化素子の抵抗差に応じて、一対の記憶ノードの一方を高電位にするとともに他方を低電位にするように構成されている。そして、一対の不揮発性抵抗変化素子は、いずれもアモルファス状態においては高抵抗となり、結晶状態においては低抵抗状態となる相変化材料で構成されているものがある（例えば、特許文献１参照。）。
この従来の不揮発性のフリップフロップは、既述のように、不揮発性抵抗変化素子は加熱による相変化で抵抗値が変化するものである。したがって、例えば、加熱のため印加する電圧パルス幅の細かい制御が必要になる。
特許第３７６８５０４号明細書
本発明は、不揮発性のフリップフロップとして容易に動作させることが可能な半導体集積回路装置を提供することを目的とする。
本発明の一態様に係る実施例に従った半導体集積回路装置は、
センスアンプ回路と、
前記センスアンプ回路と接地電位の間に接続され、電流に応じて抵抗値が相補的に変更される第１及び第２の可変抵抗素子と、
前記第１及び第２の可変抵抗素子を接地電位に直列に接続した第１の電流経路と、
前記第１及び第２の可変抵抗素子を接地電位に並列に接続した第２の電流経路と、
外部から入力された通常の動作モード或いは読み出しモードに応じて、第１の電流経路或いは第２の電流経路を切り換えることで、電源から前記電流を供給する電流経路切換回路とを備え、
前記通常動作モードにおいて前記センスアンプ回路に保持されたデータに対応した抵抗値に前記第１の可変抵抗素子と前記第２の可変抵抗素子を設定し、前記電源をオフした後再度前記電源をオンした状態で、前記読み出しモードにおいて、前記第１の可変抵抗素子と前記第２の可変抵抗素子の抵抗値の大小に対応した前記データを読み出し、前記センスアンプ回路に前記データを再度保持する
ことを特徴とする。
本発明の他の態様に係る実施例に従った半導体集積回路装置は、
電源に接続され、第１の電流供給端子および第２の電流供給端子からそれぞれ電流を出力し、これらの電流による電圧降下に応じて、第１のセンス信号を第１の信号端子から出力するとともに前記第１のセンス信号を反転した信号と等価な第２のセンス信号を第２の信号端子から出力するセンスアンプ回路と、
前記センスアンプ回路の前記第１の電流供給端子に一端側の第１の端部が接続され、前記第１の端部と他端側の第２の端部との間で、所定の電流値以上の電流が第１の方向に流れることにより抵抗値が増加し、所定の電流値以上の電流が前記第１の方向と反対の第２の方向に流れることにより抵抗値が減少する第１の可変抵抗素子と、
前記センスアンプ回路の前記第２の電流供給端子に一端側の第３の端部が接続され、前記第１の可変抵抗素子の第２の端部に他端側の第４の端部が接続され、前記第３の端部と前記第４の端部との間で、所定の電流値以上の電流が前記第２の方向に流れることにより抵抗値が増加し、所定の電流値以上の電流が前記第１の方向に流れることにより抵抗値が減少する第２の可変抵抗素子と、
前記第１の端部に接続された第１の書き込み経路端子と接地電位との間の第１の電流経路と、前記第３の端部に接続された第２の書き込み経路端子と前記接地電位との間の第２の電流経路と、前記第２の端部、前記第４の端部と前記接地電位との間の第３の電流経路と、を有する電流経路切換回路と、
前記第１の信号端子に第１の入力端子が接続され、前記第２の信号端子に第２の入力端子が接続され、入力される第１のセンス信号および第２のセンス信号の状態に応じて、第１の出力端子から第１の出力信号を出力するとともに第２の出力端子から前記１の出力信号を反転した信号と等価な第２の出力信号を出力するＳＲフリップフロップと、を備え、
前記電流経路切換回路は、
通常の動作モードにおいて、前記第３の電流経路を遮断するとともに、データ信号に応じて前記第１の電流経路に流れる電流と前記第２の電流経路に流れる電流の何れか一方を制限し、
前記通常の動作モードで前記電源をオフした後再度前記電源をオンした状態で、前記第１の可変抵抗素子と前記第２の可変抵抗素子の抵抗値の大小に対応したデータを読み出す読み出しモードにおいて、前記第１の電流経路および前記第２の電流経路を遮断するとともに、前記第３の電流経路を導通させることを特徴とする。
本発明に係る半導体集積回路装置によれば、不揮発性のフリップフロップとして容易に動作させることができる。
以下、本発明に係る実施例について図面に基づいて説明する。
図１は、本発明の一態様である実施例１に係る半導体集積回路装置１００の要部の構成を示す図である。
図１に示すように、半導体集積回路装置１００は、センスアンプ回路１と、第１の可変抵抗素子２と、第２の可変抵抗素子３と、電流経路切換回路４と、ＳＲフリップフロップ５と、を備える。
センスアンプ回路１は、電源ＶＤＤに接続され、クロック信号ＣＰおよび第１のモード切換信号ＮＶ＿Ｒが入力される。この第１のモード切換信号ＮＶ＿Ｒは、後述するように、Ｄ型フリップフロップとして動作する「通常の動作モード」と第１の可変抵抗素子２と第２の可変抵抗素子３の抵抗値の大小に対応したデータを読み出す「読み出しモード」とを切り換えるための信号である。
また、センスアンプ回路１は、第１の電流供給端子１ａおよび第２の電流供給端子１ｂからそれぞれ電流を出力する。センスアンプ回路１は、これらの電流による電圧降下に応じて、クロック信号ＣＰまたは第１のモード切換信号ＮＶ＿Ｒに同期して第１のセンス信号を第１の信号端子１ｃから出力するとともに第１のセンス信号を反転した信号と等価な第２のセンス信号を第２の信号端子１ｄから出力する。
第１の可変抵抗素子２は、センスアンプ回路１の第１の電流供給端子１ａに一端側の第１の端部２ａが接続されている。
また、第１の可変抵抗素子２は、第１の端部２ａと他端側の第２の端部２ｂとの間で、所定の電流値以上の電流が第１の方向（ここでは、第１の端部２ａから第２の端部２ｂに向かう方向、すなわち右向き）に流れることにより抵抗値が増加する。一方、第１の可変抵抗素子２は、所定の電流値以上の電流が第１の方向と反対の第２の方向（ここでは、第２の端部２ｂから第１の端部２ａに向かう方向、すなわち左向き）に流れることにより抵抗値が減少する。
第２の可変抵抗素子３は、センスアンプ回路１の第２の電流供給端子１ｂに一端側の第３の端部３ａが接続されている。第２の可変抵抗素子３は、第１の可変抵抗素子２の第２の端部２ｂに他端側の第４の端部３ｂが接続されている。
また、第２の可変抵抗素子３は、第３の端部３ａと第４の端部３ｂとの間で、所定の電流値以上の電流が該第２の方向（ここでは、第３の端部３ａから第４の端部３ｂに向かう方向、すなわち左向き）に流れることにより抵抗値が増加する。一方、第２の可変抵抗素子３は、所定の電流値以上の電流が該第１の方向（ここでは、第４の端部３ｂから第３の端部３ａに向かう方向、すなわち右向き）に流れることにより抵抗値が減少する。
ここで、第１、第２の可変抵抗素子２、３には、例えば、スピン注入素子が選択される。
このスピン注入素子は、（１）臨界値以上の電流を臨界時間以上流すと電流方向に対応して磁化反転することが、例えば、米国特許５、６９５、８６４号明細書に開示されている。また、スピン注入素子は、（２）磁化反転すると、この磁化反転に対応して抵抗値が変化することが、例えば、F.J.Albert et al., Appl.Phys.Lett. Vol.77, pp.3809 (2000)に開示されている。
すなわち、上記（１）、（２）の技術要素から、スピン注入素子は、所定の電流値以上の電流が流れると、電流方向に対応して抵抗値が変化（増減）するという物理現象が知られている。
電流経路切換回路４は、第１の端部２ａに接続された第１の書き込み経路端子４ｅと接地電位ＶＳＳとの間の第１の電流経路と、第３の端部３ａに接続された第２の書き込み経路端子４ｆと接地電位ＶＳＳとの間の第２の電流経路と、第２の端部２ｂおよび第４の端部３ｂと接地電位ＶＳＳとの間の第３の電流経路と、を有する。また、電流経路切換回路４は、データ信号Ｄ、クロック信号ＣＰ、および第１のモード切換信号ＮＶ＿Ｒが入力される。
ＳＲフリップフロップ５は、第１の信号端子１ｃに第１の入力端子ＳＢが接続され、第２の信号端子１ｄに第２の入力端子ＲＢが接続されている。
また、ＳＲフリップフロップ５は、入力される第１のセンス信号および第２のセンス信号の状態に応じて、第１の出力端子ＱＢから第１の出力信号を出力するとともに第２の出力端子Ｑから１の出力信号を反転した信号と等価な第２の出力信号を出力する。
なお、このＳＲフリップフロップ５の入力と出力の論理をそれぞれ反転させても本発明に適用可能である。
ここで、図２は、図１の半導体集積回路装置のセンスアンプ回路を具体的にした例を示す図である。
図２に示すように、センスアンプ回路１は、クロック信号ＣＰまたは第１のモード切換信号ＮＶ＿Ｒに応じて信号を出力する第１のネットワーク部６と、クロック信号ＣＰまたは第１のモード切換信号ＮＶ＿Ｒに応じて信号を出力する第２のネットワーク部８と、第１、第２の電流供給端子１ａ、１ｂから出力される電流による電圧降下に応じて、第１、第２のネットワーク部６、８の出力信号に同期して、第１、第２のセンス信号を第１、第２の信号端子１ｃ、１ｄから出力するセンスアンプ部７とを有する。
ここで、図３は、図２の半導体集積回路装置のセンスアンプ部と電流経路切換回路とを具体的にした例を示す図である。
図３に示すように、センスアンプ部７は、電源電圧ＶＤＤにソースが接続された第１のｐ型ＭＯＳトランジスタ７ａと、この第１のｐ型ＭＯＳトランジスタ７ａのドレインにドレインが接続され、第１のｐ型ＭＯＳトランジスタ７ａのゲートにゲートが接続され、第１の可変抵抗素子２の第１の端部２ａにソースが接続された第１のｎ型ＭＯＳトランジスタ７ｂと、を有する。
また、センスアンプ部７は、電源電圧ＶＤＤにソースが接続され、第１のｐ型ＭＯＳトランジスタ７ａのドレインにゲートが接続され、第１のｐ型ＭＯＳトランジスタ７ａのゲートにドレインが接続された第２のｐ型ＭＯＳトランジスタ７ｃと、この第２のｐ型ＭＯＳトランジスタ７ｃのドレインにドレインが接続され、第２のｐ型ＭＯＳトランジスタ７ｃのゲートにゲートが接続され、第２の可変抵抗素子３の第３の端部３ａにソースが接続された第２のｎ型ＭＯＳトランジスタ７ｄと、を有する。
第１のｐ型ＭＯＳトランジスタ７ａのドレインは、第１のネットワーク６の出力およびＳＲフリップフロップ５の第１の入力ＳＢに接続されている。
また、第２のｐ型ＭＯＳトランジスタ７ｃのドレインは、第２のネットワーク８の出力およびＳＲフリップフロップ５の第２の入力ＲＢに接続されている。
また、図３に示すように、電流経路切換回路４は、第１の可変抵抗素子２の第１の端部２ａにドレインが接続され、データ信号Ｄがゲートに入力される第３のｎ型ＭＯＳトランジスタ４ａと、第２の可変抵抗素子３の第３の端部３ａにドレインが接続され、第３のｎ型ＭＯＳトランジスタ４ａのソースにソースが接続され、データ信号Ｄを反転したデータ信号ＤＢがゲートに入力される第４のｎ型ＭＯＳトランジスタ４ｂと、を有する。
また、電流経路切換回路４は、第３のｎ型ＭＯＳトランジスタ４ａおよび第４のｎ型ＭＯＳトランジスタ４ｂのソースにドレインが接続され、ソースが接地電位に接続され、クロック信号ＣＰがゲートに入力される第５のｎ型ＭＯＳトランジスタ４ｃと、第１の可変抵抗素子２の第２の端部２ｂおよび第２の可変抵抗素子３の第４の端部３ｂにドレインが接続され、ソースが接地電位に接続され、第１のモード切換信号ＮＶ＿Ｒがゲートに入力される第６のｎ型ＭＯＳトランジスタ４ｄと、を有する。
すなわち、電流経路切換回路４の第１の電流経路には第３のｎ型ＭＯＳトランジスタ４ａが配置されている。さらに、電流経路切換回路４の第２の電流経路には第４のｎ型ＭＯＳトランジスタ４ｂが配置されている。
これらの第１、第２の電流経路は、クロック信号ＣＰに応じて、第５のｎ型ＭＯＳトランジスタ４ｃにより遮断される。また、第３の電流経路は、第１のモード切換信号ＮＶ＿Ｒに応じて、第６のｎ型ＭＯＳトランジスタ４ｄにより遮断される。
ここで、図４は、図３の半導体集積回路装置の第１、第２のネットワーク部を具体的にした例を示す図である。
図４に示すように、第１のネットワーク部６は、電源電圧ＶＤＤにソースが接続され、第１のモード切換信号ＮＶ＿Ｒがゲートに入力される第３のｐ型ＭＯＳトランジスタ６ａと、この第３のｐ型ＭＯＳトランジスタ６ａのドレインにソースが接続され、第１のｐ型ＭＯＳトランジスタ７ａのドレインに第１のネットワーク部６の出力となるドレインが接続され、クロック信号ＣＰがゲートに入力される第４のｐ型ＭＯＳトランジスタ６ｂとを有する。
また、図４に示すように、第２のネットワーク部８は、電源電圧ＶＤＤにソースが接続され、第１のモード切換信号ＮＶ＿Ｒがゲートに入力される第５のｐ型ＭＯＳトランジスタ８ａと、この第５のｐ型ＭＯＳトランジスタ８ａのドレインにソースが接続され、第２のｐ型ＭＯＳトランジスタ７ｃのドレインに第２のネットワーク部８の出力となるドレインが接続され、クロック信号ＣＰがゲートに入力される第６のｐ型ＭＯＳトランジスタ８ｂとを有する。
ここで、図５は、図４の半導体集積回路装置のＳＲフリップフロップを具体的にした例を示す図である。
図５に示すように、ＳＲフリップフロップ５は、第１のｐ型ＭＯＳトランジスタ７ａのドレインに第１の入力ＳＢとなる入力が接続された第１のＮＡＮＤ回路５ａと、第２のｐ型ＭＯＳトランジスタ７ｃのドレインおよび第１のＮＡＮＤ回路５ａの出力が、各々、別々の入力に接続され、第１のＮＡＮＤ回路５ａの入力に出力が接続された第２のＮＡＮＤ回路５ｂと、を有する。
また、ＳＲフリップフロップ５は、第１のＮＡＮＤ回路５ａの出力に入力が接続され、第１の出力信号を出力する第１のインバータ５ｃと、第２のＮＡＮＤ回路５ｂの出力に入力が接続され、出力信号ＱＢを反転した信号と等価な第２の出力信号を出力する第２のインバータ５ｄと、を有する。
第１のＮＡＮＤ回路５ａの一方の入力がＳＲフリップフロップ５の第１の入力ＳＢに相当する。
また、第１のＮＡＮＤ回路５ｂの一方の入力がＳＲフリップフロップ５の第２の入力ＲＢに相当する。
次に、上記構成を有する半導体集積回路装置１００が通常動作している状態で電源供給を停止し、再び電源供給を開始して記憶されたデータを出力する動作について説明する。
図６は、図５の半導体集積回路装置１００が通常の動作モードである場合（入力される第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”の場合）を説明するための図である。なお、図６において、導通していないＭＯＳトランジスタは、表記しないようにしている（以下同様）。
通常の動作モード、すなわち第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”のとき、図５に示す半導体集積回路装置１００は、図６に示す回路構成ようになる。この図６に示すように、第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”であるので、電流経路切換回路４は、第６のｎ型ＭＯＳトランジスタ４ｄがオフして、第３の電流経路を遮断する。さらに、電流経路切換回路４は、データ信号Ｄ、データ信号Ｄの反転信号と等価なデータ信号ＤＢに応じて、第３のｎ型ＭＯＳトランジスタ４ａと第４のｎ型ＭＯＳトランジスタ４ｂのオン/オフを制御して、第１の電流経路に流れる電流と第２の電流経路に流れる電流の何れか一方を制限する。
これにより、半導体集積回路装置１００は、通常の動作モードにおいて、全体として、Ｄ型フリップフロップ（Ｆ／Ｆ）と同様の動作をする。
この通常の動作モードにおいて、第１、第２の可変抵抗素子２、３に流れる電流の向きは、データ信号Ｄが“Ｈｉｇｈ”のときとデータ信号Ｄが“Ｌｏｗ”のときでは異なる。
既述のように、例えば、第１の可変抵抗素子２は、電流が左向きに流れると抵抗値が小さい状態になり、右向きに流れると抵抗値が大きい状態になるとする。
一方、第２の可変抵抗素子３は、電流が左向きに流れると抵抗値が大きい状態になり、右向きに流れると抵抗値が小さい状態になるとする。
このような回路構成においては、例えば、データ信号Ｄが“Ｈｉｇｈ”でクロック信号ＣＰが”Ｌｏｗ”から”Ｈｉｇｈ”に変化すると、第１、第２の可変抵抗素子２、３を左向きに電流は流れる。この場合、第１の可変抵抗素子２は抵抗値が小さい状態となり、第２の可変抵抗素子３は抵抗値が大きい状態となる。
次に、この状態で半導体集積回路装置１００への電源ＶＤＤの供給を停止する。これにより、半導体集積回路装置１００のすべてのノードの電荷は放電される。したがって、この電荷により規定されていた内部状態は保持されない。しかし、電源ＶＤＤの供給が停止されると、所定の電流値以上の電流が流れることはないので、第１、第２の可変抵抗素子２、３の抵抗値の大小関係は、維持されたままである。
そして、電源ＶＤＤの供給を停止した後、再び電源ＶＤＤを半導体集積回路装置１００に供給し立ち上げる。このとき、クロック信号ＣＰを“Ｌｏｗ”の状態に固定する。
ここで、この状態で、第１、第２の可変抵抗素子２、３に記憶されたデータ（抵抗値の大小関係に対応したデータ）をＳＲフリップフロップ５に読み出す読み出しモード（第１のモード切換信号ＮＶ＿Ｒを”Ｌｏｗ”から”Ｈｉｇｈ”に変化させるとき）の動作を説明する。
なお、既述の「読み出しモード」とは、通常の動作モードで電源ＶＤＤをオフした後再度電源ＶＤＤをオンした状態で、第１の可変抵抗素子２と第２の可変抵抗素子３の抵抗値の大小に対応したデータをＳＲフリップフロップ５に読み出すモードである。なお、この読み出しモードにおいては、第１のモード切換信号ＮＶ＿Ｒが“Ｈｉｇｈ”となる。
このように、電流経路切換回路４は、読み出しモードにおいて、第１の電流経路および第２の電流経路を遮断するとともに、第３の電流経路を導通させる。
図７は、図５の半導体集積回路装置１００が第１、第２の可変抵抗素子２、３に記憶されたデータをＳＲフリップフロップ５に読み出す場合の動作を説明するための図である。なお、図７において、既述のように、クロック信号ＣＰは“Ｌｏｗ”の状態に固定されている。
再び電源ＶＤＤを半導体集積回路装置１００に供給した段階では、第１の可変抵抗素子２の抵抗値が小さく、第２の可変抵抗素子３の抵抗値が大きい状態である。したがって、第１のモード切換信号ＮＶ＿Ｒが”Ｌｏｗ”から”Ｈｉｇｈ”に変化すると、第１のノード７ｅが第２のノード７ｆよりも先に低電位となる。第１のノード７ｅの電位が第２のｐ型ＭＯＳトランジスタ７ｃをオンさせる電位まで下がると、第２のノード７ｆの電位は再び電源電圧に引き戻される。その結果、一定時間の後、ＳＲフリップフロップ５に第１、第２のノード７ｅ、７ｆの電位（値）が読み出される。
この場合、第１のノード７ｅの電位が“Ｌｏｗ”であるので、第２の出力端子Ｑが“Ｈｉｇｈ”、第１の出力端子ＱＢが“Ｌｏｗ”である。この第１、第２の出力端子ＱＢ、Ｑの状態は、データ信号Ｄが“Ｈｉｇｈ”のときの値と同じである。したがって、半導体集積回路装置１００は、データ信号Ｄが“Ｈｉｇｈ”のときの値を、電源ＶＤＤをオフにした後でも保持できている。すなわち、半導体集積回路装置１００は、不揮発性のフリップフロップとして動作していると言える。
次に、第１のモード切換信号ＮＶ＿Ｒを“Ｈｉｇｈ”から“Ｌｏｗ”に変化させ、クロック信号ＣＰを“Ｌｏｗ”に固定した状態から通常の変化する状態に戻す。これにより、半導体集積回路装置１００は、既述の通常の動作モードに戻り、Ｄ型のフリップフロップとして動作する。
以上のように、本実施例に係る半導体集積回路装置によれば、不揮発性のフリップフロップとして容易に動作させることができる。
実施例１では、通常の動作モードのときに、第１、第２の可変抵抗素子に所定の電流値の電流が流れて、抵抗値が変化する構成について説明した。
本実施例では、電流供給回路から追加の電流を供給し、第１、第２の可変抵抗素子に所定の電流値の電流がより確実に流れるようにする構成について述べる。
図８は、本発明の一態様である実施例２に係る半導体集積回路装置２００の要部の構成を示す図である。なお、図８において図１の符号と同じ符号は実施例１と同様の構成を示す。
図８に示すように、半導体集積回路装置２００は、センスアンプ回路１と、第１の可変抵抗素子２と、第２の可変抵抗素子３と、電流経路切換回路９と、ＳＲフリップフロップ５と、を備える。なお、電流経路切換回路９以外の構成は、実施例１と同様である。
ここで、電流経路切換回路９は、第１の端部２ａに接続された第１の書き込み経路端子４ｅと接地電位ＶＳＳとの間の第１の電流経路と、第３の端部３ａに接続された第２の書き込み経路端子４ｆと接地電位ＶＳＳとの間の第２の電流経路と、第２の端部２ｂおよび第４の端部３ｂと接地電位ＶＳＳとの間の第３の電流経路と、を有する。
また、電流経路切換回路４は、データ信号Ｄ、クロック信号ＣＰ、第１のモード切換信号ＮＶ＿Ｒ、および第２のモード切換信号ＮＶ＿Ｗが入力される。
この第２のモード切換信号ＮＶ＿Ｗは、後述するように、「通常の動作モード」において、第１の可変抵抗素子２および第２の可変抵抗素子３に所定の電流値以上の電流が流れるように（抵抗値が増減するように）、第１の可変抵抗素子２および第２の可変抵抗素子３に追加の電流を供給するか否かを規定するための信号である。
また、図９は、図８の半導体集積回路装置の電流経路切換回路を含む各構成を具体的にした例を示す図である。なお、図９において図５の符号と同じ符号は実施例１と同様の構成を示す。
また、図９に示すように、既述の電流経路切換回路９は、第１の可変抵抗素子２の第１の端部２ａにドレインが接続され、データ信号Ｄがゲートに入力される第３のｎ型ＭＯＳトランジスタ４ａと、第２の可変抵抗素子３の第３の端部３ａにドレインが接続され、第３のｎ型ＭＯＳトランジスタ４ａのソースにソースが接続され、データ信号ＤＢがゲートに入力される第４のｎ型ＭＯＳトランジスタ４ｂと、を有する。
また、電流経路切換回路９は、第３のｎ型ＭＯＳトランジスタ４ａおよび第４のｎ型ＭＯＳトランジスタ４ｂのソースにドレインが接続され、ソースが接地電位に接続され、クロック信号ＣＰがゲートに入力される第５のｎ型ＭＯＳトランジスタ４ｃと、第１の可変抵抗素子２の第２の端部２ｂおよび第２の可変抵抗素子３の第４の端部３ｂにドレインが接続され、ソースが接地電位ＶＳＳに接続され、第１のモード切換信号ＮＶ＿Ｒがゲートに入力される第６のｎ型ＭＯＳトランジスタ４ｄと、を有する。
すなわち、電流経路切換回路９の第１の電流経路には第３のｎ型ＭＯＳトランジスタ４ａが配置されている。さらに、電流経路切換回路９の第２の電流経路には第４のｎ型ＭＯＳトランジスタ４ｂが配置されている。
これらの第１、第２の電流経路は、クロック信号ＣＰに応じて、第５のｎ型ＭＯＳトランジスタ４ｃにより遮断される。また、第３の電流経路は、第１のモード切換信号ＮＶ＿Ｒに応じて、第６のｎ型ＭＯＳトランジスタ４ｄにより遮断される。
さらに、電流経路切換回路９は、電源ＶＤＤと第１の端部２ａとの間に接続された第１の電流供給回路９ａと、電源ＶＤＤと第３の端部３ａとの間に接続された第２の電流供給回路９ｂと、を有する。
また、図１０は、図９の半導体集積回路装置の第１、第２の電流供給回路を具体的にした例を示す図である。なお、図１０において図５の符号と同じ符号は実施例１と同様の構成を示す。
図１０に示すように、第１の電流供給回路９ａは、電源ＶＤＤにソースが接続され、データ信号Ｄがゲートに入力される第７のｐ型ＭＯＳトランジスタ９ｃと、この第７のｐ型ＭＯＳトランジスタ９ｃのドレインにソースが接続され、第１の端子２ａにドレインが接続され、第２のモード切換信号ＮＶ＿Ｗを反転した信号と等価な信号ＮＶ＿ＷＢがゲートに入力される第８のｐ型ＭＯＳトランジスタ９ｄと、を有する。
第２の電流供給回路９ｂは、電源ＶＤＤにソースが接続され、データ信号ＤＢがゲートに入力される第９のｐ型ＭＯＳトランジスタ９ｅと、この第９のｐ型ＭＯＳトランジスタ９ｅのドレインにソースが接続され、第３の端子３ａにドレインが接続され、信号ＮＶ＿ＷＢがゲートに入力される第１０のｐ型ＭＯＳトランジスタ９ｆと、を有する。
なお、信号ＮＶ＿ＷＢは、例えば、第２のモード切換信号ＮＶ＿Ｗに基づいて、図示しない他の回路等により生成される。
次に、上記構成を有する半導体集積回路装置２００が、通常の動作モードにおいて、より確実にデータを第１、第２の可変抵抗素子２、３に記憶するための動作について説明する。
通常の動作モードにおいて、信号ＮＶ＿ＷＢが”Ｈｉｇｈ”の状態（第２のモード切換信号ＮＶ＿Ｗが“Ｌｏｗ”の状態）であるときの半導体集積回路装置２００の動作は、実施例１の図５に示す半導体集積回路装置１００の通常の動作モードの動作と同じである。すなわち、Ｄ型フリップフロップの動作と同じである。
一方、信号ＮＶ＿ＷＢが”Ｌｏｗ”の状態（第２のモード切換信号ＮＶ＿Ｗが“Ｈｉｇｈ”の状態）であるときの動作について説明する。クロック信号ＣＰが“Ｌｏｗ”、第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”の状態に固定する。
ここで、信号ＮＶ＿ＷＢを”Ｌｏｗ”とすると、データ信号Ｄ及びデータ信号ＤＢの値に応じて、スピン注入型可変抵抗素子に電流が流れる。例えば、データ信号Ｄが“Ｈｉｇｈ”のときには、電流は左向きに流れる。電流量および継続時間は、第８、第１０のｐ型ＭＯＳトランジスタ９ｄ、９ｆのサイズと、信号ＮＶ＿ＷＢを”Ｌｏｗ”の状態にする時間とで制御可能である。このとき、実施例１での説明と同様、第１の可変抵抗素子２は抵抗値が小さい状態となり、第２の可変抵抗素子３は抵抗値が大きい状態となる。
その後、電源ＶＤＤをオフにし、再びオンにした後、信号ＮＶ＿ＷＢが”Ｈｉｇｈ”の状態（第２のモード切換信号ＮＶ＿Ｗが“Ｌｏｗ”の状態）で、実施例１と同様に、第１の可変抵抗素子２および第２の可変抵抗素子３の抵抗値の大小に基づいたデータをＳＲフリップフロップ５へ読み出す。
このように、第１、第２の電流供給回路９ａ、９ｂは、通常の動作モードにおいて、第２のモード切換信号ＮＶ＿Ｗおよびデータ信号Ｄに応じて、第１の可変抵抗素子２および第２の可変抵抗素子３に所定の電流値以上の電流が流れるように、第１の可変抵抗素子２および第２の可変抵抗素子３に電流を供給する。
これにより、より確実に第１の可変抵抗素子２および第２の可変抵抗素子３に所定の電流値以上の電流が流れるようにすることができる。したがって、抵抗値の大小に基づいた第１の可変抵抗素子２および第２の可変抵抗素子３へのデータの記録がより確実に成される。
ここで、既述のように、第１の電流経路にはデータ信号に応じて制御され電流を制限する第３のｎ型ＭＯＳトランジスタ４ａが設けられ、第２の電流経路にはデータ信号に応じて制御され電流を制限する第４のｎ型ＭＯＳトランジスタ４ｂが設けられている。オン状態のこれらのＭＯＳトランジスタは、第１、第２の可変抵抗素子２、３に寄生容量を付加させる。この寄生容量により、読み出しもうードレイン側選択ゲート線ＳＧＤの動作が不正確になる場合が想定され得る。
そこで、該寄生容量を低減させるために、半導体集積回路装置２００の変形させた例について説明する。
図１１は、図１０の半導体集積回路装置を変形した例を示す図である。なお、図１１において、図１０の符号と同じ符号は、図１０と同様の構成を示す。
図１１に示すように、半導体集積回路装置２００ａの電流経路切換回路９は、読み出しモードにおいて、第３のｎ型ＭＯＳトランジスタ４ａをオフする第１の制御回路９ｇと、第４のｎ型ＭＯＳトランジスタ４ｂをオフする第２の制御回路９ｈと、をさらに有する。
第１の制御回路９ｇは、例えば、データ信号ＤＢおよび第１のモード切換信号ＮＶ＿Ｒが入力され、演算処理した結果を第３のｎ型ＭＯＳトランジスタ４ａのゲートに出力する第１のＮＯＲ回路９ｉで構成される。
第２の制御回路９ｈは、例えば、データ信号Ｄおよび第１のモード切換信号ＮＶ＿Ｒが入力され、演算処理した結果を第４のｎ型ＭＯＳトランジスタ４ｂのゲートに出力する第２のＮＯＲ回路９ｊで構成される。
例えば、読み出しモード(第１のモード切換信号ＮＶ＿Ｒが“Ｈｉｇｈ”のとき)において、第１、第２のＮＯＲ回路９ｉ、９ｊの出力信号は“Ｌｏｗ”になる。これにより、ゲートが“Ｌｏｗ”レベルになり、第３、第４のｎ型ＭＯＳトランジスタ４ａ、４ｂがオフする。これにより、第３、第４のｎ型ＭＯＳトランジスタ４ａ、４ｂによる寄生容量が減少するため、第１、第２の可変抵抗素子２、３に寄生する容量が均衡することとなる。すなわち、第１、第２の可変抵抗素子２、３に流れる各電流への寄生容量による影響差が低減される。
したがって、記憶されたデータをＳＲフリップフロップ５により確実に読み出せるようになる。
以上のように、本実施例に係る半導体集積回路装置によれば、不揮発性のフリップフロップとして容易に、より確実に動作させることができる。
実施例２では、電流供給回路から追加の電流を供給し、第１、第２の可変抵抗素子に所定の電流値の電流がより確実に流れるようにする構成について説明した。
本実施例では、電流供給回路から追加の電流を供給し、第１、第２の可変抵抗素子に所定の電流値の電流がより確実に流れるようにする他の構成について述べる。
図１２は、本発明の一態様である実施例３に係る半導体集積回路装置３００の要部の構成を示す図である。なお、図１２において図８の符号と同じ符号は実施例２と同様の構成を示す。
図１２に示すように、半導体集積回路装置３００は、センスアンプ回路１と、第１の可変抵抗素子２と、第２の可変抵抗素子３と、電流経路切換回路１０と、ＳＲフリップフロップ５と、を備える。なお、電流経路切換回路１０以外の構成は、実施例１と同様である。
ここで、電流経路切換回路１０は、第１の書き込み経路端子４ｅと接地電位ＶＳＳとの間の第１の電流経路と、第２の書き込み経路端子４ｆと接地電位ＶＳＳとの間の第２の電流経路と、第２の端部２ｂおよび第４の端部３ｂと接地電位ＶＳＳとの間の第３の電流経路と、を有する。また、電流経路切換回路１０は、データ信号Ｄ、クロック信号ＣＰ、第１のモード切換信号ＮＶ＿Ｒ、第２のモード切換信号ＮＶ＿Ｗ、さらにＳＲフリップフロップの出力端子Ｑから出力される信号と等価な信号が入力される。なお、ＳＲフリップフロップの出力端子Ｑから出力される信号と等価な信号には、ＳＲフリップフロップを構成する論理回路が出力する信号も含まれる。
また、図１３は、図１２の半導体集積回路装置の電流経路切換回路を含む各構成を具体的にした例を示す図である。なお、図１３において図９の符号と同じ符号は実施例２と同様の構成を示す。
また、図１３に示すように、既述の電流経路切換回路１０は、第１の可変抵抗素子２の第１の端部２ａにドレインが接続され、データ信号Ｄがゲートに入力される第３のｎ型ＭＯＳトランジスタ４ａと、第２の可変抵抗素子３の第３の端部３ａにドレインが接続され、第３のｎ型ＭＯＳトランジスタ４ａのソースにソースが接続され、データ信号Ｄを反転したデータ信号ＤＢがゲートに入力される第４のｎ型ＭＯＳトランジスタ４ｂと、を有する。
また、電流経路切換回路１０は、第３のｎ型ＭＯＳトランジスタ４ａおよび第４のｎ型ＭＯＳトランジスタ４ｂのソースにドレインが接続され、ソースが接地電位に接続され、クロック信号ＣＰがゲートに入力される第５のｎ型ＭＯＳトランジスタ４ｃと、第１の可変抵抗素子２の第２の端部２ｂおよび第２の可変抵抗素子３の第４の端部３ｂにドレインが接続され、ソースが接地電位ＶＳＳに接続され、第１のモード切換信号ＮＶ＿Ｒがゲートに入力される第６のｎ型ＭＯＳトランジスタ４ｄと、を有する。
すなわち、電流経路切換回路１０の第１の電流経路には第３のｎ型ＭＯＳトランジスタ４ａが配置されている。さらに、電流経路切換回路１０の第２の電流経路には第４のｎ型ＭＯＳトランジスタ４ｂが配置されている。
これらの第１、第２の電流経路は、クロック信号ＣＰに応じて、第５のｎ型ＭＯＳトランジスタ４ｃにより遮断される。また、第３の電流経路は、第１のモード切換信号ＮＶ＿Ｒに応じて、第６のｎ型ＭＯＳトランジスタ４ｄにより遮断される。
さらに、電流経路切換回路１０は、電源ＶＤＤと第１の端部２ａとの間に接続された第１の電流供給回路１０ａと、電源ＶＤＤと第３の端部３ａとの間に接続された第２の電流供給回路１０ｂと、を有する。
また、図１４は、図１３の半導体集積回路装置の第１、第２の電流供給回路を具体的にした例を示す図である。
図１４に示すように、第１の電流供給回路１０ａは、電源ＶＤＤにソースが接続され、ＳＲフリップフロップ５を構成する論理回路である第１のＮＡＮＤ回路５ａが出力した信号ＱＩと等価な信号（ここでは信号ＱＩとする）がゲートに入力される第７のｐ型ＭＯＳトランジスタ１０ｃと、この第７のｐ型ＭＯＳトランジスタ１０ｃのドレインにソースが接続され、第１の端子２ａにドレインが接続され、信号ＮＶ＿ＷＢがゲートに入力される第８のｐ型ＭＯＳトランジスタ１０ｄと、を有する。なお、信号ＱＩと等価な信号には、第２の出力端子Ｑから出力された出力信号を含む（以下同様）。
第２の電流供給回路１０ｂは、電源ＶＤＤにソースが接続され、信号ＱＩを反転した信号ＱＩＢと等価な信号（ここでは信号ＱＩＢとする）がゲートに入力される第９のｐ型ＭＯＳトランジスタ１０ｅと、この第９のｐ型ＭＯＳトランジスタ１０ｅのドレインにソースが接続され、第３の端子３ａにドレインが接続され、信号ＮＶ＿ＷＢがゲートに入力される第１０のｐ型ＭＯＳトランジスタ１０ｆと、を有する。なお、信号ＱＩＢと等価な信号には、第１の出力端子ＱＢから出力された出力信号を含む（以下同様）。
次に、上記構成を有する半導体集積回路装置３００が、通常の動作モードにおいて、より確実にデータを第１、第２の可変抵抗素子２、３に記憶するための動作について説明する。
通常の動作モードにおいて、信号ＮＶ＿ＷＢが”Ｈｉｇｈ”の状態（第２のモード切換信号ＮＶ＿Ｗが“Ｌｏｗ”の状態）であるときの半導体集積回路装置３００の動作は、実施例１の図５に示す半導体集積回路装置１００の通常の動作モードの動作と同じである。すなわち、Ｄ型フリップフロップの動作と同じである。
一方、信号ＮＶ＿ＷＢが”Ｌｏｗ”の状態（第２のモード切換信号ＮＶ＿Ｗが“Ｈｉｇｈ”の状態）であるときの動作について説明する。なお、ここでは、クロック信号ＣＰが“Ｈｉｇｈ”の状態で固定し、第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”の状態に固定する。
ここで、信号ＮＶ＿ＷＢを”Ｌｏｗ”とすると、信号ＱＩ及び信号ＱＩＢの値に応じて、スピン注入型可変抵抗素子に電流が流れる。例えば、信号ＱＩが“Ｈｉｇｈ”のときには、電流は左向きに流れる。電流量および継続時間は、第８、第１０のｐ型ＭＯＳトランジスタ１０ｄ、１０ｆのサイズと、信号ＮＶ＿ＷＢを”Ｌｏｗ”の状態にする時間とで制御可能である。このとき、実施例１での説明と同様、第１の可変抵抗素子２は抵抗値が小さい状態となり、第２の可変抵抗素子３は抵抗値が大きい状態となる。
その後、電源ＶＤＤをオフにし、再びオンにした後、信号ＮＶ＿ＷＢが”Ｈｉｇｈ”の状態（第２のモード切換信号ＮＶ＿Ｗが“Ｌｏｗ”の状態）で、実施例１と同様に、第１の可変抵抗素子２および第２の可変抵抗素子３の抵抗値の大小に基づいたデータをＳＲフリップフロップ５へ読み出す。
このように、第１、第２の電流供給回路１０ａ、１０ｂは、通常の動作モードにおいて、第２のモード切換信号ＮＶ＿ＷおよびＳＲフリップフロップ５を構成する論理回路の出力信号と等価な信号ＱＩ、ＱＩＢに応じて、第１の可変抵抗素子２および第２の可変抵抗素子３に所定の電流値以上の電流が流れるように、第１の可変抵抗素子２および第２の可変抵抗素子３に電流を供給する。
これにより、より確実に第１の可変抵抗素子２および第２の可変抵抗素子３に所定の電流値以上の電流が流れるようにすることができる。したがって、抵抗値の大小に基づいた第１の可変抵抗素子２および第２の可変抵抗素子３へのデータの記録がより確実に成される。
また、図１５は、図１３の半導体集積回路装置の第１、第２の電流供給回路を具体的にした他の例を示す図である。
図１５に示すように、第１の電流供給回路１０ａは、ソースに信号ＱＩＢの電流が供給され、第１の端子２ａにドレインが接続され、信号ＮＶ＿ＷＢがゲートに入力される第８のｐ型ＭＯＳトランジスタ１０ｄを有する。
また、第２の電流供給回路１０ｂは、電源ＶＤＤにソースが接続され、ソースに信号ＱＩの電流が供給され、第１の端子２ａにドレインが接続され、信号ＮＶ＿ＷＢがゲートに入力される第１０のｐ型ＭＯＳトランジスタ１０ｆを有する。
なお、この半導体集積回路装置３００ａの動作は、第８、第１０のｐ型ＭＯＳトランジスタ１０ｄ、１０ｆが信号ＮＶ＿ＷＢにより制御されるので、図１４の半導体集積回路３００と同様である。
この半導体集積回路装置３００ａにおいては、信号ＱＩ、ＱＩＢの電流を第１、第２の可変抵抗素子２、３に流すようにしている。
半導体集積回路装置３００ａは、例えば、第１、第２のＮＡＮＤ回路５ａ、５ｂから出力される信号ＱＩ、ＱＩＢの負荷容量が重くなるが、トランジスタ数を減らすことができる。
ここで、実施例２と同様に、第３、第４のｎ型ＭＯＳトランジスタ４ａ、４ｂによる該寄生容量を低減させるために、半導体集積回路装置３００の変形させた例について説明する。
図１６は、図１５の半導体集積回路装置を変形した例を示す図である。
図１６に示すように、半導体集積回路装置３００ｂの電流経路切換回路１０は、読み出しモードにおいて、第３のｎ型ＭＯＳトランジスタ４ａをオフする第１の制御回路１０ｇと、第４のｎ型ＭＯＳトランジスタ４ｂをオフする第２の制御回路１０ｈと、をさらに有する。
第１の制御回路１０ｇは、例えば、データ信号ＤＢおよび第１のモード切換信号ＮＶ＿Ｒが入力され、演算処理した結果を第３のｎ型ＭＯＳトランジスタ４ａのゲートに出力する第１のＮＯＲ回路１０ｉで構成される。
第２の制御回路１０ｈは、例えば、データ信号Ｄおよび第１のモード切換信号ＮＶ＿Ｒが入力され、演算処理した結果を第４のｎ型ＭＯＳトランジスタ４ｂのゲートに出力する第２のＮＯＲ回路１０ｊで構成される。
例えば、読み出しモード(第１のモード切換信号ＮＶ＿Ｒが“Ｈｉｇｈ”のとき)において、第１、第２のＮＯＲ回路１０ｉ、１０ｊの出力信号は“Ｌｏｗ”になる。これにより、ゲートが“Ｌｏｗ”レベルになり、第３、第４のｎ型ＭＯＳトランジスタ４ａ、４ｂがオフする。これにより、第３、第４のｎ型ＭＯＳトランジスタ４ａ、４ｂによる容量が無くなるため、第１、第２の可変抵抗素子２、３に寄生する容量が等しくなる。すなわち、第１、第２の可変抵抗素子２、３に流れる各電流への寄生容量による影響差が低減される。
したがって、記憶されたデータをＳＲフリップフロップ５により確実に読み出せるようになる。
また、第１の電流供給回路１０ａは、ソースに信号ＱＩＢの電流が供給され、第１の端子２ａにドレインが接続され、信号ＮＶ＿ＷＢがゲートに入力される第８のｐ型ＭＯＳトランジスタ１０ｄと、ドレインに信号ＱＩＢの電流が供給され、第１の端子２ａにソースが接続され、第２のモード切換信号ＮＶ＿Ｗがゲートに入力される第９のｎ型ＭＯＳトランジスタ１０ｋと、を有する。
また、第２の電流供給回路１０ｂは、電源ＶＤＤにソースが接続され、ソースに信号ＱＩの電流が供給され、第１の端子２ａにドレインが接続され、信号ＮＶ＿ＷＢがゲートに入力される第１０のｐ型ＭＯＳトランジスタ１０ｆと、ドレインに信号ＱＩの電流が供給され、第１の端子２ａにソースが接続され、第２のモード切換信号ＮＶ＿Ｗがゲートに入力される第１０のｎ型ＭＯＳトランジスタ１０ｌと、を有する。
このように、第１、第２の電流供給回路１０ａ、１０ｂは、２つのＭＯＳトランジスタにより、信号ＱＩ、ＱＩＢの電流を第１、第２の可変抵抗素子２、３に供給する。これにより、図１５の場合と比較して、より確実に信号ＱＩ、ＱＩＢの電流を第１、第２の可変抵抗素子２、３に供給することができる。
さらに、動作中にデータ信号Ｄ、ＤＢの値が変化しても、信号ＱＩ、ＱＩＢの値が所定の値であれば、所定の電流を第１、第２の可変抵抗素子２、３に供給することができる。
以上のように、本実施例に係る半導体集積回路装置によれば、不揮発性のフリップフロップとして容易に、より確実に動作させることができる。
実施例２、３では、電流供給回路から追加の電流を供給し、第１、第２の可変抵抗素子に所定の電流値の電流がより確実に流れるようにする構成について説明した。
本実施例では、書き込み時にデータ入力信号が変化しても、電流経路切換回路により、第１、第２の可変抵抗素子に所定の電流値の電流がより確実に流れるようにする構成について述べる。
図１７は、本発明の一態様である実施例４に係る半導体集積回路装置の要部の構成を示す図である。なお、図１７において図１２の符号と同じ符号は実施例３と同様の構成を示す。
図１７に示すように、半導体集積回路装置４００は、センスアンプ回路１と、第１の可変抵抗素子２と、第２の可変抵抗素子３と、電流経路切換回路１１と、ＳＲフリップフロップ５と、を備える。なお、電流経路切換回路１１以外の構成は、実施例１と同様である。
ここで、電流経路切換回路１１は、第１の書き込み経路端子４ｅと接地電位ＶＳＳとの間の第１の電流経路と、第２の書き込み経路端子４ｆと接地電位ＶＳＳとの間の第２の電流経路と、第２の端部２ｂおよび第４の端部３ｂと接地電位ＶＳＳとの間の第３の電流経路と、を有する。また、電流経路切換回路１１は、データ信号Ｄ、クロック信号ＣＰ、第１のモード切換信号ＮＶ＿Ｒ、第２のモード切換信号ＮＶ＿Ｗ、ＳＲフリップフロップの出力端子Ｑから出力される信号と等価な信号が入力される。
また、図１８は、図１７の半導体集積回路装置の電流経路切換回路を含む各構成を具体的にした例を示す図である。なお、図１８において図５の符号と同じ符号は実施例１と同様の構成を示す。
図１８に示すように、既述の電流経路切換回路１１は、第１の電流供給端子１ａにドレインが接続され、ソースが第１の端部２ａに接続され、第１のモード切換信号ＮＶ＿Ｒがゲートに入力される第１１のｎ型ＭＯＳトランジスタ１１ａと、第２の電流供給端子１ｂにドレインが接続され、ソースが第３の端部３ａに接続され、第１のモード切換信号ＮＶ＿Ｒがゲートに入力される第１２のｎ型ＭＯＳトランジスタ１１ｂと、信号ＱＩが入力され、出力が第１の端部２ａに接続され、第１のモード切換信号ＮＶ＿Ｒにより制御される第１のクロックドインバータ１１ｃと、信号ＱＩＢが入力され、出力が第１の端部２ａに接続され、第１のモード切換信号ＮＶ＿Ｒにより制御される第２のクロックドインバータ１１ｄと、ドレインが第１の電流供給端子１ａに接続され、ソースが第２の電流供給端子１ｂに接続され、ゲートに第１のモード切換信号ＮＶ＿Ｒが入力される第１３のｎ型ＭＯＳトランジスタ１１ｅとを、図５の電流経路切換回路４と比較して、さらに有する。
次に、上記構成を有する半導体集積回路装置４００が、通常の動作モードにおいて、より確実にデータを第１、第２の可変抵抗素子２、３に記憶するための動作について説明する。
図１９は、図１８の半導体集積回路装置が通常の動作モードである場合（入力される第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”、 第２のモード切換信号ＮＶ＿Ｗが“Ｌｏｗ”の場合）を説明するための図である。
図１９に示すように、通常の動作モードにおいて、入力される第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”、 第２のモード切換信号ＮＶ＿Ｗが“Ｌｏｗ”の状態であるときの半導体集積回路装置２００の動作は、実施例１の図５に示す半導体集積回路装置１００の通常の動作モードの動作と同じである。すなわち、Ｄ型フリップフロップの動作と同じである。
次に、通常の動作モードにおいて、半導体集積回路装置４００が第１、第２の可変抵抗素子２、３にデータを書き込む場合の動作をする。
図２０は、図１８の半導体集積回路装置が第１、第２の可変抵抗素子２、３にデータを書き込む場合の動作を説明するための図である。なお、図２０において、第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”、第２のモード切換信号ＮＶ＿Ｗが“Ｈｉｇｈ”の状態である。
これにより、可変抵抗素子に、信号ＱＩ、ＱＩＢの電流値に応じて、左方向、あるいは、右方向に所定の電流値以上の電流を流し、第１、第２の可変抵抗素子２、３の抵抗値を増減させる。
次に、電源ＶＤＤをオフにし、再びオンした後、半導体集積回路装置４００が第１、第２の可変抵抗素子２、３に記憶されたデータをＳＲフリップフロップに読み出す動作をする。
図２１は、図１８の半導体集積回路装置が第１、第２の可変抵抗素子２、３に記憶されたデータをＳＲフリップフロップ５に読み出す場合の動作を説明するための図である。なお、図２１において、第２のモード切換信号ＮＶ＿Ｗが“Ｌｏｗ”、クロック信号ＣＰは“Ｌｏｗ”の状態に固定されている。
半導体集積回路装置４００のセンスアンプ回路１は、第１のモード切換信号ＮＶ＿Ｒが”Ｌｏｗ”から”Ｈｉｇｈ”に変化すると、実施例１と同様に、第１の可変抵抗素子２および第２の可変抵抗素子３の抵抗値の大小に基づいたデータをＳＲフリップフロップ５へ読み出す。
このように、電流経路切換回路１１は、通常の動作モードにおいて、第１のモード切換信号ＮＶ＿Ｒ、第２のモード切換信号ＮＶ＿Ｗ、および信号ＱＩ、ＱＩＢに応じて、第１の可変抵抗素子２および第２の可変抵抗素子３に所定の電流値以上の電流が流れるように、第１の可変抵抗素子２および第２の可変抵抗素子３に電流を供給する。
これにより、より確実に第１の可変抵抗素子２および第２の可変抵抗素子３に所定の電流値以上の電流が流れるようにすることができる。したがって、抵抗値の大小に基づいた第１の可変抵抗素子２および第２の可変抵抗素子３へのデータの記録がより確実に成される。
次に、第１のモード切換信号ＮＶ＿Ｒを“Ｈｉｇｈ”から“Ｌｏｗ”に変化させ、クロック信号ＣＰを“Ｌｏｗ”に固定した状態から通常の変化する状態に戻す。これにより、半導体集積回路装置４００は、既述の通常の動作モードに戻り、実施例１と同様にＤ型のフリップフロップとして動作する。
以上のように、本実施例に係る半導体集積回路装置によれば、不揮発性のフリップフロップとして容易に、より確実に動作させることができる。
なお、上記各実施例においては、第１の可変抵抗素子は所定の電流値以上の電流が第１の端部から他端側の第２の端部に流れることにより抵抗値が増加し、所定の電流値以上の電流が第１の端部から第２の端部に流れることにより抵抗値が減少し、第２の可変抵抗素子は所定の電流値以上の電流が第３の端部から第４の端部に流れることにより抵抗値が増加し、所定の電流値以上の電流が第１の端部から第２の端部に流れることにより抵抗値が減少するとして説明した。
しかし、第１、第２の可変抵抗素子に流れる電流と抵抗値の増減との関係を逆にしても、インバータを挿入したり、また各回路構成の論理を適宜逆したりすることにより、上記各実施例と同様の作用効果を奏することができる。
また、上記各実施例において、第１のモード切換信号ＮＶ＿Ｒ、第２のモード切換信号ＮＶ＿Ｗ、クロック信号ＣＰ、データ信号Ｄの論理をそれぞれ逆にした場合でも、インバータを挿入したり、また各回路構成の論理を適宜逆したりすることにより、上記各実施例と同様の作用効果を奏することができる。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１）
所定の電流値以上の電流が第１の方向に流れることにより抵抗値が増加し、所定の電流値以上の電流が前記第１の方向と反対の第２の方向に流れることにより抵抗値が減少する第１の可変抵抗素子と、所定の電流値以上の電流が前記第２の方向に流れることにより抵抗値が増加し、所定の電流値以上の電流が前記第１の方向に流れることにより抵抗値が減少する第２の可変抵抗素子と、外部から入力された通常の動作モード或いは読み出しモードに応じて、前記第１の可変抵抗素子および前記第２の可変抵抗素子に接続された電流経路を切り換えることで、電源から前記電流を前記第１の可変抵抗素子および前記第２の可変抵抗素子に供給する電流経路切換回路とを備え、前記通常動作モードにおいて前記電源をオフした後再度前記電源をオンした状態で、前記読み出しモードにおいて、前記第１の可変抵抗素子と前記第２の可変抵抗素子の抵抗値の大小に対応したデータを読み出すことを特徴とする半導体集積回路装置。
（付記２）
電源に接続され、第１の電流供給端子および第２の電流供給端子からそれぞれ電流を出力し、これらの電流による電圧降下に応じて、第１のセンス信号を第１の信号端子から出力するとともに前記第１のセンス信号を反転した信号と等価な第２のセンス信号を第２の信号端子から出力するセンスアンプ回路と、前記センスアンプ回路の前記第１の電流供給端子に一端側の第１の端部が接続され、前記第１の端部と他端側の第２の端部との間で、所定の電流値以上の電流が第１の方向に流れることにより抵抗値が増加し、所定の電流値以上の電流が前記第１の方向と反対の第２の方向に流れることにより抵抗値が減少する第１の可変抵抗素子と、前記センスアンプ回路の前記第２の電流供給端子に一端側の第３の端部が接続され、前記第１の可変抵抗素子の第２の端部に他端側の第４の端部が接続され、前記第３の端部と前記第４の端部との間で、所定の電流値以上の電流が前記第２の方向に流れることにより抵抗値が増加し、所定の電流値以上の電流が前記第１の方向に流れることにより抵抗値が減少する第２の可変抵抗素子と、前記第１の端部に接続された第１の書き込み経路端子と接地電位との間の第１の電流経路と、前記第３の端部に接続された第２の書き込み経路端子と前記接地電位との間の第２の電流経路と、前記第２の端部、前記第４の端部と前記接地電位との間の第３の電流経路と、を有する電流経路切換回路と、前記第１の信号端子に第１の入力端子が接続され、前記第２の信号端子に第２の入力端子が接続され、入力される第１のセンス信号および第２のセンス信号の状態に応じて、第１の出力端子から第１の出力信号を出力するとともに第２の出力端子から前記１の出力信号を反転した信号と等価な第２の出力信号を出力するＳＲフリップフロップと、を備え、前記電流経路切換回路は、通常の動作モードにおいて、前記第３の電流経路を遮断するとともに、データ信号に応じて前記第１の電流経路に流れる電流と前記第２の電流経路に流れる電流の何れか一方を制限し、前記通常の動作モードで前記電源をオフした後再度前記電源をオンした状態で、前記第１の可変抵抗素子と前記第２の可変抵抗素子の抵抗値の大小に対応したデータを読み出す読み出しモードにおいて、前記第１の電流経路および前記第２の電流経路を遮断するとともに、前記第３の電流経路を導通させる半導体集積回路装置において、前記第１の電流経路には前記データ信号に応じて制御され電流を制限する第１のＭＯＳトランジスタが設けられ、前記第２の電流経路には前記データ信号に応じて制御され電流を制限する第２のＭＯＳトランジスタが設けられ、前記電流経路切換回路は、前記読み出しモードにおいて、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタをオフする制御回路を有することを特徴とする請求項１または２に記載の半導体集積回路装置。
本発明の一態様である実施例１に係る半導体集積回路装置１００の要部の構成を示す図である。 図１の半導体集積回路装置のセンスアンプ回路を具体的にした例を示す図である。 図２の半導体集積回路装置のセンスアンプ部と電流経路切換回路とを具体的にした例を示す図である。 図３の半導体集積回路装置の第１、第２のネットワーク部を具体的にした例を示す図である。 図４の半導体集積回路装置のＳＲフリップフロップを具体的にした例を示す図である。 図５の半導体集積回路装置が通常の動作モードである場合（入力される第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”の場合）を説明するための図である。 図５の半導体集積回路装置が第１、第２の可変抵抗素子２、３に記憶されたデータをＳＲフリップフロップ５に読み出す場合の動作を説明するための図である。 本発明の一態様である実施例２に係る半導体集積回路装置２００の要部の構成を示す図である。 図８の半導体集積回路装置の電流経路切換回路を含む各構成を具体的にした例を示す図である。 図９の半導体集積回路装置の第１、第２の電流供給回路を具体的にした例を示す図である。 図１０の半導体集積回路装置を変形した例を示す図である。 図１２は、本発明の一態様である実施例３に係る半導体集積回路装置３００の要部の構成を示す図である。 図１２の半導体集積回路装置の電流経路切換回路を含む各構成を具体的にした例を示す図である。 図１３の半導体集積回路装置の第１、第２の電流供給回路を具体的にした例を示す図である。 図１３の半導体集積回路装置の第１、第２の電流供給回路を具体的にした他の例を示す図である。 図１５の半導体集積回路装置を変形した例を示す図である。 本発明の一態様である実施例４に係る半導体集積回路装置の要部の構成を示す図である。 図１７の半導体集積回路装置の電流経路切換回路を含む各構成を具体的にした例を示す図である。 図１８の半導体集積回路装置が通常の動作モードである場合（入力される第１のモード切換信号ＮＶ＿Ｒが“Ｌｏｗ”、 第２のモード切換信号ＮＶ＿Ｗが“Ｌｏｗ”の場合）を説明するための図である。 図１８の半導体集積回路装置が第１、第２の可変抵抗素子にデータを書き込む場合の動作を説明するための図である。 図１８の半導体集積回路装置が第１、第２の可変抵抗素子に記憶されたデータをＳＲフリップフロップに読み出す場合の動作を説明するための図である。
符号の説明
１ センスアンプ回路
１ａ 第１の電流供給端子
１ｂ 第２の電流供給端子
１ｃ 第１の信号端子
１ｄ 第２の信号端子
２ 第１の可変抵抗素子
２ａ 第１の端部
２ｂ 第２の端部
３ 第２の可変抵抗素子
３ａ 第３の端部
３ｂ 第４の端部
４ 電流経路切換回路
４ａ 第３のｎ型ＭＯＳトランジスタ
４ｂ 第４のｎ型ＭＯＳトランジスタ
４ｃ 第５のｎ型ＭＯＳトランジスタ
４ｄ 第６のｎ型ＭＯＳトランジスタ
４ｅ 第１の書き込み経路端子
４ｆ 第２の書き込み経路端子
５ ＳＲフリップフロップ
５ａ 第１のＮＡＮＤ回路
５ｂ 第２のＮＡＮＤ回路
５ｃ 第１のインバータ
５ｄ 第２のインバータ
６ 第１のネットワーク部
６ａ 第３のｐ型ＭＯＳトランジスタ
６ｂ 第４のｐ型ＭＯＳトランジスタ
７ センスアンプ部
７ａ 第１のｐ型ＭＯＳトランジスタ
７ｂ 第１のｎ型ＭＯＳトランジスタ
７ｃ 第２のｐ型ＭＯＳトランジスタ
７ｄ 第２のｎ型ＭＯＳトランジスタ
７ｅ 第１のノード
７ｆ 第２のノード
８ 第２のネットワーク部
８ａ 第５のｐ型ＭＯＳトランジスタ
８ｂ 第６のｐ型ＭＯＳトランジスタ
９、１０、１１ 電流経路切換回路
９ａ、１０ａ 第１の電流供給回路
９ｂ、１０ｂ 第２の電流供給回路
９ｃ、１０ｃ 第７のｐ型ＭＯＳトランジスタ
９ｄ、１０ｄ 第８のｐ型ＭＯＳトランジスタ
９ｅ、１０ｅ 第９のｐ型ＭＯＳトランジスタ
９ｆ、１０ｆ 第１０のｐ型ＭＯＳトランジスタ
９ｇ、１０ｇ 第１の制御回路
９ｈ、１０ｈ 第２の制御回路
１０ｉ 第７のｎ型ＭＯＳトランジスタ
１０ｊ 第８のｎ型ＭＯＳトランジスタ
１０ｋ 第９のｎ型ＭＯＳトランジスタ
１０ｌ 第１０のｎ型ＭＯＳトランジスタ
１１ａ 第１１のｎ型ＭＯＳトランジスタ
１１ｂ 第１２のｎ型ＭＯＳトランジスタ
１１ｃ 第１のクロックドインバータ
１１ｄ 第２のクロックドインバータ
１１ｅ 第１３のｎ型ＭＯＳトランジスタ
１００、２００、２００ａ、３００、３００ａ、３００ｂ、４００ 半導体集積回路装置

Claims (5)

  1. センスアンプ回路と、
    前記センスアンプ回路と接地電位の間に接続され、電流に応じて抵抗値が相補的に変更される第１及び第２の可変抵抗素子と、
    前記第１及び第２の可変抵抗素子を接地電位に直列に接続した第１の電流経路と、
    前記第１及び第２の可変抵抗素子を接地電位に並列に接続した第２の電流経路と、
    外部から入力された通常の動作モード或いは読み出しモードに応じて、第１の電流経路或いは第２の電流経路を切り換えることで、電源から前記電流を供給する電流経路切換回路とを備え、
    前記通常動作モードにおいて前記センスアンプ回路に保持されたデータに対応した抵抗値に前記第１の可変抵抗素子と前記第２の可変抵抗素子を設定し、前記電源をオフした後再度前記電源をオンした状態で、前記読み出しモードにおいて、前記第１の可変抵抗素子と前記第２の可変抵抗素子の抵抗値の大小に対応した前記データを読み出し、前記センスアンプ回路に前記データを再度保持する
    ことを特徴とする半導体集積回路装置。
  2. 電源に接続され、第１の電流供給端子および第２の電流供給端子からそれぞれ電流を出力し、これらの電流による電圧降下に応じて、第１のセンス信号を第１の信号端子から出力するとともに前記第１のセンス信号を反転した信号と等価な第２のセンス信号を第２の信号端子から出力するセンスアンプ回路と、
    前記センスアンプ回路の前記第１の電流供給端子に一端側の第１の端部が接続され、前記第１の端部と他端側の第２の端部との間で、所定の電流値以上の電流が第１の方向に流れることにより抵抗値が増加し、所定の電流値以上の電流が前記第１の方向と反対の第２の方向に流れることにより抵抗値が減少する第１の可変抵抗素子と、
    前記センスアンプ回路の前記第２の電流供給端子に一端側の第３の端部が接続され、前記第１の可変抵抗素子の第２の端部に他端側の第４の端部が接続され、前記第３の端部と前記第４の端部との間で、所定の電流値以上の電流が前記第２の方向に流れることにより抵抗値が増加し、所定の電流値以上の電流が前記第１の方向に流れることにより抵抗値が減少する第２の可変抵抗素子と、
    前記第１の端部に接続された第１の書き込み経路端子と接地電位との間の第１の電流経路と、前記第３の端部に接続された第２の書き込み経路端子と前記接地電位との間の第２の電流経路と、前記第２の端部、前記第４の端部と前記接地電位との間の第３の電流経路と、を有する電流経路切換回路と、
    前記第１の信号端子に第１の入力端子が接続され、前記第２の信号端子に第２の入力端子が接続され、入力される第１のセンス信号および第２のセンス信号の状態に応じて、第１の出力端子から第１の出力信号を出力するとともに第２の出力端子から前記１の出力信号を反転した信号と等価な第２の出力信号を出力するＳＲフリップフロップと、を備え、
    前記電流経路切換回路は、
    通常の動作モードにおいて、前記第３の電流経路を遮断するとともに、データ信号に応じて前記第１の電流経路に流れる電流と前記第２の電流経路に流れる電流の何れか一方を制限し、
    前記通常の動作モードで前記電源をオフした後再度前記電源をオンした状態で、前記第１の可変抵抗素子と前記第２の可変抵抗素子の抵抗値の大小に対応したデータを読み出す読み出しモードにおいて、前記第１の電流経路および前記第２の電流経路を遮断するとともに、前記第３の電流経路を導通させる
    ことを特徴とする半導体集積回路装置。
  3. 前記通常の動作モードにおいて、前記第１の可変抵抗素子および前記第２の可変抵抗素子に所定の電流値以上の電流が流れるように、前記第１の可変抵抗素子および前記第２の可変抵抗素子に電流を供給する電流供給回路を備える
    ことを特徴とする請求項２に記載の半導体集積回路装置。
  4. 前記第１の電流供給端子および第２の電流供給端子は、前記データ信号または前記ＳＲフリップフロップを構成する論理回路が出力する信号に応じて、前記第１の可変抵抗素子および前記第２の可変抵抗素子に前記電流を供給する
    ことを特徴とする請求項２に記載の半導体集積回路装置。
  5. 前記第１の電流供給端子は、前記ＳＲフリップフロップの前記第１の出力信号と等価な信号の電流を前記第１の可変抵抗素子に供給し、
    前記第２の電流供給端子は、前記ＳＲフリップフロップの前記第２の出力信号と等価な信号の電流を前記第２の可変抵抗素子に供給する
    ことを特徴とする請求項２に記載の半導体集積回路装置。
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