JP2016514392A

JP2016514392A - 不揮発性メモリベースの同期式論理回路

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Publication number: JP2016514392A
Application number: JP2015557989A
Authority: JP
Inventors: ブキャナン，ブレント，エドガー
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2013-03-27
Filing date: 2013-03-27
Publication date: 2016-05-19
Also published as: EP2979269A4; US20160055907A1; TW201503128A; WO2014158149A1; KR20150135323A; EP2979269A1; CN105190761A; US9490010B2

Abstract

第１及び第２の抵抗記憶素子（RME）の抵抗状態を設定するための方法が開示されている。該方法は、共通ノードを介して第１のRMEを第２のRMEに結合することを含むことができる。該方法は、第１のRMEを高電圧抵抗状態または低電圧抵抗状態に設定することを含むことができる。該方法は、第２のRMEを第１のRMEの状態とは異なる状態に設定することを含むことができ、この場合、第２のRMEの設定は、第１のRMEの設定とほぼ同時になされる。【選択図】図１

Description

コンピューティング装置は、一般に、多種多様な電子論理回路を備えており、該論理回路はその全体にわたってクロック同期式記憶素子を有している。超大規模集積クロック同期式記憶セルはフリップフロップ及びラッチを備えている。フリップフロップは、２つの状態のうちの１つにプログラム可能な回路であって、論理回路の状態情報を記憶するために使用される。フリップフロップは、上流側の論理回路に関連する状態を記憶するように構成されている。フリップフロップは、上流側の論理回路からの入力を受け取って、下流側の論理回路に状態を提供する。フリップフロップの出力は、上流側の倫理回路から受け取った入力、及び、該フリップフロップの現在の状態に依存する。フリップフロップはまた、フリップフロップの状態変化のタイミングを制御するクロック信号を受け取って、上流側の論理回路装置及び下流側の論理回路装置との同期をもたらすことができる。フリップフロップ及びラッチを含む論理回路の多くの記憶素子は、電力が切られたときに状態を失い、その結果、電力が回復したときに不確定の状態になる。論理パスは、多くのクロックサイクルの重なりでありうるので、ランダムな状態を除去する、すなわち回路を特定の動作状態に構成するには、時間、設計の複雑さ、及び労力が必要とされる。

（補充可能性あり）

以下の詳細な説明において、添付の図面を参照していくつかの例を説明する。
不揮発性記憶素子を含む論理回路を示す図である。連結された抵抗記憶素子（ＲＭＥ）を示す図である。低抵抗状態に構成されたＲＭＥの図である。高抵抗状態に構成されたＲＭＥの図である。高出力状態にプログラムされるように構成された連結ＲＭＥの図である。低出力状態にプログラムされるように構成されたＲＭＥの図である。ＲＭＥコントローラの回路の第１の部分の１実施形態を示す図である。ＲＭＥコントローラの回路の第２の部分の１実施形態を示す図である。ＲＭＥを記憶装置においてある抵抗状態に構成する１方法のブロック図である。

本技術は、不揮発性記憶素子（不揮発性メモリ素子ともいう）を有する論理セルを有する論理回路に関連する。より具体的には、ラッチやフリップフロップなどの従来のクロック同期型記憶セルは、不揮発性記憶素子を含む論理セルによって置き換えられる。論理セルは、上流側の論理回路（アップストリームロジック）からの入力を受け取り、及び、従来のフリップフロップが受け取るクロック信号の代わりにプログラムパルスを受け取る。論理セルの不揮発性記憶素子は、共通のノードを介して互いに結合された第１の抵抗記憶素子（resistive memory element）と第２の抵抗記憶素子とを含む抵抗記憶素子（または抵抗変化型記憶素子。以下同じ）を備える。これらの結合された抵抗記憶素子は、不揮発性記憶素子の状態をリアルタイムで記憶し、かつ、該不揮発性記憶素子の出力を生成するように構成される。それらの不揮発性記憶素子は、それらの状態をそれぞれのプログラムパルスで同時に更新し、及び、停電（電力遮断）中にその状態を維持する。

図１は、不揮発性記憶素子を含む論理回路を示す図である。論理回路１００は複数の論理セル１０２、１０３を備えることができる。論理セル１０２、１０３はそれぞれ、抵抗記憶素子（ＲＭＥ：Resistive Memory Element）１０４、１０６とＲＭＥコントローラ１０８との対、及び、ＲＭＥ１１０、１１２とＲＭＥコントローラ１１４との対を備えることができる。図１に示されているように、ＲＭＥコントローラ１０８を、上流側の論理回路１０９に関連する電圧を受け取るように配置することができる。

ＲＭＥコントローラ１０８は、ＲＭＥ１０４、１０６の各々を、高抵抗状態または低抵抗状態にそれぞれ設定するように構成された論理回路（またはロジック）を備えている。ＲＭＥコントローラ１０８は、矢印１１６においてＶsetで示されているプログラムパルスを受け取る。プログラムパルス１１６は、従来のフリップフロップに関連するクロック信号に取って代わっている。プログラムパルス１１６を、上流側の論理回路１０９の動作の時間要素（たとえば動作タイミング）に関連付けることができる。ＲＭＥコントローラ１０８はまた、矢印１１８においてＶinで示されている電圧入力信号を受け取る。電圧入力信号１１８は、上流側の論理回路１０９の出力である。

上記したように、プログラムパルス１１６は、（システム内で）第１及び第２のＲＭＥが記憶素子として動作する（該）システムの時間要素に関連付けられている。プログラムパルス１１６は、図１及び図６ではＶsetとして示されている。電圧入力信号１１８は、上流側の論理回路１０９の出力を示している。電圧入力信号１１８は、図１〜図７ではＶinとして示されている。図３〜図５及び図７に関連してさらに説明するように、該システムは、供給電圧及び特別な供給電圧を有することができる。

ＲＭＥ１０４、１０６は、ＲＭＥコントローラ１０８において上流側の論理回路１０９から受け取った電圧入力信号１１８に基づいて、状態（低抵抗状態と高抵抗状態のいずれか）を変化させるように構成されている。ＲＭＥ１０４、１０６は、論理回路１００から電源が取り外されたときでも、それらのそれぞれの状態を保持するように構成されている。いくつかの実施形態では、ＲＭＥ１０４、１０６は、通常状態から高抵抗状態または低抵抗状態に移行するように構成された遷移金属酸化物（Transition Metal Oxide）から構成されたメモリスタである。他の実施形態では、ＲＭＥ１０４、１０６を、熱もしくはイオン抵抗スイッチング効果（thermal or ionic resistive switching effect）を有する導電性ブリッジ（conductive bridge）もしくは多価酸化物（multi-valenceoxide）もしくその他の材料系とすることができる。

本明細書における「高抵抗状態」とは、ＲＭＥコントローラ１０８によって構成された後のＲＭＥ１０４または１０６が呈する抵抗が比較的高い状態である。高抵抗状態は低抵抗状態よりも（抵抗が）高い。本明細書における低抵抗状態は、高抵抗状態に比べて(抵抗が)低い抵抗状態である。たとえば、ＲＭＥコントローラ１０８は、ＲＭＥ１０４を１キロオームの低抵抗状態に構成ないし設定し、ＲＭＥ１０６を１ギガオームの高抵抗状態に構成ないし設定することができる。

論理回路１００は、上流側の論理回路１０９によって提供される電圧入力信号１１８（が示す値）に基づいてＲＭＥ１０４、１０６の抵抗状態を設定し、リセットし、及び保持するように構成されている。論理セル１０２がプログラム信号１１６を受け取ったときに該論理セルを設定することができ、その場合、該論理セルは、上流側の論理回路１０９の出力を受け取る。

図２は、共通ノード２０２において互いに結合されたＲＭＥ１０４、１０６を示す図である。破線のボックス２４０で示されているように、ＲＭＥ１０４、１０６は通常モードに設定されている。通常モード２０４では、共通ノード２０２は、矢印２０６で示されているようにフローティング入力（Float）を有しており、矢印２０８で示されているようにある電圧出力を生成することができる。該電圧出力は、（不図示の）任意の下流側の論理回路（ダウンストリームロジック）が論理セル１０２の状態を読み取るのを可能にすることができる。本明細書では、ＲＭＥ１０４を第１のＲＭＥと呼び、ＲＭＥ１０６を第２のＲＭＥと呼ぶ場合がある。通常モード２０４では、第１のＲＭＥ１０４を、矢印２１０で示されているように接地信号（グランド信号）に結合することができ、第２のＲＭＥ１０６を、矢印２１２で示されているように供給電圧（または電源電圧）に結合することができる。供給電圧２１２は、接地信号２１０及び図１に関連して説明したプログラムパルス１１６とは異なる電源（電圧）である。供給電圧２１２は、図３〜図５及び図７に関連して後述する特別な供給電圧とも異なる。図２〜図７において、供給電圧２１２は、「Ｖ_ＤＤ」で示されている。

通常モード２０４では、ＲＭＥ１０４、１０６の連結構成を任意の下流側の論理回路に提供することができる。電圧出力（Ｖout）２０８は、１または０の論理値に関連付けられた電圧レベルを提供する。Ｖ_ＤＤ２１２を論理１に関連付けることができ、接地信号２１０を論理０に関連付けることができる。電圧出力２０８は、図１のプログラムパルス１１６を受けた後にＲＭＥ１０４、１０６が設定された抵抗状態の組み合わせに依存する。たとえば、第１のＲＭＥ１０４が高抵抗状態にあり、かつ、第２のＲＭＥ１０６が低抵抗状態にある場合には、Ｖout２０８は、Ｖ_ＤＤ２１２にほぼ等しいであろう。これとは対照的に、第１のＲＭＥ１０４が低抵抗状態にあり、かつ、第２のＲＭＥ１０６が高抵抗状態にある場合には、Ｖout２０８は、ゼロにほぼ等しいであろう。Ｖout２０８がＶ_ＤＤにほぼ等しいときの論理出力を論理１とすることができる。Ｖout２０８がゼロにほぼ等しいときの論理出力を論理（出力）０とすることができる。

図３Ａは、低抵抗状態に設定ないし構成されたＲＭＥの図である。ＲＭＥ３０２を、図１の第１のＲＭＥ１０４または第２のＲＭＥ１０６とすることができる。ＲＭＥコントローラ１０８がプログラムパルス１１６を受け取ったときに、矢印３０１で示されている特別な供給電圧Ｖ_ＰＲＯＧによって、ＲＭＥ１０４、１０６を設定（セット）またはリセットすることができる。特別な供給電圧３０１は、図１のプログラムパルス１１６のように間欠的（ないし断続的）に供給されるのではなく連続する供給電圧である。特別な供給電圧３０１をＲＭＥ３０２（の両端間に）に加えることによって、プログラムパルス１１６を受け取ったときに、該電圧３０１をそれらのＲＭＥに同時に加えることができる。その結果生成された電流パルスによってＲＭＥ３０２の抵抗状態が変わる。該生成された電流は、図３Ａに示されているように一方の方向に、または、図３Ｂに関して後述するようにそれとは逆の方向に、ＲＭＥ３０２、３０４を通って流れる。図３Ａに示されている方向は、ＲＭＥ３０２の極性に関連している（たとえば該極性を基準としている）。図３Ａに示されているように、ＲＭＥ３０２の抵抗状態は、特別な供給電圧３０１をＲＭＥ３０２に印加することによって変化する。特別な供給電圧３０１の極性によって、結果として生じるＲＭＥ３０２の状態が決定される。たとえば、特別な供給電圧３０１は、ＲＭＥ３０２の極性に対して正極性で加えられる。図３Ａの破線の円３０４で示されているように、ＲＭＥ３０２は低抵抗状態（ＬＲＳ：low resistance state）に設定される。

図３Ｂは、高抵抗状態に設定ないし構成されたＲＭＥ３０６の図である。図３Ａに関して説明したように、ＲＭＥを、ＲＭＥ３０６に印加される電圧によって生じる電流の方向に依存して、低抵抗状態または高抵抗状態に設定ないし構成することができる。特別な供給電圧３０１に関連する電流の方向が図３Ｂに示されている。図３Ｂでは、特別な供給電圧３０１が、ＲＭＥ３０６の極性に対して負極性で加えられている。図３Ｂの破線の円３０８で示されているように、ＲＭＥ３０６は高抵抗状態（ＨＲＳ：high resistance state）に設定されている。図４及び図５に関して後述するように、ＲＭＥが共通ノードを介して結合されているときは、それらのＲＭＥを全体として、高抵抗状態または低抵抗状態に設定することができる。

いくつかの実施形態では、図１のＲＭＥ１０４、１０６に異なる設定電圧及びリセット電圧が印加されているときでも、ＲＭＥ１０４、１０６の同時設定及び同時リセットを行うことができるようにすることができる。たとえば、ＲＭＥに印加される特定の供給電圧３０１は低抵抗状態を生じさせることができ、一方、ＲＭＥに印加される（不図示の）特別な供給リセット電圧は高抵抗状態を生じさせることができる。

図４は、高出力状態にプログラムされるように構成された結合されたＲＭＥ１０４、１０６の図である。図４に示されているように、第１のＲＭＥ１０４と第２のＲＭＥ１０６は、共通ノード２０２を介して結合されている。さらに、第１のＲＭＥ１０４と第２のＲＭＥ１０６は、それぞれ、非共通ノード（共通のノードではないノード）４０４と４０６を有している。この実施形態では、第１のＲＭＥ１０４と第２のＲＭＥ１０６は、それらの各々の非共通ノード４０４、４０６を介して特別な供給電圧３０１に結合されており、共通ノード２０２は、矢印４０８で示されているようにグランド（アース）に結合されている。特別な供給電圧３０１を第１のＲＭＥ１０４（の両端）に印加することができ、これによって生じる電流の方向を、矢印４１０で示すように第１の方向とすることができる。第１の方向４１０（に流れる電流）によって、破線の円４１４で示されているように、第１のＲＭＥ１０４を高抵抗状態（ＨＲＳ）に設定ないし構成することができる。特別な供給電圧３０１を、第２のＲＭＥ１０６に対して、矢印４１２で示すように第２の方向に印加することができる。この第２の方向４１２（への電圧の印加）によって、第２のＲＭＥ１０６を低抵抗状態（ＬＲＳ）４１６に設定ないし構成することができる。第１のＲＭＥ１０４と第２のＲＭＥ１０６の組み合わせ態は、破線のボックス４１８で示されているように高抵抗状態である。第２のＲＭＥ１０６を低抵抗状態に設定し、かつ、第１のＲＭＥ１０４を高抵抗状態に設定した後、図１の論理セル１０２を図２の通常状態２０４に移行させることができる。図２に関して述べたように、第２のＲＭＥ１０６が、非共通ノード２１２がＶ_ＤＤに結合された状態で低抵抗状態にあり、かつ、第１のＲＭＥ１０４が、非共通ノード２１０がグランドに結合された状態で高抵抗状態にあるときには、電圧出力２０８はＶ_ＤＤの値、即ち、論理１である。

図５は、低出力状態にプログラムされるように構成された結合されたＲＭＥ１０４、１０６の図である。図５に示されているように、第１のＲＭＥ１０４と第２のＲＭＥ１０６は、共通ノード２０２を介して結合されている。この実施形態では、共通ノード２０２は、特別な供給電圧３０１に結合している。非共通ノード４０４、４０６は、矢印５０６、５０８でそれぞれ示されているようにグランド（アース）に結合されている。プログラムパルス１１６を、第１のＲＭＥ１０４（の両端）に、矢印５１０で示されている第１の方向に印加することができる。第１の方向５１０（におけるプログラムパルスの印加）によって、第１のＲＭＥ１０４を、破線の円５１４で示されているように低抵抗状態に設定ないし構成することができる。プログラムパルス１１６を、第２のＲＭＥ１０６に対して、矢印５１２で示されている第２の方向に印加することができる。第２の方向５１２（におけるプログラムパルスの印加）によって、第２のＲＭＥ１０６を、破線の円５１６で示されているように高抵抗状態に設定ないし構成することができる。第１のＲＭＥ１０４と第２のＲＭＥ１０６の組み合わせ状態は、破線のボックス５１８で示されているように低抵抗状態である。第２のＲＭＥ１０６を高抵抗状態５１６に設定し、かつ、第１のＲＭＥ１０４を低抵抗状態５１４に設定した後、図１の論理セル１０２を図２の通常状態２０４に移行させることができる。図２に関して述べたように、第１のＲＭＥ１０４が、非共通ノード２１２がグランドに結合された状態で低抵抗状態にあり、第２のＲＭＥ１０６が、非共通ノード２１０がＶ_ＤＤに結合された状態で高低抵抗状態にあるときには、生じる電圧出力２０８はグランドの値、即ち、論理０である。

ＲＭＥ１０４、１０６は、論理回路から電力が除去されたときでもそれらのぞれぞれの状態に設定ないし構成されたままである。図１に関して述べたＲＭＥコントローラ１０８によって、ＲＭＥ１０４、１０６を高抵抗状態または低抵抗状態に設定ないし構成することができる。ＲＭＥコントローラ１０８については後でより詳しく説明する。

図６は、ＲＭＥコントローラ１０８内の回路の第１の部分６００の１実施形態を示す図である。図６に示されているように、ＲＭＥコントローラ１０８の第１の部分６００は、図１に関して述べた電圧入力信号１１８を受け取る。電圧入力信号１１８は、図１の上流側の論理回路１０９などの上流側の論理回路から受信される。電圧入力信号１１８を、第１のＮＯＴゲート６０２及び第１のＮＡＮＤゲート６０４によって受け取ることができる。その後、第１のＮＯＴゲート６０２は、該電圧入力信号を第２のＮＡＮＤゲート６０６に供給することができる。第１のＮＡＮＤゲート６０４を高抵抗信号に関連付けることができ、第２のＮＡＮＤゲート６０６を低抵抗信号に関連付けることができる。ＮＡＮＤゲート６０４は、矢印６０８によって示されているSET_Hバー（図では上にバーが付されたSET_H）を含む信号を生成することができ、ＮＡＮＤゲート６０６は、矢印６１０によって示されているSET_Lバー（図では上にバーが付されたSET_L）を含む信号を生成することができる。たとえば、電圧入力信号１１８が高抵抗レベルを示している場合には、SET_Hバー６０８は低（低レベル）であり、SET_Lバー６１０は高（レベル）である。SET_Hバー信号６０８は第２のＮＯＴゲート６１２に供給される。SET_Lバー信号６１０は第３のＮＯＴゲート６１４に供給される。その結果生成された信号はそれぞれ、矢印６１６、６１８で示されているように、SET_H、SET_Lをそれぞれ含んでいる。電圧入力信号１１８が高抵抗レベルを示している場合には、SET_H信号６１６は高（レベル）であり、SET_L信号６１８は低（レベル）である。

この実施形態では、コントローラ１０８の第１の部分６００はまたプログラムパルス１１６も受け取る。プログラムパルス１１６を第１のＮＡＮＤゲート６０４、及び第２のＮＡＮＤゲート６０６によって受け取ることができる。プログラムパルス１１６を、第４のＮＯＴゲート６２０で受け取ることもできる。第４のＮＯＴゲート６２０は、矢印６２２で示されているように、NORMAL信号を生成することができる。プログラムパルス１１６が高のときには、NORMAL信号６２２は低である。NORMAL信号６２２は第５のＮＯＴゲート６２４に供給される。第５のＮＯＴゲート６２４は、矢印６２６で示されているように、NORMALバー（図では上にバーが付されたNORMAL）信号を生成する。NORMAL信号６２２が低（レベル）のときには、NORMALバー信号６２６は高である。図７に関して後述するように、SET_Hバー６０８、SET_Lバー６１０、SET_H６１６、SET_L６１８、NORMAL６２２、及びNORMALバー６２６を含むこれら６つの信号を、ＲＭＥコントローラ１０８の他の論理回路に供給することができる。

図７は、ＲＭＥコントローラ１０８の回路の第２の部分７００の１実施形態を示す図である。第２の部分７００は、「ｐ」型電界効果トランジスタ（pFET）と「ｎ」型電界効果トランジスタ（nFET）の両方を含むことができる。ＲＭＥコントローラ１０８は、図２、図４及び図５の設定ないし構成を実行するように構成された回路の１例を提供するが、他の構成もしくは配列も可能である。図７は、非限定的な例として提示されている。さらに、図７では、第１のＲＭＥ１０４及び第４のＲＭＥ１０６は、ＲＭＥコントローラ１０８の一部として示されているが、ＲＭＥ１０４、１０６を、ＲＭＥコントローラ１０８とは別個のものとすることも、または、ＲＭＥコントローラ１０８内に組み込むこともできる。図７に示されているように、特別な供給電圧３０１、電圧入力信号１１８、供給電圧２１２、及び接地信号などの種々の信号にそれらのＲＭＥのノードを結合するように、ＲＭＥコントローラ１０８の第２の部分７００を構成することができる。たとえば、第１のＲＭＥ１０４の非共通ノードを、矢印７０２で示されているように、特別な供給電圧３０１または接地信号に結合することができる。共通ノードを、矢印７０４で示されているように、グランド（アース）または特別な供給電圧３０１に結合することができる。第２のＲＭＥ１０６の非共通ノードを、矢印７０６で示されているように、接地信号または特別な供給電圧３０１または供給電圧２１２に結合することができる。

図８は、ＲＭＥを記憶装置においてある（または所定の）抵抗状態に設定ないし構成する１方法８００のブロック図である。方法８００は、ブロック８０２において、第１のＲＭＥを共通ノードを介して第２のＲＭＥに結合するステップを含むことができる。方法８００は、ブロック８０４において、第１のＲＭＥを高電圧抵抗状態または低電圧抵抗状態に設定するステップを含むことができる。方法８００は、ブロック８０６において、第２のＲＭＥを、第１のＲＭＥの状態とは異なる状態に設定するステップを含むことができ、この場合、第２のＲＭＥの設定は、第１のＲＭＥの設定とほぼ同時になされる。

ＲＭＥコントローラのロジック（論理回路）によって、第１のＲＭＥと第２のＲＭＥを実質的に同時に設定することができる。ＲＭＥコントローラは、電圧入力信号及びプログラムパルスを受け取って、第１及び第２のＲＭＥのさまざまノードに、該電圧入力信号、特別な供給電圧、接地信号、及び供給電圧信号を結合することによって、第１及び第２のＲＭＥを設定することができる。

いくつかの実施形態では、方法８００は、次のプログラムパルス及び電圧入力信号を受け取るまで、それぞれのＲＭＥの状態を維持するステップを含むことができる。たとえば、第１のＲＭＥが高抵抗状態に設定され、かつ、第２のＲＭＥが低抵抗状態に設定されている場合には、それらの状態は、上流側の論理回路から次のプログラムパルスが受信されるまで維持される。

制御論理回路によって、第１のＲＭＥは低抵抗状態に設定され、第２のＲＭＥは高抵抗状態に設定される。したがって、方法８００は、第１のＲＭＥと第２のＲＭＥの間の共通ノードを該接地信号に結合するステップと、それぞれの非共通ノードを該特別な供給電圧に結合するステップを含むことができる。

制御論理回路によって、第１のＲＭＥは高抵抗状態に設定され、第２のＲＭＥは低抵抗状態に設定される。したがって、方法８００は、第１のＲＭＥと第２のＲＭＥの間の共通ノードを該特別な供給電圧に結合するステップと、それぞれの非共通ノードを該接地信号に結合するステップを含むことができる。

例１
抵抗記憶素子を有する論理回路について説明する。該論理回路は、１つの共通ノードと１つの非共通ノードを含む第１の抵抗記憶素子（ＲＭＥ）を備えている。該論理回路は、該共通ノードを介して第１のＲＭＥに結合された第２のＲＭＥであって、１つの非共通ノードをさらに含む第２のＲＭＥを備えている。該論理回路は、第１のＲＭＥを高電圧抵抗状態または低電圧抵抗状態に設定し、同時に、第２のＲＭＥを第１のＲＭＥの状態とは異なる状態に設定するための制御論理回路を備えている（すなわち、該制御論理回路は、第１のＲＭＥの抵抗状態と第２のＲＭＥの抵抗状態を同時に設定し、この場合、第１のＲＭＥは高電圧抵抗状態または低電圧抵抗状態に設定され、第２のＲＭＥは、第１のＲＭＥが高電圧抵抗状態に設定されるときは、低電圧抵抗状態に、第１のＲＭＥが低電圧抵抗状態に設定されるときは、高電圧抵抗状態に設定される）。

例２
不揮発性記憶素子を有する論理セルを備えた論理回路の電子装置について説明する。該電子装置は、共通ノードを介して結合された第１の抵抗記憶素子（ＲＭＥ）と第２のＲＭＥとを含む分圧器を備えており、第１のＲＭＥと第２のＲＭＥの各々は非共通ノードを有している。該電子装置は、受け取った電圧に基づいて第１のＲＭＥと第２のＲＭＥを互いに異なる抵抗状態に同時に設定するための制御論理回路を備えている。

例３
論理回路の論理セルの出力状態を設定する方法について説明する。該方法は、第１の抵抗記憶素子（ＲＭＥ）を、共通ノードを介して第２のＲＭＥに結合するステップを含む。該方法は、第１のＲＭＥを高電圧抵抗状態または低電圧抵抗状態に設定するステップを含む。該方法は、第２のＲＭＥを、第１のＲＭＥの状態とは異なる状態に設定するステップを含み、この場合、第２のＲＭＥの設定は、第１のＲＭＥの設定と実質的に同時になされる。

本明細書で用いられている用語、記述、及び図面は、説明のためだけに用意されたものであって、それらに限定することは意図されていない。当業者には、特許請求の範囲及びその等価物によって画定されることが意図されている本発明の範囲内において多くの変形形態が可能であることが理解されよう。尚、特許請求の範囲における全ての用語は、別段の明示がない限り、合理的な最も広い意味に解釈されることが意図されている。

Claims

論理回路であって、
共通ノードと非共通ノードを備える第１の抵抗記憶素子（ＲＭＥ）と、
前記共通ノードを介して前記第１のＲＭＥに結合された第２のＲＭＥであって、非共通ノードをさらに備える第２のＲＭＥと、
前記第１のＲＭＥを高電圧抵抗状態または低電圧抵抗状態に設定し、同時に、前記第２のＲＭＥを、前記第１のＲＭＥの状態とは異なる状態に設定するための制御論理回路
を備える論理回路。
前記制御論理回路は、時間要素に関連するプログラムパルスを受け取り、及び、電圧入力信号を上流側の論理回路からの出力として受け取る、請求項１の論理回路。
次のプログラムパルス及び電圧入力信号を受け取るまで、それぞれの前記ＲＭＥの状態が維持される、請求項２の論理回路。
制御論理回路によって、前記共通ノードを接地信号に結合し、及び、前記第１のＲＭＥと前記第２のＲＭＥの各々の非共通ノードを特別な供給電圧に結合することによって、前記第１のＲＭＥが高抵抗状態に設定され、及び、前記第２のＲＭＥが低抵抗状態に設定されて、結合された高出力が生成される、請求項１の論理回路。
制御論理回路によって、前記共通ノードを特別な供給電圧に結合し、及び、前記第１のＲＭＥと前記第２のＲＭＥの各々の非共通ノードを接地信号に結合することによって、前記第１のＲＭＥが低抵抗状態に設定され、及び、前記第２のＲＭＥが高抵抗状態に設定されて、結合された低出力が生成される、請求項１の論理回路。
共通ノードを介して結合された第１の抵抗記憶素子（ＲＭＥ）と該２のＲＭＥとを備える分圧器であって、前記第１のＲＭＥと前記第２のＲＭＥの各々が非共通ノードを備える、分圧器と、
受け取った電圧に基づいて、前記第１のＲＭＥと前記第２のＲＭＥの各々を互いに異なる抵抗状態に同時に設定するための制御論理回路
を備える電子装置。
前記制御論理回路は、時間要素に関連するプログラムパルスを受け取り、及び、電圧入力信号を上流側の論理回路からの出力として受け取る、請求項６の電子装置。
次のプログラムパルス及び電圧入力信号を受け取るまで、それぞれの前記ＲＭＥの状態が維持される、請求項７の電子装置。
制御論理回路によって、前記共通ノードを接地信号に結合し、及び、前記第１のＲＭＥと前記第２のＲＭＥの各々の非共通ノードを特別な供給電圧に結合することによって、前記第１のＲＭＥが高抵抗状態に設定され、及び、前記第２のＲＭＥが低抵抗状態に設定されて、結合された高出力が生成される、請求項６の電子装置。
制御論理回路によって、前記共通ノードを特別な供給電圧に結合し、及び、前記第１のＲＭＥと前記第２のＲＭＥの各々の非共通ノードを接地信号に結合することによって、前記第１のＲＭＥが低抵抗状態に設定され、及び、前記第２のＲＭＥが高抵抗状態に設定されて、結合された低出力が生成される、請求項６の電子装置。
共通のノードを介して、第１の抵抗記憶素子（ＲＭＥ）を第２のＲＭＥに結合するステップと、
前記第１のＲＭＥを、高電圧抵抗状態または低電圧抵抗状態に設定するステップと、
前記第２のＲＭＥを前記第１のＲＭＥの前記状態とは異なる状態に設定するステップであって、前記第２のＲＭＥの設定は、前記第１のＲＭＥの設定と実質的に同時になされる、ステップ
を含む方法。
前記第１のＲＭＥ及び前記第２のＲＭＥを設定するステップが、
前記システムの時間要素に関連するプログラムパルスを受け取るステップと、
電圧入力信号を上流側の論理回路からの出力として受け取るステップと、
前記電圧入力信号に基づいて、前記第１のＲＭＥ及び前記第２のＲＭＥをそれぞれの電圧抵抗状態に設定するステップ
を含むことからなる、請求項１１の方法。
次のプログラムパルス及び電圧入力信号を受け取るまで、それぞれの前記ＲＭＥの状態を維持するステップを含む、請求項１２の方法。
制御論理回路によって、前記共通ノードを接地信号に結合し、及び、前記第１のＲＭＥと前記第２のＲＭＥの各々の非共通ノードを特別な供給電圧に結合することによって、前記第１のＲＭＥが高抵抗状態に設定され、及び、前記第２のＲＭＥが低抵抗状態に設定されて、結合された高出力が生成される、請求項１１の方法。
制御論理回路によって、前記共通ノードを特別な供給電圧に結合し、及び、前記第１のＲＭＥと前記第２のＲＭＥの各々の非共通ノードを接地信号に結合することによって、前記第１のＲＭＥが低抵抗状態に設定され、及び、前記第２のＲＭＥが高抵抗状態に設定されて、結合された低出力が生成される、請求項１１の方法。