JP4808025B2 - フリップフロップ、集積回路、及びフリップフロップのリセット方法 - Google Patents

Description

本発明は、電源の電圧変動によりフリップフロップ（以下ＦＦと記す）をリセットすることができるＦＦ、それを用いた集積回路、及びフリップフロップのリセット方法に関するものである。

従来より、ＦＦをリセットする技術は種々知られる。例えば、内部のＦＦの初期化を容易に行うことができる集積回路として、集積回路の電源オン時以後所定期間だけ選択信号を送出する選択信号送出手段と、選択信号が送出されたとき一定レベルの論理信号をマスタセット端子に送出し、選択信号が送出されないとき本来の論理信号をマスタセット端子に送出する第１の選択手段と、選択信号が送出されたとき一定レベルの論理信号の反転値の論理信号をマスタリセット端子に送出し、選択信号が送出されないとき、本来の論理信号をマスタリセット端子に送出する第２の選択手段とを有する集積回路が知られる（例えば特許文献１参照）。
特開平２−１００４１３号公報

このように従来のＦＦでは、そのデータをリセットする場合の工夫がされているものの、上述のようにＦＦのデータをリセットするには、ＦＦにリセット端子を設け、例えば集積回路（ＬＳＩ）内にリセット信号を分配する必要があった。従って、ＬＳＩ内の配線が複雑となるだけでなく、リセット信号線の配線スペースが必要となって、他の信号配線の増設に制限を受け、従って、信号配線に利用できるチャネル数を増大させるのが困難となっていた。

本発明は、上述した問題点を解決するためになされたものであり、リセット配線を無くすことで、ＬＳＩ内の配線の複雑化を防止でき、又は信号配線に利用できるチャネルを増やすことができるフリップフロップ、それを用いた集積回路、及びフリップフロップのリセット方法を提供することを目的としている。

上述した課題を解決するため、本発明は、既にＬＳＩ内に分配されている電源配線をリセットのための配線としても利用し、電源電圧を変化させることで、ＦＦのリセット信号を発生させるようにしている。

即ち、本発明は、電源電圧の変動を検出してリセットを行うフリップフロップであって、ハイ又はローレベルを記憶する状態保持ノードと、所定値を越える電源電圧の変動を検出することで、前記状態保持ノードの記憶状態をリセットするリセット信号を形成するリセット信号形成回路とを備えてなる。

なお、このフリップフロップにおいて、前記状態保持ノードの一つに対応して一つの前記リセット信号形成回路が備えられていることを特徴とすることができる。

また、このフリップフロップにおいて、前記状態保持ノードの複数に対して一つの前記リセット信号形成回路が備えられていることを特徴とすることもできる。

また、本発明は、フリップフロップを有する集積回路であって、前記フリップフロップは、ハイ又はローレベルを記憶する状態保持ノードと、所定値を越える電源電圧の変動を検出することで、前記状態保持ノードの記憶状態をリセットするリセット信号を形成するリセット信号形成回路とを備えてなるものである。

この集積回路において、前記状態保持ノードの一つに対応して一つの前記リセット信号形成回路が備えられていることを特徴とすることができる。

また、本発明の集積回路において、前記状態保持ノードの複数に対して一つの前記リセット信号形成回路が備えられていることを特徴とする。

また、この集積回路において、前記フリップフロップは複数備えられて、且つ複数のグループに分けられ、各グループに対してそれぞれ異なる別個の電源が導かれていることを特徴とすることができる。

また、この集積回路において、前記電源電圧を可変とすることができる電源回路が更に備えられていることを特徴とすることができる。

また、この集積回路において、前記電源はそれぞれ別個に電源電圧を可変とすることができることを特徴とすることもできる。

また、この集積回路において、オペレーションシステム又は所定のハードウェアからの信号に基づいて前記電源回路により出力される電源電圧を可変とするリセット論理回路が更に備えられていることを特徴とすることもできる。

また、本発明は、電源電圧の変動を検出してリセットを行うフリップフロップのリセット方法であって、所定値を越える電源電圧の変動を検出することで、フリップフロップの状態保持ノードの記憶状態をリセットするリセット信号を形成し、該リセット信号によりフリップフロップをリセットするようにしたものである。

本発明によれば、リセット配線を無くすことで、ＬＳＩ内の配線の複雑化を防止でき、又は信号配線に利用できるチャネルを増やすことができるフリップフロップ、それを用いた集積回路、及びフリップフロップのリセット方法を提供するすることができる。

以下、本発明の実施の形態について図面を参照しつつ説明する。

実施の形態１．
図１は、本発明の実施の形態１におけるＦＦの回路図を示す。図１に示すＦＦは、集積回路内に設けられ、リセット信号を形成するプルアップ生成回路（リセット信号形成回路）１と、データとしてハイ又はローレベルを記憶する状態保持ノード２を備えている。プルアップ生成回路１は、２つのＮＦＥＴ３，４と１つのＰＦＥＴ５とを電源（Ｖｄｄ）とアースの間に縦続接続し、ＮＦＥＴ４とＰＦＥＴ５の間にインバータ６を接続して構成され、インバータ６の出力端子（ノードｎ２）が状態保持ノード２のリセット端子７に接続される。状態保持ノード２のリセット端子７はＰＦＥＴのゲートにより構成されている。ただし、ここではNFETの段数を２（NFET３，４）としたがNFETのVthにより1段または3段以上必要な場合もある。

以上の構成において、例えば、通常使用する電源電圧を１．０Ｖとした場合、電源電圧を１．０Ｖ→１．８Ｖ→１．０Ｖと変化させることでＦＦの内容（状態保持ノードの保持データ）を0にリセットすることができる。以下に動作を図２を用いて詳述する。図２において、図２（ａ）はＶｄｄとＶｄｄ／２とグランドｖｓｓの関係を示している。図２（ｂ）はＶｄｄ／２とノードｎ１の電圧（電位）との関係を示している。図２（ｃ）はノードｎ２の電圧（電位）とグランドｖｓｓとの関係を示している。

電源電圧をＶｄｄとすると、ノードｎ０（ＮＦＥＴ３とＮＦＥＴ４の間）の電圧はＮＦＥＴ３で電源と接続しているので、Ｖｄｄ−Ｖｔｈとなる。同様にノードｎ１（ＮＦＥＴ３とＰＦＥＴ５の間）の電圧はＶｄｄ−２Ｖｔｈとなる。ここに、ＶｔｈはＦＥＴによる電圧降下であり、プロセスにより決まる電圧である。

例えば、Ｖｔｈ＝４００ｍＶとする。ここで電源電圧を図２（ａ）のように、１．０Ｖ→１．８Ｖと変化させると、ノードｎ１の電圧は常に電源電圧より８００ｍＶ低いので、ノードｎ１の電圧は、図２（ｂ）のように、０．２Ｖ→１．０Ｖと変化する。

そこで、次段のインバータ６の閾値をＶｄｄ／２としておくと、その出力のノードｎ２の電圧は図２（ｃ）のように、Ｈｉｇｈ（１．０Ｖ）→Ｌｏｗ（０．０Ｖ）と変化する。

同様に、図２（ａ）のように、電源電圧を１．８Ｖ→１．０Ｖと変化させると、ノードｎ２の電圧は図２（ｃ）のように、Ｌｏｗ（０．０Ｖ）→Ｈｉｇｈ（１．０Ｖ）と変化する。このノードｎ２のＨｉｇｈ→Ｌｏｗ→Ｈｉｇｈという変化により、ＦＦ（状態保持ノード２の保持データ）をリセットすることができる。

実施の形態２．
図１の回路構成では一つのＦＦ内部にプルアップ生成回路（リセット信号形成回路）を保有しているが、実施の形態２において、プルアップ生成回路１は図３に示すように複数の状態保持ノード（ＦＦ）２で共有するようにすることもできる。即ち、この場合、集積回路内に設けられる複数の状態保持ノード２に対して一つのプルアップ生成回路１を設けるようにしている。実施の形態２によれば、複数の状態保持ノード（ＦＦ）２を一つのプルアップ生成回路１でリセットでき、複数の状態保持ノードを効率的にリセットできる。

実施の形態３．
図４は実施の形態３におけるＦＦを示す回路図である。実施の形態３ではプルダウン生成回路（リセット信号形成回路）が一つのＮＦＥＴ３と一つのＰＦＥＴ５により構成され、その間のノードｎ１がインバータ６に接続されて構成されている。又状態保持ノードのリセット端子７´はＮＦＥＴのゲートにより構成されている。ただしプルダウン生成回路のPFETの段数はPFETのVthにより2段以上必要な場合もある。

実施の形態３の構成によれば、電源電圧を１．０Ｖ→０．６Ｖ→１．０Ｖと変化させるとＦＦの内容を0にリセットすることができる。以下、実施の形態３の動作を図５を用いて詳述する。図５において、図５（ａ）はＶｄｄとＶｄｄ／２とグランドｖｓｓの関係を示している。図５（ｂ）はＶｄｄ／２とノードｎ１の電圧（電位）との関係を示している。図５（ｃ）はノードｎ２の電圧（電位）とグランドｖｓｓとの関係を示している。

まず、図５（ａ）のように、電源電圧Ｖｄｄを１．０Ｖ→０．６Ｖとすると、ノードｎ１は、図５（ｂ）のように０．６Ｖ→０．２Ｖと変化し、図５（ｃ）のように、ノードｎ２はＬｏｗ（０．０Ｖ）→Ｈｉｇｈ（０．６Ｖ）と変化する。

同様に、図５（ａ）のように、電源電圧を０．６Ｖ→１．０Ｖと変化させると、ノードｎ２は図５（ｃ）のように、Ｈｉｇｈ（０．６Ｖ）→Ｌｏｗ（０．０Ｖ）と変化する。このノードｎ２のＬｏｗ→Ｈｉｇｈ→Ｌｏｗという変化によりＦＦ（状態保持ノード２）をリセットすることができる。

実施の形態４．
図６は実施の形態４におけるＬＳＩを示すブロック図である。このＬＳＩは 実施の形態１〜３において説明したＦＦを複数用いて構成される。
図６に示すＬＳＩは複数のＦＦと、これらに接続される電源回路１１と、電源回路１１の電源電圧を変化させて複数のＦＦをリセットするリセット論理回路１２が備えられている。

電源回路１１と複数のＦＦのそれぞれの接続形態は実施の形態１〜３で説明したものと同じである。

以下、動作について説明する。リセット論理回路１２は図示しないＯＳやハードウェアの命令からリセット信号を生成する。それを受けた電源回路１１が電源電圧を変化させ、そこに接続される複数のＦＦ（ＦＦ群）がリセットされる。

実施の形態５．
図７は実施の形態５におけるＬＳＩを示している。実施の形態４では、ＬＳＩ内に電源回路１１を設けるようにしたが、実施の形態５においては、電源回路１１をＬＳＩ外部に設けるようにしたものである。

実施の形態６．
図８は実施の形態６におけるＬＳＩを示すブロック図である。実施の形態６では、ＬＳＩ内にＦＦが複数備えられるとともに、複数のグループＧ１〜Ｇ３に分けられ、各グループＧ１〜Ｇ３に対してそれぞれ異なる別個の電源回路１１Ａ〜１１Ｂの電源Ｖ１〜Ｖ３が導かれるように配線が行われている。

即ち、図８は、複数のＦＦを一度にリセットをしたいグループに分け、各グループのＦＦを別個に且つ一括してリセットできるようにしたものである。この場合、各ＦＦの状態保持ノードに対してプルアップ生成回路は、図３に示したように共有化しても良いし、図１に示したように各ＦＦの状態保持ノードごとに設けるようにしても良い。

これにより、電源回路１１Ａに繋がったＦＦ群Ｇ１をリセットしたい場合は、電源回路１１Ａの電源電圧Ｖ１のみを変化させればよい。同様に電源回路１１Ｂに繋がったＦＦ群Ｇ２をリセットしたい場合は、電源回路１１Ｂの電源電圧Ｖ２を変化させればよく、また、電源回路１１Ｃに繋がったＦＦ群Ｇ３をリセットしたい場合は電源回路１１Ｃの電源電圧Ｖ３を変化させればよい。

本発明の実施の形態によれば、既存の独立した電源配線や、新たに分割した電源配線を利用することで、リセット信号を分配することなく任意のＦＦ群をリセットすることが可能である。
（付記１） 電源電圧の変動を検出してリセットを行うフリップフロップであって、
ハイ又はローレベルを記憶する状態保持ノードと、
所定値を越える電源電圧の変動を検出することで、前記状態保持ノードの記憶状態をリセットするリセット信号を形成するリセット信号形成回路と
を備えてなるフリップフロップ。
（付記２） 付記１に記載のフリップフロップにおいて、
前記状態保持ノードの一つに対応して一つの前記リセット信号形成回路が備えられていることを特徴とするフリップフロップ。
（付記３） 付記１に記載のフリップフロップにおいて、
前記状態保持ノードの複数に対して一つの前記リセット信号形成回路が備えられていることを特徴とするフリップフロップ。
（付記４） フリップフロップを有する集積回路であって、
前記フリップフロップは、ハイ又はローレベルを記憶する状態保持ノードと、
所定値を越える電源電圧の変動を検出することで、前記状態保持ノードの記憶状態をリセットするリセット信号を形成するリセット信号形成回路と
を備えてなる集積回路。
（付記５） 付記４に記載の集積回路において、
前記状態保持ノードの一つに対応して一つの前記リセット信号形成回路が備えられていることを特徴とする集積回路。
（付記６） 付記４に記載の集積回路において、
前記状態保持ノードの複数に対して一つの前記リセット信号形成回路が備えられていることを特徴とする集積回路。
（付記７） 付記４に記載の集積回路において、
前記フリップフロップは複数備えられて、且つ複数のグループに分けられ、各グループに対してそれぞれ異なる別個の電源が導かれていることを特徴とする集積回路。
（付記８） 付記４に記載の集積回路において、
前記電源電圧を可変とすることができる電源回路が更に備えられていることを特徴とする集積回路。
（付記９） 付記７に記載の集積回路において、
前記電源はそれぞれ別個に電源電圧を可変とすることができることを特徴とする集積回路。
（付記１０） 付記８又は付記９に記載の集積回路において、
オペレーションシステム又は所定のハードウェアからの信号に基づいて前記電源回路により出力される電源電圧を可変とするリセット論理回路が更に備えられていることを特徴とする集積回路。
（付記１１） 付記４に記載の集積回路において、
オペレーションシステム又は所定のハードウェアからの信号に基づいて前記電源回路により出力される電源電圧を可変とするリセット論理回路が更に備えられていることを特徴とする集積回路。
（付記１２） 電源電圧の変動を検出してリセットを行うフリップフロップのリセット方法であって、
所定値を越える電源電圧の変動を検出することで、フリップフロップの状態保持ノードの記憶状態をリセットするリセット信号を形成し、該リセット信号によりフリップフロップをリセットするようにしたフリップフロップのリセット方法。

本発明の実施の形態１におけるＦＦの回路図である。 実施の形態１の動作を説明するタイムチャートである。 本発明の実施の形態２におけるＦＦの回路図である。 本発明の実施の形態３におけるＦＦの回路図である。 実施の形態３の動作を示すタイムチャートである。 本発明の実施の形態４におけるＦＦの回路図である。 本発明の実施の形態５におけるＦＦの回路図である。 本発明の実施の形態６におけるＦＦの回路図である。

１ プルダウン回路（リセット信号形成回路）、２ 状態保持ノード、１１、１１Ａ〜１１Ｃ 電源回路、Ｖｄｄ 電源電圧、ＦＦ フリップフロップ。

Claims (5)

1. リセット制御を行うリセット論理回路により可変に制御される電源電圧に接続され、前記電源電圧の変動を検出してリセットを行うフリップフロップであって、
   ハイ又はローレベルを記憶する状態保持ノードと、
   前記リセット論理回路による制御により前記電源電圧が所定値を越えて変動したことを検出することで、前記状態保持ノードの記憶状態をリセットするリセット信号を形成するリセット信号形成回路と
   を備えてなるフリップフロップ。
2. 電源電圧の変動を検出してリセットを行うフリップフロップと、前記電源電圧を可変に制御することによりリセット制御を行うリセット論理回路とを有する集積回路であって、
   前記フリップフロップは、ハイ又はローレベルを記憶する状態保持ノードと、
   前記リセット論理回路による制御により前記電源電圧が所定値を越えて変動したことを検出することで、前記状態保持ノードの記憶状態をリセットするリセット信号を形成するリセット信号形成回路と
   を備えてなる集積回路。
3. 請求項２に記載の集積回路であって、
   前記フリップフロップは複数備えられ、且つ複数のグループに分けられ、各グループに対してそれぞれ別個の電源電圧に接続されることを特徴とする集積回路。
4. 請求項２に記載の集積回路において、
   前記リセット論理回路は、オペレーションシステム又は所定のハードウェアからの信号に基づいて前記電源電圧を可変に制御することを特徴とする集積回路。
5. リセット制御を行うリセット論理回路により可変に制御される電源電圧の変動を検出してリセットを行うフリップフロップのリセット方法であって、
   前記リセット論理回路による制御により前記電源電圧が所定値を越えて変動したことを検出することで、フリップフロップの状態保持ノードの記憶状態をリセットするリセット信号を形成し、該リセット信号によりフリップフロップをリセットするようにしたフリップフロップのリセット方法。

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