JPH05235705A - Ｒｓフリップフロップ回路 - Google Patents
Ｒｓフリップフロップ回路Info
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- JPH05235705A JPH05235705A JP4029735A JP2973592A JPH05235705A JP H05235705 A JPH05235705 A JP H05235705A JP 4029735 A JP4029735 A JP 4029735A JP 2973592 A JP2973592 A JP 2973592A JP H05235705 A JPH05235705 A JP H05235705A
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- Japan
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- circuit
- flip
- bar
- flop circuit
- power supply
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Abstract
(57)【要約】
【目的】ＲＳフリップフロップ回路に関し、簡単な構成
によってイニシャルリセットをかけることが可能である
と共に、低い電源電圧でも動作することができるＲＳフ
リップフロップ回路を提供することを目的とする。 【構成】ＲＳフリップフロップ回路１の両出力Ｑ，バー
Ｑはそれぞれバッファ回路２を介して負荷に接続されて
いる。そして、ＲＳフリップフロップ回路１の２つの出
力Ｑ，バーＱのいずれか一方（図１では出力Ｑ）と低電
位側電源であるグランドとの間にプルダウン回路３を接
続する。または、ＲＳフリップフロップ回路１の２つの
出力Ｑ，バーＱのいずれか一方（図１では出力バーＱ）
と高電位側電源ＶCCとの間にプルアップ回路４を接続す
る。
によってイニシャルリセットをかけることが可能である
と共に、低い電源電圧でも動作することができるＲＳフ
リップフロップ回路を提供することを目的とする。 【構成】ＲＳフリップフロップ回路１の両出力Ｑ，バー
Ｑはそれぞれバッファ回路２を介して負荷に接続されて
いる。そして、ＲＳフリップフロップ回路１の２つの出
力Ｑ，バーＱのいずれか一方（図１では出力Ｑ）と低電
位側電源であるグランドとの間にプルダウン回路３を接
続する。または、ＲＳフリップフロップ回路１の２つの
出力Ｑ，バーＱのいずれか一方（図１では出力バーＱ）
と高電位側電源ＶCCとの間にプルアップ回路４を接続す
る。
Description
【０００１】
【産業上の利用分野】本発明はリセット・セット（Ｒ
Ｓ）フリップフロップ回路に係り、詳しくはＲＳフリッ
プフロップ回路のイニシャルリセットに関するものであ
る。
Ｓ）フリップフロップ回路に係り、詳しくはＲＳフリッ
プフロップ回路のイニシャルリセットに関するものであ
る。
【０００２】近年、電気機器において記憶装置を設ける
ことが多くなっており、最も基本的な記憶装置であるバ
ーＲバーＳフリップフロップ回路がその簡単な構成ゆえ
に多用されている。ところで、バーＲバーＳフリップフ
ロップ回路においては、セット入力もリセット入力も加
えない状態で電源を投入すると出力がどのようなレベル
になるかわからないという問題がある。出力のレベルが
不確定であると、バーＲバーＳフリップフロップ回路の
次段に接続される装置の誤動作を招くことがある。従っ
て、電源投入後の初期状態において出力にリセットをか
けるイニシャルリセットが必要となる。
ことが多くなっており、最も基本的な記憶装置であるバ
ーＲバーＳフリップフロップ回路がその簡単な構成ゆえ
に多用されている。ところで、バーＲバーＳフリップフ
ロップ回路においては、セット入力もリセット入力も加
えない状態で電源を投入すると出力がどのようなレベル
になるかわからないという問題がある。出力のレベルが
不確定であると、バーＲバーＳフリップフロップ回路の
次段に接続される装置の誤動作を招くことがある。従っ
て、電源投入後の初期状態において出力にリセットをか
けるイニシャルリセットが必要となる。
【０００３】
【従来の技術】従来のバーＲバーＳフリップフロップ回
路２０は、図４に示すように、２入力のナンド回路２１
と３入力のナンド回路２２およびバッファ回路２３，２
４から構成されている。
路２０は、図４に示すように、２入力のナンド回路２１
と３入力のナンド回路２２およびバッファ回路２３，２
４から構成されている。
【０００４】すなわち、フリップフロップ回路２０のセ
ット入力端子バーＳおよびリセット入力端子バーＲはそ
れぞれ、プルアップ抵抗Ｒ１，Ｒ２を介して高電位側電
源ＶCCに接続されている。そして、セット入力端子バー
Ｓはナンド回路２１の第１の入力端子に接続され、リセ
ット入力端子バーＲはナンド回路２２の第１の入力端子
に接続されている。また、ナンド回路２１，２２のそれ
ぞれの第２の入力端子は、ナンド回路２２，２１の各出
力端子に接続されると共に、それぞれバッファ回路２
４，２３を介してフリップフロップ回路２０の出力端子
バーＱ，Ｑに接続されている。さらに、ナンド回路２２
の第３の入力端子は、フリップフロップ回路２０のクロ
ック入力端子ＣＬを介してコンパレータ２５の出力端子
に接続されている。
ット入力端子バーＳおよびリセット入力端子バーＲはそ
れぞれ、プルアップ抵抗Ｒ１，Ｒ２を介して高電位側電
源ＶCCに接続されている。そして、セット入力端子バー
Ｓはナンド回路２１の第１の入力端子に接続され、リセ
ット入力端子バーＲはナンド回路２２の第１の入力端子
に接続されている。また、ナンド回路２１，２２のそれ
ぞれの第２の入力端子は、ナンド回路２２，２１の各出
力端子に接続されると共に、それぞれバッファ回路２
４，２３を介してフリップフロップ回路２０の出力端子
バーＱ，Ｑに接続されている。さらに、ナンド回路２２
の第３の入力端子は、フリップフロップ回路２０のクロ
ック入力端子ＣＬを介してコンパレータ２５の出力端子
に接続されている。
【０００５】そのコンパレータ２５の非反転入力端子は
分圧回路２６に接続されている。分圧回路２６は低電位
側電源としてのグランドと高電位側電源ＶCCとの間に直
列に接続された抵抗Ｒ１１，Ｒ１２から成り、高電位側
電源ＶCCを分圧した分圧電圧ＶW を生成している。一
方、コンパレータ２５の反転入力端子には、定電圧電源
回路２７からの基準電圧ＶR が印加されている。尚、定
電圧電源回路２７は電源ＶCCを定電圧化して基準電圧Ｖ
R を生成している。また、電源電圧ＶCCが完全に立ち上
がった定常状態において、分圧電圧ＶW は基準電圧ＶR
より高くなるように設定されている。
分圧回路２６に接続されている。分圧回路２６は低電位
側電源としてのグランドと高電位側電源ＶCCとの間に直
列に接続された抵抗Ｒ１１，Ｒ１２から成り、高電位側
電源ＶCCを分圧した分圧電圧ＶW を生成している。一
方、コンパレータ２５の反転入力端子には、定電圧電源
回路２７からの基準電圧ＶR が印加されている。尚、定
電圧電源回路２７は電源ＶCCを定電圧化して基準電圧Ｖ
R を生成している。また、電源電圧ＶCCが完全に立ち上
がった定常状態において、分圧電圧ＶW は基準電圧ＶR
より高くなるように設定されている。
【０００６】従って、電源ＶCCを投入後、電源電圧ＶCC
が充分立ち上がっていない初期状態においては、基準電
圧ＶR の方が分圧電圧ＶW より高くなり、コンパレータ
２５の出力端子すなわちフリップフロップ回路２０のク
ロック入力端子ＣＬはＬレベルになる。また、電源電圧
ＶCCが完全に立ち上がった定常状態においては、分圧電
圧ＶW の方が基準電圧ＶR より高くなり、コンパレータ
２５の出力端子すなわちフリップフロップ回路２０のク
ロック入力端子ＣＬはＨレベルになる。
が充分立ち上がっていない初期状態においては、基準電
圧ＶR の方が分圧電圧ＶW より高くなり、コンパレータ
２５の出力端子すなわちフリップフロップ回路２０のク
ロック入力端子ＣＬはＬレベルになる。また、電源電圧
ＶCCが完全に立ち上がった定常状態においては、分圧電
圧ＶW の方が基準電圧ＶR より高くなり、コンパレータ
２５の出力端子すなわちフリップフロップ回路２０のク
ロック入力端子ＣＬはＨレベルになる。
【０００７】このように構成されたフリップフロップ回
路２０において、セット入力端子バーＳおよびリセット
入力端子バーＲに入力信号を印加しない状態で電源ＶCC
を投入すると、初期状態においてクロック入力端子ＣＬ
はＬレベルになる。ナンド回路では、いずれか１つの入
力端子がＬレベルになると他の入力端子のレベルに関係
なく、その出力端子はＨレベルになる。従って、ナンド
回路２２の第３の入力端子であるクロック入力端子ＣＬ
がＬレベルになると、その出力端子はＨレベルになる。
すると、ナンド回路２１の両入力端子はＨレベルになる
ため、その出力端子はＬレベルになる。すなわち、フリ
ップフロップ回路２０の出力端子ＱはＬレベル、出力端
子バーＱはＨレベルになる。
路２０において、セット入力端子バーＳおよびリセット
入力端子バーＲに入力信号を印加しない状態で電源ＶCC
を投入すると、初期状態においてクロック入力端子ＣＬ
はＬレベルになる。ナンド回路では、いずれか１つの入
力端子がＬレベルになると他の入力端子のレベルに関係
なく、その出力端子はＨレベルになる。従って、ナンド
回路２２の第３の入力端子であるクロック入力端子ＣＬ
がＬレベルになると、その出力端子はＨレベルになる。
すると、ナンド回路２１の両入力端子はＨレベルになる
ため、その出力端子はＬレベルになる。すなわち、フリ
ップフロップ回路２０の出力端子ＱはＬレベル、出力端
子バーＱはＨレベルになる。
【０００８】その後、電源電圧ＶCCが完全に立ち上がっ
て定常状態になりクロック入力端子ＣＬがＨレベルにな
っても、この出力端子Ｑ，バーＱのレベルは保持され
る。そして、定常状態において、セット入力端子バーＳ
およびリセット入力端子バーＲに入力信号が印加される
と、フリップフロップ回路２０は図５の機能表に示すよ
うに動作する。
て定常状態になりクロック入力端子ＣＬがＨレベルにな
っても、この出力端子Ｑ，バーＱのレベルは保持され
る。そして、定常状態において、セット入力端子バーＳ
およびリセット入力端子バーＲに入力信号が印加される
と、フリップフロップ回路２０は図５の機能表に示すよ
うに動作する。
【０００９】このようにイニシャルリセットをかけるこ
とにより、セット入力端子バーＳおよびリセット入力端
子バーＲに入力信号を印加しない状態で電源ＶCCを投入
しても、出力端子Ｑを必ずＬレベル（リセット状態）に
して、フリップフロップ回路２０の次段に接続される装
置（負荷）の誤動作を防いでいる。
とにより、セット入力端子バーＳおよびリセット入力端
子バーＲに入力信号を印加しない状態で電源ＶCCを投入
しても、出力端子Ｑを必ずＬレベル（リセット状態）に
して、フリップフロップ回路２０の次段に接続される装
置（負荷）の誤動作を防いでいる。
【００１０】尚、バッファ回路２３，２４を設けている
ため、フリップフロップ回路２０の動作が負荷によって
影響を受けることはない。
ため、フリップフロップ回路２０の動作が負荷によって
影響を受けることはない。
【００１１】
【発明が解決しようとする課題】ところで、図７に示す
ように、定電圧電源回路２７の出力が基準電圧ＶR にな
るためには、電源電圧ＶCCが定電圧電源回路２７の入力
規格値Ｖ1 より大きくなければならない。従って、電源
電圧ＶCCが入力規格値Ｖ1 以下のときは分圧電圧ＶW の
方が基準電圧ＶR より高くなる。但し、電源電圧ＶCCが
低いためにコンパレータ２５が正常に動作せず、その出
力端子は通常Ｈレベルにはならない。しかしながら、電
源電圧ＶCCの立ち上がり速度や外部ノイズ等によりコン
パレータ２５の出力端子すなわちフリップフロップ回路
２０のクロック入力端子ＣＬがＨレベルになったときに
は、フリップフロップ回路２０の出力端子Ｑ，バーＱの
レベルが不確定になる。このように、電源電圧ＶCCが定
電圧電源回路２７の入力規格値Ｖ1 以下のときは、イニ
シャルリセットをかけることができないという問題があ
る。
ように、定電圧電源回路２７の出力が基準電圧ＶR にな
るためには、電源電圧ＶCCが定電圧電源回路２７の入力
規格値Ｖ1 より大きくなければならない。従って、電源
電圧ＶCCが入力規格値Ｖ1 以下のときは分圧電圧ＶW の
方が基準電圧ＶR より高くなる。但し、電源電圧ＶCCが
低いためにコンパレータ２５が正常に動作せず、その出
力端子は通常Ｈレベルにはならない。しかしながら、電
源電圧ＶCCの立ち上がり速度や外部ノイズ等によりコン
パレータ２５の出力端子すなわちフリップフロップ回路
２０のクロック入力端子ＣＬがＨレベルになったときに
は、フリップフロップ回路２０の出力端子Ｑ，バーＱの
レベルが不確定になる。このように、電源電圧ＶCCが定
電圧電源回路２７の入力規格値Ｖ1 以下のときは、イニ
シャルリセットをかけることができないという問題があ
る。
【００１２】加えて、コンパレータ２５、分圧回路２
６、定電圧電源回路２７等の外部回路を必要とするた
め、装置全体の構成が複雑になり、構成が簡単であると
いうフリップフロップ回路２０の利点が損なわれるとい
う問題もある。
６、定電圧電源回路２７等の外部回路を必要とするた
め、装置全体の構成が複雑になり、構成が簡単であると
いうフリップフロップ回路２０の利点が損なわれるとい
う問題もある。
【００１３】そこで、図８に示すように、フリップフロ
ップ回路２０のナンド回路２２の第３の入力端子を、抵
抗Ｒ２１を介して電源ＶCCに接続すると共にコンデンサ
Ｃ２１を介してグランドに接続した回路が考えられる。
ップ回路２０のナンド回路２２の第３の入力端子を、抵
抗Ｒ２１を介して電源ＶCCに接続すると共にコンデンサ
Ｃ２１を介してグランドに接続した回路が考えられる。
【００１４】この回路において、フリップフロップ回路
２０のセット入力端子バーＳおよびリセット入力端子バ
ーＲに入力信号を印加しない状態で電源ＶCCを投入する
と、抵抗Ｒ２１を介してコンデンサＣ２１に充電電流が
流れ、コンデンサＣ２１が充電されるに従ってナンド回
路２２の第３の入力端子の電圧が徐々に上昇する。従っ
て、ナンド回路２２の第３の入力端子はセット入力端子
バーＳおよびリセット入力端子バーＲに対して、Ｈレベ
ルになる時間が少し遅れる。すなわち、電源ＶCCを投入
後、セット入力端子バーＳおよびリセット入力端子バー
ＲがＨレベルになっても、ナンド回路２２の第３の入力
端子はしばらくＬレベルとなっている。これにより、ナ
ンド回路２２の出力端子はＨレベルになり、ナンド回路
２１の両入力端子はＨレベルになる。従って、フリップ
フロップ回路２０の出力端子ＱはＬレベル、出力端子バ
ーＱはＨレベルになり、イニシャルリセットをかけるこ
とができる。また、定常状態においてフリップフロップ
回路２０は図６の機能表に示すように動作する。
２０のセット入力端子バーＳおよびリセット入力端子バ
ーＲに入力信号を印加しない状態で電源ＶCCを投入する
と、抵抗Ｒ２１を介してコンデンサＣ２１に充電電流が
流れ、コンデンサＣ２１が充電されるに従ってナンド回
路２２の第３の入力端子の電圧が徐々に上昇する。従っ
て、ナンド回路２２の第３の入力端子はセット入力端子
バーＳおよびリセット入力端子バーＲに対して、Ｈレベ
ルになる時間が少し遅れる。すなわち、電源ＶCCを投入
後、セット入力端子バーＳおよびリセット入力端子バー
ＲがＨレベルになっても、ナンド回路２２の第３の入力
端子はしばらくＬレベルとなっている。これにより、ナ
ンド回路２２の出力端子はＨレベルになり、ナンド回路
２１の両入力端子はＨレベルになる。従って、フリップ
フロップ回路２０の出力端子ＱはＬレベル、出力端子バ
ーＱはＨレベルになり、イニシャルリセットをかけるこ
とができる。また、定常状態においてフリップフロップ
回路２０は図６の機能表に示すように動作する。
【００１５】この回路は図４に示す回路より簡単な構成
であると共に、定電圧電源回路２７の入力規格値Ｖ1 以
下の電源電圧ＶCCにおいてもイニシャルリセットが可能
になる。しかしながら、依然、３入力のナンド回路２２
を必要とする。
であると共に、定電圧電源回路２７の入力規格値Ｖ1 以
下の電源電圧ＶCCにおいてもイニシャルリセットが可能
になる。しかしながら、依然、３入力のナンド回路２２
を必要とする。
【００１６】そこで、図９に示すように、フリップフロ
ップ回路２０の３入力のナンド回路２２の代わりに２入
力のナンド回路３１を用い、そのリセット入力端子バー
Ｒを、抵抗Ｒ２を介して電源ＶCCに接続すると共にコン
デンサＣ３１を介してグランドに接続する回路が考えら
れる。この回路でも、図８に示す回路と同様な動作によ
ってイニシャルリセットをかけることができ、定常状態
においては図６の機能表に示すように動作する。
ップ回路２０の３入力のナンド回路２２の代わりに２入
力のナンド回路３１を用い、そのリセット入力端子バー
Ｒを、抵抗Ｒ２を介して電源ＶCCに接続すると共にコン
デンサＣ３１を介してグランドに接続する回路が考えら
れる。この回路でも、図８に示す回路と同様な動作によ
ってイニシャルリセットをかけることができ、定常状態
においては図６の機能表に示すように動作する。
【００１７】しかしながら、リセット入力端子バーＲと
グランド間にコンデンサＣ３１を接続したために、リセ
ット入力端子バーＲの入力信号がその容量の影響を受け
るという問題がある。
グランド間にコンデンサＣ３１を接続したために、リセ
ット入力端子バーＲの入力信号がその容量の影響を受け
るという問題がある。
【００１８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、簡単な構成によってイ
ニシャルリセットをかけることが可能であると共に、低
い電源電圧でも動作することができるＲＳフリップフロ
ップ回路を提供することにある。
れたものであって、その目的は、簡単な構成によってイ
ニシャルリセットをかけることが可能であると共に、低
い電源電圧でも動作することができるＲＳフリップフロ
ップ回路を提供することにある。
【００１９】
【課題を解決するための手段】図１は本発明の原理説明
図である。ＲＳフリップフロップ回路１の両出力Ｑ，バ
ーＱはそれぞれバッファ回路２を介して負荷に接続され
ている。そして、ＲＳフリップフロップ回路１の２つの
出力Ｑ，バーＱのいずれか一方（図１では出力Ｑ）と低
電位側電源であるグランドとの間にプルダウン回路３を
接続する。
図である。ＲＳフリップフロップ回路１の両出力Ｑ，バ
ーＱはそれぞれバッファ回路２を介して負荷に接続され
ている。そして、ＲＳフリップフロップ回路１の２つの
出力Ｑ，バーＱのいずれか一方（図１では出力Ｑ）と低
電位側電源であるグランドとの間にプルダウン回路３を
接続する。
【００２０】また、ＲＳフリップフロップ回路１の２つ
の出力Ｑ，バーＱのいずれか一方（図１では出力バー
Ｑ）と高電位側電源ＶCCとの間にプルアップ回路４を接
続する。
の出力Ｑ，バーＱのいずれか一方（図１では出力バー
Ｑ）と高電位側電源ＶCCとの間にプルアップ回路４を接
続する。
【００２１】
【作用】従って、プルダウン回路３を設けた場合、プル
ダウン回路３を接続しないＲＳフリップフロップ回路１
の出力バーＱの電圧の立ち上がりに比べて、プルダウン
回路３を接続した出力Ｑの電圧の立ち上がりの方が遅く
なる。そのため、ＲＳフリップフロップ回路１の電源投
入時において、プルダウン回路３を接続した出力Ｑは必
ずローレベルになると共に、プルダウン回路３を接続し
ない出力バーＱは必ずハイレベルになるため、確実にイ
ニシャルリセットをかけることができる。尚、バッファ
回路２を設けているため、プルダウン回路３およびプル
アップ回路４が負荷に影響を与えることはない。
ダウン回路３を接続しないＲＳフリップフロップ回路１
の出力バーＱの電圧の立ち上がりに比べて、プルダウン
回路３を接続した出力Ｑの電圧の立ち上がりの方が遅く
なる。そのため、ＲＳフリップフロップ回路１の電源投
入時において、プルダウン回路３を接続した出力Ｑは必
ずローレベルになると共に、プルダウン回路３を接続し
ない出力バーＱは必ずハイレベルになるため、確実にイ
ニシャルリセットをかけることができる。尚、バッファ
回路２を設けているため、プルダウン回路３およびプル
アップ回路４が負荷に影響を与えることはない。
【００２２】また、プルアップ回路４を設けた場合、プ
ルアップ回路４を接続しないＲＳフリップフロップ回路
１の出力Ｑの電圧の立ち上がりに比べて、プルアップ回
路４を接続した出力バーＱの電圧の立ち上がりの方が速
くなる。そのため、ＲＳフリップフロップ回路１の電源
投入時において、プルアップ回路４を接続した出力バー
Ｑは必ずハイレベルになると共に、プルアップ回路４を
接続しない出力Ｑは必ずローレベルになるため、確実に
イニシャルリセットをかけることができる。
ルアップ回路４を接続しないＲＳフリップフロップ回路
１の出力Ｑの電圧の立ち上がりに比べて、プルアップ回
路４を接続した出力バーＱの電圧の立ち上がりの方が速
くなる。そのため、ＲＳフリップフロップ回路１の電源
投入時において、プルアップ回路４を接続した出力バー
Ｑは必ずハイレベルになると共に、プルアップ回路４を
接続しない出力Ｑは必ずローレベルになるため、確実に
イニシャルリセットをかけることができる。
【００２３】
【実施例】以下、本発明を具体化した一実施例を図２に
従って説明する。尚、本実施例において、図９に示す従
来例と同じ構成については符号を等しくしてその詳細な
説明を省略する。
従って説明する。尚、本実施例において、図９に示す従
来例と同じ構成については符号を等しくしてその詳細な
説明を省略する。
【００２４】図２に示すように、ナンド回路２１の出力
端子とグランド間にプルダウン回路としてのプルダウン
抵抗Ｒ３が接続されている。そのため、ナンド回路２１
の出力レベルは抵抗Ｒ３によってプルダウンされ、ナン
ド回路３１の出力端子の電圧の立ち上がりに比べて、ナ
ンド回路２１の出力端子の電圧の立ち上がりが遅くな
る。従って、セット入力端子バーＳおよびリセット入力
端子バーＲに入力信号を印加しない状態で電源ＶCCを投
入すると、出力端子Ｑは必ずＬレベルになり出力端子バ
ーＱは必ずＨレベルになり、イニシャルリセットをかけ
ることができる。また、定常状態においては従来例と同
様、図６の機能表に示すように動作する。
端子とグランド間にプルダウン回路としてのプルダウン
抵抗Ｒ３が接続されている。そのため、ナンド回路２１
の出力レベルは抵抗Ｒ３によってプルダウンされ、ナン
ド回路３１の出力端子の電圧の立ち上がりに比べて、ナ
ンド回路２１の出力端子の電圧の立ち上がりが遅くな
る。従って、セット入力端子バーＳおよびリセット入力
端子バーＲに入力信号を印加しない状態で電源ＶCCを投
入すると、出力端子Ｑは必ずＬレベルになり出力端子バ
ーＱは必ずＨレベルになり、イニシャルリセットをかけ
ることができる。また、定常状態においては従来例と同
様、図６の機能表に示すように動作する。
【００２５】このように本実施例のバーＲバーＳフリッ
プフロップ回路においては、プルダウン抵抗Ｒ３を設け
るだけでイニシャルリセットをかけることが可能である
と共に、低い電源電圧ＶCCでも動作することができる。
プフロップ回路においては、プルダウン抵抗Ｒ３を設け
るだけでイニシャルリセットをかけることが可能である
と共に、低い電源電圧ＶCCでも動作することができる。
【００２６】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、図３に示すように、プルダウン抵抗
Ｒ３に並列にコンデンサＣ１を接続してプルダウン回路
としてもよい。すると、抵抗Ｒ３とコンデンサＣ１によ
る時定数に従ってナンド回路２１の出力端子の電圧の立
ち上がりが遅くなり、電源電圧ＶCCの立ち上がり速度が
速いときでも確実にイニシャルリセットをかけることが
できる。また、プルダウン抵抗Ｒ３を省いてコンデンサ
Ｃ１のみを接続してもよい。尚、バッファ回路２３，２
４を設けているため、プルダウン抵抗Ｒ３およびコンデ
ンサＣ１が負荷に影響を与えることはない。
ではなく、例えば、図３に示すように、プルダウン抵抗
Ｒ３に並列にコンデンサＣ１を接続してプルダウン回路
としてもよい。すると、抵抗Ｒ３とコンデンサＣ１によ
る時定数に従ってナンド回路２１の出力端子の電圧の立
ち上がりが遅くなり、電源電圧ＶCCの立ち上がり速度が
速いときでも確実にイニシャルリセットをかけることが
できる。また、プルダウン抵抗Ｒ３を省いてコンデンサ
Ｃ１のみを接続してもよい。尚、バッファ回路２３，２
４を設けているため、プルダウン抵抗Ｒ３およびコンデ
ンサＣ１が負荷に影響を与えることはない。
【００２７】さらに、ナンド回路３１の出力端子と電源
ＶCC間にプルアップ回路としてのプルアップ抵抗を接続
してもよい。すると、ナンド回路３１の出力レベルはプ
ルアップ抵抗によってプルアップされ、ナンド回路２１
の出力端子の電圧の立ち上がりに比べて、ナンド回路３
１の出力端子の電圧の立ち上がりが速くなり、イニシャ
ルリセットをかけることができる。
ＶCC間にプルアップ回路としてのプルアップ抵抗を接続
してもよい。すると、ナンド回路３１の出力レベルはプ
ルアップ抵抗によってプルアップされ、ナンド回路２１
の出力端子の電圧の立ち上がりに比べて、ナンド回路３
１の出力端子の電圧の立ち上がりが速くなり、イニシャ
ルリセットをかけることができる。
【００２８】また、ナンド回路２１の出力端子とグラン
ド間にプルダウン抵抗Ｒ３およびコンデンサＣ１を接続
すると共に、ナンド回路３１の出力端子と電源ＶCC間に
プルアップ抵抗を接続して実施してもよい。
ド間にプルダウン抵抗Ｒ３およびコンデンサＣ１を接続
すると共に、ナンド回路３１の出力端子と電源ＶCC間に
プルアップ抵抗を接続して実施してもよい。
【００２９】加えて、ナンド回路によって構成されたバ
ーＲバーＳフリップフロップ回路だけでなく、ノア回路
によって構成されたバーＲバーＳフリップフロップ回路
や、ＲＳフリップフロップ回路において実施してもよ
い。
ーＲバーＳフリップフロップ回路だけでなく、ノア回路
によって構成されたバーＲバーＳフリップフロップ回路
や、ＲＳフリップフロップ回路において実施してもよ
い。
【００３０】
【発明の効果】以上詳述したように本発明によれば、簡
単な構成によってイニシャルリセットをかけることが可
能であると共に低い電源電圧でも動作することができる
ＲＳフリップフロップ回路を提供できる優れた効果があ
る。
単な構成によってイニシャルリセットをかけることが可
能であると共に低い電源電圧でも動作することができる
ＲＳフリップフロップ回路を提供できる優れた効果があ
る。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例のバーＲバーＳフリップフロ
ップ回路の回路図である。
ップ回路の回路図である。
【図３】本発明の別の実施例のバーＲバーＳフリップフ
ロップ回路の回路図である。
ロップ回路の回路図である。
【図４】従来例のバーＲバーＳフリップフロップ回路の
回路図である。
回路図である。
【図５】図３に示すバーＲバーＳフリップフロップ回路
の機能表である。
の機能表である。
【図６】イニシャルリセットをかけることができるバー
ＲバーＳフリップフロップ回路の機能表である。
ＲバーＳフリップフロップ回路の機能表である。
【図７】図３に示すバーＲバーＳフリップフロップ回路
の各部の電圧を示す特性図である。
の各部の電圧を示す特性図である。
【図８】従来例のバーＲバーＳフリップフロップ回路の
回路図である。
回路図である。
【図９】従来例のバーＲバーＳフリップフロップ回路の
回路図である。
回路図である。
１ ＲＳフリップフロップ回路 ３ プルダウン回路 ４ プルアップ回路
Claims (1)
- 【請求項１】 ＲＳフリップフロップ回路（１）におい
て、その２つの出力（Ｑ，バーＱ）のいずれか一方と、
低電位側電源または高電位側電源（ＶCC）との間に、プ
ルダウン回路（３）またはプルアップ回路（４）を接続
したことを特徴とするＲＳフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029735A JPH05235705A (ja) | 1992-02-17 | 1992-02-17 | Ｒｓフリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4029735A JPH05235705A (ja) | 1992-02-17 | 1992-02-17 | Ｒｓフリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235705A true JPH05235705A (ja) | 1993-09-10 |
Family
ID=12284366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4029735A Withdrawn JPH05235705A (ja) | 1992-02-17 | 1992-02-17 | Ｒｓフリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235705A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084559A (ja) * | 2003-09-11 | 2005-03-31 | Matsushita Electric Ind Co Ltd | パワーオンリセット回路 |
| JP2007180964A (ja) * | 2005-12-28 | 2007-07-12 | Fujitsu Ltd | フリップフロップ、集積回路、及びフリップフロップのリセット方法 |
| US8258341B2 (en) | 2009-07-10 | 2012-09-04 | E.I. Du Pont De Nemours And Company | Polyfluorosulfonamido amine and intermediate |
| US20160164502A1 (en) * | 2014-12-05 | 2016-06-09 | Bhaskar Gopalan | System and method for reducing metastability in cmos flip-flops |
| JPWO2021075150A1 (ja) * | 2019-10-18 | 2021-04-22 |
-
1992
- 1992-02-17 JP JP4029735A patent/JPH05235705A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005084559A (ja) * | 2003-09-11 | 2005-03-31 | Matsushita Electric Ind Co Ltd | パワーオンリセット回路 |
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| US9729129B2 (en) * | 2014-12-05 | 2017-08-08 | Bhaskar Gopalan | System and method for reducing metastability in CMOS flip-flops |
| JPWO2021075150A1 (ja) * | 2019-10-18 | 2021-04-22 | ||
| WO2021075150A1 (ja) * | 2019-10-18 | 2021-04-22 | 富士電機株式会社 | フィルタ回路及び半導体装置 |
| CN113647020A (zh) * | 2019-10-18 | 2021-11-12 | 富士电机株式会社 | 滤波器电路和半导体装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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