JP5622677B2

JP5622677B2 - 二段電圧レベルシフト

Info

Publication number: JP5622677B2
Application number: JP2011154688A
Authority: JP
Inventors: サンジャイ・バグワン・パティル; ヴァレンティナ・ゴメス
Original assignee: アーム・リミテッド
Priority date: 2010-07-14
Filing date: 2011-07-13
Publication date: 2014-11-12
Anticipated expiration: 2031-07-13
Also published as: CN102340303A; JP2012023730A; GB201110958D0; CN102340303B; US8228745B2; GB2482044A; US20120014192A1

Description

本発明の分野は、半導体回路に関し、特に、第１の値とブーストされた第２の値を切り替えるための電圧レベルシフタに関する。

第１の電圧レベルからブーストされた第２の電圧レベルに切り替えることのできる回路が知られている。たとえば、活動がない期間中の電力消費を削減するための電力ゲート回路の分野では、処理回路に対するパワーサプライをゲート制御するヘッダ装置又はフッタ装置を提供することが知られている。これらの装置は、パワーレールの内の１つと処理回路の間にあり、それらのゲートに印加される制御信号によってオン又はオフにされるトランジスタの形をとる。装置がオフであるときには、まだトランジスタを通って、次に処理回路を通って流れるいくらかの漏れ電流があり、この漏れ電流が利益をもたらすことなく装置の電力消費を増加する。この問題は認識されており、１つの解決策は、供給電圧を超えて、ゲートに印加される電圧をバイアスさせるゲートバイアス電圧を提供することであり、超遮断状態とも呼ばれることがある状態を生じさせる。この状態では、トランジスタを通る漏れ電流は大幅に削減される。

このようなシステムの問題は、このバイアス電圧を供給するために追加の電源が必要とされるということである。この電源は、ブーストされたコア供給を生じさせるためのオンチップ電圧調整器によって、又はチャージポンプによって提供できる。このような装置のサイズ要件を削減するためには、これらの装置の電流定格を小さく保つことが望ましい。また、低電流は、電源に関連付けられたグリッド要件、つまり電源から必要とされるノードに電流を分散するために必要とされる接続のサイズを削減する。しかしながら、このような装置が供給できる電流量を制限することは、いくつかの遷移に要する時間を遅くすることによってシステムの性能に影響を及ぼすことがある。

追加の大きなハードウェア要件なしに、ブースト電圧レベルを提供できることが望ましいだろう。

本発明の第１の態様は、出力信号を、第１の電圧レベルから第２の電圧レベルに、次にさらにブーストされた第２の電圧レベルにシフトするための電圧レベルシフタを提供し、前記電圧レベルシフタは、入力信号を受信するための入力、出力信号を出力するための出力、前記第１の電圧レベルを供給する第１の電圧源に接続するための第１のパワーサプライ入力、前記第２の電圧レベルを供給する第２の電圧源に接続するための第２のパワーサプライ入力、及び前記ブーストされた第２の電圧レベルを供給する第３の電圧源に接続するための第３のパワーサプライ入力を含み、前記電圧レベルシフタは、前記出力から前記第１のパワーサプライ入力を隔離するため、及び前記出力に前記第２のパワーサプライ入力を接続するために前記入力信号の所定の変化に反応し、前記出力に前記第３のパワーサプライ入力を接続するため、及び前記出力から前記第２のパワーサプライ入力を隔離するために、所定の値を達成する前記出力信号に反応する。

本発明は、性能の速度、電流漏れの削減及びハードウェアのサイズの競合する要件を認識している。本発明は、ブースト電圧レベルを提供し、一方でこのブースト電圧レベルに必要とされる追加の電圧源の容量を制限するという問題に対処する。本発明は、このような電圧レベルシフタを必要とする回路では、この電圧レベルが、回路に電力を供給するためのパワーサプライとして使用される電圧レベルであるので、第２の電圧レベルを提供するかなりのサイズの電圧源及び供給グリッドがあることを認識することによって問題に対処する。本発明は、必要とされる電流を提供し、第１の電圧から所定の電圧レベルへの遷移を達成し、このレベルに達したときにだけ、それを切り替えてブースト電圧レベル源に接続するために、このパワーサプライ及びグリッドの存在を利用する。

したがって、このようにして、ブースト電圧レベル源は、所定のレベルからブーストされた第２の電圧レベルへの遷移のための供給電流だけを必要とし、したがって装置の電流要件は、このパワーサプライが遷移全体に電力を供給するために使用されたならばそのケースよりも著しく低くなる。

二段階電圧レベルシフトを第１の所定のレベルに、次に最終的なブーストされた第２の電圧レベルに提供するには、異なる電圧レベル源への接続を制御するための追加の切り替えが必要になる。一般に、このような回路では、追加のスイッチは装置のサイズを拡大し、任意の追加の切り替えが待ち時間を延ばすので性能を低下させるため、可能な場合には回避される。しかしながら、本発明は、ブースト電圧源の削減及びグリッド要件に関連する利点が、本発明の電圧レベルシフタに関連する追加の切り替え要件に優ることを認識する。

いくつかの実施形態では、前記所定の値は、所定の前記第２の電圧レベルに実質的に等しい。

電圧レベルシフタは、第１のレベルからブーストされた第２のレベルへの出力電圧の変化の電力供給により、第１の電圧レベルと第２の電圧レベルの間にある任意の値で、第２の電圧源から第３の電圧源に切り替わるように設計することができるが、いくつかの実施形態では、電圧レベルシフタは、所定の値が第２の電圧レベルに実質的に等しいときに切り替わるように構成される。明らかに、第２の電圧源が第２の電圧レベルまで電圧レベルを供給することができ、これは、それが回路に電力を供給するために使用されなければならない場合に大きな電圧源である必要があり、一般に関連付けられた高容量の供給グリッドを有し、次にこの電圧源及び供給グリッドを、ある電圧レベルから次の電圧レベルへの遷移の間に可能な限り使用するので、有利である。

このような構成の追加の優位点は、ブースト電圧が装置の性能を高めることがあるが、それはその動作に必須ではない場合があり、したがって第２の電圧源及びグリッドを使用して第２の電圧レベルを達成することは、もし第３の電圧源又はグリッドが故障しても、依然として多くのケースでは、性能が低下しても、装置が確実に機能することを意味する。

いくつかの実施形態では、前記電圧レベルシフタは、前記第１の電圧レベルから前記第２のブースト電圧レベルに変化する、前記出力をトリガする前記入力電圧の前記所定の変化が、前記第２の電圧レベルから前記第１の電圧レベルへの入力信号変化を含むように、インバータを含む。

電圧レベルシフタは多くの形態を有することがあるが、電圧レベルシフタは、便宜上、インバータである場合がある。レベルシフタは、いくつかのケースでは、入力から出力への論理的な同値性を保つために非反転であってよい。ただし、入力が論理的な同値性を出力する必要がない場合、論理段階及びつねにオンのパワーサプライからの漏れを削減するためには一段階（つまり、反転）レベルシフタが好ましいであろう。

いくつかの実施形態では、前記電圧レベルシフタは、前記出力を前記第１のパワーサプライ入力に接続するために前記入力信号の第１の値に応答し、前記第１のパワーサプライ入力から前記出力を隔離するために前記入力信号の第２の値に応答する第１のスイッチ、前記第２のパワーサプライ入力に前記出力を接続するために前記入力信号の第２の値に応答し、前記出力から前記第２のパワーサプライ入力を隔離するために前記入力信号の前記第１の値に応答する第２のスイッチ、及び前記出力に前記第３のパワーサプライ入力を接続するために前記所定の値を達成する前記出力信号に応答する追加のスイッチを含み、前記追加のスイッチは、前記第２のスイッチが前記所定の値を達成する前記出力信号に応えて、前記第２のパワーサプライ入力から前記出力信号を隔離するために制御されるように、前記第２のスイッチに供給される前記第２の値を無効にすることによって前記第２のスイッチを制御するために信号を供給するためのフィードバック経路の一部を形成する。

電圧レベルシフタを形成する１つの方法は、値を変更する入力信号、及び所定の値を達成する出力信号に応えて切り替わるように構成される複数のスイッチによるものである。出力値が所定値に達すると出力を第３の電圧源に接続する追加のスイッチは、この点で、第２の電圧源を出力に接続するスイッチが、第３の電圧源及び第２の電圧源がそれを介して接続されるルートがないように、出力から隔離されることを確実にするためにフィードバックルートも設けるように配設される。

いくつかの実施形態では、前記第２のスイッチは、前記追加のスイッチのどれか１つよりも実質的に大きい。

第１の電圧レベルから所定の電圧レベルへの遷移に、前記第２の電圧源が前記第２のスイッチを介して電力を供給できるようにすることによって、このスイッチは大きくなることができ、したがって多くの電流を運び、この遷移を迅速にできる。後の遷移を制御する追加のスイッチは、より小さくし、より少ない電流を運ぶように作ることができ、これは後の遷移がより低速であることを意味するが、これは、いったん第２の電圧レベルへの遷移が達成されると、回路が正しく機能することほど重要ではない。したがって、所定の電圧レベルが第２の電圧レベルにきわめて近いならば、後の切り替えでのどのような遅延も操作性能に大きく影響を及ぼすのではなく、単に漏れ電流をわずかに増加するだけである。

いくつかの実施形態では、前記追加のスイッチは、前記所定値から前記第２のブースト電圧レベルへの前記出力電圧レベルの変化の速度が、前記第１の電圧レベルから前記所定値への前記出力電圧レベルの変化の速度よりも低いように構成される。

上述されたように、追加のスイッチのサイズは、所定の値からブーストされた第２の電圧レベルへの出力電圧レベルの変化の速度に影響を及ぼす。したがって、適切な場合、及び電圧レベルのこの変化の速度が低速であることが可能である場合には、より小さい追加のスイッチを選択できる。

いくつかの実施形態では、前記電圧レベルシフタは、トライステート電圧レベルシフタを含み、前記トライステート電圧レベルシフタは、３つの異なる出力信号、つまり前記出力信号から前記入力信号を隔離する高インピーダンストライステート出力信号、前記第１電圧レベル、及び前記第２のブースト電圧レベルを出力するように構成され、前記電圧レベルシフタは、前記トライステート制御信号を受信するための追加の入力を含み、前記電圧レベルシフタは、前記出力から前記入力を隔離することによって前記トライステート出力信号を発生させるために所定の値を有する前記トライステート制御信号に応答する。

電圧レベルシフタは、入力が出力から隔離されている状態の追加のトライステート出力を備えたトライステート電圧レベルシフタであってよい。これは、保持モードも有する電力制御スイッチを電圧レベルシフタが制御している等のいくつかの実施形態で有利となることがある。これは後で説明する。

本発明の第２の態様は、本発明の第１の態様による少なくとも１台の電圧レベルシフタを含む装置を提供し、前記装置は、それぞれ前記第１の電圧レベル、前記第２の電圧レベル、及び前記ブーストされた第２の電圧レベルを供給するように構成される第１の電圧源、第２の電圧源、及び第３の電圧源、前記第１の電圧源と前記第２の電圧源の間の電圧差によって電力を供給される回路を含み、前記第３の電圧源は、前記第２のブースト電圧レベルを、バイアス電圧レベルとして、前記少なくとも１つの電圧レベルシフタを介して前記装置内の少なくとも１つの構成部品に供給するように構成され、前記第３の電圧源は、前記第１の電圧源及び前記第２の電圧源の内の少なくとも１つに比較して小さい電圧源である。

回路が前記第１の電圧レベルと前記第２の電圧レベルの間の電圧差によって電力を供給される場合には、これらのレベルの電圧源及びそれらの供給グリッドは必然的に大きくなくてはならない。これを利用し、且つ第１のレベルからブーストされた第２のレベルへの遷移の多くに、第２の電圧源が電力を供給できるようにすることは、小さな第３の電圧源を有する装置を提供することができ、第３の電圧源が他の電圧源の内の１つと同程度に大きいシステムと比較して、この電圧源によって必要とされる追加の領域を削減することを意味する。

いくつかの実施形態では、前記装置は、前記第１の電圧源と前記第２の電圧源の間の電圧差によって電力を供給される処理回路を含み、前記第１の電圧源及び前記第２の電圧源の内の１つと前記処理回路の間に配設される少なくとも１つの電力制御スイッチをさらに含むデータ処理装置を含み、前記少なくとも１つの電力制御スイッチは、前記少なくとも１つの電圧レベルシフタからの前記出力信号によって制御され、前記少なくとも１つの電力制御スイッチは、前記第１の電圧源及び前記第２の電圧源の内の１つを前記処理回路に接続するために前記第１の電圧レベルを出力し、前記処理回路から前記第１の電圧源及び前記第２の電圧源の内の前記１つを隔離するために前記第２の電圧レベルを出力し、前記処理回路から前記第１の電圧源及び前記第２の電圧源の内の前記１つを隔離するために、及び前記電力制御スイッチを通して削減された漏れ電流を提供するために、前記ブーストされた第２の電圧レベルを出力する前記少なくとも１つの電圧レベルシフタに応答する。

ブースト電圧レベルの電源は、これらの電力スイッチが単にオフにされるのではなく、それらが超遮断状態と呼ばれるものにあるので、削減された漏れ電流を有することを確実にするためにこのブースト電圧レベルを使用できるので、電力制御スイッチを有する装置で特に便利である。

いくつかの実施形態では、前記少なくとも１つの電圧レベルシフタは、トライステート電圧レベルシフタを含み、前記トライステート電圧レベルシフタは、３つの異なる出力信号、つまり前記出力信号から前記入力信号を隔離する高インピーダンストライステート出力信号、前記第１の電圧レベル、及び前記第２のブーストされた電圧レベルを出力するように構成され、前記電圧レベルシフタはトライステート制御信号を受信するための追加の入力を含み、前記トライステート電圧レベルシフタは、前記出力から前記入力を隔離することによって前記トライステート出力信号を発生させるために所定の値を有する前記トライステート制御信号に応答し、前記データ処理装置は前記トライステート制御信号によって制御され、前記少なくとも１つの電力制御スイッチの出力と前記少なくとも１つの電力制御スイッチの制御入力の間で接続される保持モードスイッチをさらに含み、前記トライステート電圧レベルシフタは、前記所定の値を有する前記トライステート制御信号に応えて、前記高インピーダンストライステート出力を出力し、前記トライステートスイッチは、前記少なくとも１つの電力制御スイッチの前記出力が前記制御入力に接続され、前記処理回路に供給される前記電圧差の一部が前記少なくとも１つの電力制御スイッチを横切って低下するようにオンにされる。

保持状態を有する装置の場合、トライステート電圧レベルシフタは、それが、データ入力を入力から電力制御スイッチに隔離し、この入力の電圧レベルを、入力から電圧レベルシフタへの干渉なしに制御できるようにする高インピーダンス出力を提供できるので、便利である。

いくつかの実施形態では、前記処理装置はＳＣＭＯＳ装置を含む。これは、超遮断状態、つまりこのスイッチの制御入力の電圧レベルがブースト電圧レベルであるときに、それが超遮断状態に入り、漏れ電流が削減されるＭＯＳ装置である。

いくつかの実施形態では、前記装置は、データを記憶するための複数の記憶セル、それぞれが前記複数の記憶セルの内の少なくとも１つへのアクセスを制御するための少なくとも２つのアクセス制御ラインを含む半導体メモリ記憶素子を含み、前記少なくとも１つの電圧レベルシフタは、アクセスされる選択されたセルを示すアクセス制御信号に応えて、前記ブーストされた第２の電圧レベルを前記アクセス制御ラインの内の１つに出力し、前記アクセス制御ライン上の電圧レベルにブーストを提供するように制御される。

本発明の実施形態が特に有用である追加のケースは、ブースト電圧レベルが、それが記憶セルが値を切り替えることができるようにするので、半導体メモリに書き込むときに有用である場合があるアクセス制御ライン電圧をブーストするために使用できる、半導体メモリ記憶素子にある。メモリ内の記憶セルは、競合する要件をもって設計される。記憶セルはその記憶された値を保持することができなければならないが、書き込まれたときには値を切り替えることもできなくてはならない。したがって、書き込み中にアクセス制御ラインにブーストを提供することは、安定したセルが、必要時に依然として値を切り替えることができることを確実にする便利な方法である。上述されたように、これは、このブースト電圧レベルを提供する便利で、面積効率がよい方法である。

本発明の第３の態様は、第１の電圧レベルから第２の電圧レベルに出力信号をシフトし、次に前記出力信号を追加のブーストされた第２の電圧レベルに電圧シフトする方法を提供し、前記方法は、前記第１電圧レベルを第１パワーサプライ入力に供給する第１の電圧源を接続するステップと、前記第２の電圧レベルを第２のパワーサプライ入力に供給する第２の電圧源を接続するステップと、前記ブーストされた第２の電圧レベルを第３のパワーサプライ入力に供給する第３の電圧源を接続するステップと、第１の値を有する入力信号を受信するステップと、前記入力信号の受信に応えて、前記第１の電圧源を出力に接続し、前記出力信号を発生させるステップと、前記第１の値から第２の値に変更する入力信号を受信するステップと、前記変化に応えて、前記出力から前記第１のパワーサプライ入力を隔離するステップと、前記第２のパワーサプライ入力を前記出力に接続するステップと、前記出力信号に応えて、所定の値を達成するステップと、前記第３のパワーサプライ入力を前記出力に接続するステップと、前記出力から前記第２のパワーサプライ入力を隔離するステップとを含む。

本発明の第４の態様は、出力信号を第１の電圧レベルから第２の電圧レベルに、次に追加のブーストされた第２の電圧レベルにシフトするための電圧シフト手段を提供し、前記電圧シフト手段は、入力信号を受信するための入力手段、出力信号を出力するための出力手段、前記第１の電圧レベルを供給する第１の電圧源に接続するための第１のパワーサプライ入力手段、前記第２の電圧レベルを供給する第２の電圧源に接続するための第２のパワーサプライ入力手段、及び前記ブーストされた第２の電圧レベルを供給する第３の電圧源に接続するための第３のパワーサプライ入力手段を含み、前記電圧シフト手段は、前記出力から前記第１の電圧源を隔離するため、及び前記入力信号の所定の変化に応えて、前記第２のパワーサプライ入力手段を前記出力に接続するため、及び前記出力手段に前記第３のパワーサプライ入力手段を接続するため、及び所定の値を達成する前記出力信号に応えて、前記出力手段から前記第２のパワーサプライ入力手段を隔離するためである。

本発明の第５の態様は、本発明の第４の態様による少なくとも１つの電圧シフト手段を含む装置を提供し、前記装置は、電圧を供給するための３つの手段、つまり前記第１の電圧レベルを供給するための第１の手段、前記第２の電圧レベルを供給するための第２の手段、及び前記ブーストされた第２の電圧レベルを供給するための第３の手段、前記第１の手段と前記第２の手段の間の電圧差によって電力を供給される回路をさらに含み、前記第３の手段は、前記第２のブースト電圧レベルを、バイアス電圧レベルとして、前記少なくとも１つの電圧シフト手段を介して、前記装置内の少なくとも１つの構成要素に供給するためであり、前記第３の手段は、前記第１の手段及び前記第２の手段の内の少なくとも１つに比較して小さい。

本発明の前記の、及び他の目的、特長、及び優位点は、添付図面に関連して読まれるべきである例示的な実施形態の以下の詳細な説明から明らかになる。

本発明の実施形態によるブースト出力電圧を提供するためのインバータを示す図である。図１のインバータを回路形式で示す図である。図２の回路内の多様なノードでの電圧が、入力電圧内の変動とともにどのように変化するのかを示すタイミング図である。回路内のヘッダ電力制御トランジスタを制御する、使用時の、図１のインバータを示す図である。メモリセル内でブーストされたワードライン電圧を提供する、使用時の、図１のインバータを示す図である。本発明の実施形態によるトライステートインバータを示す図である。処理回路内のヘッダトランジスタを制御する際の図６のこのようなトライステートインバータの使用を示す図である。従来の技術及び本発明の実施形態の回路の電流要件の例を示す図である。本発明の実施形態による方法を示すフロー図である。

図１は、入力信号変化に応えてブースト出力電圧Ｖｇｂを提供するように構成される、本発明の実施形態によるインバータ５を概略で示す。インバータ５は、回路の高パワーレールの電圧レベルであるＶｄｄｇを受け取るためのパワーサプライ入力６、高圧レールの電圧よりも高い電圧レベルであるブースト電圧源Ｖｇｂから電圧を受け取るパワーサプライ入力７、及び低電圧レベルＶｓｓを受け取るパワーサプライ入力８を有する。

インバータ５は、入力１０及び出力１２を有し、入力信号が高くなることに応えて、インバータは低出力信号を出力する。前記入力信号が低に下がると、次にインバータ出力レベルが上昇する。当初、インバータ出力レベルはＶｄｄｇのレベルまで上昇してから、それはブーストＶｇｂレベルまでさらに高く上昇する。この図で概略的に分かるように、低レベルからＶｄｄｇへの上昇は１つの速度で発生する。一方、ＶｄｄｇからＶｇｂへの上昇はよりゆっくりと発生する。これらのレベルが上昇する速度は、インバータ５内の装置のサイズ設定に依存する。Ｖｄｄｇのレベルへの上昇は、回路のタイミングに影響を及ぼし、したがって高速でなければならない。一方、追加のバイアス電圧への上昇は、単に漏れ電流を削減し、したがってこのレベルがあまり迅速に達成されないことはそれほど重要ではない。したがって、ＶｄｄｇからＶｇｂへの電圧レベルの上昇をよりゆっくりと発生できるようにし、より小さい構成要素を使用し、それによって面積を節約することは有利である場合がある。

図２は、本発明の実施形態のインバータ５を示す回路図を示す。この実施形態では、入力信号は１から０に変化するとして示され、トランジスタの多様な状態がこれに応えて変化するとして示されている。このケースでは、トランジスタはＰＭＯＳトランジスタであるので、スリープ信号が低になり、出力が上昇すると、それがオフになり、回路が低電力モードに入るように、このインバータは、回路の電力トランジスタを制御するために使用されなければならないので、入力信号はスリープ信号と表される。出力電圧へのブーストは、これらの電力トランジスタが、この低電力モードの間に超遮断状態にあり、したがってその漏れ電流が削減されることを確実にする。

この実施形態では、高電圧ラインＶｄｄｇ及びブースト高電圧Ｖｇｂの出力への接続を制御するように働く多様なトランジスタ２０、３０、４０、５０、６０、７０、８０及び９０を有する。

この回路の動作は、以下の通りに起こる。入力信号が高であるとき、トランジスタ２０はオンであり、低信号は出力で出力される。この低信号がトランジスタ３０をオンにし、このノードで１が出現するように高信号がノードｎ２に送信される。これがトランジスタ６０をオフにし、パワーサプライＶｄｄｇから出力を隔離する。入力でのその１、及び出力でのその０は、トランジスタ９０がオンであり、入力からのその１がノードｎ４に送信され、トランジスタ８０をオフにすることを意味する。これが、出力からバイアスゲート電圧１’を隔離する。また、出力でのその０もゲート７０をオンにするが、ゲート９０はオフであるので、その１’はもはや送信されない。

入力信号が０に下がると、次にこれがトランジスタ２０をオフにし、Ｖｓｓから出力を隔離する。当初、以前に出力されたその０は、ゲート３０が依然としてオンであり、したがって、入力でのその０がノードｎ２に送信され、これが０に下がることを意味する。これがトランジスタ６０をオンにし、パワーサプライＶｄｄｇからの電流がトランジスタ６０を通って送られ、出力レベルを１に上げる。トランジスタ６０は、低インピーダンスの大きなトランジスタであり、したがって高電流を送信することができ、０から１への出力での遷移は速い。出力が１に達すると、トランジスタ９０はオンになり、入力でのその０は、トランジスタ９０を通してトランジスタ８０のゲートに送信され、これがトランジスタ８０をオンにする。つまり、出力電圧は１から１’に上昇する。電圧レベルのこの上昇は、ブースト電圧源Ｖｇｂによって供給される。ブースト前に出力が１であるとき、トランジスタ７０への入力に１があるが、そのソースでの１’は、それが部分的にはオフであることを意味する。トランジスタ９０を通して送信されるその１は、トランジスタ５０に移り、トランジスタ５０をオフにし、トランジスタ４０をオンにする。つまり、ｎ２にあったその０はトランジスタ４０を通して１’に上昇し、これがトランジスタ６０をオフにする。出力でのその１’もトランジスタ７０のゲートに送信され、トランジスタ７０を完全にオフにする。したがって、分かるように、出力レベルがいったんパワーサプライ源Ｖｄｄｇのレベルに達すると、トランジスタの構成は、トランジスタ８０がオンになり、ブーストされたパワーサプライが出力に供給できるが、同時にパワーサプライＶｄｄｇはこの出力から隔離され、ブーストされたパワーサプライＶｂｇからパワーサプライＶｄｄｇへの電流のためのルートを妨げる。

図３は、図２の回路のノードｎ２及びｎ４での電圧が入力信号に伴いどのように変化するのかを示すタイミング図を示す。したがって、入力信号が高であるとき、ノード２での電圧も１ボルトで高く、ｎ４での電圧がブーストされた１．２５ボルトである間、供給ラインの電圧となる。これは、トランジスタ８０はオフであるが、トランジスタ７０がオンであるためである。入力電圧が低に下がると、ノードｎ２での電圧も下がる。これは、トランジスタ４０がオフになることに対応している。ノードｎ２での電圧が低いことにより、トランジスタ６０がオンになる。これは、高電源線Ｖｄｄｇに接続するように設計された大きなトランジスタであり、したがってそれは多くの電流を運ぶことができるため、出力信号での電圧レベルは迅速に１に上昇する。電圧レベルが１に達すると、次にこれは、トランジスタ８０のゲートへその０を送信するＮＭＯＳトランジスタ９０をオンにするように働き、それをオンにし、したがってこれはブースト電圧レベルを出力に供給する。トランジスタ７０への入力でのこの高いレベルは、それをオフにする。代わりにトランジスタ７０はトランジスタ４０をオンにし、ｎ２での電圧を１．２５ボルトというブースト電圧レベルに上昇させ、トランジスタ６０をオフにし、それによって出力ラインを介して供給電圧Ｖｇｂから供給電圧Ｖｄｄｇを隔離する。

入力電圧信号が再び高になると、次にｎ２での電圧が、１’ボルトから１ボルトに低下する。一方、ｎ４での電圧は、トランジスタ７０がオンになると１’に上昇する。

したがって、多様なトランジスタは、高電圧源Ｖｄｄｇから出力を隔離しながら、最初に出力に高電圧源Ｖｄｄｇを接続し、次に出力にブーストされた高電圧源を接続するように働く。

図４は、本発明の実施形態によるインバータの使用を示す。この実施形態では、インバータ５は、処理回路１１０をゲートで制御するように働くヘッダトランジスタ１００を制御するために使用される。したがって、Ｖｄｄｇを供給する高電圧レール１２０は、インバータ５によって出力される信号に応じて平行に位置合わせされるトランジスタ１００を介して、仮想パワーレール１３０に接続される。したがって、０が出力されるとき、これらのヘッダトランジスタ１００はオンであり、仮想パワーレール１３０はほぼＶｄｄｇである。回路が低電力モードに入ることを示すスリープ信号がインバータ５で受信されると、次にヘッダトランジスタ１００をオフにする高出力信号が出力される。インバータ５は、図１及び図２に関して説明されるように、二段階インバータである。したがって、最初に電圧レベルは、ヘッダトランジスタ１００をオフにするには十分であるＶｄｄｇに上昇する。次に、電圧レベルは、１．２５ボルトというゲートバイアス電圧にさらに上昇し、トランジスタ１００が、これらのヘッダトランジスタ１００全体でのあらゆる漏れ電流を削減する、その超遮断状態に入ることを意味する。

この実施形態では、三段階インバータ５に接続されている多くのドライバ回路１４０が示されている。これらの回路は、トランジスタのオン切り替えへの遅延を生じさせるためにそこにある。これは、多くの回路が、グループ単位で配設される多数のヘッダトランジスタを有するためである。全てのヘッダトランジスタが同時にオンにされると、大きな電流ピークがあり、これによって供給電圧は下がり、それが臨界値を下回ると電流の何らかの故障を生じさせることがある。したがって、回路のオン切り替えは、それらが全て同時にオンにならないが、それぞれの間にわずかな遅延がある状態でオンされるように配設される。これらのドライバ回路１４０は、遅延を生じさせるために使用される。回路がオフに切り替わるときに遅延を提供する必要はない。

図５は、本発明の実施形態による電圧レベルシフト装置の代替使用を示す。この実施形態では、インバータ５は、メモリセル７にアクセスするためのワードライン上の電圧をブーストするために使用される。メモリセルでの１つの問題は、メモリセルがデータ保持に関してロバストでなければならない場合に、メモリセルを上書きするのがきわめて困難であるという点である。書込みには、セルの状態がフリップすることが必要である。セルは、通常、交差結合インバータであり、セルが電圧変動に対して安定している場合、セルは上書きするのが困難である。この問題は、セルがフリップできるようにする、書き込みの間にワードライン電圧にブーストを与えることによって対処されてきた。本発明の実施形態によるインバータ５は、面積効率よくワードラインにこのブーストを与える便利な方法である。

図６は、本発明の実施形態によるトライステート二段階インバータを示す。図１から図４のインバータ５は、０の出力状態又は１’Ｖｂｇの出力状態を有する。インバータが、入力信号が出力信号から隔離されるトライステート高インピーダンス出力を有することも、便利である場合がある。このトライステート三段階インバータは、図２の二段階インバータに追加のトランジスタを有する。これらの追加のインバータは、トライステート出力を制御するためのトランジスタ２１０、及びトランジスタ２２０、２３０、２４０、及び２５０を含む。これらのトランジスタは、保持信号が、このスリープ状態に入らなければならないことを示すときに高インピーダンス状態を生成するのに役立つ。したがって、このトライステート二段階インバータは３つの考えられる出力、つまりトライステート高インピーダンス出力、０出力、及びブースト電圧出力を有する。

これは、ヘッダトランジスタ１００を制御するための図７に示される回路で使用できる。このケースでは、ヘッダトランジスタの間に配設され、保持状態を生成するために使用される追加のダイオード接続トランジスタ１４０がある。したがって、このケースでは、トランジスタ１００及び１４０は３つの考えられる状態、つまり、回路１１０に電力が供給されているときのオン状態、トランジスタ１００がオフになっており、回路１１０に電力が供給されていないときのオフ状態、及び回路１１０の内部の状態を保持するほど十分な電圧があるが、この回路全体で電圧低下が削減され、したがって電力漏れレベルがより低くなるように、削減された電圧レベルが仮想パワーレール１３０に印加されるときの保持状態を生成するために使用できる。

ダイオード接続トランジスタ１４０はオンであるとき、それら全体に、ヘッダトランジスタ１００の閾値電圧に依存する電圧低下があるように、ヘッダトランジスタ１００の出力とそれらのゲートの間に接続を提供する。したがって、仮想電圧レール上の出力電圧はもはやＶｄｄｇではなく、これらのヘッダトランジスタの閾値電圧を差し引いたＶｄｄｇである。これは、トライステートインバータ５５に入力される入力信号が、この出力がダイオード接続トランジスタ１４０のソースでの電圧レベルと競合するのを停止するその出力から隔離されるトライステートである。図４の実施形態でのように、インバータ５５は、ブースト電圧レベルＶｇｂを出力し、したがってヘッダトランジスタ１００のための超遮断状態を生じさせる能力を有する。ダイオード接続トランジスタ１４０への入力のためにこのブースト信号を発生させ、このトランジスタ１４０を通る漏れルートを停止するために使用される追加のトライステートインバータ５がある。

図８は、完全な遷移のために単にブースト電圧源を使用する従来の技術による単一段階電圧レベルシフタと比較した、本発明の実施形態による二段階電圧レベルシフタの電流のいくつかの例を示す。行３００は、従来の技術の電圧レベルシフタを有する回路に関し、３１０は速いスルーレートの二段階インバータに関し、３２０は遅いスレートレートの二段階インバータに関し、３３０は遅いスルーレートのトライステート二段階インバータに関し、３４０は図７に示される遅いスルーレートのトライステート構成を示す。

前述されたように、ＶｄｄｇからブーストレベルＶｇｂへの電圧レベルの変化の速度は、この点で回路はすでにオフになっているが、超遮断状態にないので、遅い場合がある。超遮断状態への進入を遅らせると、操作性能に影響を及ぼさずに、単に漏れ電流が増えるにすぎず、したがって多くのケースでは許容できる。したがって、いくつかの実施形態では、ブースト電圧レベル、つまり図２のトランジスタ７０、８０及び９０を供給するトランジスタに、小型トランジスタを選択することが有利である場合がある。これは、図８の下部の図に示されるように、ＶｄｄｇからＶｇｂへのゆっくりとしたスルーレートの上昇を生じさせる。他の実施形態では、これらの点でより大型のトランジスタを有することが許容されてよく、したがって遷移のこの後の部分に速いスルーレートを得ることができる。

従来の技術では、ブースト電圧源から取られるピーク電流は２．２３ミリアンペアである。一方、本発明の実施形態のいずれかでブースト電圧源から取られる最高電流は９２７マイクロアンペアである。これははるかに低い。これは、電圧レベルでこの変化を生じさせるための電流がＶｄｄｇ電源から生じているためである。これは回路の残りに電力を供給するために必要とされるので、それは大きな電源である必要があり、それを回路に接続するグリッドも同様に大きくなければならない。したがって、従来の技術では２．２３ミリアンペアのピーク電流を供給するのに十分なグリッド及びブーストされたパワーサプライが必要とされる。一方、本発明の実施形態は、９２７マイクロアンペア、又は遅いスルーレートが許容できる場合には１７４マイクロアンペアのピーク電流だけを必要とする。

また、図は、速いスルーレートと遅いスルーレートの間の、遷移時間及びピーク電流の差異も示す。これらはきわめて重要であり、したがって小型電源を有することが非常に重要であるいくつかの実施形態では、遅いスルーレートが有利であることが判明することがある。

図９は、本発明の実施形態による方法でのステップを示すフロー図である。この方法では、最初に高入力信号が受信され、これに応えて低電圧源が出力に接続され、低出力信号が出力される。次に、入力信号が低い値に遷移したかどうかが判断される。遷移すると、パワーサプライＶｄｄｇが出力に接続され、高出力信号が出力される。次に、出力電圧がこのＶｄｄｇ値を得たかどうかが判断される。Ｖｄｄｇ値を得ると、ブースト電圧が出力に接続され、Ｖｄｄｇ出力が出力から隔離され、したがってブースト値が出力される。次に、入力信号がより高い値に遷移したかどうかが判断される。遷移した場合には、次にシーケンスが再び開始される。

本発明の実施形態が、低レベルから高レベルへ、次にブーストされた高レベルへの電圧レベルの電圧レベルシフトを提供することに関して説明されてきたが、本発明の実施形態の技法が、たとえばＶｄｄからＶｓｓ、Ｖｓｓ’へ等、高レベルから低レベルへ、次にブーストされた特別な低レベルへシフトすることにも等しくよく適用できることが当業者には明らかになることに留意されたい。したがって、図４及び図７の実施形態に相当する実施形態では、電力制御トランジスタがフッタＮＭＯＳトランジスタであり、それらが、おそらく負の電圧がこれらのフッタトランジスタのゲートに印加されるように、低電圧レベルに関してブーストされる電圧レベルを生じさせるために使用できる場合に、電圧ブースタが使用できるだろう。

本発明の例示的な実施形態は、添付図面を参照して本明細書に詳細に説明されてきたが、本発明が、それらの正確な実施形態に制限されず、添付の特許請求の範囲によって定められる本発明の範囲及び精神から逸脱することなく、当業者によって多様な変更及び改変が達成できることが理解されるべきである。たとえば、以下の従属請求項の特長は、本発明の範囲から逸脱することなく独立請求項の特長と多様に組み合わせることができるだろう。

２０トランジスタ
３０トランジスタ
４０トランジスタ
５０トランジスタ
６０トランジスタ
７０トランジスタ
８０トランジスタ
９０トランジスタ
Ｖｄｄｇ高電圧ライン
Ｖｇｂブースト高電圧

Claims

第１の電圧レベルから第２の電圧レベルに、次に追加のブーストされた第２の電圧レベルにシフトするための電圧レベルシフタであって、
入力信号を受信するための入力と、
出力信号を出力するための出力と、
前記第１の電圧レベルを供給する第１の電圧源に接続するための第１のパワーサプライ入力と、
前記第２の電圧レベルを供給する第２の電圧源に接続するための第２のパワーサプライ入力と、
前記ブーストされた第２の電圧レベルを供給する第３の電圧源に接続するための第３のパワーサプライ入力と、
前記入力信号の第１の値に応じて前記第１のパワーサプライ入力に前記出力を接続するとともに、前記入力信号の第２の値に応じて前記第１のパワーサプライ入力から前記出力を隔離する第１のスイッチと、
前記入力信号の第２の値に応じて前記第２のパワーサプライ入力に前記出力を接続するとともに、前記入力信号の前記第１の値に応じて前記出力から前記第２のパワーサプライ入力を隔離する第２のスイッチと、
前記出力信号が所定の値に達したことに応じて前記出力に前記第３のパワーサプライ入力を接続する追加のスイッチであって、前記出力信号が前記所定の値に達したことに応じて前記第２のスイッチが前記第２のパワーサプライ入力から前記出力信号を隔離するように制御されるように、前記第２のスイッチに供給される前記第２の値を無効にすることによって前記第２のスイッチを制御するために信号を供給するためのフィードバック経路の一部を形成する前記追加のスイッチと、
を備え、
前記電圧レベルシフタが、前記入力信号の所定の変化に応じて、前記出力から前記第１のパワーサプライ入力を隔離するとともに、前記出力に前記第２のパワーサプライ入力を接続し、前記出力信号が前記所定の値に達したことに応じて、前記出力に前記第３のパワーサプライ入力を接続するとともに、前記出力から前記第２のパワーサプライ入力を隔離し、前記第２のスイッチが、前記追加のスイッチの内の任意の１つよりも大きい、電圧レベルシフタ。
前記所定の値が、前記第２の電圧レベルに等しい、請求項１に記載の電圧レベルシフタ。
前記電圧レベルシフタが、前記第１の電圧レベルから前記第２のブースト電圧レベルへ変化する前記出力をトリガする前記入力電圧の前記所定の変化が、前記第２の電圧レベルから前記第１の電圧レベルへの入力信号変化を含むようにインバータを備える、請求項１に記載の電圧レベルシフタ。
前記追加のスイッチが、前記所定の値から前記第２のブースト電圧レベルへの前記出力の電圧レベルの変化の速度が、前記第１の電圧レベルから前記所定の値への前記出力の電圧レベルの変化の速度よりも遅くなるように構成される、請求項１に記載の電圧レベルシフタ。
前記電圧レベルシフタがトライステート電圧レベルシフタを備え、前記トライステート電圧レベルシフタが３つの異なる出力信号、つまり前記出力信号から前記入力信号を隔離する高インピーダンストライステート出力信号、前記第１の電圧レベル、及び前記第２のブースト電圧レベルを出力するように構成され、前記電圧レベルシフタが、トライステート制御信号を受信するための追加の入力を備え、前記電圧レベルシフタが、所定の値を有する前記トライステート制御信号に応じて、前記出力から前記入力を隔離することによって前記トライステート出力信号を発生させる、請求項１に記載の電圧レベルシフタ。
少なくとも１つの、請求項１に記載の電圧レベルシフタを備える装置であって、
それぞれ、前記第１の電圧レベル、前記第２の電圧レベル及び前記ブーストされた第２の電圧レベルを供給するように構成される第１の電圧源、第２の電圧源、及び第３の電圧源と、
前記第１の電圧源と前記第２の電圧源の間の電圧差によって電力を供給される回路と、
をさらに備え、
前記第３の電圧源が、前記第２のブースト電圧レベルを、バイアス電圧レベルとして、前記少なくとも１つの電圧レベルシフタを介して前記装置内の少なくとも１つの構成部品に供給するように構成され、
前記第３の電圧源が、前記第１の電圧源及び前記第２の電圧源の内の少なくとも１つと比較して小さい回路面積を占有する電圧源である、装置。
前記装置が、前記第１の電圧源と前記第２の電圧源の間の電圧差によって電力を供給される処理回路を備え、
前記第１の電圧源及び前記第２の電圧源の内の１つと、前記処理回路の間に配設される少なくとも１つの電力制御スイッチであって、前記少なくとも１つの電力制御スイッチが、前記少なくとも１つの電圧レベルシフタからの前記出力信号によって制御され、前記少なくとも１つの電力制御スイッチが、
前記処理回路に、前記第１の電圧源及び前記第２の電圧源の内の前記１つを接続するための前記第１の電圧レベルと、
前記処理回路から、前記第１の電圧源及び前記第２の電圧源の内の前記１つを隔離するための前記第２の電圧レベルと、
前記処理回路から前記第１の電圧源及び前記第２の電圧源の内の前記１つを隔離するため、及び前記電力制御スイッチを通して削減された漏れ電流を提供するための前記ブーストされた第２の電圧レベルと、
を出力する前記少なくとも１つの電圧レベルシフタに応答する、少なくとも１つの電力制御スイッチをさらに備えるデータ処理装置を備える、請求項６に記載の装置。
前記少なくとも１つの電圧レベルシフタが、トライステート電圧レベルシフタを備え、
前記トライステート電圧レベルシフタが、３つの異なる出力信号、つまり前記出力信号から前記入力信号を隔離する高インピーダンストライステート出力信号、前記第１の電圧レベル、及び前記第２のブースト電圧レベルを出力するように構成され、前記電圧レベルシフタが、トライステート制御信号を受信するための追加の入力を備え、
前記トライステート電圧レベルシフタが、前記出力から前記入力を隔離することによって前記トライステート出力信号を発生させるために前記所定の値を有する前記トライステート制御信号に応答し、前記データ処理装置が、
前記トライステート制御信号によって制御され、前記少なくとも１つの電力制御スイッチの出力と、前記少なくとも１つの電力制御スイッチの制御入力の間で接続される保持モードスイッチをさらに備え、前記所定の値を有する前記トライステート制御信号に応えて、前記トライステート電圧レベルシフタが前記高インピーダンストライステート出力を出力し、前記少なくとも１つの電力制御スイッチの前記出力が前記制御入力に接続され、前記処理回路に供給される前記電圧差の一部が、前記少なくとも１つの電力制御スイッチ全体で低下するように前記トライステートスイッチがオンにされる、
請求項７に記載のデータ処理装置。
前記データ処理装置がＳＣＭＯＳ装置を備える、請求項７に記載のデータ処理装置。
データを記憶するための複数の記憶セルと、
それぞれが前記複数の記憶セルの内の少なくとも１つへのアクセスを制御するための、少なくとも２つのアクセス制御ラインと、
を備える半導体メモリ記憶素子を備え、
アクセスされる選択されたセルを示すアクセス制御信号に応えて、前記少なくとも１つの電圧レベルシフタが、前記アクセス制御ラインの内の１つに前記ブーストされた第２の電圧レベルを出力し、前記アクセス制御ライン上の電圧レベルにブーストを提供するように制御される、請求項６に記載の装置。
第１の電圧レベルから第２の電圧レベルに出力信号をシフトし、次に追加のブーストされた第２の電圧レベルに前記出力信号をシフトする方法であって、
第１のパワーサプライ入力に前記第１の電圧レベルを供給する第１の電圧源を接続するステップと、
第２のパワーサプライ入力に前記第２の電圧レベルを供給する第２の電圧源を接続するステップと、
第３のパワーサプライ入力に前記ブーストされた第２の電圧レベルを供給する第３の電圧源を接続するステップと、
第１の値を有する入力信号を受信するステップと、
前記入力信号の受信に応じて、前記出力信号を発生させるために第１のスイッチによって出力に前記第１の電圧源を接続するステップと、
前記第１の値から第２の値に変化する入力信号を受信するステップと、
前記第１の値から第２の値に変化する前記入力信号に応じて、前記第１のスイッチによって前記出力から前記第１のパワーサプライ入力を隔離するとともに、第２のスイッチによって前記出力に前記第２のパワーサプライ入力を接続するステップと、前記出力信号が所定の値に達したことに応じて、追加のスイッチによって前記出力に前記第３のパワーサプライ入力を接続するとともに、前記出力から前記第２のパワーサプライ入力を隔離するステップと、
を含み、
前記出力信号が前記所定の値に達したことに応じて前記第２のスイッチが前記第２のパワーサプライ入力から前記出力信号を隔離するように制御されるように、前記追加のスイッチが、前記第２のスイッチに供給される前記第２の値を無効にすることによって前記第２のスイッチを制御するために信号を供給するためのフィードバック経路の一部を形成し、前記第２のスイッチが、前記追加のスイッチの内の任意の１つよりも大きい、方法。
前記所定の値が、前記第２の電圧レベルに等しい、請求項１１に記載の方法。
前記電圧レベルシフタが、前記入力信号の前記第１の値が前記第２の電圧レベルを含み、前記入力信号の前記第２の値が前記第１の電圧レベルを含むように、インバータを備える、請求項１１に記載の方法。
第１の電圧レベルから第２の電圧レベルに、次に追加のブーストされた第２の電圧レベルに出力信号をシフトするための電圧シフト手段であって、
入力信号を受信するための入力手段と、
出力信号を出力するための出力手段と、
前記第１の電圧レベルを供給する第１の電圧源に接続するための第１のパワーサプライ入力手段と、
前記第２の電圧レベルを供給する第２の電圧源に接続するための第２のパワーサプライ入力手段と、
前記ブーストされた第２の電圧レベルを供給する第３の電圧源に接続するための第３のパワーサプライ入力手段と、
前記入力信号の第１の値に応じて、前記第１のパワーサプライ入力手段に前記出力手段を接続するとともに、前記入力信号の第２の値に応じて前記第１のパワーサプライ入力手段から前記出力手段を隔離する第１のスイッチ手段と、
前記入力信号の第２の値に応じて、前記第２のパワーサプライ入力手段に前記出力手段を接続するとともに、前記入力信号の前記第１の値に応じて、前記出力手段から前記第２のパワーサプライ入力手段を隔離する第２のスイッチ手段と、
前記出力信号が所定の値に達したことに応じて、前記出力手段に前記第３のパワーサプライ入力手段を接続する追加のスイッチ手段と、
を備え、
前記出力信号が前記所定の値に達したことに応じて前記第２のスイッチ手段が前記第２のパワーサプライ入力手段から前記出力信号を隔離するように制御されるように、前記追加のスイッチ手段が、前記第２のスイッチ手段に供給される前記第２の値を無効にすることによって前記第２のスイッチ手段を制御するために信号を供給するためのフィードバック経路の一部を形成し、
前記電圧シフト手段が、前記入力信号の所定の変化に応じて、前記出力から前記第１の電圧源を隔離するとともに、前記出力に前記第２のパワーサプライ入力手段を接続し、前記出力信号が前記所定の値に達したことに応じて、前記出力手段に前記第３のパワーサプライ入力手段を接続するとともに、前記出力手段から前記第２のパワーサプライ入力手段を隔離するためのものであり、前記第２のスイッチ手段が、前記追加のスイッチ手段の内の任意の１つよりも大きい、
電圧シフト手段。
少なくとも１つの、請求項１４に記載の電圧シフト手段を備える装置であって、
前記第１の電圧源が、前記第１の電圧レベルを供給するための第１の手段を備え、
前記第２の電圧源が、前記第２の電圧レベルを供給するための第２の手段を備え、
前記第３の電圧源が、前記ブーストされた第２の電圧レベルを供給するための第３の手段を備え、
前記装置が
前記第１の手段及び第２の手段の電圧差によって電力を供給される回路、
をさらに備え、
前記第３の手段が、前記第２のブーストされた電圧レベルを、バイアス電圧レベルとして、前記少なくとも１つの電圧シフト手段を介して前記装置内の少なくとも１つの構成部品に供給するためであり、
前記第３の手段が、前記第１の手段及び前記第２の手段の内の少なくとも１つと比較して小さい回路面積を占有する、装置。