KR100420125B1 - 비휘발성 반도체 메모리 장치와 그것의 파워-업 독출 방법 - Google Patents

비휘발성 반도체 메모리 장치와 그것의 파워-업 독출 방법 Download PDF

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Abstract

본 발명의 비휘발성 반도체 메모리 장치는 파워-업시 자체적으로 독출 동작을 수행한다. 그러한 독출 동작에 따르면, 먼저, 파워-업시 전원 전압이 제 1 검출 전압에 도달하였는 지의 여부가 검출된다. 전원 전압이 제 1 검출 전압에 도달하면, 워드 라인 전압이 생성되기 시작한다. 상기 워드 라인 전압이 원하는 전압에 도달할 때, 상기 메모리 장치의 독출 동작이 잘 알려진 방식에 따라 수행된다.

Description

비휘발성 반도체 메모리 장치와 그것의 파워-업 독출 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND POWER-UP TO READ METHOD THEREOF}
본 발명은 반도체 메모리 장치들에 관한 것으로, 좀 더 구체적으로는 불 휘발성 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치들은 휘발성 메모리 장치들과 비휘발성 메모리 장치들로 나눠질 수 있다. SRAM과 DRAM과 같은 메모리 장치들은 휘발성 메모리 장치들에 속하고, 마스크 롬 (mask ROM)과 플래시 메모리 장치 (flash memory device)와 같은 메모리 장치들은 비휘발성 메모리 장치들에 속한다. 어떤 시스템에서 사용될 때, 휘발성 메모리 장치들은 파워-업시 독출 동작 (read operation) 이전에 기입 동작을 수행해야 하는 반면에, 비휘발성 메모리 장치들은 파워-업시 기입 동작을 수행하지 않고 독출 동작을 수행할 수 있다. 파워-업시 수행되는 독출 동작은 이하 "파워-업 독출 동작 (power-up to read operation)"이라 칭한다.
파워-업 독출 동작을 수행하는 데 필요한 조건은 워드 라인 전압이 원하는 전압까지 증가된 다음에 독출 동작이 수행되어야 한다는 것이다. 워드 라인 전압이 원하는 전압으로 설정되지 않은 경우, 원하는 전압보다 낮은 워드 라인 전압을 이용하여 감지 동작이 수행될 것이다. 예를 들면, 워드 라인 전압이 원하는 전압보다 낮을 때, 워드 라인 전압을 공급받는 메모리 셀 (예를 들면, "온 셀")을 통해 상대적으로 적은 셀 전류가 흐르게 된다. 결과적으로, 온 셀에 대한 독출 실패 (read fail)이 일어날 확률이 높아진다.
본 발명의 목적은 안정된 파워-업 독출 동작을 수행할 수 있는 비휘발성 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 비휘발성 반도체 메모리 장치의 블록도;
도 2는 도 1에 도시된 제 1 검출 회로의 상세 회로도;
도 3은 도 1에 도시된 독출 전압 발생 회로의 블록도;
도 4는 도 3에 도시된 오실레이터의 상세 회로도;
도 5는 도 4에 도시된 고전압 펌프의 상세 회로도; 그리고
도 6는 도 1에 도시된 비휘발성 반도체 메모리 장치의 파워-업 독출 동작의 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
110 : 메모리 셀 어레이 120 : 감지 회로
130 : 열 게이트 회로 140 : 데이터 출력 버퍼 회로
150 : 어드레스 버퍼 회로 160 : 행 디코더 회로
170 : 열 디코더 회로 180 : 파워-업 검출 회로
190 : S-R 플립플롭 200 : 독출 전압 발생 회로
210 : 독출 개시 회로 220 : 독출 제어 회로
본 발명에 따른 비휘발성 반도체 메모리 장치는 행들과 열들로 배열된 복수의 메모리 셀들을 구비한 메모리 셀 어레이를 포함한다. 제 1 전압 검출기는 파워-업시 전원 전압이 제 1 검출 전압에 도달할 때 제 1 검출 신호를 활성화시킨다. 독출 전압 발생 회로는 상기 활성화된 제 1 검출 신호에 응답하여 상기 독출 전압을 발생하고, 상기 독출 전압이 제 2 검출 전압에 도달할 때 제 2 검출 신호를 활성화시킨다. 신호 발생 회로는 상기 제 2 검출 신호의 활성화에 응답하여 독출 개시 신호를 발생하고, 독출 회로는 상기 독출 개시 신호에 응답하여 상기 메모리 셀 어레이로부터 데이터를 독출한다. 여기서, 상기 제 1 검출 전압은 상기 전원 전압보다 낮고, 상기 메모리 장치는 부트-업 메모리로서 사용된다.
본 발명의 다른 특징에 따르면, 비휘발성 반도체 메모리 장치에는, 행들과 열들로 배열된 복수의 메모리 셀들을 구비한 메모리 셀 어레이가 제공된다. 제 1 전압 검출기는 파워-업시 전원 전압이 제 1 검출 전압에 도달할 때 제 1 검출 신호를 활성화시키고, 행 선택 회로는 행 어드레스에 응답하여 상기 행들 중 적어도 하나의 행을 선택하고, 상기 선택된 행으로 독출 전압을 공급한다. 열 선택 회로는 열 어드레스에 응답하여 상기 열들 중 일부의 열들을 선택하고, 감지 회로는 상기 선택된 행 및 열들에 의해서 지정되는 메모리 셀들로부터 데이터를 독출한다. 독출 전압 발생 회로는 상기 활성화된 제 1 검출 신호에 응답하여 상기 독출 전압을 발생하며, 상기 독출 전압이 제 2 검출 전압에 도달할 때 제 2 검출 신호를 활성화시키는 제 2 전압 검출 회로를 포함한다. 신호 발생 회로는 상기 제 2 검출 신호의 활성화에 응답하여 독출 개시 신호를 발생하고, 제어 회로는 상기 독출 개시 신호에 응답하여 상기 독출 회로의 활성화를 선택적으로 제어한다.
본 발명의 또 다른 특징에 따르면, 파워-업 독출 동작 모드를 갖는 비휘발성 반도체 메모리 장치는 행들과 열들로 배열된 복수의 메모리 셀들을 구비한 메모리 셀 어레이와; 파워-업시 전원 전압이 제 1 검출 전압에 도달할 때 제 1 검출 신호를 활성화시키는 제 1 전압 검출기와; 외부로부터 공급되는 어드레스를 받아들여 버퍼링하는 어드레스 버퍼 회로와; 상기 어드레스 버퍼 회로로부터 출력되는 어드레스 중 행 어드레스에 응답하여 상기 행들 중 적어도 하나의 행을 선택하고, 상기 선택된 행으로 독출 전압을 공급하는 행 선택 회로와; 상기 어드레스 버퍼 회로로부터 출력되는 어드레스 중 열 어드레스에 응답하여 상기 열들 중 일부의 열들을 선택하는 열 선택 회로와; 상기 선택된 행 및 열들에 의해서 지정되는 메모리 셀들로부터 데이터를 독출하는 감지 회로와; 상기 활성화된 제 1 검출 신호에 응답하여 상기 독출 전압을 발생하되, 상기 독출 전압이 제 2 검출 전압에 도달할 때 제 2 검출 신호를 활성화시키는 제 2 전압 검출 회로를 포함하는 독출 전압 발생 회로와; 상기 제 1 검출 신호의 반전 신호에 의해서 리세트되고, 상기 제 2 검출 신호의 활성화에 의해서 세트되는 에스-알 플립플롭과; 상기 에스-알 플립플롭이 상기 제 2 검출 신호의 활성화에 의해서 세트될 때 독출 개시 시점을 나타내는 펄스 신호를 발생하는 독출 개시 회로와; 그리고 상기 독출 개시 신호에 응답하여 상기 감지 회로의 활성화를 선택적으로 제어하는 제어 회로를 포함한다.
여기서, 상기 독출 전압 발생 회로는 상기 제 2 검출 신호와 상기 제 1 검출 신호의 반전 신호에 응답하여 클록 신호를 발생하는 오실레이터와; 그리고 상기 클록 신호에 응답하여 상기 독출 전압을 발생하는 고전압 펌프를 더 포함한다. 상기 제 2 검출 회로는 상기 제 1 검출 신호가 활성화될 때 동작하고, 분배된 독출 전압을 기준 전압과 비교하여 상기 제 2 검출 신호를 발생한다.
본 발명의 또 다른 특징에 따르면, 비휘발성 반도체 메모리 장치의 파워-업 독출 방법이 제공된다. 파워-업 독출 방법에 의하면, 먼저, 파워-업시 전원 전압이 제 1 검출 전압에 도달할 때 제 1 검출 신호가 활성화된다. 상기 제 1 검출 신호가 활성화될 때 워드 라인 전압이 생성되기 시작한다. 상기 워드 라인 전압이 제 2 검출 전압에 도달하였는 지의 여부가 검출된다. 상기 워드 라인 전압이 상기 제 2 검출 전압에 도달할 때 상기 메모리 장치의 독출 동작이 수행된다. 여기서, 파워-업후에, 상기 메모리 장치의 독출 동작은 외부로부터 공급되는 어드레스의 천이에 동기되어 수행된다.
이하 본 발명의 바람직한 실시예가 첨부 도면들에 의거하여 상세히 설명될 것이다.
도 1은 본 발명에 따른 비휘발성 반도체 메모리 장치의 블록도이다. 도 1을 참조하면, 본 발명의 비휘발성 반도체 메모리 장치 (100)는, 예를 들면, 부트-업 메모리 (boot-up memory)로서 사용되는 비동기 메모리 장치로, 노어 플래시 메모리 장치 (NOR flash memory device), 마스크 롬 (mask ROM), 또는 강유전체 메모리 장치 (ferroelectric memory device)를 포함한다. 하지만, 본 발명이 그것에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 도 1에 도시된 비휘발성 반도체 메모리 장치 (100)는 메모리 셀 어레이 (memory cell array) (110), 감지 회로 (sense circuit) (120), 열 게이트 회로 (column gate circuit) (130), 데이터 출력 버퍼 회로 (data output buffer circuit) (140), 어드레스 버퍼 회로 (address buffer circuit) (150), 행 디코더 회로 (row decoder circuit) (160), 그리고 열 디코더 회로 (column decoder circuit) (170)를 포함한다. 여기서, 감지 회로 (120), 열 게이트 회로 (130), 행 디코더 회로 (160), 그리고 열 디코더 회로 (170)는 독출 회로 (read circuit)를 구성하며, 상기 독출 회로는 메모리 셀 어레이 (110)에 저장된 데이터를 독출한다.
계속해서 도 1을 참조하면, 메모리 셀 어레이 (110)는, 비록 도면에는 도시되지 않았지만, 워드 라인들 (또는 행들)과 비트 라인들 (또는 열들)로 배열되는 복수의 메모리 셀들을 포함한다. 각 메모리 셀은, 예를 들면, 전기적으로 프로그램/소거될 수 있는 노어형 플래시 메모리 셀 (NOR-type flash memory cell)로 구현되거나, 제조시 이온 주입 공정을 통해 프로그램될 수 있는 마스크 롬 셀 (mask ROM cell)로 구현될 수 있다. 또는, 각 메모리 셀은 전기적으로 프로그램 가능한 강유전체 메모리로 구현될 수 있다. 전자의 경우, 감지 회로 (120)는 행 디코더 회로 (160)에 의해서 선택된 행과, 열 디코더 회로 (170)의 제어를 받는 열 게이트 회로 (130)에 의해서 선택된 열(들)의 교차 영역에 배열되는 메모리 셀들로부터 데이터를 감지한다. 그렇게 감지된 데이터는 데이터 출력 버퍼 회로(130)로 전달된다. 후자의 경우, 감지 회로 (120)는 행 디코더 회로 (160)에 의해서 선택되는 행의 메모리 셀들로부터 데이터를 감지하고, 그렇게 감지된 데이터는 열 디코더 회로 (170)의 제어를 받는 열 게이트 회로 (130)를 통해 데이터 출력 버퍼 (130)로 전달된다. 어드레스 버퍼 회로 (150)를 통해 입력되는 외부 어드레스 중 행 어드레스는 행 디코더 회로 (160)로 전달되고, 어드레스 버퍼 회로 (150)를 통해 입력되는 외부 어드레스 중 열 어드레스는 열 디코더 회로 (170)로 전달된다.
계속해서 도 1을 참조하면, 본 발명의 비휘발성 반도체 메모리 장치 (100)는 파워-업 검출 회로 (power-up detector circuit) (180), 인버터 (INV10), S-R 플립플롭 (S-R flip-flop) (190), 독출 전압 발생 회로 (read voltage generator circuit) (200), 독출 개시 회로 (read initiate circuit) (210), 그리고 독출 제어 회로 (read control circuit) (220)를 더 포함한다.
파워-업 검출 회로 (180)는 전원 전압 (Vcc)이 소정의 검출 전압 (VDET)보다 높은 지의 여부를 검출하고, 검출 결과로서 하이 레벨 또는 로우 레벨의 검출 신호 (PWRUP)를 출력한다. 예를 들면, 전원 전압 (Vcc)이 소정의 검출 전압 (VDET)보다 낮을 때, 파워-업 검출 회로 (180)는 검출 결과로서 로우 레벨의 검출 신호 (PWRUP)를 출력한다. 전원 전압 (Vcc)이 소정의 검출 전압 (VDET)에 도달할 때 또는 소정의 검출 전압 (VDET)보다 높을 때, 파워-업 검출 회로 (180)는 검출 결과로서 하이 레벨의 검출 신호 (PWRUP)를 출력한다. 파워-업 검출 회로 (180)는, 도 2에 도시된 바와 같이, 저항기 (R10), NMOS 트랜지스터 (MN10), 그리고 3개의 인버터들 (INV12,INV14, INV16)로 구성된다. 저항기 (R10)는 전원 전압 (Vcc)과 N1 노드 사이에 연결되고, NMOS 트랜지스터 (MN1)는 N1 노드와 접지 전압 (GND) 사이에 연결된다. NMOS 트랜지스터 (MN10)의 게이트는 N1 노드에 전기적으로 연결되어 있다. 인버터들 (INV12, INV14, INV16)은 N1 노드와 검출 신호 (PWRUP) 라인 사이에 직렬로 연결되어 있다. 파워-업시, N1 노드의 전압이 전원 전압 (Vcc)의 증가에 비례하여 증가할 때, 파워-업 검출 회로 (180)는 로우 레벨의 검출 신호 (PWRUP)를 출력한다. 이때, NMOS 트랜지스터 (MN10)는 턴 오프되어 있다. 계속해서, N1 노드의 전압이 NMOS 트랜지스터 (MN10)를 턴온시키기에 충분한 전압 이상 증가할 때, 파워-업 검출 회로 (180)는 하이 레벨의 검출 신호 (PWRUP)를 출력한다.
다시 도 1을 참조하면, S-R 플립플롭 (190)은 인버터 (INV10)에 의해서 반전된 검출 신호 (nPWRUP)에 의해서 리세트되며, 그 결과 출력 신호 (FF_OUT)는 로우 레벨이 된다. 즉, 반전된 검출 신호 (nPWRUP)가 로우 레벨에서 하이 레벨될 때 (또는 전원 전압 (Vcc)이 검출 전압 (VDET)보다 낮을 때), S-R 플립플롭 (190)은 리세트된다. S-R 플립플롭 (190)은, 세트 신호로서, 독출 전압 발생 회로 (200)로부터 출력되는 검출 신호 (Comp)에 의해서 세트되며, 그 결과 S-R 플립플롭 (190)의 출력 신호 (FF_OUT)는 하이 레벨이 된다. 즉, 반전된 검출 신호 (nPWRUP)가 하이 레벨에서 로우 레벨될 때 (또는 전원 전압 (Vcc)이 검출 전압 (VDET)보다 높을 때), S-R 플립플롭 (190)은 세트된다.
독출 전압 발생 회로 (200)는 검출 신호 (PWRUP)가 하이로 활성화될 때 독출전압 (또는 워드 라인 전압) (VWL)을 생성하기 시작하고, 독출 전압 (VWL)이 원하는 전압 (또는 목표 전압)에 도달할 때 독출 전압 (VWL)을 생성하는 것을 중지한다. 만약 독출 전압 (VWL)이 다시 원하는 전압 이하로 낮아지면, 독출 전압 발생 회로 (200)는 독출 전압 (VWL)을 생성하기 시작한다. 독출 전압 발생 회로 (200)는 독출 전압 (VWL)이 원하는 전압보다 높은 지의 여부를 나타내는 검출 신호 (Comp)를 발생하며, 이는 이후 상세히 설명될 것이다. 검출 신호 (Comp)는 S-R 플립플롭 (190)의 세트 신호로서 사용된다. 즉, 검출 신호 (Comp)가 처음으로 로우 레벨에서 하이 레벨로 천이할 때, S-R 플립플롭 (190)의 출력 신호 (FF_OUT)가 로우 레벨에서 하이 레벨로 천이한다. 하이 레벨의 출력 신호 (FF_OUT)는 전원 전압 (Vcc)이 차단되거나 검출 전압 (VDET)보다 낮아지지 않으면 그대로 유지된다.
계속해서 도 1을 참조하면, 독출 개시 회로 (210)는 S-R 플립플롭 (190)의 출력 신호 (FF_OUT)와 어드레스 버퍼 회로 (150)의 출력에 응답하여 독출 개시 신호 (READ_START)를 발생한다. 예를 들면, S-R 플립플롭 (190)의 출력 신호 (FF_OUT)가 하이로 활성화될 때, 독출 개시 회로 (210)는 펄스 형태의 독출 개시 신호 (READ_START)를 발생한다. 또는 파워-업시 독출 전압 (VWL)이 원하는 전압이 될 때, 독출 개시 회로 (210)는 펄스 형태의 독출 개시 신호 (READ_START)를 발생한다. 그리고, 어드레스 버퍼 회로 (150)의 출력이 천이할 때, 독출 개시 회로 (210)는 펄스 형태의 독출 개시 신호 (READ_START)를 발생한다. 이는 파워-업 독출동작이 수행된 후 외부 어드레스의 입력에 동기되어 독출 동작이 수행됨을 의미한다. 독출 제어 회로 (220)는 독출 개시 신호 (READ_START)에 응답하여 감지 회로 (120)를 제어하며, 그 결과 파워-업시 안정된 독출 동작이 수행될 것이다.
도 1에 도시된 독출 전압 발생 회로를 보여주는 도 3을 참조하면, 본 발명에 따른 독출 전압 발생 회로 (200)는 전압 분배기 (201), 비교기 (202), 오실레이터 (203), 그리고 고전압 펌프 (204)로 구성되어 있다. 전압 분배기 (201)는 독출 전압 (VWL)을 분배하여 분배 전압 (Vdiv)을 출력하며, 독출 전압 (VWL) 라인과 접지 전압 (GND) 사이에 직렬로 연결되는 저항기들 (R10, R12)로 구성된다. 비교기 (202)는 파워-업 검출 회로 (180)로부터의 검출 신호 (PWRUP)가 하이로 활성화될 때 동작하고, 파워-업 검출 회로 (180)로부터의 검출 신호 (PWRUP)가 로우로 비활성화될 때 동작하지 않는다. 비교기 (202)는 전압 분배기 (201)로부터의 분배 전압 (Vdiv)을 기준 전압 (Vref)과 비교하고, 비교 결과로서 하이 레벨 또는 로우 레벨의 검출 신호 (Comp)를 출력한다. 예를 들면, 독출 전압 (VWL)이 원하는 전압보다 낮을 때, 비교기 (202)는 로우 레벨의 검출 신호 (Comp)를 출력한다. 독출 전압 (VWL)이 원하는 전압보다 높을 때, 비교기 (202)는 하이 레벨의 검출 신호 (Comp)를 출력한다. S-R 플립플롭 (190)은 검출 신호 (Comp)의 활성화에 의해서 세트된다.
이 실시예에 있어서, 전압 분배기 (201)와 비교기 (202)는 독출 전압 (VWL)이 원하는 전압에 도달하였는 지의 여부를 검출하는 검출 회로를 구성한다.
계속해서 도 3을 참조하면, 오실레이터 (203)는 입력 신호들 (Comp, nPWRUP)에 응답하여 클록 신호 (CLK_PUMP)를 발생한다. 오실레이터 (203)는 NOR 게이트 (G10), 인버터 (INV18), 저항기 (R14), 커패시터 (C10), 그리고 인버터들 (INV20, INV22)로 구성되며, 도 4에 도시된 바와 같이 연결되어 있다. 오실레이터 (203)는 전원 전압 (Vcc)이 검출 전압 (VDET)보다 낮을 때 또는 독출 전압 (VWL)이 원하는 전압보다 높을 때 클록 신호 (CLK_PUMP)를 발생하지 않는다. 반면에, 오실레이터 (203)는 전원 전압 (Vcc)이 검출 전압 (VDET) (예를 들면, 3.3V의 전원 전압에서 약 2.3V)보다 높고 독출 전압 (VWL)이 원하는 전압보다 낮을 때 클록 신호 (CLK_PUMP)를 발생하기 시작한다. 도 3에 도시된 고전압 펌프 (204)는 오실레이터 (203)로부터의 클록 신호 (CLK_PUMP)에 응답하여 독출 전압 (또는 워드 라인 전압) (VWL)을 발생한다. 고전압 펌프 (204)는 인버터들 (INV24, INV26), 커패시터들 (C12, C14, C16, C18), 그리고 PMOS 트랜지스터들 (MP10, MP12, MP14, MP16, MP18)로 구성되며, 도 5에 도시된 바와 같이 연결되어 있다. 비록 도면에는 도시되지 않았지만, 고전압 펌프 (204)의 출력 단자 (VWL)는 전원 전압 (Vcc)을 갖도록 미리 충전된다.
도 6은 본 발명에 따른 비휘발성 반도체 메모리 장치의 파워-업 독출 동작의 타이밍도이다. 도 1 내지 도 6을 참조하여, 본 발명에 따른 파워-업 독출 동작이 이하 상세히 설명될 것이다.
어떤 시스템에 장착되는 비휘발성 반도체 메모리 장치에 전원 전압 (Vcc)이 인가되면, 도 6에 도시된 바와 같이, 메모리 장치에 공급되는 전원 전압 (Vcc)은점차적으로 증가되기 시작한다. 파워-업 검출 회로 (180)는 전원 전압 (Vcc)이 소정의 검출 전압 (VDET)까지 증가되었는 지를 검출한다. 만약 전원 전압 (Vcc)이 소정의 검출 전압 (VDET)보다 낮으면, 파워-업 검출 회로 (28)는 로우 레벨의 검출 신호 (PWRUP)를 출력한다. 검출 신호 (PWRUP)가 로우 레벨이기 때문에, 인버터 (INV10)의 출력 신호 (nPWRUP)는 하이 레벨이 되어 S-R 플립플롭 (190)이 리세트되게 한다.
만약 전원 전압 (Vcc)이 소정의 검출 전압 (VDET)에 도달하면 (또는 전원 전압 (Vcc)이 소정의 검출 전압 (VDET)보다 높으면), 파워-업 검출 회로 (180)는 하이 레벨의 검출 신호 (PWRUP)를 출력한다. 비교기 (202)의 NMOS 트랜지스터 (MN12)는 하이 레벨의 검출 신호 (PWRUP)에 의해서 턴 온되고, 독출 전압 (VWL)을 분배하여 얻어진 분배 전압 (Vdiv)이 기준 전압 (Vref)보다 높은 지의 여부를 검출하는 동작이 수행되기 시작한다. 파워-업시 독출 전압 (VWL)이 원하는 전압 (예를 들면, 5V)보다 낮기 때문에, 오실레이터 (203)는 고전압 펌프 (204)를 구동하기 위한 클록 신호 (CLK_PUMP)를 발생한다.
고전압 펌프 (204)의 동작에 의해서 독출 전압 (VWL)이 점차적으로 증가되어, 독출 전압 (VWL)이 원하는 전압에 도달하면, 비교기 (202)의 출력 신호 (Comp)는 로우 레벨에서 하이 레벨로 천이한다. 비교기 (202)의 출력 신호 (Comp)는 로우 레벨에서 하이 레벨로 천이할 때, S-R 플립플롭 (190)의 출력 (FF_OUT) 역시 로우레벨에서 하이 레벨로 천이한다. 독출 개시 회로 (210)는 S-R 플립플롭 (190)로부터 출력되는 출력 신호 (FF_OUT)의 로우-하이 천이에 응답하여 펄스 형태의 독출 개시 신호 (READ_START)를 발생한다.
도 1에 도시된 독출 제어 회로 (220)는 독출 개시 신호 (READ_START)의 생성에 응답하여 감지 회로 (120)의 동작을 제어하며, 그 결과 파워-업 독출 동작이 수행될 것이다. 좀 더 구체적으로 설명하면, 다음과 같다. 전원 전압 (Vcc)이 충분히 도달하기 이전에, 시스템은 비휘발성 반도체 메모리 장치에, 초기 어드레스로서 사용될, 외부 어드레스 (XA)를 제공할 것이다. 그렇게 제공된 외부 어드레스 (XA)는 어드레스 버퍼 회로 (150)를 통해 행 및 열 디코더 회로들 (160, 170)로 전달되며, 행 및 열 디코더 회로들 (160, 170)은 입력된 어드레스에 응답하여 메모리 셀 어레이 (110)의 특정 영역을 선택한다. 선택된 영역의 메모리 셀들에 저장된 데이터는 독출 제어 회로 (220)에 의해서 제어되는 감지 회로 (120)를 통해 감지되며, 이는 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다. 감지 회로 (120)를 통해 감지된 데이터는 열 게이트 회로 (130)를 통해 데이터 출력 버퍼 회로 (140)로 전달된다. 이후, 데이터 출력 버퍼 회로 (140)에 래치되는 데이터는 출력 인에이블 신호의 토글링 (toggling)에 의해서 외부로 출력된다.
이 실시예에 있어서, 파워-업 독출 동작에 필요한 어드레스는 메모리 장치가 실장되는 시스템으로부터 제공된다. 하지만, 파워-업 독출 동작에 필요한 어드레스가 메모리 장치 내에서 자체적으로 생성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예를 들면, 파워-업 검출 신호 (190)로부터 출력되는검출 신호 (PWRUP)를 이용하여 어드레스 버퍼 회로 (150)를 제어함으로써 초기 어드레스를 내부적으로 생성할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명의 비휘발성 반도체 메모리 장치는 독출 전압이 원하는 전압에 도달하였는 지의 여부를 판별하여 파워-업 독출 동작을 수행한다. 이에따라, 독출 전압이 낮은 상태에서 파워-업 독출 동작이 수행되지 않기 때문에, 본 발명에 따른 비휘발성 반도체 메모리 장치는 파워-업 독출 동작을 안정적으로 수행할 수 있다.

Claims (20)

  1. 행들과 열들로 배열된 복수의 메모리 셀들을 구비한 메모리 셀 어레이와;
    파워-업시 전원 전압이 제 1 검출 전압에 도달할 때 제 1 검출 신호를 활성화시키는 제 1 전압 검출기와;
    상기 활성화된 제 1 검출 신호에 응답하여 상기 독출 전압을 발생하고, 상기 독출 전압이 제 2 검출 전압에 도달할 때 제 2 검출 신호를 활성화시키는 독출 전압 발생 회로와;
    상기 제 2 검출 신호의 활성화에 응답하여 독출 개시 신호를 발생하는 신호 발생 회로와; 그리고
    상기 독출 개시 신호에 응답하여 상기 메모리 셀 어레이로부터 데이터를 독출하는 독출 회로를 포함하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 검출 전압은 상기 전원 전압보다 낮은 비휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 메모리 장치는 부트-업 메모리로서 사용되는 비휘발성 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 장치는 비동기형 메모리 장치인 비휘발성 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 비동기형 메모리 장치는 노어 플래시 메모리 장치와 마스크 롬 장치 중 어느 하나인 비휘발성 반도체 메모리 장치.
  6. 행들과 열들로 배열된 복수의 메모리 셀들을 구비한 메모리 셀 어레이와;
    파워-업시 전원 전압이 제 1 검출 전압에 도달할 때 제 1 검출 신호를 활성화시키는 제 1 전압 검출기와;
    행 어드레스에 응답하여 상기 행들 중 적어도 하나의 행을 선택하고, 상기 선택된 행으로 독출 전압을 공급하는 행 선택 회로와;
    열 어드레스에 응답하여 상기 열들 중 일부의 열들을 선택하는 열 선택 회로와;
    상기 선택된 행 및 열들에 의해서 지정되는 메모리 셀들로부터 데이터를 독출하는 감지 회로와;
    상기 활성화된 제 1 검출 신호에 응답하여 상기 독출 전압을 발생하되, 상기 독출 전압이 제 2 검출 전압에 도달할 때 제 2 검출 신호를 활성화시키는 제 2 전압 검출 회로를 포함하는 독출 전압 발생 회로와;
    상기 제 2 검출 신호의 활성화에 응답하여 독출 개시 신호를 발생하는 신호 발생 회로와; 그리고
    상기 독출 개시 신호에 응답하여 상기 독출 회로의 활성화를 선택적으로 제어하는 제어 회로를 포함하는 비휘발성 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 검출 전압은 상기 전원 전압보다 낮은 비휘발성 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 메모리 장치는 부트-업 메모리로서 사용되는 비휘발성 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 메모리 장치는 비동기형 메모리 장치인 비휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 비동기형 메모리 장치는 노어 플래시 메모리 장치와 마스크 롬 장치 중 어느 하나인 비휘발성 반도체 메모리 장치.
  11. 제 6 항에 있어서,
    상기 행과 열 어드레스들은 외부로부터 공급되는 비휘발성 반도체 메모리 장치.
  12. 파워-업 독출 동작 모드를 갖는 비휘발성 반도체 메모리 장치에 있어서:
    행들과 열들로 배열된 복수의 메모리 셀들을 구비한 메모리 셀 어레이와;
    파워-업시 전원 전압이 제 1 검출 전압에 도달할 때 제 1 검출 신호를 활성화시키는 제 1 전압 검출기와;
    외부로부터 공급되는 어드레스를 받아들여 버퍼링하는 어드레스 버퍼 회로와;
    상기 어드레스 버퍼 회로로부터 출력되는 어드레스 중 행 어드레스에 응답하여 상기 행들 중 적어도 하나의 행을 선택하고, 상기 선택된 행으로 독출 전압을 공급하는 행 선택 회로와;
    상기 어드레스 버퍼 회로로부터 출력되는 어드레스 중 열 어드레스에 응답하여 상기 열들 중 일부의 열들을 선택하는 열 선택 회로와;
    상기 선택된 행 및 열들에 의해서 지정되는 메모리 셀들로부터 데이터를 독출하는 감지 회로와;
    상기 활성화된 제 1 검출 신호에 응답하여 상기 독출 전압을 발생하되, 상기 독출 전압이 제 2 검출 전압에 도달할 때 제 2 검출 신호를 활성화시키는 제 2 전압 검출 회로를 포함하는 독출 전압 발생 회로와;
    상기 제 1 검출 신호의 반전 신호에 의해서 리세트되고, 상기 제 2 검출 신호의 활성화에 의해서 세트되는 에스-알 플립플롭과;
    상기 에스-알 플립플롭이 상기 제 2 검출 신호의 활성화에 의해서 세트될 때 독출 개시 시점을 나타내는 펄스 신호를 발생하는 독출 개시 회로와; 그리고
    상기 독출 개시 신호에 응답하여 상기 감지 회로의 활성화를 선택적으로 제어하는 제어 회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 1 검출 전압은 상기 전원 전압보다 낮은 비휘발성 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    상기 메모리 장치는 부트-업 메모리로서 사용되는 비휘발성 반도체 메모리 장치.
  15. 제 12 항에 있어서,
    상기 독출 전압 발생 회로는
    상기 제 2 검출 신호와 상기 제 1 검출 신호의 반전 신호에 응답하여 클록 신호를 발생하는 오실레이터와; 그리고
    상기 클록 신호에 응답하여 상기 독출 전압을 발생하는 고전압 펌프를 더 포함하되;
    상기 제 2 검출 회로는 상기 제 1 검출 신호가 활성화될 때 동작하고, 분배된 독출 전압을 기준 전압과 비교하여 상기 제 2 검출 신호를 발생하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제 12 항에 있어서,
    상기 메모리 장치는 비동기형 메모리 장치인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 비동기형 메모리 장치는 노어 플래시 메모리 장치와 마스크 롬 장치 중 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  18. 제 12 항에 있어서,
    상기 전원 전압이 목표 전압에 도달한 후, 상기 독출 개시 회로는 상기 어드레스 버퍼 회로의 출력이 천이할 때마다 상기 펄스 신호를 발생하는 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  19. 비휘발성 반도체 메모리 장치의 파워-업 독출 방법에 있어서:
    파워-업시 전원 전압이 제 1 검출 전압에 도달할 때 제 1 검출 신호를 활성화시키는 단계와;
    상기 제 1 검출 신호가 활성화될 때 워드 라인 전압을 발생하기 시작하는 단계와;
    상기 워드 라인 전압이 제 2 검출 전압에 도달하였는 지의 여부를 검출하는 단계와; 그리고
    상기 워드 라인 전압이 상기 제 2 검출 전압에 도달할 때 상기 메모리 장치의 독출 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 파워-업 독출 방법.
  20. 제 19 항에 있어서,
    파워-업후에, 상기 메모리 장치의 독출 동작은 외부로부터 공급되는 어드레스의 천이에 동기되어 수행되는 것을 특징으로 하는 파워-업 독출 방법.
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