JP2002197882A - メモリセルデコーダ、これを備える半導体メモリ装置および不揮発性半導体メモリ装置の高電圧供給方法 - Google Patents
メモリセルデコーダ、これを備える半導体メモリ装置および不揮発性半導体メモリ装置の高電圧供給方法Info
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Abstract
(57)【要約】
【課題】 電荷ポンプを省略して、レイアウトされる面
積を縮めると共に、低い電源電圧でも動作特性を低下さ
せずにメモリセルに高電圧信号を供給することができる
メモリセルデコーダを提供すること。 【解決手段】 メモリセルデコーダは、第１ノードと、
メモリセルデコーダを選択する少なくとも一つの第１選
択信号の活性化に応答して高電圧信号を前記第１ノード
に出力する第１伝達部と、アドレスに応答してメモリセ
ルデコーダを選択する第１制御信号を生じてこの第１制
御信号が非活性化される場合に前記第１ノードの信号を
ディスチャージする制御部、及び前記第１選択信号及び
前記第１制御信号が活性化される場合に前記第１ノード
の信号に応答して前記ワードラインをイネーブルさせる
ワードラインイネーブル信号をメモリセルに出力する第
２伝達部を備える。
積を縮めると共に、低い電源電圧でも動作特性を低下さ
せずにメモリセルに高電圧信号を供給することができる
メモリセルデコーダを提供すること。 【解決手段】 メモリセルデコーダは、第１ノードと、
メモリセルデコーダを選択する少なくとも一つの第１選
択信号の活性化に応答して高電圧信号を前記第１ノード
に出力する第１伝達部と、アドレスに応答してメモリセ
ルデコーダを選択する第１制御信号を生じてこの第１制
御信号が非活性化される場合に前記第１ノードの信号を
ディスチャージする制御部、及び前記第１選択信号及び
前記第１制御信号が活性化される場合に前記第１ノード
の信号に応答して前記ワードラインをイネーブルさせる
ワードラインイネーブル信号をメモリセルに出力する第
２伝達部を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、電荷ポンプを備え
ない半導体メモリ装置のメモリセルデコーダ、これを備
える半導体メモリ装置及び不揮発性半導体メモリ装置の
メモリセルアレイに高電圧を供給する方法に関する。
ない半導体メモリ装置のメモリセルデコーダ、これを備
える半導体メモリ装置及び不揮発性半導体メモリ装置の
メモリセルアレイに高電圧を供給する方法に関する。
【０００２】
【従来の技術】不揮発性半導体メモリ装置は、データを
読出し、書込みまたはプログラミングするために電源電
圧Ｖｃｃよりも高い電圧（例えば、２０Ｖ）を必要とす
る。
読出し、書込みまたはプログラミングするために電源電
圧Ｖｃｃよりも高い電圧（例えば、２０Ｖ）を必要とす
る。
【０００３】一般に、不揮発性半導体メモリ装置のメモ
リセルアレイを構成するメモリセルトランジスタ（ｍｅ
ｍｏｒｙ ｃｅｌｌ ｔｒａｎｓｉｓｔｏｒ、以下、‘メ
モリセル'と称する）では、半導体基板の両側にソース
及びドレインが形成され、この半導体基板上に酸化膜が
形成され、その上に浮遊ゲートが形成され、この浮遊ゲ
ート上に誘電体膜が形成され、この誘電体膜上にコント
ロールゲートが形成される。
リセルアレイを構成するメモリセルトランジスタ（ｍｅ
ｍｏｒｙ ｃｅｌｌ ｔｒａｎｓｉｓｔｏｒ、以下、‘メ
モリセル'と称する）では、半導体基板の両側にソース
及びドレインが形成され、この半導体基板上に酸化膜が
形成され、その上に浮遊ゲートが形成され、この浮遊ゲ
ート上に誘電体膜が形成され、この誘電体膜上にコント
ロールゲートが形成される。
【０００４】データの書込みまたはプログラミングの場
合、ソース、ドレイン及び基板に接地電源（例えば、０
Ｖ）を、そしてコントロールゲートに電源電圧Ｖｃｃよ
りも高い電圧を印加すれば、薄い絶縁体をトンネリング
効果により飛び出す現象（Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅ
ｉｍ ｔｕｎｎｅｌｉｎｇ）により電子は浮遊ゲートに
注入されてスレッショルドレベルが高くなり、これによ
り書込み動作が完了する。
合、ソース、ドレイン及び基板に接地電源（例えば、０
Ｖ）を、そしてコントロールゲートに電源電圧Ｖｃｃよ
りも高い電圧を印加すれば、薄い絶縁体をトンネリング
効果により飛び出す現象（Ｆｏｗｌｅｒ-Ｎｏｒｄｈｅ
ｉｍ ｔｕｎｎｅｌｉｎｇ）により電子は浮遊ゲートに
注入されてスレッショルドレベルが高くなり、これによ
り書込み動作が完了する。
【０００５】一方、データの消去の場合は、基板に高電
圧を、そしてコントロールゲートに接地電源を印加すれ
ば、浮遊ゲートから基板に電子が放出されて消去動作が
完了する。
圧を、そしてコントロールゲートに接地電源を印加すれ
ば、浮遊ゲートから基板に電子が放出されて消去動作が
完了する。
【０００６】したがって、不揮発性半導体メモリ装置の
メモリセルに電子を注入したり、あるいはメモリセルか
ら電子を放出させるために、メモリセルのコントロール
ゲートまたは基板に高電圧を印加しなければならない。
メモリセルに電子を注入したり、あるいはメモリセルか
ら電子を放出させるために、メモリセルのコントロール
ゲートまたは基板に高電圧を印加しなければならない。
【０００７】前記高電圧は、メモリセルを選択するため
のメモリセルデコーダを通じて前記メモリセルに印加で
きなければならない。
のメモリセルデコーダを通じて前記メモリセルに印加で
きなければならない。
【０００８】図１は、従来の不揮発性半導体メモリ装置
のメモリセルデコーダを示した回路図である。従来の不
揮発性半導体メモリ装置のメモリセルデコーダは、不揮
発性半導体メモリ装置のロウアドレスをデコーディング
するロウデコーダであり、複数の単位デコーダ（ｕｎｉ
ｔ ｄｅｃｏｄｅｒ、以下、‘メモリセルデコーダ'と称
する）を備える。
のメモリセルデコーダを示した回路図である。従来の不
揮発性半導体メモリ装置のメモリセルデコーダは、不揮
発性半導体メモリ装置のロウアドレスをデコーディング
するロウデコーダであり、複数の単位デコーダ（ｕｎｉ
ｔ ｄｅｃｏｄｅｒ、以下、‘メモリセルデコーダ'と称
する）を備える。
【０００９】このメモリセルデコーダは、ドレインがビ
ットラインに接続された第１選択トランジスタ（図示せ
ず）とソースが共通ソースラインに接続された第２選択
トランジスタ（図示せず）との間に２つ以上のメモリセ
ルが直列に接続された構造（以下、‘ストリング'と称
する）を有する論理積（ＮＡＮＤ）型の電気的に消去及
びプログラミング可能な読出し専用メモリ（ｅｌｅｃｔ
ｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒ
ａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ、以
下、‘ＥＥＰＲＯＭ'と称する）に適用されるものであ
る。
ットラインに接続された第１選択トランジスタ（図示せ
ず）とソースが共通ソースラインに接続された第２選択
トランジスタ（図示せず）との間に２つ以上のメモリセ
ルが直列に接続された構造（以下、‘ストリング'と称
する）を有する論理積（ＮＡＮＤ）型の電気的に消去及
びプログラミング可能な読出し専用メモリ（ｅｌｅｃｔ
ｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒ
ａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ、以
下、‘ＥＥＰＲＯＭ'と称する）に適用されるものであ
る。
【００１０】図１を参照すれば、メモリセルデコーダ１
０は、論理ゲート１と、伝達制御部Ｍ１と、電荷ポンプ
７と、ワードラインイネーブル信号線ＷＬＥＮ及び伝達
トランジスタＭ６〜Ｍ７を備える。また、ストリング選
択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｌｉｎｅ、以下
‘ＳＳＬ'と称する）を駆動するためのトランジスタＭ
５と、メモリセルデコーダが選択されていない場合にＳ
ＳＬに接地電源ＧＮＤを印加するためのトランジスタＭ
４、及び接地選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔ
ｌｉｎｅ、以下‘ＧＳＬ'と称する）を駆動するための
トランジスタＭ８を備える。
０は、論理ゲート１と、伝達制御部Ｍ１と、電荷ポンプ
７と、ワードラインイネーブル信号線ＷＬＥＮ及び伝達
トランジスタＭ６〜Ｍ７を備える。また、ストリング選
択ライン（ｓｔｒｉｎｇ ｓｅｌｅｃｔ ｌｉｎｅ、以下
‘ＳＳＬ'と称する）を駆動するためのトランジスタＭ
５と、メモリセルデコーダが選択されていない場合にＳ
ＳＬに接地電源ＧＮＤを印加するためのトランジスタＭ
４、及び接地選択ライン（ｇｒｏｕｎｄ ｓｅｌｅｃｔ
ｌｉｎｅ、以下‘ＧＳＬ'と称する）を駆動するための
トランジスタＭ８を備える。
【００１１】論理ゲート１は、データをメモリセルから
読出し、あるいはデータをメモリセルに書込みまたはプ
ログラミングするためにメモリセルを選択するアドレス
Ａｄｄをデコーディングする。このため、入力されたア
ドレスＡｄｄによりメモリセルデコーダ１０が選択され
れば、ノードＮ１の電圧は電源電圧Ｖｃｃとなり、メモ
リセルデコーダ１０が選択されていない場合にノードＮ
１の電圧はＧＮＤ（例えば、０Ｖ）となる。
読出し、あるいはデータをメモリセルに書込みまたはプ
ログラミングするためにメモリセルを選択するアドレス
Ａｄｄをデコーディングする。このため、入力されたア
ドレスＡｄｄによりメモリセルデコーダ１０が選択され
れば、ノードＮ１の電圧は電源電圧Ｖｃｃとなり、メモ
リセルデコーダ１０が選択されていない場合にノードＮ
１の電圧はＧＮＤ（例えば、０Ｖ）となる。
【００１２】伝達制御部Ｍ１は空乏型のＮＭＯＳトラン
ジスタで構成され、制御クロックｎＢＬＫＳＨＦに応答
してノードＮ１の電圧がノードＮ２に伝達されることを
制御する。
ジスタで構成され、制御クロックｎＢＬＫＳＨＦに応答
してノードＮ１の電圧がノードＮ２に伝達されることを
制御する。
【００１３】電荷ポンプ７は、ノードＮ２の電圧に応答
してトランジスタＭ２及びＭ３がターンオンされる場
合、高電圧発生器（図示せず）から生じた電源電圧Ｖｃ
ｃよりも高い電圧信号ＶｐｐをノードＮ２に伝達する。
してトランジスタＭ２及びＭ３がターンオンされる場
合、高電圧発生器（図示せず）から生じた電源電圧Ｖｃ
ｃよりも高い電圧信号ＶｐｐをノードＮ２に伝達する。
【００１４】ワードラインイネーブル信号（ｗｏｒｄ
ｌｉｎｅ ｅｎａｂｌｅ ｓｉｇｎａｌ、以下、‘ＷＬＥ
Ｎ[０:ｎ]'と称する）はワードラインドライバ（図示せ
ず）の出力信号であり、またＷＬＥＮ[０:ｎ]は電源電
圧Ｖｃｃよりも高い電圧信号である。伝達トランジスタ
Ｍ６〜Ｍ７は、ゲートに印加される高電圧信号に昇圧さ
れたノードＮ２の信号に応答してターンオンされ、ＷＬ
ＥＮ[０:ｎ]をメモリセルのワードラインＷＬ[０]〜Ｗ
Ｌ[ｎ]に伝達する。
ｌｉｎｅ ｅｎａｂｌｅ ｓｉｇｎａｌ、以下、‘ＷＬＥ
Ｎ[０:ｎ]'と称する）はワードラインドライバ（図示せ
ず）の出力信号であり、またＷＬＥＮ[０:ｎ]は電源電
圧Ｖｃｃよりも高い電圧信号である。伝達トランジスタ
Ｍ６〜Ｍ７は、ゲートに印加される高電圧信号に昇圧さ
れたノードＮ２の信号に応答してターンオンされ、ＷＬ
ＥＮ[０:ｎ]をメモリセルのワードラインＷＬ[０]〜Ｗ
Ｌ[ｎ]に伝達する。
【００１５】
【発明が解決しようとする課題】半導体メモリ装置の集
積度が高くなり、しかも、単位メモリセルの面積が狭く
なるに伴い、メモリセルデコーダのレイアウト面積も狭
くなる。しかし、電荷ポンプ７を備えるメモリセルデコ
ーダの場合、高電圧信号Ｖｐｐをメモリセルに印加する
ためのキャパシタＣの面積はかなり広いため、電荷ポン
プ７を備えるメモリセルデコーダのレイアウト面積が広
くなるという問題点がある。また、半導体メモリ装置の
動作電源が低くなるに伴い、メモリセルに高電圧を印加
するための電荷ポンプ７の動作特性が悪くなるという問
題点もある。
積度が高くなり、しかも、単位メモリセルの面積が狭く
なるに伴い、メモリセルデコーダのレイアウト面積も狭
くなる。しかし、電荷ポンプ７を備えるメモリセルデコ
ーダの場合、高電圧信号Ｖｐｐをメモリセルに印加する
ためのキャパシタＣの面積はかなり広いため、電荷ポン
プ７を備えるメモリセルデコーダのレイアウト面積が広
くなるという問題点がある。また、半導体メモリ装置の
動作電源が低くなるに伴い、メモリセルに高電圧を印加
するための電荷ポンプ７の動作特性が悪くなるという問
題点もある。
【００１６】そこで、本発明の目的は、メモリセルデコ
ーダがレイアウトされる面積を縮めると共に、低い電源
電圧でも動作特性を低下させずにメモリセルに高電圧信
号を供給するメモリセルデコーダ及びこれを備える半導
体メモリ装置、並びに不揮発性半導体メモリ装置の高電
圧供給方法を提供することにある。
ーダがレイアウトされる面積を縮めると共に、低い電源
電圧でも動作特性を低下させずにメモリセルに高電圧信
号を供給するメモリセルデコーダ及びこれを備える半導
体メモリ装置、並びに不揮発性半導体メモリ装置の高電
圧供給方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明によるメモリセル
デコーダは、第１ノードと、第１選択信号の活性化に応
答して高電圧信号を前記第１ノードに出力する第１伝達
部と、アドレスに応答して第１制御信号を生じ、この第
１制御信号に応答して前記第１ノードをディスチャージ
する制御部と、前記第１選択信号及び前記第１制御信号
に応答してワードラインイネーブル信号を出力する第２
伝達部とを備える。
デコーダは、第１ノードと、第１選択信号の活性化に応
答して高電圧信号を前記第１ノードに出力する第１伝達
部と、アドレスに応答して第１制御信号を生じ、この第
１制御信号に応答して前記第１ノードをディスチャージ
する制御部と、前記第１選択信号及び前記第１制御信号
に応答してワードラインイネーブル信号を出力する第２
伝達部とを備える。
【００１８】前記制御部は、望ましくは、前記アドレス
を論理組合せして第１論理ゲート信号を出力する第１論
理回路と、前記第１論理ゲート信号及び第２制御信号を
論理組合せして前記第１制御信号を出力する第２論理回
路と、前記第１制御信号を反転させるインバータと、前
記反転された第１制御信号に応答して前記第１ノードを
ディスチャージするディスチャージ部とを備える。前記
高電圧信号は、望ましくは、供給電圧よりも高い電圧を
有する。
を論理組合せして第１論理ゲート信号を出力する第１論
理回路と、前記第１論理ゲート信号及び第２制御信号を
論理組合せして前記第１制御信号を出力する第２論理回
路と、前記第１制御信号を反転させるインバータと、前
記反転された第１制御信号に応答して前記第１ノードを
ディスチャージするディスチャージ部とを備える。前記
高電圧信号は、望ましくは、供給電圧よりも高い電圧を
有する。
【００１９】望ましくは、前記第１選択信号は、前記ア
ドレスをデコーディングする第１プリデコーダから生
じ、前記第１伝達部は、第１端子が前記高電圧信号を受
信し、ゲートが前記第１選択信号を受信し、第２端子が
前記第１ノードに接続されるＭＯＳトランジスタであ
る。あるいは、前記第１伝達部は、ゲートが前記第１選
択信号を受信し、第２端子が前記第１ノードに接続され
る第１ＭＯＳトランジスタと、ゲートが第２選択信号を
受信し、第１端子が前記高電圧信号を受信し、第２端子
が前記第１ＭＯＳトランジスタの第１端子に接続される
第２ＭＯＳトランジスタとを備える。
ドレスをデコーディングする第１プリデコーダから生
じ、前記第１伝達部は、第１端子が前記高電圧信号を受
信し、ゲートが前記第１選択信号を受信し、第２端子が
前記第１ノードに接続されるＭＯＳトランジスタであ
る。あるいは、前記第１伝達部は、ゲートが前記第１選
択信号を受信し、第２端子が前記第１ノードに接続され
る第１ＭＯＳトランジスタと、ゲートが第２選択信号を
受信し、第１端子が前記高電圧信号を受信し、第２端子
が前記第１ＭＯＳトランジスタの第１端子に接続される
第２ＭＯＳトランジスタとを備える。
【００２０】望ましくは、前記ワードラインイネーブル
信号は、前記アドレスをデコーディングする第２プリデ
コーダの出力であり、供給電圧よりも高い電圧を有す
る。前記第２伝達部は、複数のＭＯＳトランジスタを備
え、各々のＭＯＳトランジスタのゲートは前記第１ノー
ドに接続され、第２端子は対応するワードラインに接続
され、第１端子に対応するワードラインイネーブル信号
を受信する。前記メモリセルデコーダは、前記第１伝達
部と並列に接続され、前記第１ノードの電圧をクランピ
ングするクランピング部を備え、このクランピング部
は、望ましくは、複数のＭＯＳトランジスタがダイオー
ドの形で直列に接続される。
信号は、前記アドレスをデコーディングする第２プリデ
コーダの出力であり、供給電圧よりも高い電圧を有す
る。前記第２伝達部は、複数のＭＯＳトランジスタを備
え、各々のＭＯＳトランジスタのゲートは前記第１ノー
ドに接続され、第２端子は対応するワードラインに接続
され、第１端子に対応するワードラインイネーブル信号
を受信する。前記メモリセルデコーダは、前記第１伝達
部と並列に接続され、前記第１ノードの電圧をクランピ
ングするクランピング部を備え、このクランピング部
は、望ましくは、複数のＭＯＳトランジスタがダイオー
ドの形で直列に接続される。
【００２１】本発明による半導体メモリ装置は、複数の
メモリセルを備えるメモリセルアレイと、前記メモリセ
ルに対応する複数本のワードラインと、アドレスに応答
して前記ワードラインを選択する複数のメモリセルデコ
ーダと、前記アドレスをデコーディングして前記メモリ
セルデコーダに対応するブロックを選択する複数のブロ
ック選択信号を発生させる第１プリデコーダと、前記ア
ドレスに応答して前記アドレスに対応する前記ワードラ
インをイネーブルさせるための複数のワードラインイネ
ーブル信号を発生させる第２プリデコーダとを備え、前
記メモリセルデコーダの各々は、第１ノードと、第１選
択信号の活性化に応答して高電圧信号を前記第１ノード
に出力する第１伝達部と、アドレスに応答して第１制御
信号を生じ、この第１制御信号に応答して前記第１ノー
ドをディスチャージする制御部と、前記第１選択信号及
び前記第１制御信号に応答してワードラインイネーブル
信号を出力する第２伝達部とを備える。
メモリセルを備えるメモリセルアレイと、前記メモリセ
ルに対応する複数本のワードラインと、アドレスに応答
して前記ワードラインを選択する複数のメモリセルデコ
ーダと、前記アドレスをデコーディングして前記メモリ
セルデコーダに対応するブロックを選択する複数のブロ
ック選択信号を発生させる第１プリデコーダと、前記ア
ドレスに応答して前記アドレスに対応する前記ワードラ
インをイネーブルさせるための複数のワードラインイネ
ーブル信号を発生させる第２プリデコーダとを備え、前
記メモリセルデコーダの各々は、第１ノードと、第１選
択信号の活性化に応答して高電圧信号を前記第１ノード
に出力する第１伝達部と、アドレスに応答して第１制御
信号を生じ、この第１制御信号に応答して前記第１ノー
ドをディスチャージする制御部と、前記第１選択信号及
び前記第１制御信号に応答してワードラインイネーブル
信号を出力する第２伝達部とを備える。
【００２２】前記制御部は、前記アドレスに応答して前
記第１制御信号を発生させる論理回路と、前記第１制御
信号を反転させるインバータと、前記反転された第１制
御信号に応答して前記第１ノードをディスチャージする
ディスチャージ部とを備える。また、前記制御部は、前
記アドレスを論理組合せして第１論理ゲート信号を出力
する第１論理回路と、前記第１論理ゲート信号及び第２
制御信号を論理組合せして前記第１制御信号を出力する
第２論理回路と、前記第１制御信号を反転させるインバ
ータと、前記反転された第１制御信号に応答して前記第
１ノードをディスチャージするディスチャージ部とを備
える。
記第１制御信号を発生させる論理回路と、前記第１制御
信号を反転させるインバータと、前記反転された第１制
御信号に応答して前記第１ノードをディスチャージする
ディスチャージ部とを備える。また、前記制御部は、前
記アドレスを論理組合せして第１論理ゲート信号を出力
する第１論理回路と、前記第１論理ゲート信号及び第２
制御信号を論理組合せして前記第１制御信号を出力する
第２論理回路と、前記第１制御信号を反転させるインバ
ータと、前記反転された第１制御信号に応答して前記第
１ノードをディスチャージするディスチャージ部とを備
える。
【００２３】望ましくは、前記高電圧信号は、供給電圧
よりも高い電圧を有し、前記第１伝達部は、ゲートが前
記第１選択信号を受信し、第２端子が前記第１ノードに
接続される第１ ＭＯＳトランジスタと、ゲートが第２
選択信号を受信し、第１端子が前記高電圧信号を受信
し、第２端子が前記第１ＭＯＳトランジスタの第１端子
に接続される第２ ＭＯＳトランジスタとを備える。
よりも高い電圧を有し、前記第１伝達部は、ゲートが前
記第１選択信号を受信し、第２端子が前記第１ノードに
接続される第１ ＭＯＳトランジスタと、ゲートが第２
選択信号を受信し、第１端子が前記高電圧信号を受信
し、第２端子が前記第１ＭＯＳトランジスタの第１端子
に接続される第２ ＭＯＳトランジスタとを備える。
【００２４】望ましくは、前記ワードラインイネーブル
信号は、前記アドレスをデコーディングする第２プリデ
コーダの出力であり、供給電圧よりも高い電圧を有す
る。前記第２伝達部は複数のＭＯＳトランジスタを備
え、各々のＭＯＳトランジスタのゲートは前記第１ノー
ドに接続され、第２端子は対応するワードラインに接続
され、第１端子に対応するワードラインイネーブル信号
を受信し、前記第１伝達部は、前記複数のブロック選択
信号に応答して動作する。
信号は、前記アドレスをデコーディングする第２プリデ
コーダの出力であり、供給電圧よりも高い電圧を有す
る。前記第２伝達部は複数のＭＯＳトランジスタを備
え、各々のＭＯＳトランジスタのゲートは前記第１ノー
ドに接続され、第２端子は対応するワードラインに接続
され、第１端子に対応するワードラインイネーブル信号
を受信し、前記第１伝達部は、前記複数のブロック選択
信号に応答して動作する。
【００２５】前記メモリセルデコーダは、前記第１伝達
部と並列に接続され、前記第１ノードの電圧をクランピ
ングするクランピング部を備え、このクランピング部
は、ゲート及び第１端子が前記第１ノードに接続され、
第２端子が前記高電圧信号を受信するＭＯＳトランジス
タを備え、あるいは、複数のＭＯＳトランジスタがダイ
オードの形で直列に接続される。
部と並列に接続され、前記第１ノードの電圧をクランピ
ングするクランピング部を備え、このクランピング部
は、ゲート及び第１端子が前記第１ノードに接続され、
第２端子が前記高電圧信号を受信するＭＯＳトランジス
タを備え、あるいは、複数のＭＯＳトランジスタがダイ
オードの形で直列に接続される。
【００２６】本発明による不揮発性半導体メモリ装置で
高電圧をメモリセルアレイに供給する方法は、アドレス
をデコーディングして第１制御信号を発生させる段階
と、対応する第１選択信号に応答して複数のメモリセル
デコーダの各々の第１ノードに第１伝達部を通じて第１
高電圧を伝送する段階と、前記複数のメモリセルデコー
ダからメモリセルデコーダを選択する段階と、前記第１
制御信号に応答して前記複数のメモリセルデコーダのう
ち選択されていないメモリセルデコーダの前記第１ノー
ドをディスチャージする段階と、前記選択されたメモリ
セルデコーダの第２伝達部に前記第１ノードに伝送され
た第１高電圧を供給する段階と、前記第１高電圧に応答
して前記第２伝達部を通じてワードラインに第２高電圧
を供給する段階とを備える。
高電圧をメモリセルアレイに供給する方法は、アドレス
をデコーディングして第１制御信号を発生させる段階
と、対応する第１選択信号に応答して複数のメモリセル
デコーダの各々の第１ノードに第１伝達部を通じて第１
高電圧を伝送する段階と、前記複数のメモリセルデコー
ダからメモリセルデコーダを選択する段階と、前記第１
制御信号に応答して前記複数のメモリセルデコーダのう
ち選択されていないメモリセルデコーダの前記第１ノー
ドをディスチャージする段階と、前記選択されたメモリ
セルデコーダの第２伝達部に前記第１ノードに伝送され
た第１高電圧を供給する段階と、前記第１高電圧に応答
して前記第２伝達部を通じてワードラインに第２高電圧
を供給する段階とを備える。
【００２７】また、不揮発性半導体メモリ装置のメモリ
セルアレイに高電圧を供給する方法は、高電圧発生器を
通じて前記第１高電圧を発生させる段階を備え、前記第
２伝達部を通じて前記第２高電圧が前記ワードラインに
伝達される場合、前記第１高電圧をブースティングする
段階を備え、前記第１制御信号に応答して前記第２高電
圧を前記第２伝達部の出力端に伝送する。前記メモリセ
ルデコーダの各々の前記第１伝達部は、複数のブロック
選択信号により制御され、前記第１高電圧をクランピン
グする段階を備える。
セルアレイに高電圧を供給する方法は、高電圧発生器を
通じて前記第１高電圧を発生させる段階を備え、前記第
２伝達部を通じて前記第２高電圧が前記ワードラインに
伝達される場合、前記第１高電圧をブースティングする
段階を備え、前記第１制御信号に応答して前記第２高電
圧を前記第２伝達部の出力端に伝送する。前記メモリセ
ルデコーダの各々の前記第１伝達部は、複数のブロック
選択信号により制御され、前記第１高電圧をクランピン
グする段階を備える。
【００２８】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態について説明する。ただし、下
記の実施形態は単なる例示的なものに過ぎず、この技術
分野における通常の知識を有した者であれば、これより
各種の変形及び均等な他の実施形態が可能であるという
ことは言うまでもない。よって、本発明の真の技術的な
保護範囲は、特許請求の範囲の技術的な思想により定ま
るべきである。
発明の望ましい実施形態について説明する。ただし、下
記の実施形態は単なる例示的なものに過ぎず、この技術
分野における通常の知識を有した者であれば、これより
各種の変形及び均等な他の実施形態が可能であるという
ことは言うまでもない。よって、本発明の真の技術的な
保護範囲は、特許請求の範囲の技術的な思想により定ま
るべきである。
【００２９】図２は、本発明の一実施形態によるメモリ
セルデコーダを示した回路図である。図２を参照すれ
ば、メモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃは、第
１ノードＮ１５と、第１伝達部１９Ａと、第２伝達部Ｍ
１７〜Ｍ１８及び制御部１１を備える。メモリセルデコ
ーダ２０Ａは、クランピング部１７及び連結部Ｍ１１を
さらに備えうる。また、ＳＳＬ（ストリング選択ライ
ン）を駆動するためのトランジスタＭ１６、メモリセル
デコーダ２０Ａが選択されていない場合、ＳＳＬに接地
電源ＶｓｓまたはＧＮＤを印加するためのトランジスタ
Ｍ１５及びＧＳＬ（接地選択ライン）を駆動するための
トランジスタＭ１９をさらに備える。
セルデコーダを示した回路図である。図２を参照すれ
ば、メモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃは、第
１ノードＮ１５と、第１伝達部１９Ａと、第２伝達部Ｍ
１７〜Ｍ１８及び制御部１１を備える。メモリセルデコ
ーダ２０Ａは、クランピング部１７及び連結部Ｍ１１を
さらに備えうる。また、ＳＳＬ（ストリング選択ライ
ン）を駆動するためのトランジスタＭ１６、メモリセル
デコーダ２０Ａが選択されていない場合、ＳＳＬに接地
電源ＶｓｓまたはＧＮＤを印加するためのトランジスタ
Ｍ１５及びＧＳＬ（接地選択ライン）を駆動するための
トランジスタＭ１９をさらに備える。
【００３０】第１伝達部１９Ａは、電源電圧Ｖｃｃより
も高い電圧信号Ｖｐｐを受信するノードＮ１１と、第１
選択信号ＧＳｉを受信するノードＮ１３及びノードＮ１
５を備える。また、第１伝達部１９Ａは、ドレインがノ
ード１１に接続され、ゲートがノード１３に接続され、
ソースがノード１５に接続されるＭＯＳトランジスタＭ
１４を備える。
も高い電圧信号Ｖｐｐを受信するノードＮ１１と、第１
選択信号ＧＳｉを受信するノードＮ１３及びノードＮ１
５を備える。また、第１伝達部１９Ａは、ドレインがノ
ード１１に接続され、ゲートがノード１３に接続され、
ソースがノード１５に接続されるＭＯＳトランジスタＭ
１４を備える。
【００３１】第１選択信号ＧＳｉは、アドレスＡｄｄを
デコーディングしてメモリセルデコーダ２０Ａが選択さ
れた場合に活性化（例えば、論理‘ハイ'）され、メモ
リセルデコーダ２０Ａが選択されていない場合に非活性
化（例えば、論理'ロー'）される。したがって、第１選
択信号ＧＳｉが活性化される場合、トランジスタＭ１４
がターンオンされて高電圧信号ＶｐｐはノードＮ１５に
伝達される。高電圧信号Ｖｐｐは高電圧発生器（図示せ
ず）から生じる、電源電圧Ｖｃｃよりも高い電圧であ
り、電源電圧Ｖｃｃよりも高い電圧を通称する。
デコーディングしてメモリセルデコーダ２０Ａが選択さ
れた場合に活性化（例えば、論理‘ハイ'）され、メモ
リセルデコーダ２０Ａが選択されていない場合に非活性
化（例えば、論理'ロー'）される。したがって、第１選
択信号ＧＳｉが活性化される場合、トランジスタＭ１４
がターンオンされて高電圧信号ＶｐｐはノードＮ１５に
伝達される。高電圧信号Ｖｐｐは高電圧発生器（図示せ
ず）から生じる、電源電圧Ｖｃｃよりも高い電圧であ
り、電源電圧Ｖｃｃよりも高い電圧を通称する。
【００３２】第２伝達部Ｍ１７〜Ｍ１８は、ノードＮ１
５の信号に応答してＷＬＥＮ[０:ｎ]（ワードラインイ
ネーブル信号）を不揮発性半導体メモリ装置のメモリセ
ルアレイのメモリセルのゲートに接続されたワードライ
ンＷＬ[０]〜ＷＬ[Ｎ]に出力する。この第２伝達部Ｍ１
７〜Ｍ１８は複数のＮＭＯＳトランジスタＭ１７〜Ｍ１
８を備え、各々のＮＭＯＳトランジスタＭ１７，Ｍ１８
のゲートはノードＮ１５に接続され、ソースはメモリセ
ルのワードラインＷＬ[０]〜ＷＬ[Ｎ]に接続され、ドレ
インにＷＬＥＮ[０:ｎ]が印加される。
５の信号に応答してＷＬＥＮ[０:ｎ]（ワードラインイ
ネーブル信号）を不揮発性半導体メモリ装置のメモリセ
ルアレイのメモリセルのゲートに接続されたワードライ
ンＷＬ[０]〜ＷＬ[Ｎ]に出力する。この第２伝達部Ｍ１
７〜Ｍ１８は複数のＮＭＯＳトランジスタＭ１７〜Ｍ１
８を備え、各々のＮＭＯＳトランジスタＭ１７，Ｍ１８
のゲートはノードＮ１５に接続され、ソースはメモリセ
ルのワードラインＷＬ[０]〜ＷＬ[Ｎ]に接続され、ドレ
インにＷＬＥＮ[０:ｎ]が印加される。
【００３３】制御部１１は、第１論理ゲート１２と、第
２論理ゲート１３と、第３論理ゲート１５及びＮＭＯＳ
トランジスタＭ１２を備える。第１論理ゲート１２は否
定論理積ＮＡＮＤで具現され、アドレスＡｄｄに応答し
てメモリセルデコーダ２０Ａを選択する信号Ａｄｄｓｅ
ｌを第２論理ゲート１３に出力する。メモリセルデコー
ダ２０Ａが選択された場合、信号Ａｄｄｓｅｌは非活性
化（例えば、論理‘ロー'）され、メモリセルデコーダ
２０Ａが選択されていない場合、信号Ａｄｄｓｅｌは活
性化（例えば、論理‘ハイ'）される。
２論理ゲート１３と、第３論理ゲート１５及びＮＭＯＳ
トランジスタＭ１２を備える。第１論理ゲート１２は否
定論理積ＮＡＮＤで具現され、アドレスＡｄｄに応答し
てメモリセルデコーダ２０Ａを選択する信号Ａｄｄｓｅ
ｌを第２論理ゲート１３に出力する。メモリセルデコー
ダ２０Ａが選択された場合、信号Ａｄｄｓｅｌは非活性
化（例えば、論理‘ロー'）され、メモリセルデコーダ
２０Ａが選択されていない場合、信号Ａｄｄｓｅｌは活
性化（例えば、論理‘ハイ'）される。
【００３４】第２論理ゲート１３は、信号Ａｄｄｓｅｌ
に応答して信号Ａｄｄｓｅｌを反転させた第１制御信号
ＳＥＬを出力する。したがって、アドレスＡｄｄに応答
してメモリセルデコーダ２０Ａが選択された場合に第１
制御信号ＳＥＬは活性化（例えば、論理‘ハイ'）さ
れ、メモリセルデコーダ２０Ａが選択されていない場合
に第１制御信号ＳＥＬは非活性化（例えば、論理‘ロ
ー'）される。
に応答して信号Ａｄｄｓｅｌを反転させた第１制御信号
ＳＥＬを出力する。したがって、アドレスＡｄｄに応答
してメモリセルデコーダ２０Ａが選択された場合に第１
制御信号ＳＥＬは活性化（例えば、論理‘ハイ'）さ
れ、メモリセルデコーダ２０Ａが選択されていない場合
に第１制御信号ＳＥＬは非活性化（例えば、論理‘ロ
ー'）される。
【００３５】また、第１制御信号ＳＥＬは、メモリセル
デコーダ２０Ａを選択するアドレスＡｄｄのほかに、ア
ドレスＡｄｄに無関係にメモリセルデコーダ２０Ａの選
択を制御する第２制御信号ＡＬＬＳＥＬに応答できる。
図２を参照すれば、制御部１１の第２論理ゲート１３は
否定論理積ＮＡＮＤで具現され、第２制御信号ＡＬＬＳ
ＥＬが非活性化（例えば、論理‘ロー'）されれば、ア
ドレスＡｄｄに関係せずに第１制御信号ＳＥＬが活性化
される。これに対して、第２制御信号ＡＬＬＳＥＬが活
性化（例えば、論理‘ハイ'）される場合には、信号Ａ
ｄｄｓｅｌが非活性化（例えば、論理‘ロー'）される
場合に限って第１制御信号ＳＥＬが活性化される。
デコーダ２０Ａを選択するアドレスＡｄｄのほかに、ア
ドレスＡｄｄに無関係にメモリセルデコーダ２０Ａの選
択を制御する第２制御信号ＡＬＬＳＥＬに応答できる。
図２を参照すれば、制御部１１の第２論理ゲート１３は
否定論理積ＮＡＮＤで具現され、第２制御信号ＡＬＬＳ
ＥＬが非活性化（例えば、論理‘ロー'）されれば、ア
ドレスＡｄｄに関係せずに第１制御信号ＳＥＬが活性化
される。これに対して、第２制御信号ＡＬＬＳＥＬが活
性化（例えば、論理‘ハイ'）される場合には、信号Ａ
ｄｄｓｅｌが非活性化（例えば、論理‘ロー'）される
場合に限って第１制御信号ＳＥＬが活性化される。
【００３６】第３論理ゲート１５はインバータで構成さ
れ、第１制御信号ＳＥＬに応答して第１制御信号ＳＥＬ
の反転信号をＮＭＯＳトランジスタＭ１２のゲートに出
力する。第１制御信号ＳＥＬが非活性化される場合、Ｎ
ＭＯＳトランジスタＭ１２はターンオンされてノードＮ
１５の電圧を接地電圧ＧＮＤにディスチャージする。す
なわち、第１選択信号ＧＳｉが活性化されてノードＮ１
５が高電圧信号に昇圧された場合、第１制御信号ＳＥＬ
が非活性化されれば、ＮＭＯＳトランジスタＭ１２はタ
ーンオンされてノードＮ１５の高電圧信号はＧＮＤにデ
ィスチャージされる。また、第１制御信号ＳＥＬが非活
性化されれば、インバータ１５の出力信号に応答してＮ
ＭＯＳトランジスタＭ１５がターンオンされることによ
り、ＳＳＬに接地電源ＶｓｓまたはＧＮＤが印加され
る。
れ、第１制御信号ＳＥＬに応答して第１制御信号ＳＥＬ
の反転信号をＮＭＯＳトランジスタＭ１２のゲートに出
力する。第１制御信号ＳＥＬが非活性化される場合、Ｎ
ＭＯＳトランジスタＭ１２はターンオンされてノードＮ
１５の電圧を接地電圧ＧＮＤにディスチャージする。す
なわち、第１選択信号ＧＳｉが活性化されてノードＮ１
５が高電圧信号に昇圧された場合、第１制御信号ＳＥＬ
が非活性化されれば、ＮＭＯＳトランジスタＭ１２はタ
ーンオンされてノードＮ１５の高電圧信号はＧＮＤにデ
ィスチャージされる。また、第１制御信号ＳＥＬが非活
性化されれば、インバータ１５の出力信号に応答してＮ
ＭＯＳトランジスタＭ１５がターンオンされることによ
り、ＳＳＬに接地電源ＶｓｓまたはＧＮＤが印加され
る。
【００３７】クランピング部１７は、第１伝達部１９Ａ
と並列に接続され、ノードＮ１５に印加される高電圧信
号Ｖｐｐの上がり過ぎを防止するためのものである。ク
ランピング部１７は、ドレインがノードＮ１１に接続さ
れ、ゲートがノードＮ１５に接続され、ソースがノード
Ｎ１５に接続されるＭＯＳトランジスタＭ１３を備え
る。また、クランピング部１７は、ゲート及びソースが
前段のＭＯＳトランジスタのドレインに直列に接続され
るダイオードの形の複数のＭＯＳトランジスタで構成で
きる。
と並列に接続され、ノードＮ１５に印加される高電圧信
号Ｖｐｐの上がり過ぎを防止するためのものである。ク
ランピング部１７は、ドレインがノードＮ１１に接続さ
れ、ゲートがノードＮ１５に接続され、ソースがノード
Ｎ１５に接続されるＭＯＳトランジスタＭ１３を備え
る。また、クランピング部１７は、ゲート及びソースが
前段のＭＯＳトランジスタのドレインに直列に接続され
るダイオードの形の複数のＭＯＳトランジスタで構成で
きる。
【００３８】連結部Ｍ１１は、データの消去を制御する
第３制御信号ＥＲＳＥＮに応答して第１制御信号ＳＥＬ
がノードＮ１５に出力されることを制御する。連結部Ｍ
１１は、ドレインが第２論理ゲート１３の出力端子に接
続され、ゲートに第３制御信号ＥＲＳＥＮが入力され、
ソースがノードＮ１５に接続される空乏型ＮＭＯＳトラ
ンジスタＭ１１を備える。第３制御信号ＥＲＳＥＮは、
データの消去の場合に活性化（例えば、論理‘ハイ'）
され、それ以外の場合には非活性化（例えば、論理‘ロ
ー'）される。したがって、データのプログラミング時
には第１制御信号ＳＥＬがノードＮ１５に伝送される
が、消去時には第１制御信号ＳＥＬはノードＮ１５に伝
送されない。
第３制御信号ＥＲＳＥＮに応答して第１制御信号ＳＥＬ
がノードＮ１５に出力されることを制御する。連結部Ｍ
１１は、ドレインが第２論理ゲート１３の出力端子に接
続され、ゲートに第３制御信号ＥＲＳＥＮが入力され、
ソースがノードＮ１５に接続される空乏型ＮＭＯＳトラ
ンジスタＭ１１を備える。第３制御信号ＥＲＳＥＮは、
データの消去の場合に活性化（例えば、論理‘ハイ'）
され、それ以外の場合には非活性化（例えば、論理‘ロ
ー'）される。したがって、データのプログラミング時
には第１制御信号ＳＥＬがノードＮ１５に伝送される
が、消去時には第１制御信号ＳＥＬはノードＮ１５に伝
送されない。
【００３９】図３は、本発明の一実施形態によるメモリ
セルデコーダを備える不揮発性半導体メモリ装置を示し
たブロック図である。図３を参照すれば、不揮発性半導
体メモリ装置は、複数のメモリセルデコーダ２０Ａ，２
０Ｂ及び２０Ｃと、第１プリデコーダ３１及び第２プリ
デコーダ３３を備えるアドレスデコーダと、ＧＳＬドラ
イバ３５と、ＳＳＬドライバ３７と、ＳＳＬＧＮＤドラ
イバ３９とを備える。
セルデコーダを備える不揮発性半導体メモリ装置を示し
たブロック図である。図３を参照すれば、不揮発性半導
体メモリ装置は、複数のメモリセルデコーダ２０Ａ，２
０Ｂ及び２０Ｃと、第１プリデコーダ３１及び第２プリ
デコーダ３３を備えるアドレスデコーダと、ＧＳＬドラ
イバ３５と、ＳＳＬドライバ３７と、ＳＳＬＧＮＤドラ
イバ３９とを備える。
【００４０】第１プリデコーダ３１はアドレスＡｄｄ０
をデコーディングして、アドレスデコーダに接続される
全てのメモリセルデコーダのうち所定の単位（例えば、
全てのメモリセルデコーダの１／Ｎ；ここで、Ｎは自然
数であって、本発明の場合、Ｎ=１６であると仮定す
る）個数のメモリセルデコーダを選択する第１選択信号
ＧＳｉをメモリセルデコーダに出力する。この第１プリ
デコーダ３１により全てのメモリセルデコーダのうち所
定の単位個数のメモリセルデコーダ２０Ａ，２０Ｂ，２
０Ｃが選択されたと仮定すれば、メモリセルデコーダ２
０Ａ，２０Ｂ，２０Ｃに出力される第１選択信号ＧＳｉ
は活性化され、選択されていない残りの所定の単位個数
のメモリセルデコーダ（図示せず）に出力される第１選
択信号ＧＳｉは非活性化される。
をデコーディングして、アドレスデコーダに接続される
全てのメモリセルデコーダのうち所定の単位（例えば、
全てのメモリセルデコーダの１／Ｎ；ここで、Ｎは自然
数であって、本発明の場合、Ｎ=１６であると仮定す
る）個数のメモリセルデコーダを選択する第１選択信号
ＧＳｉをメモリセルデコーダに出力する。この第１プリ
デコーダ３１により全てのメモリセルデコーダのうち所
定の単位個数のメモリセルデコーダ２０Ａ，２０Ｂ，２
０Ｃが選択されたと仮定すれば、メモリセルデコーダ２
０Ａ，２０Ｂ，２０Ｃに出力される第１選択信号ＧＳｉ
は活性化され、選択されていない残りの所定の単位個数
のメモリセルデコーダ（図示せず）に出力される第１選
択信号ＧＳｉは非活性化される。
【００４１】第２プリデコーダ３３はアドレスＡｄｄ１
をデコーディングしてＮ個（本発明の場合、Ｎ=１６）
のＷＥＬＮ [０:ｎ]（ワードラインイネーブル信号）を
メモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃに出力す
る。
をデコーディングしてＮ個（本発明の場合、Ｎ=１６）
のＷＥＬＮ [０:ｎ]（ワードラインイネーブル信号）を
メモリセルデコーダ２０Ａ，２０Ｂ，２０Ｃに出力す
る。
【００４２】ＧＳＬドライバ３５は、ＧＳＬを駆動する
ために所定の信号（例えば、データ読出し時には高電圧
信号Ｖｐｐを、データ消去時には電源電圧Ｖｃｃを、デ
ータプログラミング時には接地電源ＧＮＤを）をメモリ
セルデコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。
ために所定の信号（例えば、データ読出し時には高電圧
信号Ｖｐｐを、データ消去時には電源電圧Ｖｃｃを、デ
ータプログラミング時には接地電源ＧＮＤを）をメモリ
セルデコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。
【００４３】ＳＳＬドライバ３７は、ＳＳＬを駆動する
ために所定の信号（例えば、データプログラミング時に
は電源電圧Ｖｃｃ）をメモリセル２０Ａ，２０Ｂ，２０
Ｃに出力し、ＳＳＬＧＮＤドライバ３９はＳＳＬが動作
を完了した後に接地電源を供給する。
ために所定の信号（例えば、データプログラミング時に
は電源電圧Ｖｃｃ）をメモリセル２０Ａ，２０Ｂ，２０
Ｃに出力し、ＳＳＬＧＮＤドライバ３９はＳＳＬが動作
を完了した後に接地電源を供給する。
【００４４】一般に、高電圧信号Ｖｐｐは、高電圧発生
器で生じる電圧であって、不揮発性半導体メモリ装置の
電源電圧Ｖｃｃよりも高い。また、高電圧信号Ｖｐｐ
は、データプログラミング時には正の高電圧信号（例え
ば、１２Ｖ）を、データ消去時には負の高電圧信号（例
えば、-１２Ｖ）をメモリセルデコーダ２０Ａ，２０Ｂ
及び２０Ｃに出力する。
器で生じる電圧であって、不揮発性半導体メモリ装置の
電源電圧Ｖｃｃよりも高い。また、高電圧信号Ｖｐｐ
は、データプログラミング時には正の高電圧信号（例え
ば、１２Ｖ）を、データ消去時には負の高電圧信号（例
えば、-１２Ｖ）をメモリセルデコーダ２０Ａ，２０Ｂ
及び２０Ｃに出力する。
【００４５】図６は、本発明の実施形態によるメモリセ
ルデコーダの動作を示したタイミング図である。図２、
図３及び図６を参照して、本発明の一実施形態によるメ
モリセルデコーダ及びこれを備える不揮発性半導体メモ
リ装置の動作について詳細に説明する。
ルデコーダの動作を示したタイミング図である。図２、
図３及び図６を参照して、本発明の一実施形態によるメ
モリセルデコーダ及びこれを備える不揮発性半導体メモ
リ装置の動作について詳細に説明する。
【００４６】第１プリデコーダ３１は、アドレスＡｄｄ
０をデコーディングしてアドレスデコーダに接続される
全体のメモリセルデコーダのうち１／１６個数のメモリ
セルデコーダとしてメモリセルデコーダ２０Ａ，２０
Ｂ，２０Ｃを選択する第１選択信号ＧＳｉをメモリセル
デコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。この第１
プリデコーダ３１によりメモリセルデコーダ２０Ａ，２
０Ｂ，２０Ｃが選択された場合、メモリセルデコーダ２
０Ａ，２０Ｂ，２０Ｃに入力される第１選択信号ＧＳｉ
（Ｓｅｌ）は高電圧信号Ｖｐｇｍである。これに対し
て、第１プリデコーダ３１により選択されていないメモ
リセルデコーダ（図示せず）に入力される第１選択信号
ＧＳｉ（Ｕｎｓｅｌ）はＧＮＤである。
０をデコーディングしてアドレスデコーダに接続される
全体のメモリセルデコーダのうち１／１６個数のメモリ
セルデコーダとしてメモリセルデコーダ２０Ａ，２０
Ｂ，２０Ｃを選択する第１選択信号ＧＳｉをメモリセル
デコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。この第１
プリデコーダ３１によりメモリセルデコーダ２０Ａ，２
０Ｂ，２０Ｃが選択された場合、メモリセルデコーダ２
０Ａ，２０Ｂ，２０Ｃに入力される第１選択信号ＧＳｉ
（Ｓｅｌ）は高電圧信号Ｖｐｇｍである。これに対し
て、第１プリデコーダ３１により選択されていないメモ
リセルデコーダ（図示せず）に入力される第１選択信号
ＧＳｉ（Ｕｎｓｅｌ）はＧＮＤである。
【００４７】したがって、メモリセルデコーダ２０Ａ，
２０Ｂ，２０Ｃに入力された第１選択信号ＧＳｉ（Ｓｅ
ｌ）によりノードＮ１３に高電圧信号Ｖｐｇｍが印加さ
れれば、トランジスタＭ１４がターンオンされる。この
ため、ノードＮ１５は、高電圧信号Ｖｐｇｍからトラン
ジスタＭ１４のスレッショルド電圧Ｖｔｈを差し引いた
電圧に該当する高電圧信号Ｖｐｇｍ-Ｖｔｈにプリチャ
ージされる。
２０Ｂ，２０Ｃに入力された第１選択信号ＧＳｉ（Ｓｅ
ｌ）によりノードＮ１３に高電圧信号Ｖｐｇｍが印加さ
れれば、トランジスタＭ１４がターンオンされる。この
ため、ノードＮ１５は、高電圧信号Ｖｐｇｍからトラン
ジスタＭ１４のスレッショルド電圧Ｖｔｈを差し引いた
電圧に該当する高電圧信号Ｖｐｇｍ-Ｖｔｈにプリチャ
ージされる。
【００４８】第２プリデコーダ３３は、アドレスＡｄｄ
１をデコーディングしてＷＬＥＮ[０:ｎ]をメモリセル
デコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。この時、
選択されたＷＬＥＮ（Ｓｅｌ）には高電圧信号Ｖｐｇｍ
が、そして選択されていないＷＬＥＮ（Ｕｎｓｅｌ）に
は高電圧信号Ｖｐａｓｓが印加される。高電圧信号Ｖｐ
ａｓｓは高電圧信号Ｖｐｇｍよりも低く、電源電圧Ｖｃ
ｃよりは高い信号である。
１をデコーディングしてＷＬＥＮ[０:ｎ]をメモリセル
デコーダ２０Ａ，２０Ｂ，２０Ｃに出力する。この時、
選択されたＷＬＥＮ（Ｓｅｌ）には高電圧信号Ｖｐｇｍ
が、そして選択されていないＷＬＥＮ（Ｕｎｓｅｌ）に
は高電圧信号Ｖｐａｓｓが印加される。高電圧信号Ｖｐ
ａｓｓは高電圧信号Ｖｐｇｍよりも低く、電源電圧Ｖｃ
ｃよりは高い信号である。
【００４９】メモリセルデコーダ２０Ａの制御部１１
は、入力されるアドレスＡｄｄ４をデコーディングして
メモリセルデコーダ２０Ａが選択された場合、活性化さ
れた第１制御信号ＳＥＬを出力する。データプログラミ
ング時には、第３制御信号ＥＲＳＥＮは非活性化ＧＮＤ
されるため、活性化された第１制御信号ＳＥＬはノード
Ｎ１５に伝達される。
は、入力されるアドレスＡｄｄ４をデコーディングして
メモリセルデコーダ２０Ａが選択された場合、活性化さ
れた第１制御信号ＳＥＬを出力する。データプログラミ
ング時には、第３制御信号ＥＲＳＥＮは非活性化ＧＮＤ
されるため、活性化された第１制御信号ＳＥＬはノード
Ｎ１５に伝達される。
【００５０】この場合、ノードＮ１５の信号はＶｐｇｍ
-Ｖｔｈにプリチャージされているため、トランジスタ
Ｍ１６及び第２伝達部Ｍ１７〜Ｍ１８のトランジスタは
ノードＮ１５の電圧Ｖｐｇｍ-Ｖｔｈに応答してターン
オンされる。したがって、ＷＬＥＮ（ｓｅｌ）に高電圧
信号Ｖｐｇｍが、またはＷＬＥＮ（Ｕｎｓｅｌ）に高電
圧信号Ｖｐａｓｓが印加されることにより、トランジス
タＭ１７〜Ｍ１８のソース、ドレイン及びノードＮ１５
間の寄生キャパシタンスによるブースティング効果によ
り、ノードＮ１５の信号はＶｐｇｍ+Ｖｔｈに上昇す
る。また、ノードＮ１５及び各々のトランジスタＭ１７
〜Ｍ１８の間にキャパシタを具備でき、このキャパシタ
によるブースティング効果により、ノードＮ１５の信号
はＶｐｇｍ+Ｖｔｈに上昇できる。そして、ＳＳＬドラ
イバ３７の出力信号（ＳＳＬＤＲＶ）が活性化されるた
め、ＳＳＬが駆動される。したがって、第１選択信号Ｇ
Ｓｉ及び第１制御信号ＳＥＬが活性化される場合、ノー
ドＮ１５の信号に応答してメモリセルのワードラインを
イネーブルさせるＷＬＥＮ[０:ｎ]は電圧の降下無しに
メモリセルに出力される。
-Ｖｔｈにプリチャージされているため、トランジスタ
Ｍ１６及び第２伝達部Ｍ１７〜Ｍ１８のトランジスタは
ノードＮ１５の電圧Ｖｐｇｍ-Ｖｔｈに応答してターン
オンされる。したがって、ＷＬＥＮ（ｓｅｌ）に高電圧
信号Ｖｐｇｍが、またはＷＬＥＮ（Ｕｎｓｅｌ）に高電
圧信号Ｖｐａｓｓが印加されることにより、トランジス
タＭ１７〜Ｍ１８のソース、ドレイン及びノードＮ１５
間の寄生キャパシタンスによるブースティング効果によ
り、ノードＮ１５の信号はＶｐｇｍ+Ｖｔｈに上昇す
る。また、ノードＮ１５及び各々のトランジスタＭ１７
〜Ｍ１８の間にキャパシタを具備でき、このキャパシタ
によるブースティング効果により、ノードＮ１５の信号
はＶｐｇｍ+Ｖｔｈに上昇できる。そして、ＳＳＬドラ
イバ３７の出力信号（ＳＳＬＤＲＶ）が活性化されるた
め、ＳＳＬが駆動される。したがって、第１選択信号Ｇ
Ｓｉ及び第１制御信号ＳＥＬが活性化される場合、ノー
ドＮ１５の信号に応答してメモリセルのワードラインを
イネーブルさせるＷＬＥＮ[０:ｎ]は電圧の降下無しに
メモリセルに出力される。
【００５１】次に、制御部１１が第２制御信号ＡＬＬＳ
ＥＬに応答して第１制御信号ＳＥＬを出力する場合につ
いて簡単に説明する。まず、データプログラミングの場
合、第２制御信号ＡＬＬＳＥＬが所定の区間中に活性化
（例えば、論理‘ハイ'）から非活性化（例えば、論理
‘ロー'）に遷移すれば、各々のメモリセルデコーダ２
０Ａ，２０Ｂ，２０Ｃの第１制御信号ＳＥＬは入力され
るアドレスＡｄｄ２〜Ａｄｄ４に無関係に活性化され
る。
ＥＬに応答して第１制御信号ＳＥＬを出力する場合につ
いて簡単に説明する。まず、データプログラミングの場
合、第２制御信号ＡＬＬＳＥＬが所定の区間中に活性化
（例えば、論理‘ハイ'）から非活性化（例えば、論理
‘ロー'）に遷移すれば、各々のメモリセルデコーダ２
０Ａ，２０Ｂ，２０Ｃの第１制御信号ＳＥＬは入力され
るアドレスＡｄｄ２〜Ａｄｄ４に無関係に活性化され
る。
【００５２】そして、アドレスＡｄｄ０に応答して第１
プリデコーダ３１の出力信号すなわち第１選択信号ＧＳ
ｉが活性化されれば、全てのメモリセルデコーダ２０
Ａ，２０Ｂ，２０ＣのノードＮ１５の電圧はＶｐｇｍ-
Ｖｔｈにプリチャージされるため、トランジスタＭ１７
〜Ｍ１８がターンオンされてＷＬＥＮ[０:ｎ]はメモリ
セルのワードラインＷＬ[０]〜ＷＬ[ｎ]に出力される。
プリデコーダ３１の出力信号すなわち第１選択信号ＧＳ
ｉが活性化されれば、全てのメモリセルデコーダ２０
Ａ，２０Ｂ，２０ＣのノードＮ１５の電圧はＶｐｇｍ-
Ｖｔｈにプリチャージされるため、トランジスタＭ１７
〜Ｍ１８がターンオンされてＷＬＥＮ[０:ｎ]はメモリ
セルのワードラインＷＬ[０]〜ＷＬ[ｎ]に出力される。
【００５３】第２制御信号ＡＬＬＳＥＬが非活性化から
活性化へと遷移され、アドレスＡｄｄ４によりメモリセ
ルデコーダ２０Ａが選択されると仮定すれば、選択され
たメモリセルデコーダ２０Ａの第１制御信号ＳＥＬは活
性化されるため、ノードＮ１５の電圧はＶｐｇｍ-Ｖｔ
ｈを保つ。
活性化へと遷移され、アドレスＡｄｄ４によりメモリセ
ルデコーダ２０Ａが選択されると仮定すれば、選択され
たメモリセルデコーダ２０Ａの第１制御信号ＳＥＬは活
性化されるため、ノードＮ１５の電圧はＶｐｇｍ-Ｖｔ
ｈを保つ。
【００５４】これに対して、アドレスＡｄｄ４に応答し
て選択されていないメモリセルデコーダ２０Ｂ，２０Ｃ
の第１制御信号ＳＥＬは非活性化されるため、トランジ
スタＭ１２がターンオンされてノードＮ１５の電圧はＧ
ＮＤにディスチャージされる。
て選択されていないメモリセルデコーダ２０Ｂ，２０Ｃ
の第１制御信号ＳＥＬは非活性化されるため、トランジ
スタＭ１２がターンオンされてノードＮ１５の電圧はＧ
ＮＤにディスチャージされる。
【００５５】したがって、第１選択信号ＧＳｉ及び第１
制御信号ＳＥＬが活性化される場合、ノードＮ１５の信
号に応答してメモリセルのワードラインをイネーブルさ
せるＷＬＥＮ[０:ｎ]は電圧の降下無しにメモリセルに
出力される。
制御信号ＳＥＬが活性化される場合、ノードＮ１５の信
号に応答してメモリセルのワードラインをイネーブルさ
せるＷＬＥＮ[０:ｎ]は電圧の降下無しにメモリセルに
出力される。
【００５６】図４は、本発明の他の実施形態によるメモ
リセルデコーダを示した回路図である。図４を参照すれ
ば、メモリセルデコーダ５０Ａ，５０Ｂ，５０Ｃは、第
１伝達部１９Ｂを除いては図２の構成と同一である。し
たがって、以下では、第１伝達部１９Ｂの構造及び動作
について説明する。
リセルデコーダを示した回路図である。図４を参照すれ
ば、メモリセルデコーダ５０Ａ，５０Ｂ，５０Ｃは、第
１伝達部１９Ｂを除いては図２の構成と同一である。し
たがって、以下では、第１伝達部１９Ｂの構造及び動作
について説明する。
【００５７】第１伝達部１９Ｂは、第１選択信号ＧＳｉ
及び第２選択信号ＧＳｉｎに応答して高電圧信号Ｖｐｐ
をノードＮ１５に伝送する。第１伝達部１９Ｂは、ドレ
インがノードＮ１１に接続され、ゲートＮ１３Ｂに第２
選択信号ＧＳｉｎが入力されるトランジスタＭ４１及び
ソースがノードＮ１５に接続され、ゲートＮ１３Ａに第
１選択信号ＧＳｉが入力され、ドレインがトランジスタ
Ｍ４１のソースに接続されるトランジスタＭ１４を備え
る。
及び第２選択信号ＧＳｉｎに応答して高電圧信号Ｖｐｐ
をノードＮ１５に伝送する。第１伝達部１９Ｂは、ドレ
インがノードＮ１１に接続され、ゲートＮ１３Ｂに第２
選択信号ＧＳｉｎが入力されるトランジスタＭ４１及び
ソースがノードＮ１５に接続され、ゲートＮ１３Ａに第
１選択信号ＧＳｉが入力され、ドレインがトランジスタ
Ｍ４１のソースに接続されるトランジスタＭ１４を備え
る。
【００５８】ノードＮ１５の信号は、第１選択信号ＧＳ
ｉ及び第２選択信号ＧＳｉｎが活性化される場合、高電
圧信号ＶｐｐからトランジスタＭ１４及びＭ４１のスレ
ッショルド電圧を差し引いた電圧に該当する電圧、すな
わち、Ｖｐｇｍ-２Ｖｔｈにプリチャージされる。
ｉ及び第２選択信号ＧＳｉｎが活性化される場合、高電
圧信号ＶｐｐからトランジスタＭ１４及びＭ４１のスレ
ッショルド電圧を差し引いた電圧に該当する電圧、すな
わち、Ｖｐｇｍ-２Ｖｔｈにプリチャージされる。
【００５９】データプログラミングの場合、アドレスＡ
ｄｄに応答して第１制御信号ＳＥＬが活性化されれば、
ノードＮ１５の電圧はＶｐｇｍ-２Ｖｔｈを保つ。した
がって、トランジスタＭ１６〜Ｍ１８はノードＮ１５の
電圧に応答してターンオンされるため、ＷＬＥＮ[０:
ｎ]がワードラインＷＬ[０]〜ＷＬ[ｎ]に出力される。
これに対して、第１制御信号ＳＥＬが非活性化されれ
ば、トランジスタＭ１２がターンオンされてノードＮ１
５の信号はＧＮＤにディスチャージされる。
ｄｄに応答して第１制御信号ＳＥＬが活性化されれば、
ノードＮ１５の電圧はＶｐｇｍ-２Ｖｔｈを保つ。した
がって、トランジスタＭ１６〜Ｍ１８はノードＮ１５の
電圧に応答してターンオンされるため、ＷＬＥＮ[０:
ｎ]がワードラインＷＬ[０]〜ＷＬ[ｎ]に出力される。
これに対して、第１制御信号ＳＥＬが非活性化されれ
ば、トランジスタＭ１２がターンオンされてノードＮ１
５の信号はＧＮＤにディスチャージされる。
【００６０】ＷＬＥＮ（ｓｅｌ）に高電圧信号Ｖｐｇｍ
が、またはＷＬＥＮ（Ｕｎｓｅｌ）に高電圧信号Ｖｐａ
ｓｓが印加されれば、トランジスタＭ１７〜Ｍ１８のソ
ース、ドレイン及びノードＮ１５の間の寄生キャパシタ
ンスによるブースティング効果によりノードＮ１５の電
圧がＶｐｇｍに上昇する。ノードＮ１５及び各々のトラ
ンジスタＭ１７〜Ｍ１８の間にキャパシタンスを具備で
き、キャパシタンスによるブースティング効果によりノ
ードＮ１５の電圧をＶｐｇｍに上昇できる。そして、Ｓ
ＳＬドライバの出力信号（ＳＳＬＤＲＶ）が活性化され
るため、ＳＳＬが駆動される。したがって、第１選択信
号ＧＳｉ、第２選択信号ＧＳｉｎ及び第１制御信号ＳＥ
Ｌが活性化される場合、ノードＮ１５の信号に応答して
ＷＬＥＮ[０:ｎ]はメモリセルのワードラインＷＬ[０]
〜ＷＬ[ｎ]に出力される。
が、またはＷＬＥＮ（Ｕｎｓｅｌ）に高電圧信号Ｖｐａ
ｓｓが印加されれば、トランジスタＭ１７〜Ｍ１８のソ
ース、ドレイン及びノードＮ１５の間の寄生キャパシタ
ンスによるブースティング効果によりノードＮ１５の電
圧がＶｐｇｍに上昇する。ノードＮ１５及び各々のトラ
ンジスタＭ１７〜Ｍ１８の間にキャパシタンスを具備で
き、キャパシタンスによるブースティング効果によりノ
ードＮ１５の電圧をＶｐｇｍに上昇できる。そして、Ｓ
ＳＬドライバの出力信号（ＳＳＬＤＲＶ）が活性化され
るため、ＳＳＬが駆動される。したがって、第１選択信
号ＧＳｉ、第２選択信号ＧＳｉｎ及び第１制御信号ＳＥ
Ｌが活性化される場合、ノードＮ１５の信号に応答して
ＷＬＥＮ[０:ｎ]はメモリセルのワードラインＷＬ[０]
〜ＷＬ[ｎ]に出力される。
【００６１】次に、第１制御信号ＳＥＬが、メモリセル
デコーダ５０Ａを選択するアドレスＡｄｄのほかに、ア
ドレスＡｄｄに無関係にメモリセルデコーダ５０Ａの選
択を制御する第２制御信号ＡＬＬＳＥＬに応答して制御
される場合について説明する。
デコーダ５０Ａを選択するアドレスＡｄｄのほかに、ア
ドレスＡｄｄに無関係にメモリセルデコーダ５０Ａの選
択を制御する第２制御信号ＡＬＬＳＥＬに応答して制御
される場合について説明する。
【００６２】図４を参照すれば、制御部１１の第２論理
ゲート１３は第２制御信号ＡＬＬＳＥＬ及び信号Ａｄｄ
ｓｅｌを否定論理積ＮＡＮＤする。したがって、第２制
御信号ＡＬＬＳＥＬが非活性化（例えば、論理‘ロ
ー'）されれば、アドレスＡｄｄに無関係に第１制御信
号ＳＥＬは活性化される。
ゲート１３は第２制御信号ＡＬＬＳＥＬ及び信号Ａｄｄ
ｓｅｌを否定論理積ＮＡＮＤする。したがって、第２制
御信号ＡＬＬＳＥＬが非活性化（例えば、論理‘ロ
ー'）されれば、アドレスＡｄｄに無関係に第１制御信
号ＳＥＬは活性化される。
【００６３】これに対して、第２制御信号ＡＬＬＳＥＬ
が活性化（例えば、論理‘ハイ'）される場合には、信
号Ａｄｄｓｅｌが非活性化（例えば、論理‘ロー'）さ
れる場合に限って第１制御信号ＳＥＬが活性化される。
が活性化（例えば、論理‘ハイ'）される場合には、信
号Ａｄｄｓｅｌが非活性化（例えば、論理‘ロー'）さ
れる場合に限って第１制御信号ＳＥＬが活性化される。
【００６４】第３論理ゲート１５はインバータで構成さ
れ、第１制御信号ＳＥＬに応答して第１制御信号ＳＥＬ
を反転させてＮＭＯＳトランジスタＭ１２のゲートに出
力する。第１制御信号ＳＥＬが非活性化される場合、Ｎ
ＭＯＳトランジスタＭ１２はターンオンされてノードＮ
１５の電圧をディスチャージする。
れ、第１制御信号ＳＥＬに応答して第１制御信号ＳＥＬ
を反転させてＮＭＯＳトランジスタＭ１２のゲートに出
力する。第１制御信号ＳＥＬが非活性化される場合、Ｎ
ＭＯＳトランジスタＭ１２はターンオンされてノードＮ
１５の電圧をディスチャージする。
【００６５】すなわち、第１選択信号ＧＳｉ及び第２選
択信号ＧＳｉｎが活性化されてノードＮ１５が高電圧信
号に昇圧された場合、第１制御信号ＳＥＬが非活性化さ
れれば、ＮＭＯＳトランジスタＭ１２はターンオンされ
てノードＮ１５の高電圧信号はＧＮＤにディスチャージ
される。また、第１制御信号ＳＥＬが非活性化されれ
ば、インバータ１５の出力信号に応答してＮＭＯＳトラ
ンジスタＭ１５がターンオンされることにより、ＳＳＬ
に接地電源ＶｓｓまたはＧＮＤが印加される。
択信号ＧＳｉｎが活性化されてノードＮ１５が高電圧信
号に昇圧された場合、第１制御信号ＳＥＬが非活性化さ
れれば、ＮＭＯＳトランジスタＭ１２はターンオンされ
てノードＮ１５の高電圧信号はＧＮＤにディスチャージ
される。また、第１制御信号ＳＥＬが非活性化されれ
ば、インバータ１５の出力信号に応答してＮＭＯＳトラ
ンジスタＭ１５がターンオンされることにより、ＳＳＬ
に接地電源ＶｓｓまたはＧＮＤが印加される。
【００６６】したがって、第１選択信号ＧＳｉ、第２選
択信号ＧＳｉｎ及び第１制御信号ＳＥＬが活性化される
場合、ノードＮ１５の信号に応答してＷＬＥＮ[０:ｎ]
はメモリセルのワードラインＷＬ[０]〜ＷＬ[ｎ]に出力
される。
択信号ＧＳｉｎ及び第１制御信号ＳＥＬが活性化される
場合、ノードＮ１５の信号に応答してＷＬＥＮ[０:ｎ]
はメモリセルのワードラインＷＬ[０]〜ＷＬ[ｎ]に出力
される。
【００６７】図５は、本発明の他の実施形態によるメモ
リセルデコーダを備える不揮発性半導体メモリ装置を示
したブロック図である。図５を参照すれば、不揮発性半
導体メモリ装置は、複数のメモリセルデコーダ５０Ａ，
５０Ｂ及び５０Ｃ、第１プリデコーダ５１及び第２プリ
デコーダ５３を備えるアドレスデコーダ及びＧＳＬドラ
イバ５５、ＳＳＬドライバ５７及びＳＳＬＧＮＤドライ
バ５９を備える。
リセルデコーダを備える不揮発性半導体メモリ装置を示
したブロック図である。図５を参照すれば、不揮発性半
導体メモリ装置は、複数のメモリセルデコーダ５０Ａ，
５０Ｂ及び５０Ｃ、第１プリデコーダ５１及び第２プリ
デコーダ５３を備えるアドレスデコーダ及びＧＳＬドラ
イバ５５、ＳＳＬドライバ５７及びＳＳＬＧＮＤドライ
バ５９を備える。
【００６８】図５を参照すれば、第１プリデコーダ５１
の出力信号が第１選択信号ＧＳｉ及び第２選択信号ＧＳ
ｉｎを出力する以外は、図３の構成と同一である。以下
では、第１プリデコーダ５１と関わる部分のみについて
説明する。
の出力信号が第１選択信号ＧＳｉ及び第２選択信号ＧＳ
ｉｎを出力する以外は、図３の構成と同一である。以下
では、第１プリデコーダ５１と関わる部分のみについて
説明する。
【００６９】第１プリデコーダ５１は、アドレスＡｄｄ
０をデコーディングしてアドレスデコーダに接続される
全体のメモリセルデコーダのうち１／４個数のメモリセ
ルデコーダを選択する第１選択信号ＧＳｉ、及び前記全
体のメモリセルデコーダのうち１／４個数のメモリセル
デコーダを選択する第２選択信号ＧＳｉｎをメモリセル
デコーダに出力する。
０をデコーディングしてアドレスデコーダに接続される
全体のメモリセルデコーダのうち１／４個数のメモリセ
ルデコーダを選択する第１選択信号ＧＳｉ、及び前記全
体のメモリセルデコーダのうち１／４個数のメモリセル
デコーダを選択する第２選択信号ＧＳｉｎをメモリセル
デコーダに出力する。
【００７０】第１選択信号ＧＳｉ及び第２選択信号ＧＳ
ｉｎによりアドレスデコーダに接続される全体のメモリ
セルデコーダのうちメモリセルデコーダ５０Ａ，５０
Ｂ，５０Ｃが選択されたとすれば、メモリセルデコーダ
５０Ａ，５０Ｂ，５０Ｃに入力される第１選択信号ＧＳ
ｉ及び第２選択信号ＧＳｉｎは高電圧信号Ｖｐｇｍであ
る。これに対して、第１プリデコーダ５１により選択さ
れていないメモリセルデコーダ（図示せず）に入力され
る第１選択信号ＧＳｉ及び第２選択信号ＧＳｉｎは接地
電源ＧＮＤである。このため、第１選択信号ＧＳｉ、第
２選択信号ＧＳｉｎ及び第１制御信号ＳＥＬが活性化さ
れる場合、ノードＮ１５の信号に応答してＷＬＥＮ[０:
ｎ]はメモリセルのワードラインＷＬ[０]〜ＷＬ[ｎ]に
出力される。
ｉｎによりアドレスデコーダに接続される全体のメモリ
セルデコーダのうちメモリセルデコーダ５０Ａ，５０
Ｂ，５０Ｃが選択されたとすれば、メモリセルデコーダ
５０Ａ，５０Ｂ，５０Ｃに入力される第１選択信号ＧＳ
ｉ及び第２選択信号ＧＳｉｎは高電圧信号Ｖｐｇｍであ
る。これに対して、第１プリデコーダ５１により選択さ
れていないメモリセルデコーダ（図示せず）に入力され
る第１選択信号ＧＳｉ及び第２選択信号ＧＳｉｎは接地
電源ＧＮＤである。このため、第１選択信号ＧＳｉ、第
２選択信号ＧＳｉｎ及び第１制御信号ＳＥＬが活性化さ
れる場合、ノードＮ１５の信号に応答してＷＬＥＮ[０:
ｎ]はメモリセルのワードラインＷＬ[０]〜ＷＬ[ｎ]に
出力される。
【００７１】最後に、本発明による不揮発性半導体メモ
リ装置でメモリセルアレイに高電圧を供給する方法につ
いて述べると、それは、前述したメモリセルデコーダ及
びこれを備える半導体メモリ装置に基づき以下のように
簡単に説明される。
リ装置でメモリセルアレイに高電圧を供給する方法につ
いて述べると、それは、前述したメモリセルデコーダ及
びこれを備える半導体メモリ装置に基づき以下のように
簡単に説明される。
【００７２】不揮発性半導体メモリ装置のメモリセルア
レイに高電圧を供給する方法は、入力されるアドレスを
デコーディングして少なくとも一つのブロック選択信号
をメモリセルデコーダに出力し、前記ブロック選択信号
に応答して電源電圧よりも高い第１高電圧を各々のセル
デコーダに具備された第１伝達部の出力端に供給するこ
とによりなされる。
レイに高電圧を供給する方法は、入力されるアドレスを
デコーディングして少なくとも一つのブロック選択信号
をメモリセルデコーダに出力し、前記ブロック選択信号
に応答して電源電圧よりも高い第１高電圧を各々のセル
デコーダに具備された第１伝達部の出力端に供給するこ
とによりなされる。
【００７３】そして、セルデコーダを選択または選択し
ない段階を備え、選択されていないデコーダの前記第１
伝達部の出力端に供給された前記第１高電圧をディスチ
ャージし、選択されたデコーダの前記第１伝達部の出力
端に供給された前記第１高電圧を第２伝達部に供給す
る。
ない段階を備え、選択されていないデコーダの前記第１
伝達部の出力端に供給された前記第１高電圧をディスチ
ャージし、選択されたデコーダの前記第１伝達部の出力
端に供給された前記第１高電圧を第２伝達部に供給す
る。
【００７４】前記選択されたデコーダは、前記第１高電
圧により制御されて前記第２伝達部を通じて第２高電圧
をワードラインに供給する段階を備える。前記第１高電
圧は高電圧発生器で生じ、前記ブロック選択信号はセル
デコーダを選択または選択しない段階でディスエーブル
させる。
圧により制御されて前記第２伝達部を通じて第２高電圧
をワードラインに供給する段階を備える。前記第１高電
圧は高電圧発生器で生じ、前記ブロック選択信号はセル
デコーダを選択または選択しない段階でディスエーブル
させる。
【００７５】前記第１高電圧は、前記第２高電圧が前記
第２伝達部に供給される時点で前記第１高電圧よりも高
い電圧にブースティングされ、前記選択されていないセ
ルデコーダの前記第１伝達部の出力端に供給された前記
第１高電圧を制御部を通じてディスチャージする。前記
各セルデコーダの第１伝達部は複数のブロック選択信号
により制御され、前記第１伝達部の出力端の過電圧を防
止するためのクランプ回路が具備される。
第２伝達部に供給される時点で前記第１高電圧よりも高
い電圧にブースティングされ、前記選択されていないセ
ルデコーダの前記第１伝達部の出力端に供給された前記
第１高電圧を制御部を通じてディスチャージする。前記
各セルデコーダの第１伝達部は複数のブロック選択信号
により制御され、前記第１伝達部の出力端の過電圧を防
止するためのクランプ回路が具備される。
【００７６】
【発明の効果】以上述べたように、本発明によれば、電
荷ポンプを備えないので、メモリセルデコーダがレイア
ウトされる面積を縮めると共に、低い電源電圧でも動作
特性を低下させずにメモリセルに高電圧信号を伝達させ
ることができるという長所がある。
荷ポンプを備えないので、メモリセルデコーダがレイア
ウトされる面積を縮めると共に、低い電源電圧でも動作
特性を低下させずにメモリセルに高電圧信号を伝達させ
ることができるという長所がある。
【図１】従来の不揮発性半導体メモリ装置のメモリセル
デコーダを示した回路図である。
デコーダを示した回路図である。
【図２】本発明の一実施形態によるメモリセルデコーダ
を示した回路図である。
を示した回路図である。
【図３】本発明の一実施形態によるメモリセルデコーダ
を備える不揮発性半導体メモリ装置を示したブロック図
である。
を備える不揮発性半導体メモリ装置を示したブロック図
である。
【図４】本発明の他の実施形態によるメモリセルデコー
ダを示した回路図である。
ダを示した回路図である。
【図５】本発明の他の実施形態によるメモリセルデコー
ダを備える不揮発性半導体メモリ装置を示したブロック
図である。
ダを備える不揮発性半導体メモリ装置を示したブロック
図である。
【図６】本発明の実施形態によるメモリセルデコーダの
動作を示したタイミング図である。
動作を示したタイミング図である。
２０Ａ，２０Ｂ，２０Ｃ メモリセルデコーダ １１ 制御部 １７ クランピング部 １９Ａ 第１伝達部 Ｍ１１ 連結部 Ｎ１５ 第１ノード Ｍ１７，Ｍ１８ 第２伝達部
Claims (31)
- 【請求項１】 メモリセルデコーダにおいて、 第１ノードと、 第１選択信号の活性化に応答して高電圧信号を前記第１
ノードに出力する第１伝達部と、 アドレスに応答して第１制御信号を生じ、この第１制御
信号に応答して前記第１ノードをディスチャージする制
御部と、 前記第１選択信号及び前記第１制御信号に応答してワー
ドラインイネーブル信号を出力する第２伝達部とを備え
ることを特徴とするメモリセルデコーダ。 - 【請求項２】 前記制御部は、 前記アドレスを論理組合せして第１論理ゲート信号を出
力する第１論理回路と、 前記第１論理ゲート信号及び第２制御信号を論理組合せ
して前記第１制御信号を出力する第２論理回路と、 前記第１制御信号を反転させるインバータと、 前記反転された第１制御信号に応答して前記第１ノード
をディスチャージするディスチャージ部とを備えること
を特徴とする請求項１に記載のメモリセルデコーダ。 - 【請求項３】 前記高電圧信号は、供給電圧よりも高い
電圧を有することを特徴とする請求項１に記載のメモリ
セルデコーダ。 - 【請求項４】 前記第１選択信号は、 前記アドレスをデコーディングする第１プリデコーダか
ら生じることを特徴とする請求項１に記載のメモリセル
デコーダ。 - 【請求項５】 前記第１伝達部は、 第１端子が前記高電圧信号を受信し、ゲートが前記第１
選択信号を受信し、第２端子が前記第１ノードに接続さ
れるＭＯＳトランジスタであることを特徴とする請求項
１に記載のメモリセルデコーダ。 - 【請求項６】 前記第１伝達部は、 ゲートが前記第１選択信号を受信し、第２端子が前記第
１ノードに接続される第１ＭＯＳトランジスタと、 ゲートが第２選択信号を受信し、第１端子が前記高電圧
信号を受信し、第２端子が前記第１ＭＯＳトランジスタ
の第１端子に接続される第２ＭＯＳトランジスタとを備
えることを特徴とする請求項１に記載のメモリセルデコ
ーダ。 - 【請求項７】 前記ワードラインイネーブル信号は、 前記アドレスをデコーディングする第２プリデコーダの
出力であることを特徴とする請求項１に記載のメモリセ
ルデコーダ。 - 【請求項８】 前記ワードラインイネーブル信号は、供
給電圧よりも高い電圧を有することを特徴とする請求項
１に記載のメモリセルデコーダ。 - 【請求項９】 前記第２伝達部は、 複数のＭＯＳトランジスタを備え、 各々のＭＯＳトランジスタのゲートは前記第１ノードに
接続され、第２端子は対応するワードラインに接続さ
れ、第１端子に対応するワードラインイネーブル信号を
受信することを特徴とする請求項１に記載のメモリセル
デコーダ。 - 【請求項１０】 前記メモリセルデコーダは、 前記第１伝達部と並列に接続され、前記第１ノードの電
圧をクランピングするクランピング部を備えることを特
徴とする請求項１に記載のメモリセルデコーダ。 - 【請求項１１】 前記クランピング部は、 ゲート及び第１端子が前記第１ノードに接続され、第２
端子が前記高電圧信号を受信するＭＯＳトランジスタを
備えることを特徴とする請求項１０に記載のメモリセル
デコーダ。 - 【請求項１２】 前記クランピング部は、 複数のＭＯＳトランジスタがダイオードの形で直列に接
続されることを特徴とする請求項１０に記載のメモリセ
ルデコーダ。 - 【請求項１３】 複数のメモリセルを備えるメモリセル
アレイと、 前記メモリセルに対応する複数本のワードラインと、 アドレスに応答して前記ワードラインを選択する複数の
メモリセルデコーダと、 前記アドレスをデコーディングして前記メモリセルデコ
ーダに対応するブロックを選択する複数のブロック選択
信号を発生させる第１プリデコーダと、 前記アドレスに応答して前記アドレスに対応する前記ワ
ードラインをイネーブルさせるための複数のワードライ
ンイネーブル信号を発生させる第２プリデコーダとを備
え、 前記メモリセルデコーダの各々は、 第１ノードと、 第１選択信号の活性化に応答して高電圧信号を前記第１
ノードに出力する第１伝達部と、 アドレスに応答して第１制御信号を生じ、この第１制御
信号に応答して前記第１ノードをディスチャージする制
御部と、 前記第１選択信号及び前記第１制御信号に応答してワー
ドラインイネーブル信号を出力する第２伝達部とを備え
ることを特徴とする半導体メモリ装置。 - 【請求項１４】 前記制御部は、 前記アドレスに応答して前記第１制御信号を発生させる
論理回路と、 前記第１制御信号を反転させるインバータと、 前記反転された第１制御信号に応答して前記第１ノード
をディスチャージするディスチャージ部とを備えること
を特徴とする請求項１３に記載の半導体メモリ装置。 - 【請求項１５】 前記制御部は、 前記アドレスを論理組合せして第１論理ゲート信号を出
力する第１論理回路と、 前記第１論理ゲート信号及び第２制御信号を論理組合せ
して前記第１制御信号を出力する第２論理回路と、 前記第１制御信号を反転させるインバータと、 前記反転された第１制御信号に応答して前記第１ノード
をディスチャージするディスチャージ部とを備えること
を特徴とする請求項１３に記載の半導体メモリ装置。 - 【請求項１６】 前記高電圧信号は、供給電圧よりも高
い電圧を有することを特徴とする請求項１３に記載の半
導体メモリ装置。 - 【請求項１７】 前記第１伝達部は、 第１端子が前記高電圧信号を受信し、ゲートが前記第１
選択信号を受信し、第２端子が前記第１ノードに接続さ
れるＭＯＳトランジスタであることを特徴とする請求項
１３に記載の半導体メモリ装置。 - 【請求項１８】 前記第１伝達部は、 ゲートが前記第１選択信号を受信し、第２端子が前記第
１ノードに接続される第１ＭＯＳトランジスタと、 ゲートが第２選択信号を受信し、第１端子が前記高電圧
信号を受信し、第２端子が前記第１ＭＯＳトランジスタ
の第１端子に接続される第２ＭＯＳトランジスタとを備
えることを特徴とする請求項１３に記載の半導体メモリ
装置。 - 【請求項１９】 前記ワードラインイネーブル信号は、 前記アドレスをデコーディングする第２プリデコーダの
出力であることを特徴とする請求項１３に記載の半導体
メモリ装置。 - 【請求項２０】 前記ワードラインイネーブル信号は、
供給電圧よりも高い電圧を有することを特徴とする請求
項１３に記載の半導体メモリ装置。 - 【請求項２１】 前記第２伝達部は、 複数のＭＯＳトランジスタを備え、 各々のＭＯＳトランジスタのゲートは前記第１ノードに
接続され、第２端子は対応するワードラインに接続さ
れ、第１端子に対応するワードラインイネーブル信号を
受信することを特徴とする請求項１３に記載の半導体メ
モリ装置。 - 【請求項２２】 前記第１伝達部は、前記複数のブロッ
ク選択信号に応答して動作することを特徴とする請求項
１３に記載の半導体メモリ装置。 - 【請求項２３】 前記メモリセルデコーダは、 前記第１伝達部と並列に接続され、前記第１ノードの電
圧をクランピングするクランピング部を備えることを特
徴とする請求項１３に記載の半導体メモリ装置。 - 【請求項２４】 前記クランピング部は、 ゲート及び第１端子が前記第１ノードに接続され、第２
端子が前記高電圧信号を受信するＭＯＳトランジスタを
備えることを特徴とする請求項２３に記載の半導体メモ
リ装置。 - 【請求項２５】 前記クランピング部は、 複数のＭＯＳトランジスタがダイオードの形で直列に接
続されることを特徴とする請求項２３に記載の半導体メ
モリ装置。 - 【請求項２６】 不揮発性半導体メモリ装置で高電圧を
メモリセルアレイに供給する方法において、 アドレスをデコーディングして第１制御信号を発生させ
る段階と、 対応する第１選択信号に応答して複数のメモリセルデコ
ーダの各々の第１ノードに第１伝達部を通じて第１高電
圧を伝送する段階と、 前記複数のメモリセルデコーダからメモリセルデコーダ
を選択する段階と、 前記第１制御信号に応答して前記複数のメモリセルデコ
ーダのうち選択されていないメモリセルデコーダの前記
第１ノードをディスチャージする段階と、 前記選択されたメモリセルデコーダの第２伝達部に前記
第１ノードに伝送された第１高電圧を供給する段階と、 前記第１高電圧に応答して、前記第２伝達部を通じてワ
ードラインに第２高電圧を供給する段階とを備えること
を特徴とする不揮発性半導体メモリ装置の高電圧供給方
法。 - 【請求項２７】 高電圧発生器を通じて前記第１高電圧
を発生させる段階を備えることを特徴とする請求項２６
に記載の不揮発性半導体メモリ装置の高電圧供給方法。 - 【請求項２８】 前記第２伝達部を通じて前記第２高電
圧が前記ワードラインに伝達される場合、前記第１高電
圧をブースティングする段階を備えることを特徴とする
請求項２６に記載の不揮発性半導体メモリ装置の高電圧
供給方法。 - 【請求項２９】 前記第１制御信号に応答して前記第２
高電圧を前記第２伝達部の出力端に伝送することを特徴
とする請求項２６に記載の不揮発性半導体メモリ装置の
高電圧供給方法。 - 【請求項３０】 前記メモリセルデコーダの各々の前記
第１伝達部は、複数のブロック選択信号により制御され
ることを特徴とする請求項２６に記載の不揮発性半導体
メモリ装置の高電圧供給方法。 - 【請求項３１】 前記第１高電圧をクランピングする段
階を備えることを特徴とする請求項２６に記載の不揮発
性半導体メモリ装置の高電圧供給方法。
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