JP3737525B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明はメモリセルを含み、特にデータ書き込み用、消去用の高電圧を安定に発生する回路を含む半導体集積回路装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの中で高集積化が可能なものとして、メモリセルを複数個直列接続したＮＡＮＤセル型のＥＥＰＲＯＭが知られている。このＥＥＰＲＯＭにおいて、一つのメモリセルは図１１に示すように、半導体基板90にソース91とドレイン92を形成し、さらに基板90上に絶縁膜を介して浮遊ゲート93と制御ゲート94を積層したＭＯＳＦＥＴ構造を有する。そして、図１２に示すように、複数個のメモリセル95が隣接するもの同士でそのソース、ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。ＮＡＮＤセルの一端側ドレインは選択ゲート96を介してビット線ＢＬに接続され、他端側ソースはやはり選択ゲート97を介して共通ソース線Ｓに接続される。そして、このようなメモリセルが複数個マトリクス状に配列されてＥＥＰＲＯＭが構成され、各メモリセルの制御ゲートは行方向に連続的に配設されてワード線ＷＬとなる。
【０００３】
次に、このようなＮＡＮＤセル型のＥＥＰＲＯＭにおける従来のデータの書き込み、消去、データの読み出しの動作について説明する。
ＮＡＮＤセルに対するデータの書き込みは、ビット線ＢＬから遠い方のメモリセルから順次行われる。ＮＡＮＤセルのメモリセルが例えばｎチャネルの場合を説明すると、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧ＶPP（20Ｖ程度）が印加され、この選択されたメモリセルよりビット線側にある非選択メモリセルの制御ゲート及び選択ゲートには中間電圧ＶM （10Ｖ程度）が印加され、ビット線ＢＬにはデータに応じて０Ｖ（例えばデータ“０”）または中間電圧ＶM （例えばデータ“１”）が印加される。この時、ビット線ＢＬの電圧は非選択メモリセルを転送されて選択メモリセルのドレインまで伝わる。書き込みデータが“０”の時は、選択メモリセルの浮遊ゲート93とドレイン92との間に高電界が加わり、このドレイン92から選択メモリセルの浮遊ゲート93に電子がトンネル注入され、選択メモリセルの閾値が正方向に移動する。書き込みデータが“１”の時には選択メモリセルの閾値は変化しない。
【０００４】
ＮＡＮＤセルに対するデータの消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。即ち、全てのメモリセルの制御ゲート94、全ての選択ゲート96、97のゲートに０Ｖが印加され、図示しないｐ型ウェル及びｎ型基板に対し昇圧された消去電圧ＶE （20Ｖ程度）が印加される。これにより全てのメモリセルにおいて浮遊ゲート93の電子がｐ型ウェルに放出され、閾値が負方向に移動する。
【０００５】
ＮＡＮＤセルに対するデータの読み出しは、選択されたメモリセルの制御ゲート94に０Ｖの基準電圧が印加され、それ以外のメモリセルの制御ゲート94及び選択ゲート96、97のゲートには電源電圧Ｖcc（例えば 3.3Ｖ）が印加され、選択メモリセルで電流が流れるか否かが図示しないセンスアンプにより検出されることにより行われる。
【０００６】
ところで、ＮＡＮＤセル型のＥＥＰＲＯＭにおいて、上記のような書き込み電圧ＶPP、中間電圧ＶM 及び消去電圧ＶE はそれぞれ、電源電圧Ｖcc（ 3.3Ｖ）を昇圧して高電圧を得る高電圧発生回路によって形成される。この高電圧発生回路は、従来、図１３に示すように、多段縦続接続された偶数個のチャージポンプ回路 101からなる昇圧回路 102と、この昇圧回路 102内の最終段のチャージポンプ回路に接続された電圧制限回路 103とから構成されている。
【０００７】
上記各チャージポンプ回路 101はそれぞれ、ソース、ドレイン間の一端及びゲートが 3.3Ｖの電源電圧Ｖccに接続されたＭＯＳＦＥＴ 104と、このＭＯＳＦＥＴ 104のソース、ドレイン間の他端にソース、ドレイン間の一端及びゲートが接続されたＭＯＳＦＥＴ 105と、上記ＭＯＳＦＥＴ 104のソース、ドレイン間の他端に一端が接続されたキャパシタ 106とから構成されており、前段のＭＯＳＦＥＴ 105のソース、ドレイン間の他端が次段のＭＯＳＦＥＴ105 のソース、ドレイン間の一端に接続されることにより、複数個のチャージポンプ回路 101が縦続接続されている。また、各チャージポンプ回路 101内のキャパシタ 106の他端には、リングオシレータなどの発振回路で得られる図１４に示すような２相のクロック信号φ１、φ２が交互に供給されている。
【０００８】
上記電圧制限回路 103は、直列接続された複数個（この例では２個）のツェナーダイオード 107で構成されている。ここで、ツェナーダイオード１個当たりのツェナーブレークダウン電圧ＶZ が例えば10Ｖであるとすれば、電圧制限回路103 の制限電圧は、図１３のようにツェナーダイオードが２個設けられている場合にはＶPP及び消去電圧ＶE 用の20Ｖとなり、１個の場合には中間電圧ＶM 用の10Ｖになる。
【０００９】
ところで、上記のようなＮＡＮＤセル型のＥＥＰＲＯＭにおいて、データの書き込みを行う場合に、使用される書き込み電圧ＶPPが高い程、データの書き込みに要する時間を短くすることができる。しかし、従来ではこの電圧をむやみに高くすることができず、上限があった。その理由は次の通りである。
【００１０】
もし、データの書き込み時にＶPPを高くしすぎ、ＮＡＮＤセルで直列接続された複数個のメモリセルの途中のメモリセルの閾値が正方向に移動し過ぎると、データの読み出し時に、このメモリセルが非選択メモリセルであり、その制御ゲートに 3.3Ｖの電源電圧が印加された時でもこの非選択メモリセルがオン状態にはならず、選択メモリセルからのデータ読み出しが行えなくなるという不都合が生じる。即ち、書き込み電圧ＶPPを高くしすぎると、データの書き込み時にオーバーライトが生じる。
【００１１】
このようなオーバーライトは外部の温度変動によっても生じる。即ち、上記図１３のような構成の高電圧発生回路において、ある温度の下では正規の書き込み電圧である20Ｖが得られていても、外部の温度が変動してツェナーダイオード107 のツェナーブレークダウン電圧が上昇すると、ＶPPの値も上昇する。従って、書き込み電圧ＶPPが20Ｖの時に例えば 100μ秒の書き込み時間で正規の閾値の移動量が得られていたものが、ＶPPが23Ｖに上昇することによって 100μ秒の書き込み時間では閾値の移動量が大きくなってしまう。
【００１２】
このようなオーバーライトの問題を解決するために、インテリジェントライト方式が開発された。この方式は、書き込み電圧ＶPPを小刻みに上昇させてデータの書き込みを複数回に分けて行うものであり、データの書き込み及び書き込み後の読み出し動作を繰り返し行うものである。そして読み出されたデータが書き込みデータと等しくなった時に書き込み動作を終了させる。
【００１３】
一方、上記のようなＮＡＮＤセル型のＥＥＰＲＯＭにおいて、書き込み電圧ＶPPや消去電圧ＶE を最適値に設定することが困難であった。即ち、ＥＥＰＲＯＭの製造時におけるメモリセルのトンネル酸化膜厚や、浮遊ゲート・制御ゲート間の層間絶縁膜の加工のバラツキ、あるいは、メモリセルトランジスタの加工バラツキ等によって、書き込み・消去時におけるトンネル酸化膜と層間絶縁膜との容量結合比が変動するので、書き込み電圧ＶPPや消去電圧ＶE の最適値は製造ロット毎、半導体ウェハ毎、さらには、半導体チップ毎に異なった状態となる。このようなＶPPやＶE の最適値の設定が困難になるという問題は、今後、メモリセルの微細化が進むにつれてますます顕著になるものと予想される。
【００１４】
なお、本願発明者らは、既に、ＶPPやＶE の安定化を図るためにＶPPやＶE の温度依存性を抑制し得る回路とか、ＥＥＰＲＯＭの製造後に外部からＶPPやＶE を調整し得る回路を提案したが、これらの提案は前記したような問題を解決するには必ずしも十分ではない。
【００１５】
【発明が解決しようとする課題】
本発明は上記の事情に鑑みてなされたものであり、最適値を有するデータ書き込み用および消去用の電圧をチップ内でほぼ自動的かつ安定に発生でき、製造後におけるデータ書き込み用および消去用の電圧の設定・検査などに要する時間の短縮を図ることができ、必要に応じてデータ書き込み用および消去用の電圧値を容易に変更し得る半導体集積回路装置を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
第１の発明の半導体集積回路装置は、電源電圧を昇圧する昇圧手段と、上記昇圧手段の出力端に接続され、上記昇圧手段の出力電圧を任意の値に設定する電圧設定手段と、浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからなり、上記電圧設定手段により設定された電圧が用いられることによりデータの書き込みあるいは消去が行われるメモリセルと、上記メモリセルに対するデータの書き込みあるいは消去を行った後に上記メモリセルの記憶データの読み出しを行うことにより前記データの書き込みあるいは消去が正しく行われているか否かを検証する一連の制御を行い、この一連の制御を上記書き込みあるいは消去が正しく行われるまで必要に応じて繰り返し、上記一連の制御の実行回数を表わす検証回数データを保持する検証制御手段と、この検証制御手段で保持された検証回数データを予め設定された所定の回数を表わす設定回数データと比較し、比較結果に応じて前記電圧設定手段を制御することにより前記昇圧手段の出力電圧を変化させる電圧制御手段と、この電圧制御手段により前記電圧設定手段を制御するための制御データを不揮発的に記憶する記憶手段とを具備したことを特徴とする。
【００１７】
第２の発明の半導体集積回路装置は、電源電圧を昇圧する昇圧手段と、上記昇圧手段の出力端に一端が接続され、上記昇圧手段の出力電圧を一定値に制限する電圧制限手段と、上記電圧制限手段の他端に接続され、この電圧制限手段の他端の電圧を任意に設定する電圧設定手段と、それぞれ浮遊ゲート及び制御ゲートを有する複数のＭＯＳＦＥＴが直列接続されて構成されたＮＡＮＤ型メモリセルと、上記メモリセルの各制御ゲートに接続されたワード線と、上記上記昇圧手段の出力端に接続され、この出力端に発生する電圧をアドレス入力に応じて上記ワード線に選択的に供給制御するアドレスデコード手段とを具備したことを特徴とする。 第３の発明の半導体集積回路装置は、電源電圧を昇圧し、所定の中間電位を発生する中間電位発生手段と、上記中間電位発生手段の出力電圧を制御データに基づいて任意の値に設定する電圧設定手段と、この電圧設定手段に、装置外部から与えられる制御データまたは装置内部に不揮発的に記憶された制御データを選択的に供給する選択手段と、浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからなるメモリセルが行列状に配列されたメモリセルアレイと、このメモリセルアレイのメモリセルを選択制御するための複数のワード線と、上記メモリセルアレイのメモリセルとの間でデータの授受を行うための複数のビット線とを具備し、上記メモリセルアレイに対するデータの書き込み時あるいは読み出し時に所定のビット線あるいはワード線に前記中間電位発生手段の出力電圧が供給されることを特徴とする。
【００１８】
【作用】
第１の発明の半導体集積回路装置によれば、メモリセルに対するデータの書き込みあるいは消去を行った後に上記メモリセルの記憶データの読み出しを行うことによりデータの書き込みあるいは消去が正しく行われているか否かを検証する一連の制御を行い、この一連の制御を書き込みあるいは消去が正しく行われるまで必要に応じて繰り返し、一連の制御の実行回数（検証回数）を保持する。
【００１９】
そして、上記検証回数を所定の設定回数と比較し、比較結果に応じて電圧設定手段を制御するための制御データを設定して上記昇圧手段の出力電圧（書き込み電圧あるいは消去電圧）が最適値となるように自動的に調整制御すると共に、この制御データを不揮発性記憶手段に記憶しておく。この場合、検証回数が設定回数より多いと、書き込みあるいは消去の能力を高くするために前記昇圧手段の出力電圧が高くなるように制御し、検証回数が設定回数より少ないと、書き込みあるいは消去の能力を低くするために前記昇圧手段の出力電圧が低くなるように制御することにより、昇圧手段の出力電圧が最適値となるように自動的に調整することが可能となる。以後は、この記憶した制御データに基づいて書き込み電圧あるいは消去電圧を自動的な最適値に設定することができるので、製造後における書き込み電圧あるいは消去電圧の調整・検査などに要する時間の短縮を図ることが可能となる。
【００２０】
また、必要に応じて回数比較結果と制御データ設定値との対応関係を変更することにより、書き込み電圧あるいは消去電圧の値を容易に変更することが可能となる。
【００２１】
第２の発明の半導体集積回路装置によれば、第１の発明の半導体集積回路装置における昇圧手段の出力電圧がＮＡＮＤ型メモリセルのワード線に供給されることにより、ＮＡＮＤ型メモリセルにおけるデータの書き込みの際にワード線電圧の値の最適化が図られる。
【００２２】
第３の発明の半導体集積回路装置によれば、メモリセルアレイに対するデータの書き込み時に、書き込みが行われないビット線および選択されないワード線に供給される中間電位を最適値に設定することが可能になる。または、上記メモリセルアレイに対するデータの読み出し時に、選択されないワード線に供給される中間電位を最適値に設定することが可能になる。
【００２３】
【実施例】
以下、図面を参照してこの発明を実施例により説明する。
図１はこの発明をＮＡＮＤセル型のＥＥＰＲＯＭに実施したこの発明の第１の実施例の構成を示す回路図である。
【００２４】
図１において、メモリセルアレイ10は、図１２を参照して前述したように、それぞれ浮遊ゲートと制御ゲートを有するＮチャネルのＭＯＳＦＥＴからなるメモリセル11が複数個直列に接続されてなるＮＡＮＤセルと、このＮＡＮＤセルの両端側に直列に接続されたＮチャネルのＭＯＳＦＥＴからなる２個の選択ゲート12とが、全体として行列状に配列されて形成されている。
【００２５】
複数のワード線ＷＬは、同一行のメモリセル11の各制御ゲートに共通に１本づつ接続され、各ＮＡＮＤセルの一端側ドレインに接続された選択ゲート12はビット線ＢＬに、各ＮＡＮＤセルの他端側ソースに接続された選択ゲート12は共通ソース線Ｓに接続されている。
【００２６】
アドレスデコード回路13は、入力アドレス信号をデコードするデコーダ14と、このデコーダ14の出力に従って上記ワード線ＷＬに所定の電圧を供給するワード線ドライバ15とから構成されており、データの書き込み時、消去時及びデータの読み出し時にそれぞれアドレス信号に基づいて前記複数のワード線ＷＬを選択駆動する。
【００２７】
上記ワード線ドライバ15には、例えば 3.3Ｖの電源電圧Ｖcc及び０Ｖの基準電圧のほかに、例えば20Ｖの書き込み電圧ＶPP、例えば22Ｖの消去電圧ＶE 、例えば10Ｖの中間電圧ＶM 、データの読み出し時に非選択メモリセルの制御ゲートに印加するための低い中間電位（例えば 4Ｖ）の読み出し電圧ＶREが供給される。ビット線ドライバ16には、電源電圧Ｖcc及び中間電圧ＶM が供給される。
【００２８】
４個の高電圧発生回路17、17a 、18及び18a は、それぞれ対応して前記書き込み電圧ＶPP、消去電圧ＶE 、中間電圧ＶM 、読み出し電圧ＶREを発生するものであり、これらはほぼ同様に構成されている。
【００２９】
ここで、上記４個の高電圧発生回路のうち書き込み電圧ＶPP発生用の高電圧発生回路17を代表的に説明する。この書き込み電圧ＶPP発生用の高電圧発生回路17は、リングオシレータ19、昇圧回路20、電圧制限回路21及び電圧設定回路22とから構成されている。
【００３０】
上記昇圧回路20は、電源電圧Ｖccを昇圧して高電圧を得るものであり、例えば図１３を参照して前述したようにチャージポンプ回路を用いて構成されている。上記リングオシレータ19は、所定周期で発振し、上記昇圧回路20で使用される２相のクロック信号φ１、φ２（図１４参照）をそれぞれ発生する。
【００３１】
上記昇圧回路20の出力端には電圧制限回路21の一端が接続されており、昇圧回路20で得られた高電圧は電圧制限回路21によって一定値に制限される。また、電圧制限回路21の他端には電圧設定回路22が接続されており、この電圧設定回路22によって電圧制限回路21の他端の電圧が任意に設定される。これにより、書き込み電圧ＶPPの値が自由に変えられるようになっている。
【００３２】
図２は、図１中の書き込み電圧ＶPP発生用の高電圧発生回路17内の電圧制限回路21及び電圧設定回路22の詳細な構成を示す回路図である。
電圧制限回路21は、各カソードが上記昇圧回路20の出力端側に向いた状態（逆方向の向き）で直列接続された３個のツェナーダイオード23で構成されている。なお、各ツェナーダイオード23のツェナーブレークダウン電圧ＶZ は、その温度特性がほとんど無い例えば５Ｖ近傍の値に設定されている。このＶZ の値は、望ましくは４ないし７Ｖの範囲の値に設定される。従って、この電圧制限回路21におけるツェナーブレークダウン電圧は15Ｖ程度である。
【００３３】
電圧設定回路22は、電圧発生回路24、電圧比較回路25、参照用電圧発生回路26及び電圧降下用のＮチャネルのＭＯＳＦＥＴ27とから構成されている。
上記電圧発生回路24は、上記電圧制限回路21の他端と０Ｖの基準電圧との間に直列接続された９個の電圧分割用の抵抗Ｒ９〜Ｒ１と、これら各抵抗の直列接続点にそれぞれの一端が接続され、他端が共通接続された８個のＣＭＯＳトランスファゲート28とから構成されている。上記８個のＣＭＯＳトランスファゲート28のＮチャネル側及びＰチャネル側のゲートには、それぞれ対応して相補な一対の制御信号ＳＷ０，／ＳＷ０（ただし、／は反転を意味する）〜ＳＷ７，／ＳＷ７が供給される。
【００３４】
即ち、上記電圧設定回路22では、上記電圧制限回路21の他端の電圧ＶＡと基準電圧との間の電位差が９個の抵抗Ｒ９〜Ｒ１によって８通りに分割され、制御信号ＳＷ０，／ＳＷ０〜ＳＷ７，／ＳＷ７に応じていずれか一つのトランスファゲート28が導通制御されることにより、分割された８通りの電圧のいずれか一つが選択される。
【００３５】
上記電圧比較回路25は、ＰチャネルのＭＯＳＦＥＴ29，30及びＮチャネルのＭＯＳＦＥＴ31，32，33からなる差動型の演算増幅回路であり、上記電圧発生回路24で選択された電圧ＶB が一方の駆動用ＭＯＳＦＥＴであるＮチャネルのＭＯＳＦＥＴ31のゲートに供給される。そして、他方の駆動用ＭＯＳＦＥＴであるＮチャネルのＭＯＳＦＥＴ32のゲートには参照用電圧発生回路26で発生される後述する参照用電圧ＶR が供給され、この電圧比較回路25で両電圧ＶB 、ＶR が比較される。
【００３６】
なお、上記電圧比較回路25内のＮチャネルのＭＯＳＦＥＴ33のゲートには制御信号ＶONが供給され、この信号ＶONが“１”レベル（ 3.3Ｖ）にされてＭＯＳＦＥＴ33が導通した時に、電圧比較回路25の比較動作が行われる。また、この信号ＶONの論理レベルは、このＥＥＰＲＯＭにおけるデータの書き込み／読み出し制御信号Ｒ／Ｗに基づいて設定される。
【００３７】
上記参照用電圧発生回路26は、前記中間電圧ＶM 発生用の高電圧発生回路18から供給される中間電圧ＶM が直列接続された２個のツェナーダイオード34，35によって２分割され、さらにこの２分割された電圧が直列接続された２個の抵抗36，37によりその抵抗比に応じて分割されることにより、前記参照用電圧ＶR を安定に発生する。
【００３８】
上記電圧降下用のＭＯＳＦＥＴ27のドレインは上記電圧制限回路21の他端に接続され、ソースは基準電圧に接続され、そのゲートには上記電圧比較回路25の出力電圧が供給される。即ち、このＭＯＳＦＥＴ27は電圧比較回路25の出力に応じてゲート制御されることにより、そのドレイン・ソース間の導通抵抗が変化し、その導通抵抗に応じてドレイン・ソース間の降下電圧の値が変わり、この結果、上記電圧制限回路21の他端の電圧ＶA が設定される。
【００３９】
なお、上記電圧制限回路21の他端と電圧比較回路25内のＭＯＳＦＥＴ31のゲートとの間には、発振防止用のキャパシタ38が接続されている。
次に、図１、図２の回路における書き込み電圧ＶPP発生用の高電圧発生回路17の動作を説明する。
【００４０】
電源が投入された後に、リングオシレータ19が発振動作を開始し、前記クロック信号φ１、φ２が昇圧回路20に供給されることによって電源電圧Ｖccの昇圧が始まる。そして、昇圧回路20の出力電圧が十分に高くなった時、電圧制限回路21により、昇圧回路20の出力電圧が、１個のツェナーダイオードのツェナーブレークダウン電圧の３倍の電圧、即ち、５Ｖ×３＝15Ｖと、この電圧制限回路21の他端の電圧であるＶA との和の電圧である（15Ｖ＋ＶA ）に制限される。
【００４１】
いま仮に、制御信号ＳＷ３，／ＳＷ３がそれぞれ“１”レベル（ 3.3Ｖ）、 “０”レベル（０Ｖ）にされているとすると、図２中の電圧発生回路24内ではこの制御信号ＳＷ３，／ＳＷ３がゲートに入力されている１個のＣＭＯＳトランスファゲート28が導通する。この時、他のＣＭＯＳトランスファゲートは全て非導通になっている。この時、電圧発生回路24の出力電圧ＶB は次式で与えられる。
【００４２】
VB＝｛（R1＋R2＋R3＋R4＋R5）／（R1＋R2＋…＋R8＋R9）｝・VA …（１）
また、演算増幅回路の一般的な作用により、電圧比較回路25の両入力電圧ＶB 、ＶR は等しくなるので、R1＋R2＋R3＋R4＋R5＝RA、R6＋R7＋R8＋R9＝RBとすると、ＶA は次式で与えられる。
【００４３】
VA＝（１＋RB／RA）・VR …（２）
上記（２）式によれば、（ＲB ／ＲA ）の値を変えることによりＶA の電圧を変えることができ、これによりＶPPの値を自由に変えることができる。また、（ＲB ／ＲA ）の値は、電圧発生回路24内の８個のＣＭＯＳトランスファゲート28のどれを導通させるかによって決まり、これらＣＭＯＳトランスファゲート28の導通制御は制御信号ＳＷ０，／ＳＷ０〜ＳＷ７，／ＳＷ７の論理レベルの設定に応じてなされる。
【００４４】
いま、参照用電圧ＶR が例えば 2.5Ｖに設定されており、（ＲB ／ＲA ）の値が１に設定されているとすれば、ＶA の値は上記（２）式より５Ｖになり、従ってこの場合にはＶPP＝（15Ｖ＋ＶA ）＝（15Ｖ＋５Ｖ）＝20Ｖになる。
【００４５】
上記電圧制限回路21における制限電圧は、温度特性がほとんど無い３個のツェナーダイオード23で決定されるため、この電圧制限回路21におけるツェナーブレークダウン電圧である15Ｖは温度変動に対してほとんど変化しない。また、電圧制限回路21の他端の電圧も温度特性がほとんど無い参照用電圧ＶR に基づいて生成されるので、これも温度変動に対してほとんど変化しない。従って、ＶPPの値は温度変動に対する変化が少なく、かつある範囲内で自由にその値を変えることができる。
【００４６】
図３は、図１中の消去電圧ＶE 発生用の高電圧発生回路17a 内の電圧制限回路21及び電圧設定回路22の詳細な構成を示す回路図である。
この回路は、図２を参照して前述した回路と比べて、ＶE がＶPPと異なれば、電圧分割用の抵抗Ｒ９〜Ｒ１及び参照電圧ＶR 発生用の抵抗36、37の値が異なる。そして、電圧制限回路21により、昇圧回路20の出力電圧（消去電圧ＶE ）が、１個のツェナーダイオード23のツェナーブレークダウン電圧の３倍の電圧、即ち、５Ｖ×３＝15Ｖと、この電圧制限回路21の他端の電圧であるＶA （例えば７Ｖに設定される）との和の電圧である２２Ｖに制限される。
【００４７】
なお、消去電圧ＶE の値は、制御信号ＳＥ０，／ＳＥ０〜ＳＥ７，／ＳＥ７の論理レベルの設定に応じて電圧発生回路24内の８個のＣＭＯＳトランスファゲート28のどれを導通させるかによって自由に変えることができる。
【００４８】
図４は、図１中の中間電圧ＶM 発生用の高電圧発生回路18内の電圧制限回路21及び電圧設定回路22の詳細な構成を示す回路図である。
この回路は、図２を参照して前述した回路と比べて、電圧分割用の抵抗Ｒ９〜Ｒ１及び参照電圧ＶR 発生用の抵抗36、37の値と、電圧制限回路21が１個のツェナーダイオード23からなる点が異なる。そして、昇圧回路20の出力電圧（中間電圧ＶM ）が、電圧制限回路21の１個のツェナーダイオード23のツェナーブレークダウン電圧５Ｖと、この電圧制限回路21の他端の電圧であるＶA （例えば５Ｖに設定される）との和の電圧である１０Ｖに制限される。
【００４９】
なお、中間電圧ＶM の値は、制御信号ＳＭ０，／ＳＭ０〜ＳＭ７，／ＳＭ７の論理レベルの設定に応じて電圧発生回路24内の８個のＣＭＯＳトランスファゲート28のどれを導通させるかによって自由に変えることができる。
【００５０】
図５は、図１中の読み出し電圧ＶRE発生用の高電圧発生回路18a 内の電圧制限回路21及び電圧設定回路22の詳細な構成を示す回路図である。
この回路は、図２を参照して前述した回路と比べて、電圧分割用の抵抗Ｒ９〜Ｒ１及び参照電圧ＶR 発生用の抵抗36、37の値が異なり、さらに、電圧制限回路21が省略され、昇圧回路20の出力端側に直接に電圧降下用のＭＯＳＦＥＴ27のドレインが接続されている点が異なる。そして、ＶA が例えば４Ｖに設定されることにより、昇圧回路20の出力電圧（読み出し電圧ＶRE）が４Ｖに設定される。
【００５１】
なお、読み出し電圧ＶREの値は、制御信号ＳＲ０，／ＳＲ０〜ＳＲ７，／ＳＲ７の論理レベルの設定に応じて電圧発生回路24内の８個のＣＭＯＳトランスファゲート28のどれを導通させるかによって自由に変えることができる。
【００５２】
なお、図１中の４個の高電圧発生回路17、17a 、18及び18a に対してリングオシレータ19を１個のみ設け、クロック信号φ１、φ２を４個の高電圧発生回路17、17a 、18及び18a で共通に使用するようにしても良い。なお、上記実施例回路では参照電圧ＶR はＶPP、ＶE 、ＶRE発生のためにそれぞれ別個に設ける構成としているが、参照用電圧発生回路26は１個のみ設け、ＶPP、ＶE 、ＶREで共用するようにしてもよい。また、図２乃至図５中の８個のＣＭＯＳトランスファゲート28に代えて、ＮＭＯＳトランジスタ単独あるいはＰＭＯＳトランジスタ単独からなるトランスファゲートを用いてもよい。但し、この場合、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタの閾値電圧による転送電圧降下を防止するために、そのゲートには電源電圧Ｖccとは異なる電圧を加える必要がある。
【００５３】
次に、図１のＥＥＰＲＯＭにおけるデータの書き込み、消去、読み出しの基本動作を説明する。
データの書き込み、消去、データの読み出しに際して、ワード線ドライバ15及びビット線ドライバ16は、ワード線ＷＬ及びビット線ＢＬに対して所要の電圧をそれぞれ選択的に供給する。
【００５４】
即ち、ＮＡＮＤセルに対するデータの書き込みは、図１２を参照して前述したように、ビット線から遠い方のメモリセルから順次行われる。選択されたメモリセルの制御ゲートには書き込み電圧ＶPPが印加され、これよりビット線側にある非選択メモリセルの制御ゲート及び選択ゲートには中間電圧ＶM が印加され、ビット線にはデータに応じて０Ｖまたは中間電圧ＶM が印加される。この時、ビット線の電圧は非選択メモリセルを転送されて選択メモリセルのドレインまで伝わり、書き込みデータが“０”の時は、選択メモリセルの浮遊ゲートとドレインとの間に高電界が加わり、ドレインから浮遊ゲートに電子がトンネル注入され、閾値が正方向に移動する。また、書き込みデータが“１”の時には、閾値は変化しない。
【００５５】
ＮＡＮＤセルに対するデータの消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。即ち、全ての制御ゲート、選択ゲートのゲートに０Ｖが印加され、図示しないｐ型ウェル及びｎ型基板に対し昇圧された消去電圧ＶE が印加される。これにより全てのメモリセルにおいて浮遊ゲートの電子がｐ型ウェルに放出され、閾値が負方向に移動する。
【００５６】
ＮＡＮＤセルに対するデータの読み出しは、選択されたメモリセルの制御ゲートに０Ｖの基準電圧が印加され、それ以外のメモリセル（非選択メモリセル）の制御ゲートには読み出し電圧ＶREが印加され、選択ゲートには電源電圧Ｖcc（例えば 3.3Ｖ）が印加され、選択メモリセルで電流が流れるか否かが図示しないセンスアンプにより検出されることにより行われる。
【００５７】
なお、従来のＥＥＰＲＯＭにおけるデータの読み出し時には、非選択メモリセルの制御ゲートに印加される電圧は電源電圧Ｖccが直接に用いられていた。この非選択メモリセルの制御ゲートの印加電圧は、書き込み後のメモリセルの閾値を越える電圧でなければならない。
【００５８】
メモリセルの閾値の分布が０．５〜３Ｖ程度の場合、Ｖcc＝５Ｖであれば、上記条件を満たすので、非選択メモリセルはトランスファゲートとしての機能を果たす。
【００５９】
しかし、Ｖccが低電圧化され、Ｖcc＝３．３Ｖになれば、メモリセルの閾値の上限に対してマージンが少なくなる。マージンが少なくなると、読み出し電流が低減し、ランダムアクセスタイムが遅くなり、仕様を満足しなくなるだけでなく、閾値の上限値がＶccを越えることになると完全に不良になる。
【００６０】
そこで、非選択メモリセルの制御ゲートに印加される電圧を、Ｖccを越える値に設定する必要がある。この設定値は、上限があり、あまり高くし過ぎると、長期（例えば５〜１０年）のうちにメモリセル内の閾値を徐々に上昇させるように働き、誤動作を起こさせる原因（リード・リテンション；Read Retentionの劣化）となる。
【００６１】
従って、読み出し電圧ＶREには最適値が存在し、本例では、Ｖcc＝３．３Ｖの場合にＶRE＝４Ｖに設定されている。
図６は、前記制御信号ＳＷ０〜ＳＷ７，ＳＥ０〜ＳＥ７，ＳＭ０〜ＳＭ７，ＳＲ０〜ＳＲ７の発生回路の一例を示している。
【００６２】
図６において、50は本実施例のＥＥＰＲＯＭの動作を制御するための８ビットの制御信号が与えられる外部端子である。これら外部端子50に与えられる制御信号は８ビットのレジスタ51に供給され、記憶される。このレジスタ51に記憶された信号はコマンドデコーダ52でデコードされ、制御回路53に供給される。この制御回路53は、ＥＥＰＲＯＭの通常動作およびテスト動作を制御する。
【００６３】
４個のデコーダ54は、対応して設けられている４個の選択回路56を介して供給される例えば３ビットのデータ信号をデコードしてそれぞれ対応して８つの制御信号ＳＷ０〜ＳＷ７、ＳＥ０〜ＳＥ７，ＳＭ０〜ＳＭ７，ＳＲ０〜ＳＲ７を発生するものである。これら各信号の反転信号は図示しないインバータを用いて形成することができる。
【００６４】
上記４個の選択回路56は、制御回路53により制御され、対応して設けられている４個の記憶回路55側からの３ビットのデータ信号、あるいは、前記レジスタ51に記憶されている例えば第６ビット目乃至第８ビット目からなる３ビットのデータ信号を選択して対応するデコーダ54に供給する。
【００６５】
上記４個の記憶回路55は、それぞれ対応して書き込み電圧ＶPP、消去電圧ＶE 、中間電圧ＶM 、読み出し電圧ＶREを設定するための３ビットの制御データを記憶するためのものであり、それぞれ複数個の不揮発性素子が用いられて構成されている。
【００６６】
４個の書き込み回路77は、前記制御回路53により個別に動作が制御され、制御データの書き込み時には、それぞれ対応する上記４個の記憶回路55に対して制御データ（書き込みデータ）に応じて書き込み用の高電圧を供給する。上記制御データは、制御データ供給回路78あるいは前記レジスタ51から供給される。
【００６７】
即ち、上記各記憶回路55において、71、72、73はそれぞれ前記メモリセル11と同様に浮遊ゲートと制御ゲートを有するＮチャネルのＭＯＳＦＥＴであり、これら各ＭＯＳＦＥＴ71、72、73のソースは０Ｖの基準電圧に接続され、ドレインはそれぞれ対応して負荷抵抗74、75、76を介して電源電圧Ｖccに接続されている。
【００６８】
また、上記ＭＯＳＦＥＴ71、72、73の制御ゲートとドレインは前記４個の書き込み回路77のうちの対応する１つに接続されており、制御データの書き込み時に書き込み回路77から出力される書き込み用の高電圧がこれらＭＯＳＦＥＴ71、72、73の制御ゲート及びドレインに供給される。また、上記ＭＯＳＦＥＴ71、72、73のドレインの信号が４個の選択回路56のうちの対応する１つに供給される。
【００６９】
次に、本実施例のＥＥＰＲＯＭのテストモード時に、書き込み電圧ＶPP、消去電圧ＶE の最適値を表わすデータを設定して記憶するための制御回路の一例およびその制御動作の一例について、代表的に、書き込み電圧ＶPPを設定する場合を例に説明する。
【００７０】
図７は、書き込み電圧ＶPPの最適値を表わすデータを設定して記憶するための制御回路の一例を示している。
図７において、80は書き込み電圧ＶPPを変化させ得る書き込み電圧ＶPP可変回路であり、図１中に示した書き込み電圧ＶPP発生用の高電圧発生回路17と、図６中に示した制御信号ＳＷ０〜ＳＷ７発生用のデコーダ54およびそれに対応する記憶回路55、書き込み回路77などを含む。81は書き込み時間を規定するための例えば１０μｓの書き込みパルスを発生する書き込みパルス発生回路である。
【００７１】
10は図１中に示したＮＡＮＤ型セルのメモリセルアレイ、82は上記メモリセルアレイ10の各カラムに対応して設けられたビット線電位センス増幅用のセンスアンプ、83は上記各センスアンプ82に対応して接続され、カラム選択信号によりスイッチ制御されるカラムスイッチ、84は上記各カラムスイッチ83の一端側に共通に接続された入出力データ線である。さらに、上記各センスアンプ82のセンス出力が一括され、上記メモリセルアレイ10の各カラムのメモリセルからの読み出しデータがデータ比較回路85に入力するように接続されている。このデータ比較回路85は、データの書き込みに際して上記入出力データ線84に与えられる書き込みデータも入力するように接続されており、２つの入力データを比較して一致するか否かを判定し、一致する場合に出力信号YESを活性化させ、一致しない場合には出力信号NO を活性化させ、再書き込みを行わせる。
【００７２】
86は上記データ比較回路85の出力信号NO の発生回数（換言すれば、書き込みパルスの発生回数）を計数する書き込み回数カウンタ回路である。87は上記カウンタ回路86の出力値（計数値）ｎに対応して適切な書き込み電圧ＶPP設定用の制御データを出力するように構成され、制御データ出力を前記書き込み回路77に書き込みデータとして供給するデータテーブルである。
【００７３】
図８は、図７の制御回路による書き込み電圧設定のための制御動作の流れの一例を示すフローチャートである。
まず、この制御動作の概要を述べる。ＥＥＰＲＯＭをテストモードに設定し、メモリセルに対するデータの書き込みを行った後に上記メモリセルの記憶データの読み出しを行うことによりデータの書き込みが正しく行われているか否かを検証する一連の制御を行い、この一連の制御を上記書き込みが正しく行われるまで必要に応じて繰り返す。
【００７４】
そして、上記一連の制御の実行回数を表わす検証回数データを保持し、この検証回数データを予め設定された所定の回数を表わす設定回数データと比較し、比較結果に応じて、書き込み電圧ＶPP発生用の高電圧発生回路17中の昇圧回路20の出力側の電圧設定回路22を制御するための制御データを設定して上記昇圧回路20の出力電圧が最適値となるように制御すると共に、この制御データを不揮発性記憶回路55に記憶しておく。これにより、記憶した制御データを用いて、ＥＥＰＲＯＭの通常動作時における書き込み電圧ＶPPを最適値に設定することが可能になる。
【００７５】
なお、上記昇圧回路20の出力電圧を変化させる場合、検証回数が設定回数より多いと、書き込み能力を高くするために前記昇圧回路20の出力電圧が高くなるように制御し、検証回数が設定回数より少ないと、書き込み消去の能力を低くするために前記昇圧回路20の出力電圧が低くなるように制御することにより、昇圧回路20の出力電圧が最適値となるように自動的に調整することが可能となる。
【００７６】
これにより、製造後におけるデータ書き込み電圧の調整・検査などに要する時間の短縮を図ることが可能となる。
また、必要に応じて前記回数比較結果と制御データ出力との対応関係を変更することにより、データ書き込み電圧値を容易に変更することが可能となる。
【００７７】
次に、上記した書き込み電圧設定のための制御動作を詳細に説明する。
ステップＳ１では、外部から入力する制御データをレジスタ51に記憶させる。ステップＳ２では、上記レジスタ51に記憶されたデータに基づいて、昇圧回路20から例えば１８Ｖの初期電圧Ｖppw を発生させ、書き込みパルス発生回路81から１０μｓの書き込みパルスを発生させ、この書き込みパルスと前記初期電圧Ｖppw を用いてメモリセルアレイ10のメモリセルに１回目のデータの書き込みを行う。この場合、書き込みデータのパターンの設定は、通常のＥＥＰＲＯＭと同様に行い、例えば一括書き込みパターンを設定する。
【００７８】
この書き込みの終了後、ベリファイのためにメモリセルからデータを読み出し、書き込む前のデータと比較する。比較出力信号NO が活性化した場合（メモリセルの中に未書き込みのものが存在する場合）には、再び前記したような１０μｓの書き込みパルスと初期電圧Ｖppw を用いてメモリセルアレイのメモリセルに２回目のデータの書き込み（上書き）を行う。
【００７９】
このような書き込み、読み出し、比較の一連の動作を、全てのメモリセルが正常に書き込まれるまで必要に応じて繰り返す。そして、全てのメモリセルが正常に書き込まれていれば、比較出力信号YESが活性化し、ステップＳ３に移る。
【００８０】
ステップＳ３では、前記比較出力信号YESを受けて、前記ステップＳ２で比較出力信号YESが活性化するまでに要した書き込み時間が仕様内であるか（実際には、マージンを考慮して書き込み時間の仕様よりも短い時間内であるか）否かのチェックを開始する。
【００８１】
この場合、書き込み回数が所定回数ｋ以下であるか否かによってチェックするものとし、書き込み時間の仕様として、最大書き込み時間が例えば５０μｓであるとすると、前記ステップＳ２における書き込みパルスの発生回数ｎを計数し、計数値ｎが４以下であるか否かをチェックする。
【００８２】
計数値ｎが４以下である場合（書き込み時間の仕様を満たしている場合）には、この時のレジスタ51に記憶されている制御データを書き込み電圧記憶用の記憶回路55に書き込み、この段階で書き込み電圧の設定に関する制御を終了する。
【００８３】
これに対して、計数値ｎが４を越えた場合（書き込み時間の仕様を満たしていない場合）には、計数値ｎをデータテーブル87に入力し、ステップＳ４に移る。
ステップＳ４では、前記データテーブル87から計数値入力に対応して出力する書き込み電圧ＶPP設定用の制御データを書き込み電圧記憶用の記憶回路55に書き込み、この制御データに基づいて書き込み電圧ＶPP可変回路内のデコーダ54が書き込み電圧ＶPPを所定量ΔＶPP（例えば０．５Ｖ）だけ上昇させるように制御信号ＳＷ０〜ＳＷ７を自動的に変化させた後、前記ステップＳ２における書き込みパルス発生動作に戻る。
【００８４】
ここで、上記データテーブル87における入力（書き込み回数の計数値ｎ）と制御データ出力（書き込み電圧ＶPP設定値）との関係の一例を、図９中にｏ印で示している。
【００８５】
このデータテーブル87において、計数値ｎが前記書き込み回数の設定値（本例では４）に等しい場合には、前記書き込み電圧ＶPPの初期値ＶPPW を設定する制御データが出力するように作成されている。
【００８６】
また、計数値ｎが上記設定値より大きい場合には、書き込み電圧ＶPPを初期値ＶPPW よりも大きく設定する制御データが出力する。例えば計数値が５または６の場合にはＶPP＝ＶPPW ＋ΔＶPP＝１８．５Ｖ、計数値が７または８の場合にはＶPP＝ＶPPW ＋２ΔＶPP＝１９Ｖ、計数値が９以上の場合にはＶPP＝ＶPPW ＋３ΔＶPP＝１９．５Ｖとなるような制御データが出力するように作成されている。
【００８７】
前記したようにステップＳ２における書き込みパルス発生動作に戻った場合には、ステップＳ２の計数値が４以下になるまで、ステップＳ４を繰り返し実行する。この結果、ステップＳ２の計数値が４以下になった場合の記憶回路55の記憶データは、書き込み電圧ＶPPを適正値に設定するデータとなっているので、この段階で書き込み電圧の設定に関する制御を終了する。
【００８８】
なお、上記実施例では、書き込み回数の計数値ｎをその許容上限値と比較し、必要に応じて書き込み電圧ＶPPをΔＶPPだけ上昇させたが、書き込み回数の許容上限値と許容下限値を設定する場合には、書き込み回数の計数値ｎをその許容範囲と比較し、必要に応じて書き込み電圧ＶPPをΔＶPPだけ上昇させたり下降させるように制御すればよい。
【００８９】
この場合には、例えば図９に示したような前記データテーブルを用い、書き込み回数の計数値が許容上限値より大きい場合には、書き込み電圧ＶPPを初期値ＶPPW よりも大きく設定する制御データを出力させ、計数値が許容下限値より小さい場合には、書き込み電圧ＶPPを初期値ＶPPW よりも小さく設定する制御データを出力させる。例えば計数値が１〜３の場合にはＶPP＝ＶPPW −ΔＶPP＝１７．５Ｖとなるような制御データを出力させる。
【００９０】
また、書き込み電圧ＶPPの許容上限値の設定を優先させるために書き込み回数の下限値を規定する場合には、書き込み回数の計数値をその下限値と比較し、計数値が下限値より小さい時には書き込み電圧ＶPPをΔＶPPだけ下降させるように制御すればよい。
【００９１】
この場合には、例えば図１０に示すような書き込み回数の計数値ｎ入力と制御データ出力に対応する書き込み電圧ＶPP設定値との関係を有するデータテーブルを用意しておき、これを使用する。
【００９２】
このデータテーブルは、計数値ｎが前記書き込み回数の下限の設定値（本例では４）に等しい場合には前記書き込み電圧ＶPPの初期値ＶPPW を設定する制御データが出力する。また、計数値ｎが上記設定値より小さい場合には、書き込み電圧ＶPPを初期値ＶPPW よりもΔＶPPステップで小さく設定する制御データが出力する。例えば計数値が１〜３の場合にはＶPP＝ＶPPW −ΔＶPPとなるような制御データが出力する。なお、計数値ｎが上記設定値より大きい場合には、書き込み電圧ＶPPを初期値ＶPPW よりもΔＶPPステップで大きく設定する制御データが出力する。例えば計数値が５〜９の場合にはＶPP＝ＶPPW ＋ΔＶPPとなるような制御データが出力する。
【００９３】
また、ＥＥＰＲＯＭにおいて、データの消去に際して、データの消去動作を複数回に分けて行うものとし、消去後にデータの読み出しを行い、読み出されたデータが消去データと等しくなるまでデータの消去及び消去後の読み出し動作を必要に応じて繰り返し、読み出されたデータが消去データと等しくなった時に消去動作を終了させるように制御する場合には、上記した書き込み電圧ＶPPの制御系に準じて消去電圧ＶE の制御系を構成し、上記したような書き込み電圧ＶPPを最適値に設定する制御に準じて消去電圧ＶE 制御することにより、消去電圧ＶE も最適値に設定することが可能である。
【００９４】
この場合、消去パルス発生回路、消去回数カウンタ回路、消去回数の計数値入力と消去電圧ＶE 設定用制御データ出力との関係を有するデータテーブルなどを用意しておき、これらを使用する。
【００９５】
なお、前記したようなデータテーブルの内容（書き込み回数の計数値入力と書き込み電圧ＶPP設定用制御データ出力との関係、消去回数の計数値ｎ入力と消去電圧ＶE 設定用制御データ出力との関係）は、メモリセルのトンネル酸化膜厚、浮遊ゲート・制御ゲート間の膜厚やメモリセル構造によって変化するので、最適な関係を予め決定しておく。また、このデータテーブルは、ＲＯＭや不揮発性メモリを用いて構成することにより、メモリセルの書き込み特性、消去特性や仕様を変更した場合にもデータテーブルの内容を容易に変更することが可能である。
【００９６】
また、上記実施例で述べた制御動作は、全てＥＥＰＲＯＭのチップ内部で自動的に行わせているが、制御回路をチップ内に搭載しきれない場合には、必要に応じて一部の回路を省略してチップ外部から制御するように変更してもよい。
【００９７】
また、上記したような制御回路の制御機能の一部は、ＥＥＰＲＯＭのチップ上にマイコンを搭載する（あるいは、マイコンが搭載されている場合には、これを利用する）ことにより、ソフトウェア的に処理させることも可能である。
【００９８】
次に、本実施例のＥＥＰＲＯＭのテストモード時に、中間電位ＶM 、読み出し電位ＶREの最適値を表わすデータを設定するための制御御動作の一例について、代表的に、読み出し電位ＶREを設定する場合を例にとり、図６を参照しながら説明する。
【００９９】
記憶回路55に不揮発的に記憶されている読み出し電位ＶRE設定用の制御データ（初期値）に基づいて発生する制御信号ＳＲ０〜ＳＲ７により設定される読み出し電位ＶREを変更する必要が生じた場合、外部から所望の制御データを入力し、この制御データを前記選択ゲート56により選択させて前記デコーダ54に供給するように制御することにより、読み出し電位ＶREを変化させることができる。そして、データの読み出し動作および必要に応じて上記した制御データ入力を変化させる制御を、読み出し電位ＶREの最適値が見つかるまで繰り返す。この後、読み出し電位ＶREの最適値に対応する制御データ（修正データ）を前記記憶回路55に記憶させる。
【０１００】
このような制御を行うことにより、ＥＥＰＲＯＭの製造後においても、読み出し電位ＶREを容易に変更することが可能になる。
なお、上記実施例では電源電圧Ｖccが 3.3Ｖの場合を説明したが、その他の電源電圧（例えば５Ｖ等）を使用する場合にも本発明を適用することができる。
【０１０１】
【発明の効果】
以上説明したように本発明の半導体集積回路装置によれば、最適値を有するデータ書き込み用および消去用の電圧をチップ内でほぼ自動的かつ安定に発生でき、製造後におけるデータ書き込み用および消去用の電圧の設定・検査などに要する工数・時間を短縮し、製造コストの低減を図ることができる。また、必要に応じてデータ書き込み用および消去用の電圧値を仕様内に容易に変更でき、歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＮＡＮＤセル型のＥＥＰＲＯＭの一部を示す回路図。
【図２】図１中の書き込み電圧発生用の高電圧発生回路の一例を示す回路図。
【図３】図１中の消去電圧発生用の高電圧発生回路の一例を示す回路図。
【図４】図１中の中間電圧発生用の高電圧発生回路の一例を示す回路図。
【図５】図１中の読み出し電圧発生用の高電圧発生回路の一例を示す回路図。
【図６】図１中の各高電圧発生回路を制御するための制御信号ＳＷ０〜ＳＷ７，ＳＥ０〜ＳＥ７，ＳＭ０〜ＳＭ７，ＳＲ０〜ＳＲ７の発生回路の一例を示す回路図。
【図７】図２の書き込み電圧発生用の高電圧発生回路で発生する書き込み電圧の最適値を表わす制御データを設定・記憶するための制御回路の一例を示すブロック図。
【図８】図７の制御回路による書き込み電圧設定のための制御動作の流れの一例を示すフローチャートの図。
【図９】図７中のデータテーブルにおける入力（書き込み回数の計数値ｎ）と制御データ出力（書き込み電圧ＶPP設定値）との関係の一例を示す図。
【図１０】図７中のデータテーブルにおける入力（書き込み回数の計数値ｎ）と制御データ出力（書き込み電圧ＶPP設定値）との関係の他の例を示す図。
【図１１】ＮＡＮＤセル型のＥＥＰＲＯＭの一つのメモリセルを示す断面図。
【図１２】図１１のメモリセルを用いたＮＡＮＤセルの回路図。
【図１３】従来の高電圧発生回路の回路図。
【図１４】図１３の高電圧発生回路で使用される２相のクロック信号の波形図。
【符号の説明】
10…メモリセルアレイ、11…メモリセル、12…選択ゲート、13…アドレスデコード回路、14…デコーダ、15…ワード線ドライバ、16…ビット線ドライバ、17，17a,18,18a…高電圧発生回路、19…リングオシレータ、20…昇圧回路、21…電圧制限回路、22…電圧設定回路、50…外部端子、51…レジスタ、52…コマンドデコーダ、53…制御回路、54…デコーダ、55…記憶回路、77…書き込み回路、81…書き込みパルス発生回路、82…センスアンプ、85…データ比較回路、86…書き込み回数カウンタ回路、87…データテーブル、ＢＬ…ビット線、ＷＬ…ワード線、Ｒ９〜Ｒ１…電圧分割用の抵抗。
【産業上の利用分野】
本発明はメモリセルを含み、特にデータ書き込み用、消去用の高電圧を安定に発生する回路を含む半導体集積回路装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの中で高集積化が可能なものとして、メモリセルを複数個直列接続したＮＡＮＤセル型のＥＥＰＲＯＭが知られている。このＥＥＰＲＯＭにおいて、一つのメモリセルは図１１に示すように、半導体基板90にソース91とドレイン92を形成し、さらに基板90上に絶縁膜を介して浮遊ゲート93と制御ゲート94を積層したＭＯＳＦＥＴ構造を有する。そして、図１２に示すように、複数個のメモリセル95が隣接するもの同士でそのソース、ドレインを共用する形で直列接続されてＮＡＮＤセルを構成する。ＮＡＮＤセルの一端側ドレインは選択ゲート96を介してビット線ＢＬに接続され、他端側ソースはやはり選択ゲート97を介して共通ソース線Ｓに接続される。そして、このようなメモリセルが複数個マトリクス状に配列されてＥＥＰＲＯＭが構成され、各メモリセルの制御ゲートは行方向に連続的に配設されてワード線ＷＬとなる。
【０００３】
次に、このようなＮＡＮＤセル型のＥＥＰＲＯＭにおける従来のデータの書き込み、消去、データの読み出しの動作について説明する。
ＮＡＮＤセルに対するデータの書き込みは、ビット線ＢＬから遠い方のメモリセルから順次行われる。ＮＡＮＤセルのメモリセルが例えばｎチャネルの場合を説明すると、選択されたメモリセルの制御ゲートには昇圧された書き込み電圧ＶPP（20Ｖ程度）が印加され、この選択されたメモリセルよりビット線側にある非選択メモリセルの制御ゲート及び選択ゲートには中間電圧ＶM （10Ｖ程度）が印加され、ビット線ＢＬにはデータに応じて０Ｖ（例えばデータ“０”）または中間電圧ＶM （例えばデータ“１”）が印加される。この時、ビット線ＢＬの電圧は非選択メモリセルを転送されて選択メモリセルのドレインまで伝わる。書き込みデータが“０”の時は、選択メモリセルの浮遊ゲート93とドレイン92との間に高電界が加わり、このドレイン92から選択メモリセルの浮遊ゲート93に電子がトンネル注入され、選択メモリセルの閾値が正方向に移動する。書き込みデータが“１”の時には選択メモリセルの閾値は変化しない。
【０００４】
ＮＡＮＤセルに対するデータの消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。即ち、全てのメモリセルの制御ゲート94、全ての選択ゲート96、97のゲートに０Ｖが印加され、図示しないｐ型ウェル及びｎ型基板に対し昇圧された消去電圧ＶE （20Ｖ程度）が印加される。これにより全てのメモリセルにおいて浮遊ゲート93の電子がｐ型ウェルに放出され、閾値が負方向に移動する。
【０００５】
ＮＡＮＤセルに対するデータの読み出しは、選択されたメモリセルの制御ゲート94に０Ｖの基準電圧が印加され、それ以外のメモリセルの制御ゲート94及び選択ゲート96、97のゲートには電源電圧Ｖcc（例えば 3.3Ｖ）が印加され、選択メモリセルで電流が流れるか否かが図示しないセンスアンプにより検出されることにより行われる。
【０００６】
ところで、ＮＡＮＤセル型のＥＥＰＲＯＭにおいて、上記のような書き込み電圧ＶPP、中間電圧ＶM 及び消去電圧ＶE はそれぞれ、電源電圧Ｖcc（ 3.3Ｖ）を昇圧して高電圧を得る高電圧発生回路によって形成される。この高電圧発生回路は、従来、図１３に示すように、多段縦続接続された偶数個のチャージポンプ回路 101からなる昇圧回路 102と、この昇圧回路 102内の最終段のチャージポンプ回路に接続された電圧制限回路 103とから構成されている。
【０００７】
上記各チャージポンプ回路 101はそれぞれ、ソース、ドレイン間の一端及びゲートが 3.3Ｖの電源電圧Ｖccに接続されたＭＯＳＦＥＴ 104と、このＭＯＳＦＥＴ 104のソース、ドレイン間の他端にソース、ドレイン間の一端及びゲートが接続されたＭＯＳＦＥＴ 105と、上記ＭＯＳＦＥＴ 104のソース、ドレイン間の他端に一端が接続されたキャパシタ 106とから構成されており、前段のＭＯＳＦＥＴ 105のソース、ドレイン間の他端が次段のＭＯＳＦＥＴ105 のソース、ドレイン間の一端に接続されることにより、複数個のチャージポンプ回路 101が縦続接続されている。また、各チャージポンプ回路 101内のキャパシタ 106の他端には、リングオシレータなどの発振回路で得られる図１４に示すような２相のクロック信号φ１、φ２が交互に供給されている。
【０００８】
上記電圧制限回路 103は、直列接続された複数個（この例では２個）のツェナーダイオード 107で構成されている。ここで、ツェナーダイオード１個当たりのツェナーブレークダウン電圧ＶZ が例えば10Ｖであるとすれば、電圧制限回路103 の制限電圧は、図１３のようにツェナーダイオードが２個設けられている場合にはＶPP及び消去電圧ＶE 用の20Ｖとなり、１個の場合には中間電圧ＶM 用の10Ｖになる。
【０００９】
ところで、上記のようなＮＡＮＤセル型のＥＥＰＲＯＭにおいて、データの書き込みを行う場合に、使用される書き込み電圧ＶPPが高い程、データの書き込みに要する時間を短くすることができる。しかし、従来ではこの電圧をむやみに高くすることができず、上限があった。その理由は次の通りである。
【００１０】
もし、データの書き込み時にＶPPを高くしすぎ、ＮＡＮＤセルで直列接続された複数個のメモリセルの途中のメモリセルの閾値が正方向に移動し過ぎると、データの読み出し時に、このメモリセルが非選択メモリセルであり、その制御ゲートに 3.3Ｖの電源電圧が印加された時でもこの非選択メモリセルがオン状態にはならず、選択メモリセルからのデータ読み出しが行えなくなるという不都合が生じる。即ち、書き込み電圧ＶPPを高くしすぎると、データの書き込み時にオーバーライトが生じる。
【００１１】
このようなオーバーライトは外部の温度変動によっても生じる。即ち、上記図１３のような構成の高電圧発生回路において、ある温度の下では正規の書き込み電圧である20Ｖが得られていても、外部の温度が変動してツェナーダイオード107 のツェナーブレークダウン電圧が上昇すると、ＶPPの値も上昇する。従って、書き込み電圧ＶPPが20Ｖの時に例えば 100μ秒の書き込み時間で正規の閾値の移動量が得られていたものが、ＶPPが23Ｖに上昇することによって 100μ秒の書き込み時間では閾値の移動量が大きくなってしまう。
【００１２】
このようなオーバーライトの問題を解決するために、インテリジェントライト方式が開発された。この方式は、書き込み電圧ＶPPを小刻みに上昇させてデータの書き込みを複数回に分けて行うものであり、データの書き込み及び書き込み後の読み出し動作を繰り返し行うものである。そして読み出されたデータが書き込みデータと等しくなった時に書き込み動作を終了させる。
【００１３】
一方、上記のようなＮＡＮＤセル型のＥＥＰＲＯＭにおいて、書き込み電圧ＶPPや消去電圧ＶE を最適値に設定することが困難であった。即ち、ＥＥＰＲＯＭの製造時におけるメモリセルのトンネル酸化膜厚や、浮遊ゲート・制御ゲート間の層間絶縁膜の加工のバラツキ、あるいは、メモリセルトランジスタの加工バラツキ等によって、書き込み・消去時におけるトンネル酸化膜と層間絶縁膜との容量結合比が変動するので、書き込み電圧ＶPPや消去電圧ＶE の最適値は製造ロット毎、半導体ウェハ毎、さらには、半導体チップ毎に異なった状態となる。このようなＶPPやＶE の最適値の設定が困難になるという問題は、今後、メモリセルの微細化が進むにつれてますます顕著になるものと予想される。
【００１４】
なお、本願発明者らは、既に、ＶPPやＶE の安定化を図るためにＶPPやＶE の温度依存性を抑制し得る回路とか、ＥＥＰＲＯＭの製造後に外部からＶPPやＶE を調整し得る回路を提案したが、これらの提案は前記したような問題を解決するには必ずしも十分ではない。
【００１５】
【発明が解決しようとする課題】
本発明は上記の事情に鑑みてなされたものであり、最適値を有するデータ書き込み用および消去用の電圧をチップ内でほぼ自動的かつ安定に発生でき、製造後におけるデータ書き込み用および消去用の電圧の設定・検査などに要する時間の短縮を図ることができ、必要に応じてデータ書き込み用および消去用の電圧値を容易に変更し得る半導体集積回路装置を提供することを目的とするものである。
【００１６】
【課題を解決するための手段】
第１の発明の半導体集積回路装置は、電源電圧を昇圧する昇圧手段と、上記昇圧手段の出力端に接続され、上記昇圧手段の出力電圧を任意の値に設定する電圧設定手段と、浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからなり、上記電圧設定手段により設定された電圧が用いられることによりデータの書き込みあるいは消去が行われるメモリセルと、上記メモリセルに対するデータの書き込みあるいは消去を行った後に上記メモリセルの記憶データの読み出しを行うことにより前記データの書き込みあるいは消去が正しく行われているか否かを検証する一連の制御を行い、この一連の制御を上記書き込みあるいは消去が正しく行われるまで必要に応じて繰り返し、上記一連の制御の実行回数を表わす検証回数データを保持する検証制御手段と、この検証制御手段で保持された検証回数データを予め設定された所定の回数を表わす設定回数データと比較し、比較結果に応じて前記電圧設定手段を制御することにより前記昇圧手段の出力電圧を変化させる電圧制御手段と、この電圧制御手段により前記電圧設定手段を制御するための制御データを不揮発的に記憶する記憶手段とを具備したことを特徴とする。
【００１７】
第２の発明の半導体集積回路装置は、電源電圧を昇圧する昇圧手段と、上記昇圧手段の出力端に一端が接続され、上記昇圧手段の出力電圧を一定値に制限する電圧制限手段と、上記電圧制限手段の他端に接続され、この電圧制限手段の他端の電圧を任意に設定する電圧設定手段と、それぞれ浮遊ゲート及び制御ゲートを有する複数のＭＯＳＦＥＴが直列接続されて構成されたＮＡＮＤ型メモリセルと、上記メモリセルの各制御ゲートに接続されたワード線と、上記上記昇圧手段の出力端に接続され、この出力端に発生する電圧をアドレス入力に応じて上記ワード線に選択的に供給制御するアドレスデコード手段とを具備したことを特徴とする。 第３の発明の半導体集積回路装置は、電源電圧を昇圧し、所定の中間電位を発生する中間電位発生手段と、上記中間電位発生手段の出力電圧を制御データに基づいて任意の値に設定する電圧設定手段と、この電圧設定手段に、装置外部から与えられる制御データまたは装置内部に不揮発的に記憶された制御データを選択的に供給する選択手段と、浮遊ゲート及び制御ゲートを有するＭＯＳＦＥＴからなるメモリセルが行列状に配列されたメモリセルアレイと、このメモリセルアレイのメモリセルを選択制御するための複数のワード線と、上記メモリセルアレイのメモリセルとの間でデータの授受を行うための複数のビット線とを具備し、上記メモリセルアレイに対するデータの書き込み時あるいは読み出し時に所定のビット線あるいはワード線に前記中間電位発生手段の出力電圧が供給されることを特徴とする。
【００１８】
【作用】
第１の発明の半導体集積回路装置によれば、メモリセルに対するデータの書き込みあるいは消去を行った後に上記メモリセルの記憶データの読み出しを行うことによりデータの書き込みあるいは消去が正しく行われているか否かを検証する一連の制御を行い、この一連の制御を書き込みあるいは消去が正しく行われるまで必要に応じて繰り返し、一連の制御の実行回数（検証回数）を保持する。
【００１９】
そして、上記検証回数を所定の設定回数と比較し、比較結果に応じて電圧設定手段を制御するための制御データを設定して上記昇圧手段の出力電圧（書き込み電圧あるいは消去電圧）が最適値となるように自動的に調整制御すると共に、この制御データを不揮発性記憶手段に記憶しておく。この場合、検証回数が設定回数より多いと、書き込みあるいは消去の能力を高くするために前記昇圧手段の出力電圧が高くなるように制御し、検証回数が設定回数より少ないと、書き込みあるいは消去の能力を低くするために前記昇圧手段の出力電圧が低くなるように制御することにより、昇圧手段の出力電圧が最適値となるように自動的に調整することが可能となる。以後は、この記憶した制御データに基づいて書き込み電圧あるいは消去電圧を自動的な最適値に設定することができるので、製造後における書き込み電圧あるいは消去電圧の調整・検査などに要する時間の短縮を図ることが可能となる。
【００２０】
また、必要に応じて回数比較結果と制御データ設定値との対応関係を変更することにより、書き込み電圧あるいは消去電圧の値を容易に変更することが可能となる。
【００２１】
第２の発明の半導体集積回路装置によれば、第１の発明の半導体集積回路装置における昇圧手段の出力電圧がＮＡＮＤ型メモリセルのワード線に供給されることにより、ＮＡＮＤ型メモリセルにおけるデータの書き込みの際にワード線電圧の値の最適化が図られる。
【００２２】
第３の発明の半導体集積回路装置によれば、メモリセルアレイに対するデータの書き込み時に、書き込みが行われないビット線および選択されないワード線に供給される中間電位を最適値に設定することが可能になる。または、上記メモリセルアレイに対するデータの読み出し時に、選択されないワード線に供給される中間電位を最適値に設定することが可能になる。
【００２３】
【実施例】
以下、図面を参照してこの発明を実施例により説明する。
図１はこの発明をＮＡＮＤセル型のＥＥＰＲＯＭに実施したこの発明の第１の実施例の構成を示す回路図である。
【００２４】
図１において、メモリセルアレイ10は、図１２を参照して前述したように、それぞれ浮遊ゲートと制御ゲートを有するＮチャネルのＭＯＳＦＥＴからなるメモリセル11が複数個直列に接続されてなるＮＡＮＤセルと、このＮＡＮＤセルの両端側に直列に接続されたＮチャネルのＭＯＳＦＥＴからなる２個の選択ゲート12とが、全体として行列状に配列されて形成されている。
【００２５】
複数のワード線ＷＬは、同一行のメモリセル11の各制御ゲートに共通に１本づつ接続され、各ＮＡＮＤセルの一端側ドレインに接続された選択ゲート12はビット線ＢＬに、各ＮＡＮＤセルの他端側ソースに接続された選択ゲート12は共通ソース線Ｓに接続されている。
【００２６】
アドレスデコード回路13は、入力アドレス信号をデコードするデコーダ14と、このデコーダ14の出力に従って上記ワード線ＷＬに所定の電圧を供給するワード線ドライバ15とから構成されており、データの書き込み時、消去時及びデータの読み出し時にそれぞれアドレス信号に基づいて前記複数のワード線ＷＬを選択駆動する。
【００２７】
上記ワード線ドライバ15には、例えば 3.3Ｖの電源電圧Ｖcc及び０Ｖの基準電圧のほかに、例えば20Ｖの書き込み電圧ＶPP、例えば22Ｖの消去電圧ＶE 、例えば10Ｖの中間電圧ＶM 、データの読み出し時に非選択メモリセルの制御ゲートに印加するための低い中間電位（例えば 4Ｖ）の読み出し電圧ＶREが供給される。ビット線ドライバ16には、電源電圧Ｖcc及び中間電圧ＶM が供給される。
【００２８】
４個の高電圧発生回路17、17a 、18及び18a は、それぞれ対応して前記書き込み電圧ＶPP、消去電圧ＶE 、中間電圧ＶM 、読み出し電圧ＶREを発生するものであり、これらはほぼ同様に構成されている。
【００２９】
ここで、上記４個の高電圧発生回路のうち書き込み電圧ＶPP発生用の高電圧発生回路17を代表的に説明する。この書き込み電圧ＶPP発生用の高電圧発生回路17は、リングオシレータ19、昇圧回路20、電圧制限回路21及び電圧設定回路22とから構成されている。
【００３０】
上記昇圧回路20は、電源電圧Ｖccを昇圧して高電圧を得るものであり、例えば図１３を参照して前述したようにチャージポンプ回路を用いて構成されている。上記リングオシレータ19は、所定周期で発振し、上記昇圧回路20で使用される２相のクロック信号φ１、φ２（図１４参照）をそれぞれ発生する。
【００３１】
上記昇圧回路20の出力端には電圧制限回路21の一端が接続されており、昇圧回路20で得られた高電圧は電圧制限回路21によって一定値に制限される。また、電圧制限回路21の他端には電圧設定回路22が接続されており、この電圧設定回路22によって電圧制限回路21の他端の電圧が任意に設定される。これにより、書き込み電圧ＶPPの値が自由に変えられるようになっている。
【００３２】
図２は、図１中の書き込み電圧ＶPP発生用の高電圧発生回路17内の電圧制限回路21及び電圧設定回路22の詳細な構成を示す回路図である。
電圧制限回路21は、各カソードが上記昇圧回路20の出力端側に向いた状態（逆方向の向き）で直列接続された３個のツェナーダイオード23で構成されている。なお、各ツェナーダイオード23のツェナーブレークダウン電圧ＶZ は、その温度特性がほとんど無い例えば５Ｖ近傍の値に設定されている。このＶZ の値は、望ましくは４ないし７Ｖの範囲の値に設定される。従って、この電圧制限回路21におけるツェナーブレークダウン電圧は15Ｖ程度である。
【００３３】
電圧設定回路22は、電圧発生回路24、電圧比較回路25、参照用電圧発生回路26及び電圧降下用のＮチャネルのＭＯＳＦＥＴ27とから構成されている。
上記電圧発生回路24は、上記電圧制限回路21の他端と０Ｖの基準電圧との間に直列接続された９個の電圧分割用の抵抗Ｒ９〜Ｒ１と、これら各抵抗の直列接続点にそれぞれの一端が接続され、他端が共通接続された８個のＣＭＯＳトランスファゲート28とから構成されている。上記８個のＣＭＯＳトランスファゲート28のＮチャネル側及びＰチャネル側のゲートには、それぞれ対応して相補な一対の制御信号ＳＷ０，／ＳＷ０（ただし、／は反転を意味する）〜ＳＷ７，／ＳＷ７が供給される。
【００３４】
即ち、上記電圧設定回路22では、上記電圧制限回路21の他端の電圧ＶＡと基準電圧との間の電位差が９個の抵抗Ｒ９〜Ｒ１によって８通りに分割され、制御信号ＳＷ０，／ＳＷ０〜ＳＷ７，／ＳＷ７に応じていずれか一つのトランスファゲート28が導通制御されることにより、分割された８通りの電圧のいずれか一つが選択される。
【００３５】
上記電圧比較回路25は、ＰチャネルのＭＯＳＦＥＴ29，30及びＮチャネルのＭＯＳＦＥＴ31，32，33からなる差動型の演算増幅回路であり、上記電圧発生回路24で選択された電圧ＶB が一方の駆動用ＭＯＳＦＥＴであるＮチャネルのＭＯＳＦＥＴ31のゲートに供給される。そして、他方の駆動用ＭＯＳＦＥＴであるＮチャネルのＭＯＳＦＥＴ32のゲートには参照用電圧発生回路26で発生される後述する参照用電圧ＶR が供給され、この電圧比較回路25で両電圧ＶB 、ＶR が比較される。
【００３６】
なお、上記電圧比較回路25内のＮチャネルのＭＯＳＦＥＴ33のゲートには制御信号ＶONが供給され、この信号ＶONが“１”レベル（ 3.3Ｖ）にされてＭＯＳＦＥＴ33が導通した時に、電圧比較回路25の比較動作が行われる。また、この信号ＶONの論理レベルは、このＥＥＰＲＯＭにおけるデータの書き込み／読み出し制御信号Ｒ／Ｗに基づいて設定される。
【００３７】
上記参照用電圧発生回路26は、前記中間電圧ＶM 発生用の高電圧発生回路18から供給される中間電圧ＶM が直列接続された２個のツェナーダイオード34，35によって２分割され、さらにこの２分割された電圧が直列接続された２個の抵抗36，37によりその抵抗比に応じて分割されることにより、前記参照用電圧ＶR を安定に発生する。
【００３８】
上記電圧降下用のＭＯＳＦＥＴ27のドレインは上記電圧制限回路21の他端に接続され、ソースは基準電圧に接続され、そのゲートには上記電圧比較回路25の出力電圧が供給される。即ち、このＭＯＳＦＥＴ27は電圧比較回路25の出力に応じてゲート制御されることにより、そのドレイン・ソース間の導通抵抗が変化し、その導通抵抗に応じてドレイン・ソース間の降下電圧の値が変わり、この結果、上記電圧制限回路21の他端の電圧ＶA が設定される。
【００３９】
なお、上記電圧制限回路21の他端と電圧比較回路25内のＭＯＳＦＥＴ31のゲートとの間には、発振防止用のキャパシタ38が接続されている。
次に、図１、図２の回路における書き込み電圧ＶPP発生用の高電圧発生回路17の動作を説明する。
【００４０】
電源が投入された後に、リングオシレータ19が発振動作を開始し、前記クロック信号φ１、φ２が昇圧回路20に供給されることによって電源電圧Ｖccの昇圧が始まる。そして、昇圧回路20の出力電圧が十分に高くなった時、電圧制限回路21により、昇圧回路20の出力電圧が、１個のツェナーダイオードのツェナーブレークダウン電圧の３倍の電圧、即ち、５Ｖ×３＝15Ｖと、この電圧制限回路21の他端の電圧であるＶA との和の電圧である（15Ｖ＋ＶA ）に制限される。
【００４１】
いま仮に、制御信号ＳＷ３，／ＳＷ３がそれぞれ“１”レベル（ 3.3Ｖ）、 “０”レベル（０Ｖ）にされているとすると、図２中の電圧発生回路24内ではこの制御信号ＳＷ３，／ＳＷ３がゲートに入力されている１個のＣＭＯＳトランスファゲート28が導通する。この時、他のＣＭＯＳトランスファゲートは全て非導通になっている。この時、電圧発生回路24の出力電圧ＶB は次式で与えられる。
【００４２】
VB＝｛（R1＋R2＋R3＋R4＋R5）／（R1＋R2＋…＋R8＋R9）｝・VA …（１）
また、演算増幅回路の一般的な作用により、電圧比較回路25の両入力電圧ＶB 、ＶR は等しくなるので、R1＋R2＋R3＋R4＋R5＝RA、R6＋R7＋R8＋R9＝RBとすると、ＶA は次式で与えられる。
【００４３】
VA＝（１＋RB／RA）・VR …（２）
上記（２）式によれば、（ＲB ／ＲA ）の値を変えることによりＶA の電圧を変えることができ、これによりＶPPの値を自由に変えることができる。また、（ＲB ／ＲA ）の値は、電圧発生回路24内の８個のＣＭＯＳトランスファゲート28のどれを導通させるかによって決まり、これらＣＭＯＳトランスファゲート28の導通制御は制御信号ＳＷ０，／ＳＷ０〜ＳＷ７，／ＳＷ７の論理レベルの設定に応じてなされる。
【００４４】
いま、参照用電圧ＶR が例えば 2.5Ｖに設定されており、（ＲB ／ＲA ）の値が１に設定されているとすれば、ＶA の値は上記（２）式より５Ｖになり、従ってこの場合にはＶPP＝（15Ｖ＋ＶA ）＝（15Ｖ＋５Ｖ）＝20Ｖになる。
【００４５】
上記電圧制限回路21における制限電圧は、温度特性がほとんど無い３個のツェナーダイオード23で決定されるため、この電圧制限回路21におけるツェナーブレークダウン電圧である15Ｖは温度変動に対してほとんど変化しない。また、電圧制限回路21の他端の電圧も温度特性がほとんど無い参照用電圧ＶR に基づいて生成されるので、これも温度変動に対してほとんど変化しない。従って、ＶPPの値は温度変動に対する変化が少なく、かつある範囲内で自由にその値を変えることができる。
【００４６】
図３は、図１中の消去電圧ＶE 発生用の高電圧発生回路17a 内の電圧制限回路21及び電圧設定回路22の詳細な構成を示す回路図である。
この回路は、図２を参照して前述した回路と比べて、ＶE がＶPPと異なれば、電圧分割用の抵抗Ｒ９〜Ｒ１及び参照電圧ＶR 発生用の抵抗36、37の値が異なる。そして、電圧制限回路21により、昇圧回路20の出力電圧（消去電圧ＶE ）が、１個のツェナーダイオード23のツェナーブレークダウン電圧の３倍の電圧、即ち、５Ｖ×３＝15Ｖと、この電圧制限回路21の他端の電圧であるＶA （例えば７Ｖに設定される）との和の電圧である２２Ｖに制限される。
【００４７】
なお、消去電圧ＶE の値は、制御信号ＳＥ０，／ＳＥ０〜ＳＥ７，／ＳＥ７の論理レベルの設定に応じて電圧発生回路24内の８個のＣＭＯＳトランスファゲート28のどれを導通させるかによって自由に変えることができる。
【００４８】
図４は、図１中の中間電圧ＶM 発生用の高電圧発生回路18内の電圧制限回路21及び電圧設定回路22の詳細な構成を示す回路図である。
この回路は、図２を参照して前述した回路と比べて、電圧分割用の抵抗Ｒ９〜Ｒ１及び参照電圧ＶR 発生用の抵抗36、37の値と、電圧制限回路21が１個のツェナーダイオード23からなる点が異なる。そして、昇圧回路20の出力電圧（中間電圧ＶM ）が、電圧制限回路21の１個のツェナーダイオード23のツェナーブレークダウン電圧５Ｖと、この電圧制限回路21の他端の電圧であるＶA （例えば５Ｖに設定される）との和の電圧である１０Ｖに制限される。
【００４９】
なお、中間電圧ＶM の値は、制御信号ＳＭ０，／ＳＭ０〜ＳＭ７，／ＳＭ７の論理レベルの設定に応じて電圧発生回路24内の８個のＣＭＯＳトランスファゲート28のどれを導通させるかによって自由に変えることができる。
【００５０】
図５は、図１中の読み出し電圧ＶRE発生用の高電圧発生回路18a 内の電圧制限回路21及び電圧設定回路22の詳細な構成を示す回路図である。
この回路は、図２を参照して前述した回路と比べて、電圧分割用の抵抗Ｒ９〜Ｒ１及び参照電圧ＶR 発生用の抵抗36、37の値が異なり、さらに、電圧制限回路21が省略され、昇圧回路20の出力端側に直接に電圧降下用のＭＯＳＦＥＴ27のドレインが接続されている点が異なる。そして、ＶA が例えば４Ｖに設定されることにより、昇圧回路20の出力電圧（読み出し電圧ＶRE）が４Ｖに設定される。
【００５１】
なお、読み出し電圧ＶREの値は、制御信号ＳＲ０，／ＳＲ０〜ＳＲ７，／ＳＲ７の論理レベルの設定に応じて電圧発生回路24内の８個のＣＭＯＳトランスファゲート28のどれを導通させるかによって自由に変えることができる。
【００５２】
なお、図１中の４個の高電圧発生回路17、17a 、18及び18a に対してリングオシレータ19を１個のみ設け、クロック信号φ１、φ２を４個の高電圧発生回路17、17a 、18及び18a で共通に使用するようにしても良い。なお、上記実施例回路では参照電圧ＶR はＶPP、ＶE 、ＶRE発生のためにそれぞれ別個に設ける構成としているが、参照用電圧発生回路26は１個のみ設け、ＶPP、ＶE 、ＶREで共用するようにしてもよい。また、図２乃至図５中の８個のＣＭＯＳトランスファゲート28に代えて、ＮＭＯＳトランジスタ単独あるいはＰＭＯＳトランジスタ単独からなるトランスファゲートを用いてもよい。但し、この場合、ＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタの閾値電圧による転送電圧降下を防止するために、そのゲートには電源電圧Ｖccとは異なる電圧を加える必要がある。
【００５３】
次に、図１のＥＥＰＲＯＭにおけるデータの書き込み、消去、読み出しの基本動作を説明する。
データの書き込み、消去、データの読み出しに際して、ワード線ドライバ15及びビット線ドライバ16は、ワード線ＷＬ及びビット線ＢＬに対して所要の電圧をそれぞれ選択的に供給する。
【００５４】
即ち、ＮＡＮＤセルに対するデータの書き込みは、図１２を参照して前述したように、ビット線から遠い方のメモリセルから順次行われる。選択されたメモリセルの制御ゲートには書き込み電圧ＶPPが印加され、これよりビット線側にある非選択メモリセルの制御ゲート及び選択ゲートには中間電圧ＶM が印加され、ビット線にはデータに応じて０Ｖまたは中間電圧ＶM が印加される。この時、ビット線の電圧は非選択メモリセルを転送されて選択メモリセルのドレインまで伝わり、書き込みデータが“０”の時は、選択メモリセルの浮遊ゲートとドレインとの間に高電界が加わり、ドレインから浮遊ゲートに電子がトンネル注入され、閾値が正方向に移動する。また、書き込みデータが“１”の時には、閾値は変化しない。
【００５５】
ＮＡＮＤセルに対するデータの消去は、ＮＡＮＤセル内の全てのメモリセルに対して同時に行われる。即ち、全ての制御ゲート、選択ゲートのゲートに０Ｖが印加され、図示しないｐ型ウェル及びｎ型基板に対し昇圧された消去電圧ＶE が印加される。これにより全てのメモリセルにおいて浮遊ゲートの電子がｐ型ウェルに放出され、閾値が負方向に移動する。
【００５６】
ＮＡＮＤセルに対するデータの読み出しは、選択されたメモリセルの制御ゲートに０Ｖの基準電圧が印加され、それ以外のメモリセル（非選択メモリセル）の制御ゲートには読み出し電圧ＶREが印加され、選択ゲートには電源電圧Ｖcc（例えば 3.3Ｖ）が印加され、選択メモリセルで電流が流れるか否かが図示しないセンスアンプにより検出されることにより行われる。
【００５７】
なお、従来のＥＥＰＲＯＭにおけるデータの読み出し時には、非選択メモリセルの制御ゲートに印加される電圧は電源電圧Ｖccが直接に用いられていた。この非選択メモリセルの制御ゲートの印加電圧は、書き込み後のメモリセルの閾値を越える電圧でなければならない。
【００５８】
メモリセルの閾値の分布が０．５〜３Ｖ程度の場合、Ｖcc＝５Ｖであれば、上記条件を満たすので、非選択メモリセルはトランスファゲートとしての機能を果たす。
【００５９】
しかし、Ｖccが低電圧化され、Ｖcc＝３．３Ｖになれば、メモリセルの閾値の上限に対してマージンが少なくなる。マージンが少なくなると、読み出し電流が低減し、ランダムアクセスタイムが遅くなり、仕様を満足しなくなるだけでなく、閾値の上限値がＶccを越えることになると完全に不良になる。
【００６０】
そこで、非選択メモリセルの制御ゲートに印加される電圧を、Ｖccを越える値に設定する必要がある。この設定値は、上限があり、あまり高くし過ぎると、長期（例えば５〜１０年）のうちにメモリセル内の閾値を徐々に上昇させるように働き、誤動作を起こさせる原因（リード・リテンション；Read Retentionの劣化）となる。
【００６１】
従って、読み出し電圧ＶREには最適値が存在し、本例では、Ｖcc＝３．３Ｖの場合にＶRE＝４Ｖに設定されている。
図６は、前記制御信号ＳＷ０〜ＳＷ７，ＳＥ０〜ＳＥ７，ＳＭ０〜ＳＭ７，ＳＲ０〜ＳＲ７の発生回路の一例を示している。
【００６２】
図６において、50は本実施例のＥＥＰＲＯＭの動作を制御するための８ビットの制御信号が与えられる外部端子である。これら外部端子50に与えられる制御信号は８ビットのレジスタ51に供給され、記憶される。このレジスタ51に記憶された信号はコマンドデコーダ52でデコードされ、制御回路53に供給される。この制御回路53は、ＥＥＰＲＯＭの通常動作およびテスト動作を制御する。
【００６３】
４個のデコーダ54は、対応して設けられている４個の選択回路56を介して供給される例えば３ビットのデータ信号をデコードしてそれぞれ対応して８つの制御信号ＳＷ０〜ＳＷ７、ＳＥ０〜ＳＥ７，ＳＭ０〜ＳＭ７，ＳＲ０〜ＳＲ７を発生するものである。これら各信号の反転信号は図示しないインバータを用いて形成することができる。
【００６４】
上記４個の選択回路56は、制御回路53により制御され、対応して設けられている４個の記憶回路55側からの３ビットのデータ信号、あるいは、前記レジスタ51に記憶されている例えば第６ビット目乃至第８ビット目からなる３ビットのデータ信号を選択して対応するデコーダ54に供給する。
【００６５】
上記４個の記憶回路55は、それぞれ対応して書き込み電圧ＶPP、消去電圧ＶE 、中間電圧ＶM 、読み出し電圧ＶREを設定するための３ビットの制御データを記憶するためのものであり、それぞれ複数個の不揮発性素子が用いられて構成されている。
【００６６】
４個の書き込み回路77は、前記制御回路53により個別に動作が制御され、制御データの書き込み時には、それぞれ対応する上記４個の記憶回路55に対して制御データ（書き込みデータ）に応じて書き込み用の高電圧を供給する。上記制御データは、制御データ供給回路78あるいは前記レジスタ51から供給される。
【００６７】
即ち、上記各記憶回路55において、71、72、73はそれぞれ前記メモリセル11と同様に浮遊ゲートと制御ゲートを有するＮチャネルのＭＯＳＦＥＴであり、これら各ＭＯＳＦＥＴ71、72、73のソースは０Ｖの基準電圧に接続され、ドレインはそれぞれ対応して負荷抵抗74、75、76を介して電源電圧Ｖccに接続されている。
【００６８】
また、上記ＭＯＳＦＥＴ71、72、73の制御ゲートとドレインは前記４個の書き込み回路77のうちの対応する１つに接続されており、制御データの書き込み時に書き込み回路77から出力される書き込み用の高電圧がこれらＭＯＳＦＥＴ71、72、73の制御ゲート及びドレインに供給される。また、上記ＭＯＳＦＥＴ71、72、73のドレインの信号が４個の選択回路56のうちの対応する１つに供給される。
【００６９】
次に、本実施例のＥＥＰＲＯＭのテストモード時に、書き込み電圧ＶPP、消去電圧ＶE の最適値を表わすデータを設定して記憶するための制御回路の一例およびその制御動作の一例について、代表的に、書き込み電圧ＶPPを設定する場合を例に説明する。
【００７０】
図７は、書き込み電圧ＶPPの最適値を表わすデータを設定して記憶するための制御回路の一例を示している。
図７において、80は書き込み電圧ＶPPを変化させ得る書き込み電圧ＶPP可変回路であり、図１中に示した書き込み電圧ＶPP発生用の高電圧発生回路17と、図６中に示した制御信号ＳＷ０〜ＳＷ７発生用のデコーダ54およびそれに対応する記憶回路55、書き込み回路77などを含む。81は書き込み時間を規定するための例えば１０μｓの書き込みパルスを発生する書き込みパルス発生回路である。
【００７１】
10は図１中に示したＮＡＮＤ型セルのメモリセルアレイ、82は上記メモリセルアレイ10の各カラムに対応して設けられたビット線電位センス増幅用のセンスアンプ、83は上記各センスアンプ82に対応して接続され、カラム選択信号によりスイッチ制御されるカラムスイッチ、84は上記各カラムスイッチ83の一端側に共通に接続された入出力データ線である。さらに、上記各センスアンプ82のセンス出力が一括され、上記メモリセルアレイ10の各カラムのメモリセルからの読み出しデータがデータ比較回路85に入力するように接続されている。このデータ比較回路85は、データの書き込みに際して上記入出力データ線84に与えられる書き込みデータも入力するように接続されており、２つの入力データを比較して一致するか否かを判定し、一致する場合に出力信号YESを活性化させ、一致しない場合には出力信号NO を活性化させ、再書き込みを行わせる。
【００７２】
86は上記データ比較回路85の出力信号NO の発生回数（換言すれば、書き込みパルスの発生回数）を計数する書き込み回数カウンタ回路である。87は上記カウンタ回路86の出力値（計数値）ｎに対応して適切な書き込み電圧ＶPP設定用の制御データを出力するように構成され、制御データ出力を前記書き込み回路77に書き込みデータとして供給するデータテーブルである。
【００７３】
図８は、図７の制御回路による書き込み電圧設定のための制御動作の流れの一例を示すフローチャートである。
まず、この制御動作の概要を述べる。ＥＥＰＲＯＭをテストモードに設定し、メモリセルに対するデータの書き込みを行った後に上記メモリセルの記憶データの読み出しを行うことによりデータの書き込みが正しく行われているか否かを検証する一連の制御を行い、この一連の制御を上記書き込みが正しく行われるまで必要に応じて繰り返す。
【００７４】
そして、上記一連の制御の実行回数を表わす検証回数データを保持し、この検証回数データを予め設定された所定の回数を表わす設定回数データと比較し、比較結果に応じて、書き込み電圧ＶPP発生用の高電圧発生回路17中の昇圧回路20の出力側の電圧設定回路22を制御するための制御データを設定して上記昇圧回路20の出力電圧が最適値となるように制御すると共に、この制御データを不揮発性記憶回路55に記憶しておく。これにより、記憶した制御データを用いて、ＥＥＰＲＯＭの通常動作時における書き込み電圧ＶPPを最適値に設定することが可能になる。
【００７５】
なお、上記昇圧回路20の出力電圧を変化させる場合、検証回数が設定回数より多いと、書き込み能力を高くするために前記昇圧回路20の出力電圧が高くなるように制御し、検証回数が設定回数より少ないと、書き込み消去の能力を低くするために前記昇圧回路20の出力電圧が低くなるように制御することにより、昇圧回路20の出力電圧が最適値となるように自動的に調整することが可能となる。
【００７６】
これにより、製造後におけるデータ書き込み電圧の調整・検査などに要する時間の短縮を図ることが可能となる。
また、必要に応じて前記回数比較結果と制御データ出力との対応関係を変更することにより、データ書き込み電圧値を容易に変更することが可能となる。
【００７７】
次に、上記した書き込み電圧設定のための制御動作を詳細に説明する。
ステップＳ１では、外部から入力する制御データをレジスタ51に記憶させる。ステップＳ２では、上記レジスタ51に記憶されたデータに基づいて、昇圧回路20から例えば１８Ｖの初期電圧Ｖppw を発生させ、書き込みパルス発生回路81から１０μｓの書き込みパルスを発生させ、この書き込みパルスと前記初期電圧Ｖppw を用いてメモリセルアレイ10のメモリセルに１回目のデータの書き込みを行う。この場合、書き込みデータのパターンの設定は、通常のＥＥＰＲＯＭと同様に行い、例えば一括書き込みパターンを設定する。
【００７８】
この書き込みの終了後、ベリファイのためにメモリセルからデータを読み出し、書き込む前のデータと比較する。比較出力信号NO が活性化した場合（メモリセルの中に未書き込みのものが存在する場合）には、再び前記したような１０μｓの書き込みパルスと初期電圧Ｖppw を用いてメモリセルアレイのメモリセルに２回目のデータの書き込み（上書き）を行う。
【００７９】
このような書き込み、読み出し、比較の一連の動作を、全てのメモリセルが正常に書き込まれるまで必要に応じて繰り返す。そして、全てのメモリセルが正常に書き込まれていれば、比較出力信号YESが活性化し、ステップＳ３に移る。
【００８０】
ステップＳ３では、前記比較出力信号YESを受けて、前記ステップＳ２で比較出力信号YESが活性化するまでに要した書き込み時間が仕様内であるか（実際には、マージンを考慮して書き込み時間の仕様よりも短い時間内であるか）否かのチェックを開始する。
【００８１】
この場合、書き込み回数が所定回数ｋ以下であるか否かによってチェックするものとし、書き込み時間の仕様として、最大書き込み時間が例えば５０μｓであるとすると、前記ステップＳ２における書き込みパルスの発生回数ｎを計数し、計数値ｎが４以下であるか否かをチェックする。
【００８２】
計数値ｎが４以下である場合（書き込み時間の仕様を満たしている場合）には、この時のレジスタ51に記憶されている制御データを書き込み電圧記憶用の記憶回路55に書き込み、この段階で書き込み電圧の設定に関する制御を終了する。
【００８３】
これに対して、計数値ｎが４を越えた場合（書き込み時間の仕様を満たしていない場合）には、計数値ｎをデータテーブル87に入力し、ステップＳ４に移る。
ステップＳ４では、前記データテーブル87から計数値入力に対応して出力する書き込み電圧ＶPP設定用の制御データを書き込み電圧記憶用の記憶回路55に書き込み、この制御データに基づいて書き込み電圧ＶPP可変回路内のデコーダ54が書き込み電圧ＶPPを所定量ΔＶPP（例えば０．５Ｖ）だけ上昇させるように制御信号ＳＷ０〜ＳＷ７を自動的に変化させた後、前記ステップＳ２における書き込みパルス発生動作に戻る。
【００８４】
ここで、上記データテーブル87における入力（書き込み回数の計数値ｎ）と制御データ出力（書き込み電圧ＶPP設定値）との関係の一例を、図９中にｏ印で示している。
【００８５】
このデータテーブル87において、計数値ｎが前記書き込み回数の設定値（本例では４）に等しい場合には、前記書き込み電圧ＶPPの初期値ＶPPW を設定する制御データが出力するように作成されている。
【００８６】
また、計数値ｎが上記設定値より大きい場合には、書き込み電圧ＶPPを初期値ＶPPW よりも大きく設定する制御データが出力する。例えば計数値が５または６の場合にはＶPP＝ＶPPW ＋ΔＶPP＝１８．５Ｖ、計数値が７または８の場合にはＶPP＝ＶPPW ＋２ΔＶPP＝１９Ｖ、計数値が９以上の場合にはＶPP＝ＶPPW ＋３ΔＶPP＝１９．５Ｖとなるような制御データが出力するように作成されている。
【００８７】
前記したようにステップＳ２における書き込みパルス発生動作に戻った場合には、ステップＳ２の計数値が４以下になるまで、ステップＳ４を繰り返し実行する。この結果、ステップＳ２の計数値が４以下になった場合の記憶回路55の記憶データは、書き込み電圧ＶPPを適正値に設定するデータとなっているので、この段階で書き込み電圧の設定に関する制御を終了する。
【００８８】
なお、上記実施例では、書き込み回数の計数値ｎをその許容上限値と比較し、必要に応じて書き込み電圧ＶPPをΔＶPPだけ上昇させたが、書き込み回数の許容上限値と許容下限値を設定する場合には、書き込み回数の計数値ｎをその許容範囲と比較し、必要に応じて書き込み電圧ＶPPをΔＶPPだけ上昇させたり下降させるように制御すればよい。
【００８９】
この場合には、例えば図９に示したような前記データテーブルを用い、書き込み回数の計数値が許容上限値より大きい場合には、書き込み電圧ＶPPを初期値ＶPPW よりも大きく設定する制御データを出力させ、計数値が許容下限値より小さい場合には、書き込み電圧ＶPPを初期値ＶPPW よりも小さく設定する制御データを出力させる。例えば計数値が１〜３の場合にはＶPP＝ＶPPW −ΔＶPP＝１７．５Ｖとなるような制御データを出力させる。
【００９０】
また、書き込み電圧ＶPPの許容上限値の設定を優先させるために書き込み回数の下限値を規定する場合には、書き込み回数の計数値をその下限値と比較し、計数値が下限値より小さい時には書き込み電圧ＶPPをΔＶPPだけ下降させるように制御すればよい。
【００９１】
この場合には、例えば図１０に示すような書き込み回数の計数値ｎ入力と制御データ出力に対応する書き込み電圧ＶPP設定値との関係を有するデータテーブルを用意しておき、これを使用する。
【００９２】
このデータテーブルは、計数値ｎが前記書き込み回数の下限の設定値（本例では４）に等しい場合には前記書き込み電圧ＶPPの初期値ＶPPW を設定する制御データが出力する。また、計数値ｎが上記設定値より小さい場合には、書き込み電圧ＶPPを初期値ＶPPW よりもΔＶPPステップで小さく設定する制御データが出力する。例えば計数値が１〜３の場合にはＶPP＝ＶPPW −ΔＶPPとなるような制御データが出力する。なお、計数値ｎが上記設定値より大きい場合には、書き込み電圧ＶPPを初期値ＶPPW よりもΔＶPPステップで大きく設定する制御データが出力する。例えば計数値が５〜９の場合にはＶPP＝ＶPPW ＋ΔＶPPとなるような制御データが出力する。
【００９３】
また、ＥＥＰＲＯＭにおいて、データの消去に際して、データの消去動作を複数回に分けて行うものとし、消去後にデータの読み出しを行い、読み出されたデータが消去データと等しくなるまでデータの消去及び消去後の読み出し動作を必要に応じて繰り返し、読み出されたデータが消去データと等しくなった時に消去動作を終了させるように制御する場合には、上記した書き込み電圧ＶPPの制御系に準じて消去電圧ＶE の制御系を構成し、上記したような書き込み電圧ＶPPを最適値に設定する制御に準じて消去電圧ＶE 制御することにより、消去電圧ＶE も最適値に設定することが可能である。
【００９４】
この場合、消去パルス発生回路、消去回数カウンタ回路、消去回数の計数値入力と消去電圧ＶE 設定用制御データ出力との関係を有するデータテーブルなどを用意しておき、これらを使用する。
【００９５】
なお、前記したようなデータテーブルの内容（書き込み回数の計数値入力と書き込み電圧ＶPP設定用制御データ出力との関係、消去回数の計数値ｎ入力と消去電圧ＶE 設定用制御データ出力との関係）は、メモリセルのトンネル酸化膜厚、浮遊ゲート・制御ゲート間の膜厚やメモリセル構造によって変化するので、最適な関係を予め決定しておく。また、このデータテーブルは、ＲＯＭや不揮発性メモリを用いて構成することにより、メモリセルの書き込み特性、消去特性や仕様を変更した場合にもデータテーブルの内容を容易に変更することが可能である。
【００９６】
また、上記実施例で述べた制御動作は、全てＥＥＰＲＯＭのチップ内部で自動的に行わせているが、制御回路をチップ内に搭載しきれない場合には、必要に応じて一部の回路を省略してチップ外部から制御するように変更してもよい。
【００９７】
また、上記したような制御回路の制御機能の一部は、ＥＥＰＲＯＭのチップ上にマイコンを搭載する（あるいは、マイコンが搭載されている場合には、これを利用する）ことにより、ソフトウェア的に処理させることも可能である。
【００９８】
次に、本実施例のＥＥＰＲＯＭのテストモード時に、中間電位ＶM 、読み出し電位ＶREの最適値を表わすデータを設定するための制御御動作の一例について、代表的に、読み出し電位ＶREを設定する場合を例にとり、図６を参照しながら説明する。
【００９９】
記憶回路55に不揮発的に記憶されている読み出し電位ＶRE設定用の制御データ（初期値）に基づいて発生する制御信号ＳＲ０〜ＳＲ７により設定される読み出し電位ＶREを変更する必要が生じた場合、外部から所望の制御データを入力し、この制御データを前記選択ゲート56により選択させて前記デコーダ54に供給するように制御することにより、読み出し電位ＶREを変化させることができる。そして、データの読み出し動作および必要に応じて上記した制御データ入力を変化させる制御を、読み出し電位ＶREの最適値が見つかるまで繰り返す。この後、読み出し電位ＶREの最適値に対応する制御データ（修正データ）を前記記憶回路55に記憶させる。
【０１００】
このような制御を行うことにより、ＥＥＰＲＯＭの製造後においても、読み出し電位ＶREを容易に変更することが可能になる。
なお、上記実施例では電源電圧Ｖccが 3.3Ｖの場合を説明したが、その他の電源電圧（例えば５Ｖ等）を使用する場合にも本発明を適用することができる。
【０１０１】
【発明の効果】
以上説明したように本発明の半導体集積回路装置によれば、最適値を有するデータ書き込み用および消去用の電圧をチップ内でほぼ自動的かつ安定に発生でき、製造後におけるデータ書き込み用および消去用の電圧の設定・検査などに要する工数・時間を短縮し、製造コストの低減を図ることができる。また、必要に応じてデータ書き込み用および消去用の電圧値を仕様内に容易に変更でき、歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＮＡＮＤセル型のＥＥＰＲＯＭの一部を示す回路図。
【図２】図１中の書き込み電圧発生用の高電圧発生回路の一例を示す回路図。
【図３】図１中の消去電圧発生用の高電圧発生回路の一例を示す回路図。
【図４】図１中の中間電圧発生用の高電圧発生回路の一例を示す回路図。
【図５】図１中の読み出し電圧発生用の高電圧発生回路の一例を示す回路図。
【図６】図１中の各高電圧発生回路を制御するための制御信号ＳＷ０〜ＳＷ７，ＳＥ０〜ＳＥ７，ＳＭ０〜ＳＭ７，ＳＲ０〜ＳＲ７の発生回路の一例を示す回路図。
【図７】図２の書き込み電圧発生用の高電圧発生回路で発生する書き込み電圧の最適値を表わす制御データを設定・記憶するための制御回路の一例を示すブロック図。
【図８】図７の制御回路による書き込み電圧設定のための制御動作の流れの一例を示すフローチャートの図。
【図９】図７中のデータテーブルにおける入力（書き込み回数の計数値ｎ）と制御データ出力（書き込み電圧ＶPP設定値）との関係の一例を示す図。
【図１０】図７中のデータテーブルにおける入力（書き込み回数の計数値ｎ）と制御データ出力（書き込み電圧ＶPP設定値）との関係の他の例を示す図。
【図１１】ＮＡＮＤセル型のＥＥＰＲＯＭの一つのメモリセルを示す断面図。
【図１２】図１１のメモリセルを用いたＮＡＮＤセルの回路図。
【図１３】従来の高電圧発生回路の回路図。
【図１４】図１３の高電圧発生回路で使用される２相のクロック信号の波形図。
【符号の説明】
10…メモリセルアレイ、11…メモリセル、12…選択ゲート、13…アドレスデコード回路、14…デコーダ、15…ワード線ドライバ、16…ビット線ドライバ、17，17a,18,18a…高電圧発生回路、19…リングオシレータ、20…昇圧回路、21…電圧制限回路、22…電圧設定回路、50…外部端子、51…レジスタ、52…コマンドデコーダ、53…制御回路、54…デコーダ、55…記憶回路、77…書き込み回路、81…書き込みパルス発生回路、82…センスアンプ、85…データ比較回路、86…書き込み回数カウンタ回路、87…データテーブル、ＢＬ…ビット線、ＷＬ…ワード線、Ｒ９〜Ｒ１…電圧分割用の抵抗。
Claims (4)
- ビット線と、
ワード線と、
浮遊ゲート及び制御ゲートを有し、ドレインとソースのいずれかが前記ビット線に接続され、前記制御ゲートが前記ワード線に接続され、閾値電圧を可変することによりデータを保持するメモリセルと、
電源電圧を書き込み電圧まで昇圧する昇圧回路と、
前記ビット線に接続され、前記ビット線を介して前記メモリセルより読み出したデータを検証し、前記データが不一致のとき第１の出力信号を出力し、データが一致のとき第２の出力信号を出力するデータ比較回路と、
前記昇圧回路の出力端に接続され、前記データ比較回路から前記第１の出力信号が供給されたとき前記昇圧回路から供給される前記書き込み電圧を前記ワード線に供給し、前記データを前記メモリセルに書き込む回路と、
前記データ比較回路の出力端に接続され、前記第１の出力信号を入力して書き込み回数を計数し、前記データ比較回路から出力された前記第２の出力信号を入力して書き込み回数データを出力する書き込み回数カウンタ回路と、
前記書き込み回数カウンタ回路の出力端に接続され、前記書き込み回数と前記書き込み電圧との対応関係を記憶し、書き込み回数データに応じた書き込み電圧データを出力するデータテーブルと、
前記データテーブルの出力端に接続され、前記書き込み電圧データを記憶する記憶素子と、
前記書き込み電圧データを前記記憶素子内に書き込む書き込み回路と、
一端が前記昇圧回路の出力端に接続され、他端の電圧に応じて前記書き込み電圧を変化させる電圧制限回路と、
前記電圧制限回路の他端に接続され、前記電圧制限回路の他端の電圧を分圧する電圧設定回路と、
書き込みモード時に前記記憶素子の前記書き込み電圧データをデコードし、前記書き込み電圧が前記書き込み電圧データに応じた電圧に設定されるように前記電圧設定回路を制御する制御回路と
を具備することを特徴とする半導体記憶装置。 - ビット線と、
ワード線と、
浮遊ゲート及び制御ゲートを有し、ドレインとソースのいずれかが前記ビット線に接続され、前記制御ゲートが前記ワード線に接続され、閾値電圧を可変することによりデータを保持するメモリセルと、
電源電圧を消去電圧まで昇圧する昇圧回路と、
前記ビット線に接続され、前記ビット線を介して前記メモリセルより読み出したデータを検証し、前記データが不一致のとき第１の出力信号を出力し、データが一致のとき第２の出力信号を出力するデータ比較回路と、
前記昇圧回路の出力端に接続され、前記データ比較回路から前記第１の出力信号が供給されたとき前記昇圧回路から供給される前記消去電圧を基板に供給し、前記メモリセルのデータを消去する回路と、
前記データ比較回路の出力端に接続され、前記第１の出力信号を入力して消去回数を計数し、前記データ比較回路から出力された前記第２の出力信号を入力して前記消去回数データを出力する消去回数カウンタ回路と、
前記消去回数カウンタ回路の出力端に接続され、前記消去回数と前記消去電圧との対応関係を記憶し、消去回数データに応じた消去電圧データを出力するデータテーブルと、
前記データテーブルの出力端に接続され、前記消去電圧データを記憶する記憶素子と、
前記消去電圧データを前記記憶素子内に書き込む書き込み回路と、
一端が前記昇圧回路の出力端に接続され、他端の電圧に応じて前記消去電圧を変化させる電圧制限回路と、
前記電圧制限回路の他端に接続され、前記電圧制限回路の他端の電圧を分圧する電圧設定回路と、
消去モード時に前記記憶素子の前記消去電圧データをデコードし、前記消去電圧が前記消去電圧データに応じた電圧に設定されるように前記電圧設定回路を制御する制御回路と
を具備することを特徴とする半導体記憶装置。 - それぞれが浮遊ゲート及び制御ゲートを有する複数のメモリセルがドレインとソースを共有するように直列接続されたＮＡＮＤ型メモリセルと、
前記ＮＡＮＤ型メモリセルの一端のメモリセルに制御ゲートを介して接続されたビット線と、
前記複数のメモリセルの各制御ゲートに接続された複数のワード線と、
電源電圧を書き込み電圧まで昇圧する昇圧回路と、
前記ビット線に接続され、前記ビット線を介して前記メモリセルより読み出したデータを検証し、前記データが不一致のとき第１の出力信号を出力し、データが一致のとき第２の出力信号を出力するデータ比較回路と、
前記昇圧回路の出力端子に接続され、前記データ比較回路から前記第１の出力信号が供給されたとき前記昇圧回路から供給される前記書き込み電圧を選択された前記ワード線に供給し、前記データを前記メモリセルに書き込む回路と、
前記データ比較回路の出力端に接続され、前記第１の出力信号を入力して書き込み回数を計数し、前記データ比較回路から出力された前記第２の出力信号を入力して書き込み回数データを出力する書き込み回数カウンタ回路と、
前記書き込み回数カウンタ回路の出力端に接続され、前記書き込み回数と前記書き込み電圧との対応関係を記憶し、書き込み回数データに応じた書き込み電圧データを出力するデータテーブルと、
前記データテーブルの出力端に接続され、前記書き込み電圧データを記憶する記憶素子と、
前記書き込み電圧データを前記記憶素子内に書き込む書き込み回路と、
一端が前記昇圧回路の出力端に接続され、他端の電圧に応じて前記書き込み電圧を変化させる電圧制限回路と、
前記電圧制限回路の他端に接続され、前記電圧制限回路の他端の電圧を分圧する電圧設定回路と、
書き込みモード時に前記記憶素子の前記書き込み電圧データをデコードし、前記書き込み電圧が前記書き込み電圧データに応じた電圧に設定されるように前記電圧設定回路を制御する制御回路と
を具備することを特徴とする半導体記憶装置。 - 行列状に配置され、同一のカラムのセルがビット線に接続された複数のメモリセルと、
前記ビット線に接続され、前記ビット線を介して前記メモリセルより読み出したデータを検証し、前記データが不一致のとき第１の出力信号を出力し、データが一致のとき第２の出力信号を出力するデータ比較回路と、
前記データ比較回路の出力端に接続され、前記第１の出力信号を入力して書き込み回数を計数し、前記データ比較回路から出力された前記第２の出力信号を入力して書き込み回数データを出力する書き込み回数カウンタ回路と、
前記書き込み回数データが供給され、記憶された対応関係に応じて前記書き込み回数データに対応する制御信号を出力するデータテーブルと、
前記制御信号が供給され、書き込み動作の間前記制御信号に応じて出力電圧が高くなるように、または低くなるように制御された電圧を前記メモリセルに供給する高電圧発生回路と
を具備することを特徴とする半導体記憶装置。
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| JP2000228094A (ja) * | 1999-02-04 | 2000-08-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2001307487A (ja) * | 2000-02-14 | 2001-11-02 | Mitsubishi Electric Corp | 半導体装置 |
| US6205055B1 (en) * | 2000-02-25 | 2001-03-20 | Advanced Micro Devices, Inc. | Dynamic memory cell programming voltage |
| JP4057756B2 (ja) * | 2000-03-01 | 2008-03-05 | 松下電器産業株式会社 | 半導体集積回路 |
| JP2002100192A (ja) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | 不揮発性半導体メモリ |
| JP4559606B2 (ja) * | 2000-09-28 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| JP2002133885A (ja) * | 2000-10-30 | 2002-05-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US6738289B2 (en) * | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
| US6842381B2 (en) * | 2002-01-25 | 2005-01-11 | Taiwan Semiconductor Manufacturing Co. | Method of marginal erasure for the testing of flash memories |
| US7114084B2 (en) * | 2002-03-06 | 2006-09-26 | Micron Technology, Inc. | Data controlled programmable power supply |
| US6621745B1 (en) * | 2002-06-18 | 2003-09-16 | Atmel Corporation | Row decoder circuit for use in programming a memory device |
| KR100550790B1 (ko) * | 2003-03-07 | 2006-02-08 | 주식회사 하이닉스반도체 | 플래시 메모리용 드레인 펌프 |
| US6947328B1 (en) * | 2003-12-29 | 2005-09-20 | Intel Corporation | Voltage level shifter |
| US7154785B2 (en) * | 2004-06-25 | 2006-12-26 | Micron Technology, Inc. | Charge pump circuitry having adjustable current outputs |
| EP1785998A1 (en) * | 2004-08-30 | 2007-05-16 | Spansion LLC | Semiconductor device, semiconductor device testing method, and data writing method |
| US7395466B2 (en) * | 2005-12-30 | 2008-07-01 | Intel Corporation | Method and apparatus to adjust voltage for storage location reliability |
| JP4901348B2 (ja) * | 2006-07-20 | 2012-03-21 | 株式会社東芝 | 半導体記憶装置およびその制御方法 |
| US7593259B2 (en) | 2006-09-13 | 2009-09-22 | Mosaid Technologies Incorporated | Flash multi-level threshold distribution scheme |
| JP4921953B2 (ja) * | 2006-12-25 | 2012-04-25 | 株式会社東芝 | 半導体集積回路装置及び半導体記憶装置のテスト方法 |
| KR100843037B1 (ko) * | 2007-03-27 | 2008-07-01 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 이의 소거 방법 |
| US8031521B1 (en) * | 2008-05-20 | 2011-10-04 | Marvell International Ltd. | Reprogramming non-volatile memory devices for read disturbance mitigation |
| KR100953045B1 (ko) * | 2008-05-23 | 2010-04-14 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 프로그램 방법 |
| KR101464255B1 (ko) * | 2008-06-23 | 2014-11-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것을 포함한 시스템 |
| KR100996108B1 (ko) * | 2009-01-21 | 2010-11-22 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 프로그램 방법 |
| JP2010176750A (ja) * | 2009-01-29 | 2010-08-12 | Oki Semiconductor Co Ltd | 不揮発性半導体メモリ及びそのリーク不良検出方法 |
| JP5426250B2 (ja) * | 2009-06-26 | 2014-02-26 | 三星電子株式会社 | 不揮発性半導体メモリの放電回路 |
| JP2012027969A (ja) * | 2010-07-21 | 2012-02-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP7082473B2 (ja) * | 2017-11-09 | 2022-06-08 | ローム株式会社 | 半導体記憶装置 |
| TWI657446B (zh) | 2018-05-29 | 2019-04-21 | 華邦電子股份有限公司 | 電阻式記憶體及寫入方法 |
| CN110660432B (zh) * | 2018-06-29 | 2021-07-30 | 华邦电子股份有限公司 | 电阻式存储器及写入方法 |
| US10636486B1 (en) | 2019-03-26 | 2020-04-28 | Winbond Electronics Corp. | Resistive memory and control method thereof |
| TWI714267B (zh) * | 2019-09-18 | 2020-12-21 | 華邦電子股份有限公司 | 非揮發性記憶體及其資料寫入方法 |
| CN112634962B (zh) * | 2019-10-08 | 2023-12-08 | 华邦电子股份有限公司 | 非易失性存储器及其数据写入方法 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1224062B (it) * | 1979-09-28 | 1990-09-26 | Ates Componenti Elettron | Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile |
| JPS5862699A (ja) * | 1981-10-09 | 1983-04-14 | シャープ株式会社 | 音声認識装置 |
| JPS5862739A (ja) * | 1981-10-12 | 1983-04-14 | Nec Corp | 単音節音声認識装置における標準パタ−ン更新方式 |
| JPH0713879B2 (ja) * | 1985-06-21 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| US4718041A (en) * | 1986-01-09 | 1988-01-05 | Texas Instruments Incorporated | EEPROM memory having extended life |
| JPS63251999A (ja) * | 1987-04-08 | 1988-10-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0715799B2 (ja) * | 1987-06-30 | 1995-02-22 | 日本電気株式会社 | 半導体記憶装置 |
| JPS6432494A (en) * | 1987-07-27 | 1989-02-02 | Mitsubishi Electric Corp | Non-volatile semiconductor storage device |
| JPH0778997B2 (ja) * | 1987-10-30 | 1995-08-23 | 株式会社東芝 | 不揮発性半導体メモリ |
| CA1301261C (en) * | 1988-04-27 | 1992-05-19 | Wayne D. Grover | Method and apparatus for clock distribution and for distributed clock synchronization |
| US5268870A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Flash EEPROM system and intelligent programming and erasing methods therefor |
| US5247480A (en) * | 1989-05-02 | 1993-09-21 | Kabushiki Kaisha Toshiba | Electrically erasable progammable read-only memory with nand cell blocks |
| EP0432481A3 (en) * | 1989-12-14 | 1992-04-29 | Texas Instruments Incorporated | Methods and apparatus for verifying the state of a plurality of electrically programmable memory cells |
| US5200920A (en) * | 1990-02-08 | 1993-04-06 | Altera Corporation | Method for programming programmable elements in programmable devices |
| US5258949A (en) * | 1990-12-03 | 1993-11-02 | Motorola, Inc. | Nonvolatile memory with enhanced carrier generation and method for programming the same |
| US5222040A (en) * | 1990-12-11 | 1993-06-22 | Nexcom Technology, Inc. | Single transistor eeprom memory cell |
| FR2671647A1 (fr) * | 1991-01-16 | 1992-07-17 | France Etat | Generateur pseudo-aleatoire. |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| KR960002004B1 (ko) * | 1991-02-19 | 1996-02-09 | 가부시키가이샤 도시바 | 기록검증 제어회로를 갖춘 전기적으로 소거 및 프로그램가능한 독출전용 기억장치 |
| KR960002006B1 (ko) * | 1991-03-12 | 1996-02-09 | 가부시끼가이샤 도시바 | 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 |
| US5270979A (en) * | 1991-03-15 | 1993-12-14 | Sundisk Corporation | Method for optimum erasing of EEPROM |
| US5357462A (en) * | 1991-09-24 | 1994-10-18 | Kabushiki Kaisha Toshiba | Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller |
| KR950011965B1 (ko) * | 1992-02-19 | 1995-10-12 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
| KR950000273B1 (ko) * | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 및 그 최적화 기입방법 |
| US5257225A (en) * | 1992-03-12 | 1993-10-26 | Micron Technology, Inc. | Method for programming programmable devices by utilizing single or multiple pulses varying in pulse width and amplitude |
| JP3348466B2 (ja) * | 1992-06-09 | 2002-11-20 | セイコーエプソン株式会社 | 不揮発性半導体装置 |
| JP2831914B2 (ja) * | 1992-09-30 | 1998-12-02 | 株式会社東芝 | 半導体集積回路装置 |
| JP3373632B2 (ja) * | 1993-03-31 | 2003-02-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5463586A (en) * | 1993-05-28 | 1995-10-31 | Macronix International Co., Ltd. | Erase and program verification circuit for non-volatile memory |
| US5555204A (en) * | 1993-06-29 | 1996-09-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JP2922116B2 (ja) * | 1993-09-02 | 1999-07-19 | 株式会社東芝 | 半導体記憶装置 |
| JPH0773685A (ja) * | 1993-09-06 | 1995-03-17 | Hitachi Ltd | 半導体不揮発性記憶装置 |
| US5487033A (en) * | 1994-06-28 | 1996-01-23 | Intel Corporation | Structure and method for low current programming of flash EEPROMS |
-
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