JPH0715799B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0715799B2
JPH0715799B2 JP16445987A JP16445987A JPH0715799B2 JP H0715799 B2 JPH0715799 B2 JP H0715799B2 JP 16445987 A JP16445987 A JP 16445987A JP 16445987 A JP16445987 A JP 16445987A JP H0715799 B2 JPH0715799 B2 JP H0715799B2
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vpx
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に係り、特に電気的にデータを
書換え可能なメモリセルを有する半導体記憶装置の書き
込み回路に関する。
［従来の技術］ 従来の電気的に書換え可能な半導体記憶装置は第4A図乃
至第4C図に示されているように、メモリセルM00乃至M33
が行列状に配置されており、各メモリセルは記憶保持用
のフローティングゲートを有している。メモリセルへの
データの書き込みはコントロールゲート及びドレインに
高電圧を印加することにより電気的になされる。半導体
記憶装置は更に同一行に属するメモリセルのコントロー
ルゲートを共通に接続する行線W0乃至W3と、同一列に属
するメモリセルのドレインを共通して接続する列線D0乃
至D3と、行線W0乃至W3を選択するＸデコーダ15と、列線
D0乃至D3を選択するためのＹデコーダ12と、Ｙセレクタ
13と、メモリセルM00乃至M33に記憶されているデータを
検出するためのセンスアンプSAを具備している。また、
メモリセルM00乃至M33にデータを書き込むための従来の
書き込み回路は選択された行線W0乃至W3の内の何れか１
本を書き込み電圧VppにプルアップするＮチャンネルデ
ィプリーショントランジスタXL0乃至XL3で構成されたＸ
デコーダ出力プルアップ用負荷16と、選択されたＹセレ
クタYS0乃至YS3のいずれか１つのゲートを書き込む電圧
VppにプルアップするためのＮチャンネルディプリーシ
ョントランジスタYL0乃至YL3で構成されたＹデコーダ出
力プルアップ用負荷14と、書き込みデータDi（メモリセ
ルに書き込む場合にはVppにし、非書き込みの場合には0
Vにする）にしたがって選択された列線D0乃至D3の何れ
か１本に高電圧を印加するための書き込みトランジスタ
WTと、Ｘデコーダ出力プルアップ用負荷16の電源電圧を
供給するＮチャンネルディプリーショントランジスタM3
5,M37,M38およびＮチャンネルエンハンスメントトラン
ジスタM36とで構成されるVpx供給回路38と、Ｙデコーダ
出力プルアップ用負荷14に電源電圧を供給するＮチャン
ネルディプリーショントランジスタM11,M13,M14および
ＮチャンネルエンハンスメントトランジスタM12で構成
されるVpy供給回路17とで構成されている。
次に、第５図を参照しつつ書き込み時の動作を説明して
おく。書き込み信号Pgmが高レベル（Pgm（オーバーバ
ー）は低レベル）になりプログラムモードになるとVpx
供給回路38のインバータM35,M36出力がVppに成り、トラ
ンジスタM37がオンする。一方、トランジスタM38がカッ
トオフしてVpx出力にはVppが出力されると共に、同様の
回路で構成されたVpy供給回路17のVpy出力からもVppが
出力され、Ｘデコーダ出力プルアップ用負荷16及びｙデ
コーダ出力プルアップ用負荷14を介して選択されたワー
ド線W0乃至W3の何れか１本及びＹセレクタ（YS0乃至YS3
の何れか１個）のゲートがそれぞれVppにプルアップさ
れる。ここで書き込みデータDiがVppならば書き込みト
ランジスタWTがオンし、選択されたＹセレクタ（YS0乃
至YS3の何れか１個）を介して選択された列線D0乃至D3
の何れか１本に高電圧を印加し、選択されたメモリセル
M00乃至M33の何れか１個が書き込まれてメモリセルのし
きい値電圧VTMは例えば10Vにシフトし、一方書き込みデ
ーダDinが0Vならば書き込みトランジスタはオフしてい
るので、選択された列線D0乃至D3の何れか１本には高電
圧が印加されず、選択されたメモリセルM00乃至M33の何
れか１個は書き込まれずメモリセルのしきい値VTHは消
去状態のままで、例えば2Vとなる。第５図には書き込み
デーダDinがVppである場合のタイミングが示されてい
る。この様にして任意のメモリセルを書き込みまたは非
書き込みの状態に設定でき、書き込み状態のメモリセル
のしきい値VTMと非書き込み状態のメモリセルのしきい
値VTMとの差を利用してメモリセルに情報を記憶させる
ことができる。
書き込み信号Pgmが低レベル（Pgm（オーバーバー）は高
レベル）になり、プログラムが終了すると同時に書き込
みデータDinが0Vになり、Vpx供給回路38のインバータM3
5,M36が低レベルになってＮチャンネルティプリーショ
ントランジスタM37がカットオフする。一方、トランジ
スタM38がオンしてVpx出力にはVccが出力されると共
に、同様の回路構成のVpy供給回路17のVpyが出力からも
Vccが出力され、選択されたワード線及びＹセレクタの
ゲートはそれぞれVccとなる。そしてプログラムが終了
して一定時間（t0）後にプログラムベリファイモードに
なる。プログラムベリファイモードとは書き込まれるべ
きメモリセルが充分に書き込まれたか（VTMが充分にシ
フトしたか）どうかを確認するための工程である。すな
わち、センスアンプでメモリセルが充分書き込まれてい
れば（例えば、VTM＝10V）メモリセルのコントロールゲ
ートにVcc（例えば、6V）が印加されているので、メモ
リセルはオフし、列線の電位は書き込み時の高電位を保
持（第５図の列線に於て実線で示されている）してお
り、センスアンプ出力には書き込みデータと同一のデー
タが出力され、一方、メモリセルが充分書き込まれてい
なければ（例えばVTM＝4V）、メモリセルのコントロー
ルゲートにVcc（例えば6V）が印加されているので、メ
モリセルはオンし、列線の電位はセンスアンプSAのセン
スレベルにまで低下（第５図の列線に於て破線で示され
ている）し、センスアンプ出力には書き込みデータとは
異なるデータが出力される。
なお、第４図に示した従来の書き込み回路に於てVpxはV
px供給回路38から、VpyはVpy供給回路17からそれぞれ供
給されているが、Vpx,Vpy共に同一のタイミングで同一
の電圧を供給していることから、Vpx,Vpyをそれぞれ別
個の回路で供給する必要はなく、Vpx供給回路38かまた
はVpy供給回路17かのどちらか一方だけでVpxおよびVpy
の両方に電圧を供給することが可能であることは明きら
かである。
また、Ｘデコーダ15およびＹデコーダ12の電源電圧をVp
x供給回路38及びVpy供給回路17の双方または何れか一方
から供給しても上述した書き込み回路と同様の動作をす
ることは明きらかである。この場合には、Ｘデコーダ出
力プルアップ用負荷16およびＹデコーダ出力プルアップ
用負荷14は不必要である。
［発明が解決しようとする問題点］ しかしながら、上記従来の半導体記憶装置では、データ
の書き込みと同時に行線の電位を書き込み時の高電位か
ら読み出し時の電位（例えば、Vcc）に変化させるの
で、書き込まれたメモリセルのしきい値電圧が読み出し
時の行線電位よりも僅かに低い場合にはメモリセルはオ
ンしているにもかかわらずメモリセルにながれる電流が
小さく、その結果、データの書き込み時に高電位にチャ
ージアップされた列線の電位（例えば、10V）をプログ
ラム終了からプログラムベリファイまでの間（第５図の
期間tD）にセンスレベルまでディスチャージすることが
できず、センスアンプ出力からはメモリセルがオフして
いるときと同様のデータが出力されてしまい、プログラ
ムベリファイが正確になされないという問題点があっ
た。
［問題点を解決するための手段］ 本発明に係る半導体記憶装置は、ソースを固定電圧源に
接続し、コントロールゲートとドレインとに高電圧が印
加されるとフローティングゲートに所定のデータが保持
されるメモリセルを行列状に配列したメモリセルアレイ
と、同一行に属するメモリセルのコントロールゲートに
並列接続された複数の行線と、同一列に属するメモリセ
ルのドレインに並列接続された複数の列線と、上記複数
の行線から所定数の行線を選択するＸデコーダと、上記
複数の列線から所定数の列線を選択するＹセレクタと、
該Ｙセレクタに選択すべき列線を指定するＹデコーダ
と、上記行線に高電圧を供給する手段と、上記所定デー
タを書き込むときに列線に高電圧を供給する手段とを備
え、上記所定データをメモリセルに書き込んだ後、該メ
モリセルのコントロールゲートに接続された行線に上記
高電圧を引続き一定時間印加するようにしたことを特徴
としている。
［実施例］ 次に、本発明の実施例を図面を参照して説明する。
第1A図乃至第1C図は本発明の第１実施例を示す回路図で
ある。図に於て、メモリセルM00乃至M33が行列状に配置
されて形成されたメモリセルアレイ11を有しており、各
メモリセルは記憶保持用のフローティングゲートを有し
ている。メモリセルへのデータの書き込みはコントロー
ルゲート及びドレインに高電圧を印加することにより電
気的になされる。半導体記憶装置は更に同一行に属する
メモリセルのコントロールゲートを共通に接続する行線
W0乃至W3と、同一列に属するメモリセルのドレインを共
通して接続する列線D0乃至D3と、行線W0乃至W3を選択す
るＸデコーダ15と、列線D0乃至D3を選択するためのＹデ
コーダ12と、Ｎチャンネルエンハンストメントトランジ
スタYS0乃至YS3で構成されたＹセレクタ13と、メモリセ
ルM00乃至M33に記憶されているデータを検出するための
センスアンプSAを具備している。また、メモリセルM00
乃至M33にデータを書き込むために、選択された行線W0
乃至W3の内の何れか１本を書き込み電圧Vppにプルアッ
プするＮチャンネルディプリーショントランジスタXL0
乃至XL3で構成されたＸデコーダ出力プルアップ用負荷1
6と、選択されたＹセレクタ13のトランジスタYS0乃至YS
3のいずれか１つのゲートを書き込み電圧Vppにプルアッ
プするためのＮチャンネルディプリーショントランジス
タYL0乃至YL3で構成されたＹデコーダ出力プルアップ用
負荷14と、書き込みデータDi（メモリセルに書き込む場
合にはVppにし、非書き込みの場合には0Vにする）にし
たがって選択された列線D0乃至D3の何れか１本に高電圧
を印加するための書き込みトランジスタWTと、Ｘデコー
ダ出力プルアップ用負荷16の電源電圧を供給するVpx供
給回路18と、Ｙデコーダ出力プルアップ用負荷14に電源
電圧を供給するＮチャンネルディプリーショントランジ
スタM11,M13,M14およびＮチャンネルエンハンスメント
トランジスタM12で構成されるVpy供給回路17とで構成さ
れている。Vpx供給回路18は、書き込み信号Pgmおよび書
き込み信号Pgmを遅延回路19で遅延させて得られる遅延
信号の供給されるノア（NOR）ゲートと、Vppと接地間に
配設されノアゲートの出力に接続されたインバータ
（具体的には、Ｎチャンネルディプリーショントランジ
スタM15とＮチャンネルエンハンスメントトランジスタM
16とで構成されている）と、該インバータの出力が供給
されVppとVpxとの間に配設されたＮチャンネルディプリ
ーショントランジスタM17と、VccとVpxとの間に配設さ
れ上記ノアゲートの出力がゲートに供給されるＮチャ
ンネルディプリーショントランジスタM18とで構成され
ている。
次に、第２図を参照しつつ、書き込み時の動作を説明す
る。書き込み信号Pgmが高レベル（Pgm（オーバーバー）
は低レベル）になりプログラムモードになると、Vpx供
給回路18のノアゲートの出力Ａは低レベルに、インバー
タ（M15,M16）の出力は高レベルになり、トランジスタM
17がオンする。一方、トランジスタM18がカットオフし
てVpx出力にはVppが出力されると共にVpy供給回路17の
インバータ（M11,M12）出力が高レベルになってトラン
ジスタM13がオンする。一方、トランジスタM14がカット
オフしてVpy出力にもVppが出力され、Ｘデコーダ出力プ
ルアップ用負荷16及びＹデコーダ出力プルアップ用負荷
14を介して選択されたワード線W0乃至W3の何れか１本、
及びＹセレクタYS0乃至YS3の何れか１個のゲートがそれ
ぞれVppにプルアップされる。ここで、書き込みデータD
iがVppならば書き込みトランジスタWTがオンし、選択さ
れたＹセレクタYS0乃至YS3の何れか１個を介して選択さ
れた列線D0乃至D3の何れか１本に高電圧が印加され、選
択されたメモリセルM00乃至M33の何れか１個の書き込ま
れてメモリセルのしきい値電圧VTMは例えば10Vにシフト
し、いっぽう、書き込みデータDiが0Vならば書き込みト
ランジスタWTはオフしているので、選択された列線D0乃
至D3の何れか１本には高電圧が印加されず、選択された
メモリセルM00乃至M33の何れか１個は書き込まれず、メ
モリセルのしきい値電圧VTMは消去状態のまま（例え
ば、2V）となる。第２図には書き込みデータDiがVppで
ある場合のタイミングが示されている。
書き込み信号（Pgm）が低レベルになり、プログラムが
終了すると同時に書き込みデータDiが0Vになり、Vpy供
給回路17のインバータ（M11,M12）出力が低レベルにな
って、トランジスタM13がカットオフする。一方、トラ
ンジスタM14がオンしてVpy出力にはVccが出力される
が、Vpx供給回路18に於て書き込み信号Pgmが低レベルに
なって、直後は書き込み信号Pgmを遅延回路19に印加し
て得られる信号が高レベルを保っているので、ノアゲー
トの出力も低レベルを保ち、Vpx出力からはVppが出力
され続ける。そして、プログラムが終了して遅延回路19
が有する遅延時間（tdelay）が経過した後に、書き込み
信号Pgmを遅延回路19に印加して得られる信号が低レベ
ルに変化し、ノアゲートの出力が高レベルに、インバ
ータ（M15,M16）の出力が低レベルになり、トランジス
タM17はカットオフする。一方、トランジスタM18はオン
し、Vpx出力からVccが出力される。ここで、プログラム
終了後、tdelayの間、Vpx出力からはVppが出力されてい
るので、選択された行線の電位Vpp（例えば、12.5V）を
保っており、充分書き込まれた場合には（例えば、VTM
＝10V）でもメモリセルがオンし、チャージアップされ
た列線は期間tdelayの間にほぼ0Vに放電される。従っ
て、Vpx出力がVccに変化すると選択された行線もVccに
変化して、速やかに列線がセンスアンプSAのチャージア
ップ回路によりセンスレベルにセットアップされ、書き
込まれたメモリセルのしきい値電圧が充分シフトしてい
ればセンスアンプSA出力からはメモリセルがオフしてい
るとデータが出力され、一方、書き込まれたメモリセル
のしきい値電圧のシフトが小さく読み出し時の行線電位
よりも僅かに低くメモリセルに流れる電流が少ない場合
でも、センスアンプSA出力からはメモリセルがオンして
いるというデータが出力され、プログラムベリファイが
正しく行われる。
なお、第１図に示した本実施例による書き込み回路に於
て、VpxはVpy供給回路18から、VpyはVpy供給回路17から
それぞれ供給されているが、Vpyはプログラム終了と同
時にVppからVccに変化する必要はなく、Vpxと同様のタ
イミングでVppからVccに変化しても書き込み動作になん
ら影響を与えず、VpyをVpx供給回路18から供給すると共
に、Vpy供給回路17を省略することができる。
また、Ｘデコーダ15及びＹデコーダ12の電源電圧をVpx
供給回路18及びVpy供給回路17、もしくはVpx供給回路18
だけから供給しても、上記実施例と同様の動作をするこ
とは明白である。この場合、Ｘデコーダ出力プルアップ
用負荷16及びＹデコーダ出力プルアップ用負荷14は不必
要である。
第３図は本発明の第２実施例の構成を示す回路図であ
る。Vpx供給回路以外は第１図に示した第１実施例と同
一の回路構成、回路動作を行う。したがって、ここでは
Vpx供給回路に関してだけ説明する。
第３図に示されたVpx供給回路28はVppと接地間に構成さ
れ、入力に反転された書き込み信号Pgm（オーバーバ
ー）が印加されたインバータ（Ｎチャンネルデプリィー
ショントランジスタM25とＮチャンネルエンハンスメン
トトランジスタM26とで構成されている）とインバータ
（M25,M26）出力で制御されVppを電源としVpx出力に昇
圧された高電圧を出力するチャージポンプ（Ｎチャンネ
ルエンハンスメントトランジスタM27,M28とコンデンサC
21とクロック信号φとで構成されている）と、書き込み
信号Pgm及び書き込み信号Pgmを遅延回路19で遅延させて
得られる信号を入力としるノアゲートと、VccとVpx出力
間に接続されゲートにノアゲートの出力が印加された
ＮチャンネルディプリーショントランジスタM29で構成
されている。
次に、その動作を簡単に説明しておく。書き込み信号Pg
mが高レベル（Pgm（オーバーバー）は低レベル）にな
り、プログラムモードになると、ノアゲートの出力が低
レベルになりＮチャンネルディプリーショントランジス
タM29がカットオフし、インバータ（M25,M26）出力が高
レベルになって、チャージポンプ30が動作状態となり、
Vpx出力からは昇圧された高電圧が出力され、この昇圧
された高電圧が選択された行線に印加されてメモリセル
が書き込み状態になる。そして書き込み信号Pgmが低レ
ベルにない、プログラム状態が終了すると同時にインバ
ータ（M25,M26）出力が低レベルになり、チャージポン
プ30は動作を停止するが、ノアゲートの出力は遅延回
路29の有する遅延時間tdelayの間低レベルを出力し続
け、トランジスタM29はカットオフしたままとなる。し
たがって、Vpx出力の電位もこの期間昇圧された高電圧
を保持している。そしてプログラムが終了して遅延時間
tdelayが経過した後に、ノアゲートの出力が高レベル
になり、トランジスタM29がオンしてVpx出力からはVcc
が出力される。
第３図に示された第２実施例では第１図に示した第１実
施例の有する利点の外にチャージポンプを用いて昇圧し
た高電圧を得ることができるので、Vppが低い場合でも
メモリセルのしきい値電圧が充分シフトされる書き込み
が可能となる利点がある。
［発明の作用および効果］ 以上説明してきたように、本発明に係る半導体記憶装置
では、書き込み信号を遅延回路で遅延させた信号を用い
て書き込み終了後も一定期間の間は行線の電位を書き込
み時と同じ高電圧に保つことにより、書き込まれたメモ
リセルのしきい値電圧が読み出し時の行線電位より僅か
に低き、メモリセルに流れる電流が少ない場合でもプロ
グラムベリファイが正しくなされるという効果がある。
【図面の簡単な説明】
第1A図は本発明の第１実施例を示す回路図、 第1B図乃至第1C図は第１実施例の一部をそれぞれ示す回
路図、 第２図は第１実施例の書き込み時の動作を示すタイミン
グ図、 第３図は本発明の第２実施例の一部構成を示す回路図、 第4A図は従来の半導体記憶装置を示す回路図、 第4B図乃至第4C図は従来の半導体記憶装置の一部をそれ
ぞれ示す回路図、 第５図は従来例の書き込み時の動作を示すタイミング図
である。 M00乃至M33……メモリセル、 YS0乃至YS3、M12、 M16,M26,M27、 M28,M36……Ｎチャンネルエンハンスメントトランジス
タ、 YL0乃至YL3, XL0乃至XL3, M11,M13,M14, M25,M29,M35, M37,M38……Ｎチャンネルディプリーショントランジス
タ、 C21……コンデンサ、 φ……クロック信号。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】ソースを固定電圧源に接続し、コントロー
    ルゲートとドレインとに高電圧が印加されるとフローテ
    ィングゲートに所定のデータが保持されるメモリセルを
    行列状に配列したメモリセルアレイと、 同一行に属するメモリセルのコントロールゲートに並列
    接続された複数の行線と、 同一列に属するメモリセルのドレインに並列接続された
    複数の列線と、 上記複数の行線から所定数の行線を選択するＸデコーダ
    と、 上記複数の列線から所定数の列線を選択するＹセレクタ
    と、 該Ｙセレクタに選択すべき列線を指定するＹデコーダ
    と、 上記行線に高電圧を供給する手段と、 上記所定データを書き込むときに列線に高電圧を供給す
    る手段とを備えた半導体記憶装置において、 上記所定データをメモリセルに書き込んだ後、該メモリ
    セルのコントロールゲートに接続された行線に上記高電
    圧を引続き一定時間印加するようにしたことを特徴とす
    る半導体記憶装置。
  2. 【請求項２】上記メモリセルへの所定データの書き込み
    の指示を遅延させて得られる信号に基づき上記一定時間
    を発生させる特許請求の範囲第１項記載の半導体記憶装
    置。
JP16445987A 1987-06-30 1987-06-30 半導体記憶装置 Expired - Lifetime JPH0715799B2 (ja)

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DE8888110322T DE3875658T2 (de) 1987-06-30 1988-06-28 Programmierbarer nur-lese-speicher mit mitteln zur entladung der bitleitung vor dem nachpruefen der programmierung.
EP88110322A EP0297518B1 (en) 1987-06-30 1988-06-28 Programmable read only memory with means for discharging bit line before program verifying operation
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