KR890001097A - 반도체메모리 - Google Patents

반도체메모리 Download PDF

Info

Publication number
KR890001097A
KR890001097A KR1019880008144A KR880008144A KR890001097A KR 890001097 A KR890001097 A KR 890001097A KR 1019880008144 A KR1019880008144 A KR 1019880008144A KR 880008144 A KR880008144 A KR 880008144A KR 890001097 A KR890001097 A KR 890001097A
Authority
KR
South Korea
Prior art keywords
programming
voltage
memory
terminal
control gate
Prior art date
Application number
KR1019880008144A
Other languages
English (en)
Other versions
KR910003388B1 (ko
Inventor
히로유끼 고바따께
Original Assignee
세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼모또 다다히로, 니뽄 덴끼 가부시끼가이샤 filed Critical 세끼모또 다다히로
Publication of KR890001097A publication Critical patent/KR890001097A/ko
Application granted granted Critical
Publication of KR910003388B1 publication Critical patent/KR910003388B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

내용 없음

Description

반도체메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일 실시예에 따른 반도체 메모리의 회로 다이어그램.
제2도는 제1도에 도시된 로우 프로그래밍 전압 공급회로의 일예에 대한 회로 다이어그램.
제3도는 제1도에 도시된 칼럼 프로그래밍 전압공급 회로의 회로 다이어그램.

Claims (9)

  1. 반도체 메모리에 있어서, 복수의 워드라인과, 상기 각 워드라인과 각각 교차하는 복수의 비트라인과, 상기 워드 및 비트 라인의 다른 교차에 배치된 복수의 메모리셀과, 상기 워드라인중 하나와 상기 메모리셀중 하나를 지정하기 위해 상기 비트라인중 하나를 선택하기 위해 한 셋트의 어드레스신호에 응답하는 수단과, 프로그래밍 전압을 선택된 워드라인 및 선택된 비트라인에 공급하기 위해 프로그램 제어신호에 응답하는 수단과, 선택된 비트라인을 방전시키기 위해 상기 프로그램 제어신호가 사라지는 것에 응답하는 수단과, 선택된 비트라인이 방전된후에 독출 전압을 선택된 워드라인에 공급하기 위한 수단과, 선택된 비트라인의 전위레벨에 응답하는 데이타 신호를 발생하기 위해 선택된 비트라인에 결합된 수단을 구비하는 것을 특징으로 하는 반도체메모리.
  2. 제1항에 있어서, 상기 각 메모리셀을 상기 워드 라인중 하나에 접속된 제어 게이트를 갖는 전계효과 트랜지스터와, 상기 비트라인중 하나와 기준 전위점 사이에 접속된 드레인-소스통로와 부동 게이트를 구비하는 것을 특징으로 하는 반도체메모리.
  3. 제1항에 있어서, 상기 방전 수단이 상기 프로그램 제어신호가 사라지는 것에 응답하여 선정된 시간동안 상기 제어전압을 선택된 워드에 인가하기 위한 수단을 구비하며, 상기 선택된 비트라인 지정된 메모리셀에 의해 방전되는 것을 특징으로 하는 반도체메모리.
  4. 상기 반도체 메모리는 프로그래밍 작동 모드와 상기 프로그래밍 작동 모드후에 연속적으로 수행되는 프로그램 확인 작동 모드를 갖는 반도체메모리에 있어서, 복수의 워드라인과, 복수의 비트라인과, 각각 상기 워드라인중 하나에 접속된 제어 게이트를 갖는 복수의 메모리 트랜지스터와, 상기 비트라인중 하나와 기준점 사이에 접속된 드레인-소스 통로와 부동게이트와, 상기 워드 라인중 하나와 상기 비트 라인중 하나를 선택하기 위해 한 셋트의 어드레스 신호에 응답하는 어드레스수단과, 프로그래밍 전압을 선택된 워드라인 및 선택된 비트라인에 공급하기 위해 상기 데이타 프로그래밍 작동에 응답하는 프로그래밍 수단과, 상기 프로그래밍확인 작동모드 상태전에 선택된 비트라인을 방전하기 위한 수단과, 상기 프로그래밍 전압보다 작은 독출전압을 선택된 워드라인에 공급하기위해 상기 프로그램 확인 작동에 응답하는 수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 상기 프로그래밍 수단은 상기 프로그래밍 전압이 공급되는 단자와, 상기 단자와 선택적 비트라인 사이에 결합된 프로그래밍 트랜지스터와 상기 데이타 프로그래밍 작동모드에 응답하여 상기 프로그래밍 트랜지스터를 턴온시키며 상기 데이타 프로그래밍 작동모드가 끝날 때 상기 프로그래밍 트랜지스터를 턴오프시키기 위한 수단을 구비하며, 상기 방전수단은 상기 프로그래밍 트랜지스터가 턴오프될 때 상기 선택된 비트라인을 방전시키는 것을 특징으로 하는 반도체 메모리.
  6. 반도체 메모리에 있어서, 복수의 워드라인과, 복수의 비트라인과, 상기 워드라인중 하나에 접속된 제어 게이트를 갖는 복수의 메모리 트랜지스터와, 상기 비트라인중 하나와 기준점 사이에 접속된 부동게이트 및 드레인-소스 통로와 상기 워드라인중 하나를 선택하기 위해서 한셋트의 로우 어드레스 신호에 응답하는 수단과, 선택된 워드라인에 프로그래밍 전압을 공급하기위한 수단과, 회로노드와, 상기 비트라인중 하나를 선택하고 상기 회로노드에 선택된 비트라인을 결합시키기 위해 한셋트의 칼럼 어드레스 신호에 응답하는 수단과, 제1시간동안에 상기 회로노드에 상기 프로그래밍 전압을 공급하기 위한 수단과, 상기 제1시간이 경과한 후에 제2시간동안 상기 프로그래밍 전압으로 선택된 워드라인을 유지하기 위한 수단과, 상기 제2시간이 경과한후에 선택된 워드라인을 독출전압으로 변화시키기 위한 수단과, 상기 독출전압보다 큰 상기 프로그래밍 전압을 구비하는 것을 특징으로 하는 반도체 메모리.
  7. 반도체 메모리에 있어서, 제어게이트와, 부동게이트 및 드레인-소스 통로, 제1전압이 공동되는 제1단자와, 상기 제1단자보다 큰 제2전압이 공급되는 제2단자와 제1 및 제2논리레벨 사이에서 변하는 제어워드가 공급된 제3단자와, 상기 제1전압을 상기 제어게이트로 전달하기 위해 상기 메모리 트랜지스터의 상기 제어게이트와 상기 제1단자 사이에 결합된 제1수단과, 상기 제2전압을 상기 제어게이트에 전달하기 위해 상기 메모리 트랜지스터의 상기 제어게이트와 상기 제2단자 사이에 결합된 제2수단과, 상기 제2전압을 상기 제어게이트에 전달하기 위한 상기 제2수단을 지시하도록 상기 제어신호의 상기 제1논리레벨에 응답하여 상기 제3단자에 결합된 제3수단과, 선정된 시간이 상기 변화로부터 경과된 후에 상기 제1전압을 상기 제어게이트에 전달하기 위한 상기 제1수단을 지시하도록 상기 제1논리레벨로부터 상기 제2논리레벨로 상기 제어신호가 변화하는 것에 응답하여 상기 제3단자에 결합된 제4수단을 구비하는 것을 특징으로 하는 반도체 메모리.
  8. 제7항에 있어서, 상기 제4수단이 상기 변화를 지연시키기 위한 지연회로수단을 구비하며, 상기 선정된 시간은 상기 지연회로수단의 지연시간에 결정되는 것을 특징으로 하는 반도체 메모리.
  9. 반도체 메모리에 있어서, 제어게이트와 부동 게이트 및 드레인-소스 통로를 갖는 복수의 메모리 트랜지스터와, 상기 메모리 트랜지스터중 하나를 선택하기 위한 수단과, 선택된 메모리 트랜지스터의 제어게이트와 드레인-소스 통로에 프로그래밍 전압을 인가하기 위한 수단, 상기 프로그래밍 전압이 선택된 메모리 트랜지스터의 제어 게이트에 인가될 때 상기 프로그래밍 전압이 선택된 메모리 트랜지스터의 드레인-소스 통로에 인가되지 않도록 하기위한 수단과, 독출 전압을 상기 프로그래밍 전압에서 선택된 메모리 트랜지스터의 제어 게이트에 인가하기 위한 수단을 구비하며, 상기 독출 전압은 프로그래밍 전압보다 작은 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880008144A 1987-06-30 1988-06-30 반도체 메모리 KR910003388B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP164459 1987-06-30
JP16445987A JPH0715799B2 (ja) 1987-06-30 1987-06-30 半導体記憶装置
JP62-164459 1987-06-30

Publications (2)

Publication Number Publication Date
KR890001097A true KR890001097A (ko) 1989-03-18
KR910003388B1 KR910003388B1 (ko) 1991-05-28

Family

ID=15793576

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880008144A KR910003388B1 (ko) 1987-06-30 1988-06-30 반도체 메모리

Country Status (5)

Country Link
US (1) US4937787A (ko)
EP (1) EP0297518B1 (ko)
JP (1) JPH0715799B2 (ko)
KR (1) KR910003388B1 (ko)
DE (1) DE3875658T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010080651A (ko) * 1999-10-04 2001-08-22 구사마 사부로 반도체 집적회로, 이 반도체 집적회로를 갖는 잉크카트리지, 및, 이 잉크 카트리지를 장착한 잉크젯 기록장치

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1228822B (it) * 1989-03-23 1991-07-04 Sgs Thomson Microelectronics Cella di riferimento per la lettura di dispositivi di memoria eeprom.
EP0432481A3 (en) * 1989-12-14 1992-04-29 Texas Instruments Incorporated Methods and apparatus for verifying the state of a plurality of electrically programmable memory cells
JP2595781B2 (ja) * 1990-07-13 1997-04-02 日本電気株式会社 半導体記憶装置
US5148436A (en) * 1990-10-15 1992-09-15 Motorola, Inc. Circuit for detecting false read data from eprom
US5265059A (en) * 1991-05-10 1993-11-23 Intel Corporation Circuitry and method for discharging a drain of a cell of a non-volatile semiconductor memory
US5142496A (en) * 1991-06-03 1992-08-25 Advanced Micro Devices, Inc. Method for measuring VT 's less than zero without applying negative voltages
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
JP2672740B2 (ja) * 1991-10-07 1997-11-05 三菱電機株式会社 マイクロコンピュータ
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
JP2716906B2 (ja) * 1992-03-27 1998-02-18 株式会社東芝 不揮発性半導体記憶装置
US5657332A (en) * 1992-05-20 1997-08-12 Sandisk Corporation Soft errors handling in EEPROM devices
JP3152762B2 (ja) * 1992-10-06 2001-04-03 富士通株式会社 不揮発性半導体記憶装置
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
KR100211189B1 (ko) * 1994-11-29 1999-07-15 다니구찌 이찌로오, 기타오카 다카시 양/음 고전압발생전원의 출력전위 리셋회로
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
JPH11204742A (ja) * 1998-01-20 1999-07-30 Sony Corp メモリ及び情報機器
US6327178B1 (en) * 2000-07-18 2001-12-04 Micron Technology, Inc. Programmable circuit and its method of operation
US7012835B2 (en) * 2003-10-03 2006-03-14 Sandisk Corporation Flash memory data correction and scrub techniques
US7173852B2 (en) * 2003-10-03 2007-02-06 Sandisk Corporation Corrected data storage and handling methods
US7315916B2 (en) * 2004-12-16 2008-01-01 Sandisk Corporation Scratch pad block
US7395404B2 (en) * 2004-12-16 2008-07-01 Sandisk Corporation Cluster auto-alignment for storing addressable data packets in a non-volatile memory array
US7716538B2 (en) * 2006-09-27 2010-05-11 Sandisk Corporation Memory with cell population distribution assisted read margining
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
US7477547B2 (en) * 2007-03-28 2009-01-13 Sandisk Corporation Flash memory refresh techniques triggered by controlled scrub data reads
US7573773B2 (en) * 2007-03-28 2009-08-11 Sandisk Corporation Flash memory with data refresh triggered by controlled scrub data reads
US8687421B2 (en) 2011-11-21 2014-04-01 Sandisk Technologies Inc. Scrub techniques for use with dynamic read
US9230689B2 (en) 2014-03-17 2016-01-05 Sandisk Technologies Inc. Finding read disturbs on non-volatile memories
US9552171B2 (en) 2014-10-29 2017-01-24 Sandisk Technologies Llc Read scrub with adaptive counter management
US9978456B2 (en) 2014-11-17 2018-05-22 Sandisk Technologies Llc Techniques for reducing read disturb in partially written blocks of non-volatile memory
US9349479B1 (en) 2014-11-18 2016-05-24 Sandisk Technologies Inc. Boundary word line operation in nonvolatile memory
US9449700B2 (en) 2015-02-13 2016-09-20 Sandisk Technologies Llc Boundary word line search and open block read methods with reduced read disturb
US9653154B2 (en) 2015-09-21 2017-05-16 Sandisk Technologies Llc Write abort detection for multi-state memories

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0055594B1 (en) * 1980-12-23 1988-07-13 Fujitsu Limited Electrically programmable non-volatile semiconductor memory device
JPS5853775A (ja) * 1981-09-26 1983-03-30 Fujitsu Ltd Ｉｃメモリ試験方法
US4612630A (en) * 1984-07-27 1986-09-16 Harris Corporation EEPROM margin testing design
JPS61151898A (ja) * 1984-12-26 1986-07-10 Fujitsu Ltd 半導体記憶装置におけるワ−ド線ドライバ回路
JPH0638318B2 (ja) * 1985-02-15 1994-05-18 株式会社リコー Ｅｐｒｏｍの書込み方法
JPS62114200A (ja) * 1985-11-13 1987-05-25 Mitsubishi Electric Corp 半導体メモリ装置
JPS62223898A (ja) * 1986-03-26 1987-10-01 Hitachi Ltd 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010080651A (ko) * 1999-10-04 2001-08-22 구사마 사부로 반도체 집적회로, 이 반도체 집적회로를 갖는 잉크카트리지, 및, 이 잉크 카트리지를 장착한 잉크젯 기록장치

Also Published As

Publication number Publication date
KR910003388B1 (ko) 1991-05-28
DE3875658T2 (de) 1993-04-29
DE3875658D1 (de) 1992-12-10
JPS648593A (en) 1989-01-12
EP0297518A1 (en) 1989-01-04
EP0297518B1 (en) 1992-11-04
US4937787A (en) 1990-06-26
JPH0715799B2 (ja) 1995-02-22

Similar Documents

Publication Publication Date Title
KR890001097A (ko) 반도체메모리
US6233180B1 (en) Device for determining the validity of word line conditions and for delaying data sensing operation
US5377153A (en) Virtual ground read only memory circuit
KR930008640B1 (ko) 비휘발성 메모리용 감지 증폭기
US5764572A (en) Integrated circuit memory device
KR920018766A (ko) 불휘발성 반도체 기억장치
US7560976B2 (en) Method of operating a semiconductor device and the semiconductor device
KR950006874A (ko) 반도체 불휘발성 기억장치
KR950034268A (ko) 비휘발성 메모리 셀의 스트레스 감소 방법
KR900005440A (ko) 메모리
KR870009396A (ko) 불휘발성 반도체 기억장치
US5818790A (en) Method for driving word lines in semiconductor memory device
JP2002117678A (ja) 電流センスアンプのセンシング利得の調節可能な半導体メモリ装置
KR920015379A (ko) Eeprom 및 eeprom 독출 방법
KR950009074B1 (ko) 다이너믹형 반도체 기억장치
KR100308745B1 (ko) 방해가감소된플래쉬메모리시스템및방법
KR930005031A (ko) 낸드형 플래쉬 메모리의 과도 소거 방지 장치 및 방법
US4602355A (en) Memory circuit with noise preventing means for word lines
JPH01251397A (ja) 半導体メモリ装置
JPH0146951B2 (ko)
US5754487A (en) Bit line precharge circuit
KR910006997A (ko) 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로
KR960004740B1 (ko) 메모리 셀의 임계 레벨을 검사하기 위한 검사 회로를 구비한 전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리 디바이스 및 그 동작 방법
JP2007220218A (ja) 半導体記憶装置およびその制御方法
US4858187A (en) Programming implementation circuit

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050524

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee