JPH0736274B2 - 読出し専用メモリ - Google Patents
読出し専用メモリInfo
- Publication number
- JPH0736274B2 JPH0736274B2 JP22526785A JP22526785A JPH0736274B2 JP H0736274 B2 JPH0736274 B2 JP H0736274B2 JP 22526785 A JP22526785 A JP 22526785A JP 22526785 A JP22526785 A JP 22526785A JP H0736274 B2 JPH0736274 B2 JP H0736274B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- memory
- circuit
- holding circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は読出し専用メモリに関し、特に電気的にデータ
の書替え可能な読出し専用メモリに関する。
の書替え可能な読出し専用メモリに関する。
電気的に消去可能プログ可能な読出し専用メモリ（以
下、EEPROMと記す）では、データ書替えに際し、自動的
にメモリセルの消去が行なわれた後、データの書込みが
行なわれる自動消去機能が実用化されている。
下、EEPROMと記す）では、データ書替えに際し、自動的
にメモリセルの消去が行なわれた後、データの書込みが
行なわれる自動消去機能が実用化されている。
従来、この種の読出し専用メモリでは、メモリセルにフ
ローティング・ゲート型のFETを用いており、このFETの
制御ゲートに高電位、ドレインに低電位（接地電位）を
印加することにより消去状態として２値データの“1"レ
ベルを対応させ、制御ゲートに低電位（接地電位）、ド
レインに高電位を印加することにより書込み状態として
“0"レベルを対応させる。この書込み及び消去時には、
FETのソースはフローティング状態に設定される。
ローティング・ゲート型のFETを用いており、このFETの
制御ゲートに高電位、ドレインに低電位（接地電位）を
印加することにより消去状態として２値データの“1"レ
ベルを対応させ、制御ゲートに低電位（接地電位）、ド
レインに高電位を印加することにより書込み状態として
“0"レベルを対応させる。この書込み及び消去時には、
FETのソースはフローティング状態に設定される。
この読出し専用メモリでは、自動消去機能を有している
ので、事前に固定されているデータの状態にかかわら
ず、一旦消去すなわちデータ“1"の状態にした後、書込
みデータのレベルに応じて、“0"の書込み状態又は“1"
の消去状態としている。
ので、事前に固定されているデータの状態にかかわら
ず、一旦消去すなわちデータ“1"の状態にした後、書込
みデータのレベルに応じて、“0"の書込み状態又は“1"
の消去状態としている。
EEPROMでは、書替え可能回数が重要な特性であり、メモ
リセルを形成するFEFのドレインとフローティング・ゲ
ートとの間の薄い酸化膜中に流れるトンネル電流を利用
して書込み，消去が行なわれるため、酸化膜中を移動す
る電荷総量が増すほど酸化膜中に捕獲される電子が増
し、トンネル電流が減少して遂には書込み，消去が不可
能になるため、書き替え可能回数に上限ができる。ま
た、トンネル電流を流すことで酸化膜中の欠陥密度が増
し、データの保持不良につながる。
リセルを形成するFEFのドレインとフローティング・ゲ
ートとの間の薄い酸化膜中に流れるトンネル電流を利用
して書込み，消去が行なわれるため、酸化膜中を移動す
る電荷総量が増すほど酸化膜中に捕獲される電子が増
し、トンネル電流が減少して遂には書込み，消去が不可
能になるため、書き替え可能回数に上限ができる。ま
た、トンネル電流を流すことで酸化膜中の欠陥密度が増
し、データの保持不良につながる。
上述した従来の読出し専用メモリは、データの書替え時
には、常に消去状態“1"にした後、書込みデータのレベ
ルに応じて、書込み又は消去を行う方式となっているた
め、FETの薄い酸化膜に対し、１回のデータの書替えで
２回の電流を流すことになり、書替えにより寿命が短く
なるという問題点がある。
には、常に消去状態“1"にした後、書込みデータのレベ
ルに応じて、書込み又は消去を行う方式となっているた
め、FETの薄い酸化膜に対し、１回のデータの書替えで
２回の電流を流すことになり、書替えにより寿命が短く
なるという問題点がある。
本発明の目的は、書替えによる寿命を長くすることがで
きる読出し専用メモリを提供することにある。
きる読出し専用メモリを提供することにある。
本発明の読出し専用メモリは、フローティング・ゲート
型のFETで形成され電気的に消去及び書込み可能な複数
のメモリセルを行方向，列方向に配置し選択された前記
メモリセルに対しデータの書替えが可能なセルアレイ
と、電源電圧を所定の電圧値に昇圧する昇圧回路と、書
込むべきデータを一時保持しこの保持されたデータの書
替えサイクルの期間中このデータのレベルに応答して前
記所定の電圧値及び接地電位のうちの一方を出力するデ
ータ保持回路と、このデータ保持回路に保持されるデー
タの書替えサイクルごとにこの書替えサイクルのうちの
前半の期間では前記所定の電圧値、後半の期間では接地
電位となる書込みタイミング信号を出力するタイマ回路
と、前記セルアレイの所定のメモリセルを選択しこの選
択されたメモリセルを形成するFETのドレインに前記デ
ータ保持回路の出力を、制御ゲートに前記書込みタイミ
ング信号をそれぞれ供給する列セレクタ及び行デコーダ
とを含んで構成される。
型のFETで形成され電気的に消去及び書込み可能な複数
のメモリセルを行方向，列方向に配置し選択された前記
メモリセルに対しデータの書替えが可能なセルアレイ
と、電源電圧を所定の電圧値に昇圧する昇圧回路と、書
込むべきデータを一時保持しこの保持されたデータの書
替えサイクルの期間中このデータのレベルに応答して前
記所定の電圧値及び接地電位のうちの一方を出力するデ
ータ保持回路と、このデータ保持回路に保持されるデー
タの書替えサイクルごとにこの書替えサイクルのうちの
前半の期間では前記所定の電圧値、後半の期間では接地
電位となる書込みタイミング信号を出力するタイマ回路
と、前記セルアレイの所定のメモリセルを選択しこの選
択されたメモリセルを形成するFETのドレインに前記デ
ータ保持回路の出力を、制御ゲートに前記書込みタイミ
ング信号をそれぞれ供給する列セレクタ及び行デコーダ
とを含んで構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。
第１図に示す読出し専用メモリは、フローティング・ゲ
ート型のFETで形成され電気的に消去及び書込み可能な
複数のメモリセルMo〜Miを行方向，列方向に配置（第１
図では一行のみ表示）し選択されたメモリセル（Mo〜M
i）に対しデータの書替えが可能なセルアレイ４と、電
源電圧Vccを所定の電圧値の電圧Vppに昇圧する昇圧回路
１と、書込むべきデータを一時保持しこれら保持された
データの書替えサイクルの期間中これらデータそれぞれ
のレベルに応答して電圧Vpp及び接地電位のうちの一方
の電位の書込みデータDo〜Diを出力するデータ保持回路
２と、このデータ保持回路２に保持されるデータの書替
えサイクルごとにこの書替えサイクルのうちの前半の期
間では電圧Vpp、後半の期間では接地電位となる書込み
タイミング信号WTを出力するタイマ回路３と、アドレス
信号Xi,Yiによりセルアレイ４の所定のメモリセル（こ
の例ではMo〜Mi）を選択しこの選択されたメモリセルを
形成するFET（以下単にメモリセルという）のドレイン
に書込みデータDo〜Diを、制御ゲートに書込みタイミン
グ信号WTを供給する列セレクタ５及び行デコーダ６とを
含んで構成される。
ート型のFETで形成され電気的に消去及び書込み可能な
複数のメモリセルMo〜Miを行方向，列方向に配置（第１
図では一行のみ表示）し選択されたメモリセル（Mo〜M
i）に対しデータの書替えが可能なセルアレイ４と、電
源電圧Vccを所定の電圧値の電圧Vppに昇圧する昇圧回路
１と、書込むべきデータを一時保持しこれら保持された
データの書替えサイクルの期間中これらデータそれぞれ
のレベルに応答して電圧Vpp及び接地電位のうちの一方
の電位の書込みデータDo〜Diを出力するデータ保持回路
２と、このデータ保持回路２に保持されるデータの書替
えサイクルごとにこの書替えサイクルのうちの前半の期
間では電圧Vpp、後半の期間では接地電位となる書込み
タイミング信号WTを出力するタイマ回路３と、アドレス
信号Xi,Yiによりセルアレイ４の所定のメモリセル（こ
の例ではMo〜Mi）を選択しこの選択されたメモリセルを
形成するFET（以下単にメモリセルという）のドレイン
に書込みデータDo〜Diを、制御ゲートに書込みタイミン
グ信号WTを供給する列セレクタ５及び行デコーダ６とを
含んで構成される。
次に、この読出し専用メモリの動作について説明する。
第２図はこの読出し専用メモリの動作を説明するための
波形図である。
第２図はこの読出し専用メモリの動作を説明するための
波形図である。
書込むべきデータがデータ保持回路２にラッチされた
後、昇圧回路１が動作して電源電圧Vccを消去及び書込
み可能な電圧Vppに昇圧する。
後、昇圧回路１が動作して電源電圧Vccを消去及び書込
み可能な電圧Vppに昇圧する。
タイマ回路３はタイミング信号発生回路31及びインバー
タ回路32からなり、データ保持回路２にラッチされたデ
ータの書替えサイクルごとに発生するタイミング信号発
生回路31の出力信号は、その１書替えサイクルＴの前半
T/2が高レベルで後半T/2が低レベルの信号であり、その
信号は電圧Vppを電源とするインバータ回路32の入力と
なるため、インバータ回路32からの出力の書込みタイミ
ング信号WTは前半T/2が電圧Vpp、後半T/2が接地電位に
なる。従って、セルアレイ４のメモリセルMo〜Miの制御
ゲートへの印加電位は、前半T/2が電圧Vpp、後半T/2が
低電位になる。
タ回路32からなり、データ保持回路２にラッチされたデ
ータの書替えサイクルごとに発生するタイミング信号発
生回路31の出力信号は、その１書替えサイクルＴの前半
T/2が高レベルで後半T/2が低レベルの信号であり、その
信号は電圧Vppを電源とするインバータ回路32の入力と
なるため、インバータ回路32からの出力の書込みタイミ
ング信号WTは前半T/2が電圧Vpp、後半T/2が接地電位に
なる。従って、セルアレイ４のメモリセルMo〜Miの制御
ゲートへの印加電位は、前半T/2が電圧Vpp、後半T/2が
低電位になる。
データ保持回路２はデータ保持部21及びインバータ回路
22からなり、データ保持部21で保持される書込むべきデ
ータは電圧Vppを電源とするインバータ回路22の入力と
なる。従ってデータ保持回路２から出力される書込みデ
ータDo〜Diは、この書込みデータの書替えサイクルの期
間中、データ保持部21の保持データそれぞれのレベルに
応答して電圧Vpp及び接地電位のうちの一方となり、列
セレクタ５及び行デコーダ６を経て、選択されたメモリ
セルMo〜Miのドレインに印加される。
22からなり、データ保持部21で保持される書込むべきデ
ータは電圧Vppを電源とするインバータ回路22の入力と
なる。従ってデータ保持回路２から出力される書込みデ
ータDo〜Diは、この書込みデータの書替えサイクルの期
間中、データ保持部21の保持データそれぞれのレベルに
応答して電圧Vpp及び接地電位のうちの一方となり、列
セレクタ５及び行デコーダ６を経て、選択されたメモリ
セルMo〜Miのドレインに印加される。
この場合、書込みタイミング信号WTの前半T/2では、消
去状態にするメモリセルは制御ゲートがVpp電位、ドレ
インが接地電位になり、書込み状態にするメモリセルは
制御ゲートがVpp電位、ドレインがVpp電位になる。それ
故、消去状態にするメモリセルのみ消去が行われるが、
書込み状態にするメモリセルは前のデータをそのまま保
持する。
去状態にするメモリセルは制御ゲートがVpp電位、ドレ
インが接地電位になり、書込み状態にするメモリセルは
制御ゲートがVpp電位、ドレインがVpp電位になる。それ
故、消去状態にするメモリセルのみ消去が行われるが、
書込み状態にするメモリセルは前のデータをそのまま保
持する。
書込みタイミング信号WTの後半T/2では、メモリセルMo
〜Miの制御ゲートには接地電位が印加される。ドレイン
電位は上記前半T/2の状態のままであるから、消去状態
にするメモリセルは制御ゲートが接地電位、ドレインも
接地電位になり、上記前半T/2による消去データ“1"が
そのまま保持される。書込状態にするメモリセルの制御
ゲートは接地電位、ドレインがVpp電位であるから、書
込みが行われる。
〜Miの制御ゲートには接地電位が印加される。ドレイン
電位は上記前半T/2の状態のままであるから、消去状態
にするメモリセルは制御ゲートが接地電位、ドレインも
接地電位になり、上記前半T/2による消去データ“1"が
そのまま保持される。書込状態にするメモリセルの制御
ゲートは接地電位、ドレインがVpp電位であるから、書
込みが行われる。
このように、消去状態にするメモリセルに対しては、書
替えサイクルの前半で消去が行われて後半では何も行な
わない状態とし、書込み状態にするメモリセルに対して
は、書替えサイクルの前半では何も行わないで前の状態
をそのまま保持し、後半で書込みが行われる。従って、
メモリセルを形成するFETの薄い酸化膜に、消去電流，
書込み電流が流れる回数は１回のデータ書替えにつき１
回、すなわち従来の1/2となり、その分寿命を長くする
ことができる。
替えサイクルの前半で消去が行われて後半では何も行な
わない状態とし、書込み状態にするメモリセルに対して
は、書替えサイクルの前半では何も行わないで前の状態
をそのまま保持し、後半で書込みが行われる。従って、
メモリセルを形成するFETの薄い酸化膜に、消去電流，
書込み電流が流れる回数は１回のデータ書替えにつき１
回、すなわち従来の1/2となり、その分寿命を長くする
ことができる。
〔発明の効果〕 以上説明したように本発明は、選択されたメモリセルの
制御ゲートには１つのデータの書替えサイクルの前半が
昇圧電圧、後半が接地電位の書込みタイミング信号を供
給し、ドレインには上記書替えサイクルの期間中書込む
べきデータのレベルに応答して昇圧電圧または接地電位
となるデータを供給する構成とすることにより、書込む
べきデータのレベルに応答して消去または書込みが１書
替えサイクルの前半または後半で行なわれて残りの半分
の期間では何も行わない状態となるので、メモリセルを
形成するFETの薄い酸化膜に消去電流，書込み電流の流
れる回数を従来例に対し半減することができ、その分、
データ書替えに対する寿命を長くすることができる効果
がある。
制御ゲートには１つのデータの書替えサイクルの前半が
昇圧電圧、後半が接地電位の書込みタイミング信号を供
給し、ドレインには上記書替えサイクルの期間中書込む
べきデータのレベルに応答して昇圧電圧または接地電位
となるデータを供給する構成とすることにより、書込む
べきデータのレベルに応答して消去または書込みが１書
替えサイクルの前半または後半で行なわれて残りの半分
の期間では何も行わない状態となるので、メモリセルを
形成するFETの薄い酸化膜に消去電流，書込み電流の流
れる回数を従来例に対し半減することができ、その分、
データ書替えに対する寿命を長くすることができる効果
がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図に示す読出し専用メモリ回路の動作を説明するための
波形図である。 １……昇圧回路、２……データ保持回路、３……タイマ
回路、４……セルアレイ、５……列セレクタ、６……行
デコーダ、Do〜Di……書込みデータ、Mo〜Mi……メモリ
セル、WT……書込みタイミング信号。
図に示す読出し専用メモリ回路の動作を説明するための
波形図である。 １……昇圧回路、２……データ保持回路、３……タイマ
回路、４……セルアレイ、５……列セレクタ、６……行
デコーダ、Do〜Di……書込みデータ、Mo〜Mi……メモリ
セル、WT……書込みタイミング信号。
Claims (1)
- 【請求項１】フローティング・ゲート型のFETで形成さ
れ電気的に消去及び書込み可能な複数のメモリセルを行
方向，列方向に配置し選択された前記メモリセルに対し
データの書替えが可能なセルアレイと、電源電圧を所定
の電圧値に昇圧する昇圧回路と、書込むべきデータを一
時保持しこの保持されたデータの書替えサイクルの期間
中このデータのレベルに応答して前記所定の電圧値及び
接地電位のうちの一方を出力するデータ保持回路と、こ
のデータ保持回路に保持されるデータの書替えサイクル
ごとにこの書替えサイクルのうちの前半の期間では前記
所定の電圧値、後半の期間では接地電位となる書込みタ
イミング信号を出力するタイマ回路と、前記セルアレイ
の所定のメモリセルを選択しこの選択されたメモリセル
を形成するFETのドレインに前記データ保持回路の出力
を、制御ゲートに前記書込みタイミング信号をそれぞれ
供給する列セレクタ及び行デコーダとを含むことを特徴
とする読出し専用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22526785A JPH0736274B2 (ja) | 1985-10-08 | 1985-10-08 | 読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22526785A JPH0736274B2 (ja) | 1985-10-08 | 1985-10-08 | 読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6284494A JPS6284494A (ja) | 1987-04-17 |
| JPH0736274B2 true JPH0736274B2 (ja) | 1995-04-19 |
Family
ID=16826641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22526785A Expired - Lifetime JPH0736274B2 (ja) | 1985-10-08 | 1985-10-08 | 読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736274B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2622038B1 (fr) * | 1987-10-19 | 1990-01-19 | Thomson Semiconducteurs | Procede de programmation des cellules memoire d'une memoire et circuit pour la mise en oeuvre de ce procede |
| JP2624716B2 (ja) * | 1987-10-28 | 1997-06-25 | 株式会社日立製作所 | 不揮発性半導体メモリ装置のしきい電圧設定方法 |
| EP0332274B1 (en) * | 1988-03-09 | 1994-06-22 | Koninklijke Philips Electronics N.V. | EEPROM having a data controlled erasing and writing mode |
| JPH02146192A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 電気的に消去及び書込可能な不揮発性メモリー |
| JP3012589B2 (ja) * | 1998-03-24 | 2000-02-21 | 日本電気アイシーマイコンシステム株式会社 | 不揮発性半導体記憶装置 |
-
1985
- 1985-10-08 JP JP22526785A patent/JPH0736274B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6284494A (ja) | 1987-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |