JP2693912B2 - 不揮発性メモリ及びその消去方法 - Google Patents
不揮発性メモリ及びその消去方法Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリ及びその
消去方法に関し、特に電気的に書込み，消去可能の不揮
発性メモリ及びその消去方法に関する。
消去方法に関し、特に電気的に書込み，消去可能の不揮
発性メモリ及びその消去方法に関する。
【０００２】
【従来の技術】電気的に書込み、消去可能な不揮発性メ
モリの多くは、メモリ素子として、浮遊ゲートを有する
電界効果トランジスタ（ＦＥＴ）を使用している。この
ＦＥＴは、浮遊ゲートに蓄積された電荷の量によってそ
のしきい値電圧が変化するので、これによって情報を記
憶する。
モリの多くは、メモリ素子として、浮遊ゲートを有する
電界効果トランジスタ（ＦＥＴ）を使用している。この
ＦＥＴは、浮遊ゲートに蓄積された電荷の量によってそ
のしきい値電圧が変化するので、これによって情報を記
憶する。
【０００３】図４（Ａ）〜（Ｄ）は、このメモリセルへ
の情報の書込み、このメモリセルの記憶情報の消去、こ
のメモリセルからの記憶情報の読出しを行うときの各部
に対する電圧印加状態を示す図である。
の情報の書込み、このメモリセルの記憶情報の消去、こ
のメモリセルからの記憶情報の読出しを行うときの各部
に対する電圧印加状態を示す図である。
【０００４】このメモリセルへの書込みは、コントロー
ルゲートＣＧとドレインＤとに高電圧Ｖｈを印加し、ソ
ースＳを接地した状態としてチャネル電流を流す事によ
りホットエレクトロンを発生させ、このホットエレクト
ロンをフローティングゲートＦＧに注入するチャネルホ
ットエレクトロン注入書込み方式（図４（Ａ））と、コ
ントロールゲートＣＧに高電圧を印加し、ドレインＤを
開放状態、ソースＳを接地した状態で、フローティング
ゲートＦＧとソースＳとの間のトンネル効果によりソー
スＳからフローティングゲートＦＧにエレクトロンを注
入するトンネル書込み方式（図４（Ｂ））の２つがあ
る。ここで、チャネルホットエレクトロン注入書込み方
式は、バイト単位での書込み時に用い、トンネル書込み
方式は全ビット一括書込み時に用いる。書込みによりメ
モリセルのしきい値電圧は２Ｖから６Ｖ程度に上がる。
ルゲートＣＧとドレインＤとに高電圧Ｖｈを印加し、ソ
ースＳを接地した状態としてチャネル電流を流す事によ
りホットエレクトロンを発生させ、このホットエレクト
ロンをフローティングゲートＦＧに注入するチャネルホ
ットエレクトロン注入書込み方式（図４（Ａ））と、コ
ントロールゲートＣＧに高電圧を印加し、ドレインＤを
開放状態、ソースＳを接地した状態で、フローティング
ゲートＦＧとソースＳとの間のトンネル効果によりソー
スＳからフローティングゲートＦＧにエレクトロンを注
入するトンネル書込み方式（図４（Ｂ））の２つがあ
る。ここで、チャネルホットエレクトロン注入書込み方
式は、バイト単位での書込み時に用い、トンネル書込み
方式は全ビット一括書込み時に用いる。書込みによりメ
モリセルのしきい値電圧は２Ｖから６Ｖ程度に上がる。
【０００５】消去は、コントロールゲートＣＧを接地、
ドレインＤを開放状態とし、ソースＳに高電圧Ｖｈを印
加した状態で、フローティングゲートＦＧとソースＳと
の間のトンネル効果によりフローティングゲートＦＧに
蓄えられたエレクトロンをソースＳに引き抜く事により
行う（図４（Ｃ））。消去によりメモリセルのしきい値
電圧は６Ｖから２Ｖ程度に下がる。
ドレインＤを開放状態とし、ソースＳに高電圧Ｖｈを印
加した状態で、フローティングゲートＦＧとソースＳと
の間のトンネル効果によりフローティングゲートＦＧに
蓄えられたエレクトロンをソースＳに引き抜く事により
行う（図４（Ｃ））。消去によりメモリセルのしきい値
電圧は６Ｖから２Ｖ程度に下がる。
【０００６】また、読出しは、コントロールゲートＣＧ
に電源電圧Ｖｃｃ、ドレインＤにセンス増幅回路からの
読出し電圧Ｖｒｄを印加しソースＳを接地することによ
り行う（図４（Ｄ））。書込み状態ではしきい値電圧が
６Ｖ程度となっているので電流が流れないが、消去状態
ではしきい値電圧が２Ｖ程度であるので電流が流れ、こ
の電流が流れるか流れないかによってメモリセルの記憶
情報が読出される。
に電源電圧Ｖｃｃ、ドレインＤにセンス増幅回路からの
読出し電圧Ｖｒｄを印加しソースＳを接地することによ
り行う（図４（Ｄ））。書込み状態ではしきい値電圧が
６Ｖ程度となっているので電流が流れないが、消去状態
ではしきい値電圧が２Ｖ程度であるので電流が流れ、こ
の電流が流れるか流れないかによってメモリセルの記憶
情報が読出される。
【０００７】ここで、消去後のメモリセルのしきい値電
圧が負、すなわちデプレッション型になると、コントロ
ールゲートＣＧに接地電位レベル以上の電圧が印加され
ると（接地電位レベルでも）常にオン状態になり、これ
を過消去状態という。メモリセルアレイ中にこのような
過消去状態のメモリセルが存在すると、その後の書き込
み，消去，読出し動作が正常に行えなくなるので、過消
去状態となったメモリセルを正常な状態に回復させる技
術が採用されている（例えば、特開平４−１５４０００
号公報（第１の例），特開平４７−２２２９９４号公報
（第２の例）参照）。
圧が負、すなわちデプレッション型になると、コントロ
ールゲートＣＧに接地電位レベル以上の電圧が印加され
ると（接地電位レベルでも）常にオン状態になり、これ
を過消去状態という。メモリセルアレイ中にこのような
過消去状態のメモリセルが存在すると、その後の書き込
み，消去，読出し動作が正常に行えなくなるので、過消
去状態となったメモリセルを正常な状態に回復させる技
術が採用されている（例えば、特開平４−１５４０００
号公報（第１の例），特開平４７−２２２９９４号公報
（第２の例）参照）。
【０００８】過消去状態のメモリセルを正常の状態に戻
す技術が採用されている不揮発性メモリの第１の例で
は、過消去になるまで消去パルス電圧の印加をくり返
し、過消去が検出されると全メモリセルにトンネル書込
みを行い、過消去をなくしている。
す技術が採用されている不揮発性メモリの第１の例で
は、過消去になるまで消去パルス電圧の印加をくり返
し、過消去が検出されると全メモリセルにトンネル書込
みを行い、過消去をなくしている。
【０００９】また第２の例では、図５に示すように、浮
遊ゲートを有する電界効果トランジスタで形成されて
行，列マトリクス状に配置され選択状態のときそのとき
のモードに応じて記憶情報の書込み，読出し，消去を行
う複数のメモリセルＭＣ１１〜ＭＣｍｎを含むメモリセ
ルアレイ１と、このメモリセルアレイ１に含まれる全て
のメモリセルを選択状態としてこれらメモリセルそれぞ
れに消去パルス電圧を印加し消去状態とする一括消去手
段、メモリセルアレイ１に含まれる全てのメモリセルを
選択状態としてこれらメモリセルそれぞれを書込み状態
とする一括書込み手段、メモリセルアレイ１の所定のア
ドレスのメモリセルを選択状態として記憶データの書込
み読出しを行う選択書込み・読出し手段、及びメモリセ
ルアレイ１に含まれるメモリセルの中に過消去状態のメ
モリセルが存在するか否かを検出する過消去セル検出手
段を構成する行デコーダ３，列デコーダ４，電圧切換回
路２ａ／２ｂ，書込回路７，センス増幅回路８，及び書
込／読出／消去制御回路９ａと、メモリセルアレイ１の
メモリセルのうちに過消去状態のメモリセルが検出され
たときには上記一括書込み手段及び一括消去手段により
過消去状態のメモリセルを正常な消去状態になるように
補正する過消去補正回路１１とを有する構成となってい
る。
遊ゲートを有する電界効果トランジスタで形成されて
行，列マトリクス状に配置され選択状態のときそのとき
のモードに応じて記憶情報の書込み，読出し，消去を行
う複数のメモリセルＭＣ１１〜ＭＣｍｎを含むメモリセ
ルアレイ１と、このメモリセルアレイ１に含まれる全て
のメモリセルを選択状態としてこれらメモリセルそれぞ
れに消去パルス電圧を印加し消去状態とする一括消去手
段、メモリセルアレイ１に含まれる全てのメモリセルを
選択状態としてこれらメモリセルそれぞれを書込み状態
とする一括書込み手段、メモリセルアレイ１の所定のア
ドレスのメモリセルを選択状態として記憶データの書込
み読出しを行う選択書込み・読出し手段、及びメモリセ
ルアレイ１に含まれるメモリセルの中に過消去状態のメ
モリセルが存在するか否かを検出する過消去セル検出手
段を構成する行デコーダ３，列デコーダ４，電圧切換回
路２ａ／２ｂ，書込回路７，センス増幅回路８，及び書
込／読出／消去制御回路９ａと、メモリセルアレイ１の
メモリセルのうちに過消去状態のメモリセルが検出され
たときには上記一括書込み手段及び一括消去手段により
過消去状態のメモリセルを正常な消去状態になるように
補正する過消去補正回路１１とを有する構成となってい
る。
【００１０】次に、この不揮発性メモリの消去および過
消去セルの検出、並びにその補正方法について説明す
る。図６はこの不揮発性メモリの消去および過消去セル
の検出、並びにその補正方法を表すフローチャートであ
る。
消去セルの検出、並びにその補正方法について説明す
る。図６はこの不揮発性メモリの消去および過消去セル
の検出、並びにその補正方法を表すフローチャートであ
る。
【００１１】まず、消去動作について説明する。消去動
作は、列デコーダ４によりＮチャネル型のトランジスタ
Ｑ５１〜Ｑ５ｎをオフにし、行デコーダ３によりワード
線ＷＬ１〜ＷＬｍを低レベルにする。さらに、消去時間
を決定する消去制御信号ＥＣＳｂを入力とするソース電
圧印加回路６によりソース線ＳＬを高電圧Ｖｈとする。
これにより、メモリセルＭＣ１１〜ＭＣｍｎのドレイン
は開放状態、ソースは高電圧Ｖｈ、コントロールゲート
は低レベルとなり消去が行われる（ステップＳ１）。
作は、列デコーダ４によりＮチャネル型のトランジスタ
Ｑ５１〜Ｑ５ｎをオフにし、行デコーダ３によりワード
線ＷＬ１〜ＷＬｍを低レベルにする。さらに、消去時間
を決定する消去制御信号ＥＣＳｂを入力とするソース電
圧印加回路６によりソース線ＳＬを高電圧Ｖｈとする。
これにより、メモリセルＭＣ１１〜ＭＣｍｎのドレイン
は開放状態、ソースは高電圧Ｖｈ、コントロールゲート
は低レベルとなり消去が行われる（ステップＳ１）。
【００１２】消去が終了すると、過消去セルの検出を行
う（ステップＳ２）。次に、過消去セル検出動作につい
て説明する。列デコーダ４によりトランジスラＱ５１〜
Ｑ５ｎをオンにし、行デコーダ３によりワード線ＷＬ１
〜ＷＬｍを低レベルにする。さらに、ソース電圧印加回
路６によりソース線ＳＬを接地電位レベルとすることに
より、メモリセルＭＣ１１〜ＭＣｍｎのドレインはセン
ス増幅回路８から供給される読出し電圧Ｖｒｄ、ソース
は接地電位、コントロールゲートは低レベルとなる。こ
こで、メモリセルＭＣ１１〜ＭＣｍｎの中で１つでもデ
プレッション型となっているメモリセルが存在する場
合、ビット線ＢＬ１〜ＢＬｎ中に電流が流れるものがあ
る。この電流をセンス増幅回路８にて検出する事により
過消去セルの有無を確認する。
う（ステップＳ２）。次に、過消去セル検出動作につい
て説明する。列デコーダ４によりトランジスラＱ５１〜
Ｑ５ｎをオンにし、行デコーダ３によりワード線ＷＬ１
〜ＷＬｍを低レベルにする。さらに、ソース電圧印加回
路６によりソース線ＳＬを接地電位レベルとすることに
より、メモリセルＭＣ１１〜ＭＣｍｎのドレインはセン
ス増幅回路８から供給される読出し電圧Ｖｒｄ、ソース
は接地電位、コントロールゲートは低レベルとなる。こ
こで、メモリセルＭＣ１１〜ＭＣｍｎの中で１つでもデ
プレッション型となっているメモリセルが存在する場
合、ビット線ＢＬ１〜ＢＬｎ中に電流が流れるものがあ
る。この電流をセンス増幅回路８にて検出する事により
過消去セルの有無を確認する。
【００１３】過消去セルが存在する場合は、トンネル書
込みを行う（ステップＳ３，Ｓ４）。次に、トンネル書
込みの動作について説明する。列デコーダ４によりトラ
ンジスタＱ５１〜Ｑ５ｎをオフとし、行デコーダ３によ
りワード線ＷＬ１〜ＷＬｍを高電圧Ｖｈにする。さら
に、ソース電圧印加回路６によりソース線ＳＬを接地電
位レベルとする事により、メモリセルＭＣ１１〜ＭＣｍ
ｎのドレインは開放状態、ソースは接地電位、コントロ
ールゲートは高電圧Ｖｈとなりトンネル書込みが行われ
る。
込みを行う（ステップＳ３，Ｓ４）。次に、トンネル書
込みの動作について説明する。列デコーダ４によりトラ
ンジスタＱ５１〜Ｑ５ｎをオフとし、行デコーダ３によ
りワード線ＷＬ１〜ＷＬｍを高電圧Ｖｈにする。さら
に、ソース電圧印加回路６によりソース線ＳＬを接地電
位レベルとする事により、メモリセルＭＣ１１〜ＭＣｍ
ｎのドレインは開放状態、ソースは接地電位、コントロ
ールゲートは高電圧Ｖｈとなりトンネル書込みが行われ
る。
【００１４】トンネル書込みが終了すると、再度消去
（Ｓ１）を行い、過消去が無くなるまで予め定められた
電圧および時間で消去（Ｓ１）からトンネル書込み（Ｓ
４）までの動作が繰り返され、過消去セルの補正が行な
われる。
（Ｓ１）を行い、過消去が無くなるまで予め定められた
電圧および時間で消去（Ｓ１）からトンネル書込み（Ｓ
４）までの動作が繰り返され、過消去セルの補正が行な
われる。
【００１５】
【発明が解決しようとする課題】上述した従来の不揮発
性メモリは、第１の例では、過消去になるまで消去パル
ス電圧の印加をくり返し、過消去が検出されると全メモ
リセルにトンネル書込みを行う構成となっているので、
消去に時間がかかると共に、トンネル書き込み後の確認
が行なわれないため、正常な消去状態を維持しているか
どうかが分らないという問題点があり、また第２の例で
は、１回の消去時間は短縮されるものの、予め定められ
た一定の電圧，時間での消去及び書込み動作の繰り返し
となっているため、この消去及び書込み動作を繰り返し
行っても過消去セルが無くならないという問題点があっ
た。
性メモリは、第１の例では、過消去になるまで消去パル
ス電圧の印加をくり返し、過消去が検出されると全メモ
リセルにトンネル書込みを行う構成となっているので、
消去に時間がかかると共に、トンネル書き込み後の確認
が行なわれないため、正常な消去状態を維持しているか
どうかが分らないという問題点があり、また第２の例で
は、１回の消去時間は短縮されるものの、予め定められ
た一定の電圧，時間での消去及び書込み動作の繰り返し
となっているため、この消去及び書込み動作を繰り返し
行っても過消去セルが無くならないという問題点があっ
た。
【００１６】本発明の目的は、過消去セルを無くして確
実に消去状態を達成することができ、かつ消去終了まで
の時間を短縮することができる不揮発性メモリ及びその
消去方法を提供することにある。
実に消去状態を達成することができ、かつ消去終了まで
の時間を短縮することができる不揮発性メモリ及びその
消去方法を提供することにある。
【００１７】
【課題を解決するための手段】本発明の不揮発性メモリ
は、浮遊ゲートを有する電界効果トランジスタで形成さ
れて行，列マトリクス状に配置され選択状態のときその
ときのモードに応じて記憶情報の書込み，読出し，消去
を行う複数のメモリセルを含むメモリセルアレイと、こ
のメモリセルアレイに含まれる全てのメモリセルを選択
状態としてこれらメモリセルそれぞれに消去パルス電圧
を印加し消去状態とする一括消去手段と、前記メモリセ
ルアレイに含まれるメモリセルの中に過消去状態のメモ
リセルが存在するか否かを検出する過消去セル検出手段
と、前記メモリセルアレイに含まれる全てのメモリセル
を選択状態としてこれらメモリセルそれぞれを書き込み
状態とする一括書込み手段とを有する不揮発性メモリで
あって、前記一括消去手段に、一括消去開始時点からの
一括消去動作回数をカウントするカウント部と、前記メ
モリセルアレイの全メモリセルへの消去パルス電圧のパ
ルス幅を前記カウント部による一括消去動作回数に応じ
て順次短くするパルス幅制御手段とを設けて構成され
る。
は、浮遊ゲートを有する電界効果トランジスタで形成さ
れて行，列マトリクス状に配置され選択状態のときその
ときのモードに応じて記憶情報の書込み，読出し，消去
を行う複数のメモリセルを含むメモリセルアレイと、こ
のメモリセルアレイに含まれる全てのメモリセルを選択
状態としてこれらメモリセルそれぞれに消去パルス電圧
を印加し消去状態とする一括消去手段と、前記メモリセ
ルアレイに含まれるメモリセルの中に過消去状態のメモ
リセルが存在するか否かを検出する過消去セル検出手段
と、前記メモリセルアレイに含まれる全てのメモリセル
を選択状態としてこれらメモリセルそれぞれを書き込み
状態とする一括書込み手段とを有する不揮発性メモリで
あって、前記一括消去手段に、一括消去開始時点からの
一括消去動作回数をカウントするカウント部と、前記メ
モリセルアレイの全メモリセルへの消去パルス電圧のパ
ルス幅を前記カウント部による一括消去動作回数に応じ
て順次短くするパルス幅制御手段とを設けて構成され
る。
【００１８】また、パルス幅制御手段が、互に異なるパ
ルス幅の複数の消去制御パルスを発生する消去制御パル
ス発生部と、カウント部による一括消去動作回数に応じ
て前記複数の消去制御パルスのうちの一つを選択する選
択部と、この選択部で選択された消去制御パルスと対応
するパルス幅の消去パルス電圧を発生しメモリセルアレ
イの全メモリセルに供給する消去パルス電圧発生部とを
含んで構成されるか、カウント部による一括消去動作回
数と対応するパルス幅の消去制御パルスを発生する選択
消去制御パルス発生部と、この選択消去制御パルス発生
部からの消去制御パルスと対応するパルス幅の消去パル
ス電圧を発生しメモリセルアレイの全メモリセルに供給
する消去パルス電圧発生部とを含んで構成され、また、
カウント部が、一括消去開始時点の所定のカウント値を
一括消去動作ごとにディクリメントする第１のカウンタ
で構成され、パルス幅制御手段が、一回の一括消去動作
時に所定のパルス幅の複数の消去制御パルスを連続して
発生する消去制御パルス発生部と、一回の一括消去動作
時の前記消去制御パルス発生部からの消去制御パルスの
数をカウントとする第２のカウンタと、この第２のカウ
ンタのカウント値が前記第１のカウンタのカウント値未
満のときは前記消去制御パルス発生部からの消去制御パ
ルスを通過させて出力しこのカウント値に到達するとそ
の通過を阻止する比較制御部と、この比較制御部を通過
した消去制御パルスと対応したパルス幅及び数の消去パ
ルス電圧を発生しメモリセルアレイの全メモリセルに供
給する消去パルス電圧発生部とを含んで構成される。
ルス幅の複数の消去制御パルスを発生する消去制御パル
ス発生部と、カウント部による一括消去動作回数に応じ
て前記複数の消去制御パルスのうちの一つを選択する選
択部と、この選択部で選択された消去制御パルスと対応
するパルス幅の消去パルス電圧を発生しメモリセルアレ
イの全メモリセルに供給する消去パルス電圧発生部とを
含んで構成されるか、カウント部による一括消去動作回
数と対応するパルス幅の消去制御パルスを発生する選択
消去制御パルス発生部と、この選択消去制御パルス発生
部からの消去制御パルスと対応するパルス幅の消去パル
ス電圧を発生しメモリセルアレイの全メモリセルに供給
する消去パルス電圧発生部とを含んで構成され、また、
カウント部が、一括消去開始時点の所定のカウント値を
一括消去動作ごとにディクリメントする第１のカウンタ
で構成され、パルス幅制御手段が、一回の一括消去動作
時に所定のパルス幅の複数の消去制御パルスを連続して
発生する消去制御パルス発生部と、一回の一括消去動作
時の前記消去制御パルス発生部からの消去制御パルスの
数をカウントとする第２のカウンタと、この第２のカウ
ンタのカウント値が前記第１のカウンタのカウント値未
満のときは前記消去制御パルス発生部からの消去制御パ
ルスを通過させて出力しこのカウント値に到達するとそ
の通過を阻止する比較制御部と、この比較制御部を通過
した消去制御パルスと対応したパルス幅及び数の消去パ
ルス電圧を発生しメモリセルアレイの全メモリセルに供
給する消去パルス電圧発生部とを含んで構成される。
【００１９】本発明の不揮発性メモリの消去方法は、浮
遊ゲートを有する電界効果トランジスタで形成されて
行，列マトリクス状に配置され選択状態のときそのとき
のモードに応じて記憶情報の書込み，読出し，消去を行
う複数のメモリセルを含むメモリセルアレイと、このメ
モリセルアレイに含まれる全てのメモリセルを選択状態
としてこれらメモリセルそれぞれに消去パルス電圧を印
加し消去状態とする一括消去手段と、前記メモリセルア
レイに含まれるメモリセルの中に過消去状態のメモリセ
ルが存在するか否かを検出する過消去セル検出手段と、
前記メモリセルアレイに含まれる全てのメモリセルを選
択状態としてこれらメモリセルそれぞれを書込み状態と
する一括書込み手段とを有する不揮発性メモリであっ
て、前記一括消去手段に、一括消去開始時点からの一括
消去動作回数をカウントするカウント部と、前記メモリ
セルアレイの全メモリセルへの消去パルス電圧のパルス
幅を前記カウント部による一括消去動作回数に応じて変
化させるパルス幅制御手段とを設けた不揮発性メモリの
前記メモリセルアレイの全メモリセルに、前記一括消去
手段により予め定められた所定のパルス幅の消去パルス
電圧を印加してこれらメモリセルを消去状態とする消去
手順と、この消去手順で消去状態となったメモリセル中
に過消去状態のメモリセルが存在するか否かを前記過消
去セル検出手段により検出する過消去セル検出手順と、
この過消去セル検出手順で過消去状態のメモリセルが検
出されたときは、前記一括書込み手段により前記メモリ
セルアレイの全メモリセルを書込み状態とする書込み手
順と、この書込み手順に続いて、前記一括消去手段の消
去パルス電圧のパルス幅を１段階短いパルス幅に変更し
た後前記消去手順に戻る消去パルス幅変更手順とを含
み、前記過消去セル検出手順で過消去状態のメモリセル
が検出されたかったときは消去終了とする構成となって
いる。
遊ゲートを有する電界効果トランジスタで形成されて
行，列マトリクス状に配置され選択状態のときそのとき
のモードに応じて記憶情報の書込み，読出し，消去を行
う複数のメモリセルを含むメモリセルアレイと、このメ
モリセルアレイに含まれる全てのメモリセルを選択状態
としてこれらメモリセルそれぞれに消去パルス電圧を印
加し消去状態とする一括消去手段と、前記メモリセルア
レイに含まれるメモリセルの中に過消去状態のメモリセ
ルが存在するか否かを検出する過消去セル検出手段と、
前記メモリセルアレイに含まれる全てのメモリセルを選
択状態としてこれらメモリセルそれぞれを書込み状態と
する一括書込み手段とを有する不揮発性メモリであっ
て、前記一括消去手段に、一括消去開始時点からの一括
消去動作回数をカウントするカウント部と、前記メモリ
セルアレイの全メモリセルへの消去パルス電圧のパルス
幅を前記カウント部による一括消去動作回数に応じて変
化させるパルス幅制御手段とを設けた不揮発性メモリの
前記メモリセルアレイの全メモリセルに、前記一括消去
手段により予め定められた所定のパルス幅の消去パルス
電圧を印加してこれらメモリセルを消去状態とする消去
手順と、この消去手順で消去状態となったメモリセル中
に過消去状態のメモリセルが存在するか否かを前記過消
去セル検出手段により検出する過消去セル検出手順と、
この過消去セル検出手順で過消去状態のメモリセルが検
出されたときは、前記一括書込み手段により前記メモリ
セルアレイの全メモリセルを書込み状態とする書込み手
順と、この書込み手順に続いて、前記一括消去手段の消
去パルス電圧のパルス幅を１段階短いパルス幅に変更し
た後前記消去手順に戻る消去パルス幅変更手順とを含
み、前記過消去セル検出手順で過消去状態のメモリセル
が検出されたかったときは消去終了とする構成となって
いる。
【００２０】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００２１】図１は本発明による不揮発性メモリの第１
の実施例を示すブロック図である。
の実施例を示すブロック図である。
【００２２】この実施例が図５に示された従来の不揮発
性メモリと相違する点は、従来の不揮発性メモリの過消
去補正回路１に代えて、一括消去開始時点からの一括消
去動作回数をカウントするカウント部を形成する消去制
御レジスタ１０１及び消去回数カウントするカウント回
路１０２と、互いに異なるパルス幅の複数の消去制御パ
ルスＥＰ１，ＥＰ２，ＥＰ３を発生する消去制御パルス
発生部１０３と、上記カウント部による一括消去動作回
数に応じて消去制御パルスＥＰ１〜ＥＰ３のうちの一つ
を選択する選択部を形成するＡＮＤ型の論理ゲートＧ１
〜Ｇ３及びトランジスタＱ１〜Ｑ３とを備え、上記一括
消去動作回数に応じて順次短くなるパルス幅の消去制御
信号ＥＣＳをソース電圧印加回路６に供給する消去制御
信号発生回路１０を設け、上記一括消去動作回数に応じ
て消去パルス電圧Ｖｅのパルス幅を順次短くするように
した点にある。
性メモリと相違する点は、従来の不揮発性メモリの過消
去補正回路１に代えて、一括消去開始時点からの一括消
去動作回数をカウントするカウント部を形成する消去制
御レジスタ１０１及び消去回数カウントするカウント回
路１０２と、互いに異なるパルス幅の複数の消去制御パ
ルスＥＰ１，ＥＰ２，ＥＰ３を発生する消去制御パルス
発生部１０３と、上記カウント部による一括消去動作回
数に応じて消去制御パルスＥＰ１〜ＥＰ３のうちの一つ
を選択する選択部を形成するＡＮＤ型の論理ゲートＧ１
〜Ｇ３及びトランジスタＱ１〜Ｑ３とを備え、上記一括
消去動作回数に応じて順次短くなるパルス幅の消去制御
信号ＥＣＳをソース電圧印加回路６に供給する消去制御
信号発生回路１０を設け、上記一括消去動作回数に応じ
て消去パルス電圧Ｖｅのパルス幅を順次短くするように
した点にある。
【００２３】次に、この実施例の消去および消去セルの
検出並びにその補正方法について説明する。図２はこの
実施例の消去および過消去セルの検出並びにこの補正方
法を表すフローチャートである。
検出並びにその補正方法について説明する。図２はこの
実施例の消去および過消去セルの検出並びにこの補正方
法を表すフローチャートである。
【００２４】まず消去動作（ステップＳ１）について説
明する。消去動作は、列デコーダ４によりトランジスタ
Ｑ５１〜Ｑ５ｎをオフにし行デコーダ３によりワード線
ＷＬ１〜ＷＬｍを低レベルにする。さらに、消去時間を
決定する消去制御信号ＥＣＳを入力とするソース電圧印
加回路６によりソース線ＳＬを高電圧Ｖｈとする。ここ
で、消去制御信号ＥＣＳは、トランジスタＥ１〜Ｅ３に
より消去制御パルスＥＰ１〜ＥＰ３の中から選択された
ものである。消去開始時、リセット信号ＲＳＴにより、
消去制御レジスタ１０１にデータ“１”を書込む事によ
り、その出力信号を高レベルとし、消去回数カウント信
号ＥＣ１は高レベル、消去回数カウント信号ＥＣ２，Ｅ
Ｃ３は低レベルとする。これにより論理ゲートＧ１の出
力信号は高レベル、論理ゲートＧ２，Ｇ３の出力信号は
低レベルとなるため、トランジスタＱ１はオン、トラン
ジスタＱ２，Ｑ３はオフとなり、消去制御パルス発生部
１０３の出力である消去制御パルスＥＰ１が消去制御信
号ＥＣＳとして使用される。これにより、メモリセルＭ
Ｃ１１〜ＭＣｍｎのドレインは開放状態、ソースは高電
圧Ｖｈ、コントロールゲートは低レベルとなり消去が行
われる。
明する。消去動作は、列デコーダ４によりトランジスタ
Ｑ５１〜Ｑ５ｎをオフにし行デコーダ３によりワード線
ＷＬ１〜ＷＬｍを低レベルにする。さらに、消去時間を
決定する消去制御信号ＥＣＳを入力とするソース電圧印
加回路６によりソース線ＳＬを高電圧Ｖｈとする。ここ
で、消去制御信号ＥＣＳは、トランジスタＥ１〜Ｅ３に
より消去制御パルスＥＰ１〜ＥＰ３の中から選択された
ものである。消去開始時、リセット信号ＲＳＴにより、
消去制御レジスタ１０１にデータ“１”を書込む事によ
り、その出力信号を高レベルとし、消去回数カウント信
号ＥＣ１は高レベル、消去回数カウント信号ＥＣ２，Ｅ
Ｃ３は低レベルとする。これにより論理ゲートＧ１の出
力信号は高レベル、論理ゲートＧ２，Ｇ３の出力信号は
低レベルとなるため、トランジスタＱ１はオン、トラン
ジスタＱ２，Ｑ３はオフとなり、消去制御パルス発生部
１０３の出力である消去制御パルスＥＰ１が消去制御信
号ＥＣＳとして使用される。これにより、メモリセルＭ
Ｃ１１〜ＭＣｍｎのドレインは開放状態、ソースは高電
圧Ｖｈ、コントロールゲートは低レベルとなり消去が行
われる。
【００２５】消去が終わると、過消去セルの検出を行う
（ステップＳ２）。過消去セルの検出は、列デコーダ４
によりトランジスタＱ５１〜Ｑ５ｎをオンにし行デコー
ダ３によりワード線ＷＬ１〜ＷＬｍを低レベルにする。
さらに、ソース電圧印加回路６によりソース線ＳＬを接
地電位レベルとすることにより、メモリセルＭＣ１１〜
ＭＣｍｎのドレインはセンス増幅回路８から供給される
読出し電圧Ｖｒｄ、ソースは接地電位、コントロールゲ
ートは低レベルとなる。ここで、メモリセルＭＣ１１〜
ＭＣｍｎの中で１つでもデプレッション型となっている
メモリセルが存在する場合、ビット線ＢＬ１〜ＢＬｎの
うちに電流が流れるものがある。この電流をセンス増幅
回路８の出力信号ＥＤおよび過消去テスト信号ＯＥＴに
より消去制御レジスタ１０１に蓄えられる。過消去セル
が存在する場合は、トンネル書込みを行う（ステップＳ
３，Ｓ４）。書込みは、列デコーダ４によりトランジス
タＱ５１〜Ｑ５ｎをオフとし、行デコーダ３によりワー
ド線ＷＬ１〜ＷＬｍを高電圧Ｖｈとする。さらに、ソー
ス電圧印加回路６によりソース線ＳＬを接地電位レベル
とする事により、メモリセルＭＣ１１〜ＭＣｍｎのドレ
インは開放状態、ソースは接地電位、コントロールゲー
トは高電圧Ｖｈとなりトンネル書込みが行われる。即
ち、従来例と同一の書込み動作を行う事になる。
（ステップＳ２）。過消去セルの検出は、列デコーダ４
によりトランジスタＱ５１〜Ｑ５ｎをオンにし行デコー
ダ３によりワード線ＷＬ１〜ＷＬｍを低レベルにする。
さらに、ソース電圧印加回路６によりソース線ＳＬを接
地電位レベルとすることにより、メモリセルＭＣ１１〜
ＭＣｍｎのドレインはセンス増幅回路８から供給される
読出し電圧Ｖｒｄ、ソースは接地電位、コントロールゲ
ートは低レベルとなる。ここで、メモリセルＭＣ１１〜
ＭＣｍｎの中で１つでもデプレッション型となっている
メモリセルが存在する場合、ビット線ＢＬ１〜ＢＬｎの
うちに電流が流れるものがある。この電流をセンス増幅
回路８の出力信号ＥＤおよび過消去テスト信号ＯＥＴに
より消去制御レジスタ１０１に蓄えられる。過消去セル
が存在する場合は、トンネル書込みを行う（ステップＳ
３，Ｓ４）。書込みは、列デコーダ４によりトランジス
タＱ５１〜Ｑ５ｎをオフとし、行デコーダ３によりワー
ド線ＷＬ１〜ＷＬｍを高電圧Ｖｈとする。さらに、ソー
ス電圧印加回路６によりソース線ＳＬを接地電位レベル
とする事により、メモリセルＭＣ１１〜ＭＣｍｎのドレ
インは開放状態、ソースは接地電位、コントロールゲー
トは高電圧Ｖｈとなりトンネル書込みが行われる。即
ち、従来例と同一の書込み動作を行う事になる。
【００２６】トンネル書込みが終了すると、再度消去
（ステップＳ１）を行う。再消去の場合、消去制御レジ
スタ１０１のデータは“１”でその出力信号は高レベル
であり、消去回数カウント信号ＥＣ２が高レベル、消去
回数カウント信号ＥＣ１，ＥＣ３は低レベルとなるた
め、論理ゲートＧ２の出力信号は高レベル、論理ゲート
Ｇ１，Ｇ３の出力信号は低レベルとなり、トランジスタ
Ｑ２はオントランジスタＱ１，Ｑ３はオフする。これに
より、消去制御パルスＥＰ２が選択され、消去制御信号
ＥＣＳとしてソース電圧印加回路６に入力される。ここ
で、消去制御パルスＥＣ２のパルス幅は、１回目の消去
時に選択された消去制御パルスＥＣ１のパルス幅の０．
８倍としてあるので、メモリセルＭＣ１１〜ＭＣｍｎの
過消去を抑える事ができる。
（ステップＳ１）を行う。再消去の場合、消去制御レジ
スタ１０１のデータは“１”でその出力信号は高レベル
であり、消去回数カウント信号ＥＣ２が高レベル、消去
回数カウント信号ＥＣ１，ＥＣ３は低レベルとなるた
め、論理ゲートＧ２の出力信号は高レベル、論理ゲート
Ｇ１，Ｇ３の出力信号は低レベルとなり、トランジスタ
Ｑ２はオントランジスタＱ１，Ｑ３はオフする。これに
より、消去制御パルスＥＰ２が選択され、消去制御信号
ＥＣＳとしてソース電圧印加回路６に入力される。ここ
で、消去制御パルスＥＣ２のパルス幅は、１回目の消去
時に選択された消去制御パルスＥＣ１のパルス幅の０．
８倍としてあるので、メモリセルＭＣ１１〜ＭＣｍｎの
過消去を抑える事ができる。
【００２７】再消去でも過消去セルが検出された場合に
は、さらにパルス幅の短い消去制御パルスＥＣ３を選択
する様に、消去回数カウント信号ＥＣ３を高レベル、消
去回数カウント信号ＥＣ１，ＥＣ２を低レベルとし、論
理ゲートＧ３の出力信号を高レベル、論理ゲートＧ１，
Ｇ２の出力信号を低レベルとすることにより、トランジ
スタＱ３をオン、トランジスタＱ１，Ｑ２をオフさせ
る。
は、さらにパルス幅の短い消去制御パルスＥＣ３を選択
する様に、消去回数カウント信号ＥＣ３を高レベル、消
去回数カウント信号ＥＣ１，ＥＣ２を低レベルとし、論
理ゲートＧ３の出力信号を高レベル、論理ゲートＧ１，
Ｇ２の出力信号を低レベルとすることにより、トランジ
スタＱ３をオン、トランジスタＱ１，Ｑ２をオフさせ
る。
【００２８】以上のように、過消去セルを検出した場合
のみ、消去制御パルスのパルス幅を徐々に短くして（ス
テップＳ５）、過消去セルが無くなるまで、消去（ステ
ップＳ１）からトンネル書込み（ステップＳ４）までの
動作を繰り返し、過消去セルが無くなった時点で消去終
了となる。
のみ、消去制御パルスのパルス幅を徐々に短くして（ス
テップＳ５）、過消去セルが無くなるまで、消去（ステ
ップＳ１）からトンネル書込み（ステップＳ４）までの
動作を繰り返し、過消去セルが無くなった時点で消去終
了となる。
【００２９】このように、本発明では、過消去セルが検
出されると、次の消去パルス電圧Ｖｅのパルス幅を短く
して消去を行うので、過消去となる率が順次低下して過
消去セルが無くなるまでの時間を短縮することができ
る。また、メモリセルＥＣ１１〜ＭＣｍｎの消去状態に
おけるしきい値電圧をより細かく制御することができ、
確実に消去状態を達成することができる。
出されると、次の消去パルス電圧Ｖｅのパルス幅を短く
して消去を行うので、過消去となる率が順次低下して過
消去セルが無くなるまでの時間を短縮することができ
る。また、メモリセルＥＣ１１〜ＭＣｍｎの消去状態に
おけるしきい値電圧をより細かく制御することができ、
確実に消去状態を達成することができる。
【００３０】図３は本発明の第２の実施例を示すブロッ
ク図である。
ク図である。
【００３１】この実施例は、消去制御信号発生回路１０
ａを、カウント部として、一括消去開始時点の所定のカ
ウント値を一括消去動作ごとにディクリメントする第１
のカウンタ１０４ａで構成し、パルス幅制御手段とし
て、一回の一括消去動作に所定のパルス幅の複数の消去
制御パルスＥＰを連続して発生する消去制御パルス発生
部１０３ａと、一回の一括消去動作時の消去制御パルス
発生部１０３ａからの消去制御パルスＥＰの数をカウン
トする第２のカウンタ１０４ｂと、この第２のカウンタ
１０４ｂのカウント値が第１のカウンタ１０４ａのカウ
ント値未満のときは消去制御パルス発生部１０３ａから
の消去制御パルスＥＰを通過させて消去制御信号ＥＣＳ
ａとして出力しこのカウント値に到達するとその通過を
阻止する比較制御部の比較回路１０５及びトランジスタ
Ｑ１とを備えた構成とし、この消去制御信号ＥＣＳａを
受けるソース電圧印加回路６によりこの比較制御部を通
過した消去制御パルスＥＰと対応したパルス幅及び数の
消去パルス電圧Ｖｅａを発生しメモリセルアレイ１の全
メモリセルのソース線ＬＳに供給するようにしたもので
ある。
ａを、カウント部として、一括消去開始時点の所定のカ
ウント値を一括消去動作ごとにディクリメントする第１
のカウンタ１０４ａで構成し、パルス幅制御手段とし
て、一回の一括消去動作に所定のパルス幅の複数の消去
制御パルスＥＰを連続して発生する消去制御パルス発生
部１０３ａと、一回の一括消去動作時の消去制御パルス
発生部１０３ａからの消去制御パルスＥＰの数をカウン
トする第２のカウンタ１０４ｂと、この第２のカウンタ
１０４ｂのカウント値が第１のカウンタ１０４ａのカウ
ント値未満のときは消去制御パルス発生部１０３ａから
の消去制御パルスＥＰを通過させて消去制御信号ＥＣＳ
ａとして出力しこのカウント値に到達するとその通過を
阻止する比較制御部の比較回路１０５及びトランジスタ
Ｑ１とを備えた構成とし、この消去制御信号ＥＣＳａを
受けるソース電圧印加回路６によりこの比較制御部を通
過した消去制御パルスＥＰと対応したパルス幅及び数の
消去パルス電圧Ｖｅａを発生しメモリセルアレイ１の全
メモリセルのソース線ＬＳに供給するようにしたもので
ある。
【００３２】次に、本実施例の動作について説明する。
【００３３】まず、消去動作について説明する。消去開
始時、リセット信号ＲＳＴにより、消去制御レジスタ１
０１にはデータ“１”が蓄えられ、カウンタ１０４ａに
は例えばデータ“１６”が蓄えられカウンタ１０４ｂに
はデータ“０”が蓄えられているものとする。
始時、リセット信号ＲＳＴにより、消去制御レジスタ１
０１にはデータ“１”が蓄えられ、カウンタ１０４ａに
は例えばデータ“１６”が蓄えられカウンタ１０４ｂに
はデータ“０”が蓄えられているものとする。
【００３４】ここで、消去制御パルスＥＰがカウンタ１
０４ｂに入力される。カウンタ１０４ｂでは、消去制御
パルスＥＰの入力回数によりデータ“０”より１ずつ増
加される。消去時間の制御データ信号であるカウンタ１
０４ａのデータ“１６”と、消去制御パルスＥＰのカウ
ントデータ信号であるカウンタ１０４ｂのデータとを比
較回路１０５で比較し、一致すれば低レベルを不一致で
あれは高レベルを出力する。カウンタ１０４ｂのデータ
が“１６”となった時点で比較回路１０５の出力は低レ
ベルとなり、トランジスタＱ１はオフし、消去制御パル
スＥＰが消去制御信号として出力されなくなり、その回
の消去を終了する。
０４ｂに入力される。カウンタ１０４ｂでは、消去制御
パルスＥＰの入力回数によりデータ“０”より１ずつ増
加される。消去時間の制御データ信号であるカウンタ１
０４ａのデータ“１６”と、消去制御パルスＥＰのカウ
ントデータ信号であるカウンタ１０４ｂのデータとを比
較回路１０５で比較し、一致すれば低レベルを不一致で
あれは高レベルを出力する。カウンタ１０４ｂのデータ
が“１６”となった時点で比較回路１０５の出力は低レ
ベルとなり、トランジスタＱ１はオフし、消去制御パル
スＥＰが消去制御信号として出力されなくなり、その回
の消去を終了する。
【００３５】次に、過消去セルの検出を行う。過消去セ
ルが存在すれば消去制御レジスタ１０１に“１”が蓄え
られる。従ってその出力信号は高レベルとなり、カウン
タ１０４ａに入力される。カウンタ１０４ａでは、過消
去検出テスト信号ＯＥＴにより、上記出力信号の高レベ
ルを検出して、そのデータの値を１ずつ減少する。一回
目の消去後の過消去セルの検出で、過消去セルが存在す
る場合、カウンタ１０４ａのデータは“１５”となる。
ルが存在すれば消去制御レジスタ１０１に“１”が蓄え
られる。従ってその出力信号は高レベルとなり、カウン
タ１０４ａに入力される。カウンタ１０４ａでは、過消
去検出テスト信号ＯＥＴにより、上記出力信号の高レベ
ルを検出して、そのデータの値を１ずつ減少する。一回
目の消去後の過消去セルの検出で、過消去セルが存在す
る場合、カウンタ１０４ａのデータは“１５”となる。
【００３６】過消去セルを検出するとトンネル書き込み
を行う。
を行う。
【００３７】過消去セルの検出、トンネル書込み後の２
回目の消去では、カウンタ１０４ａのデータは“１５”
であるため、消去制御パルスＥＰがカウンタ１０４ｂに
１５個入力された時点でトランジスタＱ１はオフし、そ
の回の消去を終了する。
回目の消去では、カウンタ１０４ａのデータは“１５”
であるため、消去制御パルスＥＰがカウンタ１０４ｂに
１５個入力された時点でトランジスタＱ１はオフし、そ
の回の消去を終了する。
【００３８】以上のように、過消去セルを検出するとカ
ウンタ１０４ａのデータを１ずつ減少させ、ソース電圧
印加回路６への消去制御パルスＥＰの入力数を減らすこ
とにより、消去時間を徐々に短くし、過消去セルがなく
なるまで消去からトンネル書込みまでの動作を繰り返
す。
ウンタ１０４ａのデータを１ずつ減少させ、ソース電圧
印加回路６への消去制御パルスＥＰの入力数を減らすこ
とにより、消去時間を徐々に短くし、過消去セルがなく
なるまで消去からトンネル書込みまでの動作を繰り返
す。
【００３９】こうして、１回の消去動作時の消去パルス
電圧Ｖｅａの実質的なパルス幅を徐々に短くする。この
実施例では、消去パルス電圧Ｖｅａが複数個のパルス列
となっているが、基本的には第１の実施例と同様であ
り、同様の効果が得られる。
電圧Ｖｅａの実質的なパルス幅を徐々に短くする。この
実施例では、消去パルス電圧Ｖｅａが複数個のパルス列
となっているが、基本的には第１の実施例と同様であ
り、同様の効果が得られる。
【００４０】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、各種
の変更，変形が可能である。
本発明はこれら実施例に限定されるものではなく、各種
の変更，変形が可能である。
【００４１】例えば、第１の実施例において、消去制御
パルスＥＰ１〜ＥＰ３のパルス幅を各々４，２，１とす
るパルス幅の変更や、選択可能な消去制御パルスの増設
を行っても良い。また消去制御パルスＥＰ１〜ＥＰ３の
パルス幅を各々４，２，１とした場合、一回目の消去時
これら全てを順次選択する事により総パルス幅を７と
し、二回目の消去の際には消去制御パルス信号ＥＰ２，
ＥＰ３を順次選択する事により総パルス幅を６とすると
いうように、消去を繰り返す時に選択する消去制御パル
スやその数を変えることにより、総パルス幅を順次短く
することができる。
パルスＥＰ１〜ＥＰ３のパルス幅を各々４，２，１とす
るパルス幅の変更や、選択可能な消去制御パルスの増設
を行っても良い。また消去制御パルスＥＰ１〜ＥＰ３の
パルス幅を各々４，２，１とした場合、一回目の消去時
これら全てを順次選択する事により総パルス幅を７と
し、二回目の消去の際には消去制御パルス信号ＥＰ２，
ＥＰ３を順次選択する事により総パルス幅を６とすると
いうように、消去を繰り返す時に選択する消去制御パル
スやその数を変えることにより、総パルス幅を順次短く
することができる。
【００４２】また、消去制御パルス発生部１０３に一括
消去動作回数によるパルス幅の選択制御手段を含め、消
去制御パルス発生部１０３から直接、パルス幅が順次短
くなった消去制御信号ＥＣＳを出力することもできる。
消去動作回数によるパルス幅の選択制御手段を含め、消
去制御パルス発生部１０３から直接、パルス幅が順次短
くなった消去制御信号ＥＣＳを出力することもできる。
【００４３】
【発明の効果】以上説明したように本発明は、消去パル
ス電圧のパルス幅を消去開始時点からの一括消去動作回
数に応じて順次短くするパルス幅制御手段を設け、過消
去セルが検出されると、書込み動作後の次の消去動作時
には消去パルス電圧のパルス幅を短くして消去を行う構
成としたので、過消去となる率が順次低下して過消去セ
ルが無くなるまでの時間を短縮することができ、またメ
モリセルの消去状態におけるしきい値電圧をより細かく
制御できて確実に消去状態を達成することができる効果
がある。
ス電圧のパルス幅を消去開始時点からの一括消去動作回
数に応じて順次短くするパルス幅制御手段を設け、過消
去セルが検出されると、書込み動作後の次の消去動作時
には消去パルス電圧のパルス幅を短くして消去を行う構
成としたので、過消去となる率が順次低下して過消去セ
ルが無くなるまでの時間を短縮することができ、またメ
モリセルの消去状態におけるしきい値電圧をより細かく
制御できて確実に消去状態を達成することができる効果
がある。
【図１】本発明による不揮発性メモリの第１の実施例を
示すブロック図である。
示すブロック図である。
【図２】図１に示された不揮発性メモリの消去方法を説
明するためのフローチャートである。
明するためのフローチャートである。
【図３】本発明による不揮発性メモリの第２の実施例を
示すブロック図である。
示すブロック図である。
【図４】従来の不揮発性メモリの書込み、消去、読出し
動作を説明するための各部に対する電圧印加状態を示す
図である。
動作を説明するための各部に対する電圧印加状態を示す
図である。
【図５】従来の不揮発性メモリの一例を示すブロック図
である。
である。
【図６】図５に示された不揮発性メモリの消去方法を説
明するためのフローチャートである。
明するためのフローチャートである。
１ メモリセルアレイ ２ａ，２ｂ 電圧切換回路 ３ 行デコーダ ４ 列デコーダ ５ 列スイッチ回路 ６ ソース電圧印加回路 ７ 書込み回路 ８ センス回路 ９，９ａ 書込／読出／消去制御回路 １０，１０ａ 消去制御信号発生回路 １１ 過消去補正回路 １０１ 消去制御レジスタ １０２ 消去回数カウント回路 １０３，１０３ａ 消去制御パルス発生部 １０４ａ，１０４ｂ カウンタ １０５ 比較回路 ＢＬ１〜ＢＬｎ ビット線 Ｇ１〜Ｇ３ 論理ゲート ＭＣ１１〜ＭＣｍｎ メモリセル Ｑ１〜Ｑ３、Ｑ５１〜Ｑ５ｎ トランジスタ ＳＬ ソース線 ＷＬ１〜ＷＬｍ ワード線
Claims (5)
- 【請求項１】 浮遊ゲートを有する電界効果トランジス
タで形成されて行，列マトリクス状に配置され選択状態
のときそのときのモードに応じて記憶情報の書込み，読
出し，消去を行う複数のメモリセルを含むメモリセルア
レイと、このメモリセルアレイに含まれる全てのメモリ
セルを選択状態としてこれらメモリセルそれぞれに消去
パルス電圧を印加し消去状態とする一括消去手段と、前
記メモリセルアレイに含まれるメモリセルの中に過消去
状態のメモリセルが存在するか否かを検出する過消去セ
ル検出手段と、前記メモリセルアレイに含まれる全ての
メモリセルを選択状態としてこれらメモリセルそれぞれ
を書き込み状態とする一括書込み手段とを有する不揮発
性メモリであって、前記一括消去手段に、一括消去開始
時点からの一括消去動作回数をカウントするカウント部
と、前記メモリセルアレイの全メモリセルへの消去パル
ス電圧のパルス幅を前記カウント部による一括消去動作
回数に応じて順次短くするパルス幅制御手段とを設けた
ことを特徴とする不揮発性メモリ。 - 【請求項２】 パルス幅制御手段が、互に異なるパルス
幅の複数の消去制御パルスを発生する消去制御パルス発
生部と、カウント部による一括消去動作回数に応じて前
記複数の消去制御パルスのうちの一つを選択する選択部
と、この選択部で選択された消去制御パルスと対応する
パルス幅の消去パルス電圧を発生しメモリセルアレイの
全メモリセルに供給する消去パルス電圧発生部とを含ん
で構成された請求項１記載の不揮発性メモリ。 - 【請求項３】 パルス幅制御手段が、カウント部による
一括消去動作回数と対応するパルス幅の消去制御パルス
を発生する選択消去制御パルス発生部と、この選択消去
制御パルス発生部からの消去制御パルスと対応するパル
ス幅の消去パルス電圧を発生しメモリセルアレイの全メ
モリセルに供給する消去パルス電圧発生部とを含んで構
成された請求項１記載の不揮発性メモリ。 - 【請求項４】 カウント部が、一括消去開始時点の所定
のカウント値を一括消去動作ごとにディクリメントする
第１のカウンタで構成され、パルス幅制御手段が、一回
の一括消去動作時に所定のパルス幅の複数の消去制御パ
ルスを連続して発生する消去制御パルス発生部と、一回
の一括消去動作時の前記消去制御パルス発生部からの消
去制御パルスの数をカウントとする第２のカウンタと、
この第２のカウンタのカウント値が前記第１のカウンタ
のカウント値未満のときは前記消去制御パルス発生部か
らの消去制御パルスを通過させて出力しこのカウント値
に到達するとその通過を阻止する比較制御部と、この比
較制御部を通過した消去制御パルスと対応したパルス幅
及び数の消去パルス電圧を発生しメモリセルアレイの全
メモリセルに供給する消去パルス電圧発生部とを含んで
構成された請求項１記載の不揮発生メモリ。 - 【請求項５】 浮遊ゲートを有する電界効果トランジス
タで形成されて行，列マトリクス状に配置され選択状態
のときそのときのモードに応じて記憶情報の書込み，読
出し，消去を行う複数のメモリセルを含むメモリセルア
レイと、このメモリセルアレイに含まれる全てのメモリ
セルを選択状態としてこれらメモリセルそれぞれに消去
パルス電圧を印加し消去状態とする一括消去手段と、前
記メモリセルアレイに含まれるメモリセルの中に過消去
状態のメモリセルが存在するか否かを検出する過消去セ
ル検出手段と、前記メモリセルアレイに含まれる全ての
メモリセルを選択状態としてこれらメモリセルそれぞれ
を書込み状態とする一括書込み手段とを有する不揮発性
メモリであって、前記一括消去手段に、一括消去開始時
点からの一括消去動作回数をカウントするカウント部
と、前記メモリセルアレイの全メモリセルへの消去パル
ス電圧のパルス幅を前記カウント部による一括消去動作
回数に応じて変化させるパルス幅制御手段とを設けた不
揮発性メモリの前記メモリセルアレイの全メモリセル
に、前記一括消去手段により予め定められた所定のパル
ス幅の消去パルス電圧を印加してこれらメモリセルを消
去状態とする消去手順と、この消去手順で消去状態とな
ったメモリセル中に過消去状態のメモリセルが存在する
か否かを前記過消去セル検出手段により検出する過消去
セル検出手順と、この過消去セル検出手順で過消去状態
のメモリセルが検出されたときは、前記一括書込み手段
により前記メモリセルアレイの全メモリセルを書込み状
態とする書込み手順と、この書込み手順に続いて、前記
一括消去手段の消去パルス電圧のパルス幅を１段階短い
パルス幅に変更した後前記消去手順に戻る消去パルス幅
変更手順とを含み、前記過消去セル検出手順で過消去状
態のメモリセルが検出されたかったときは消去終了とす
ることを特徴とする不揮発性メモリの消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14421494A JP2693912B2 (ja) | 1994-06-27 | 1994-06-27 | 不揮発性メモリ及びその消去方法 |
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