JPH07122083A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH07122083A JPH07122083A JP5262796A JP26279693A JPH07122083A JP H07122083 A JPH07122083 A JP H07122083A JP 5262796 A JP5262796 A JP 5262796A JP 26279693 A JP26279693 A JP 26279693A JP H07122083 A JPH07122083 A JP H07122083A
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Abstract
(57)【要約】
【目的】 メモリセルアレイの各ブロックの書込みおよ
び消去回数を均等化する。 【構成】 書込みがメモリセルアレイ１の各ブロックＢ
１〜Ｂ４に均等に行われるように、書込み信号または消
去信号をカウンタ回路２０に取り込み、任意のカウント
値となったときブロックシフト回路２１により上記ブロ
ックＢ１〜Ｂ４をシフトする。
び消去回数を均等化する。 【構成】 書込みがメモリセルアレイ１の各ブロックＢ
１〜Ｂ４に均等に行われるように、書込み信号または消
去信号をカウンタ回路２０に取り込み、任意のカウント
値となったときブロックシフト回路２１により上記ブロ
ックＢ１〜Ｂ４をシフトする。
Description
【０００１】
【産業上の利用分野】この発明は、電気的に一括消去可
能な不揮発性半導体記憶装置に関するものである。
能な不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】図４は例えばアイイーイーイー ジャー
ナル オブ ソリッドステート サーキッツ（ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ）２３巻，Ｎｏ．５，１０月，１９８８
年，１１５７頁〜１１６３頁に示された従来の不揮発性
半導体記憶装置を示すブロック図であり、図において、
１はメモリセルアレイで、このメモリセルアレイ１の周
辺にはＹゲート２，ソース線スイッチ３，Ｘデコーダ４
およびＹデコーダ５が設けられている。Ｘデコーダ４お
よびＹデコーダ５にはアドレスレジスタ６が接続され、
外部から入力されたアドレス信号が入力される。
ナル オブ ソリッドステート サーキッツ（ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃ
ｉｒｃｕｉｔｓ）２３巻，Ｎｏ．５，１０月，１９８８
年，１１５７頁〜１１６３頁に示された従来の不揮発性
半導体記憶装置を示すブロック図であり、図において、
１はメモリセルアレイで、このメモリセルアレイ１の周
辺にはＹゲート２，ソース線スイッチ３，Ｘデコーダ４
およびＹデコーダ５が設けられている。Ｘデコーダ４お
よびＹデコーダ５にはアドレスレジスタ６が接続され、
外部から入力されたアドレス信号が入力される。
【０００３】メモリセルアレイ１にはＹゲート２を介し
て書込み回路７とセンスアンプ８とが接続されている。
書込み回路７とセンスアンプ８は入出力バッファ９に接
続されている。
て書込み回路７とセンスアンプ８とが接続されている。
書込み回路７とセンスアンプ８は入出力バッファ９に接
続されている。
【０００４】１０はプログラム電圧発生回路、１１はベ
リファイ電圧発生回路で、これらは外部から供給された
電源Ｖｃｃ，Ｖｐｐとは異なる電圧を発生し、この電圧
がＹゲート２およびＸデコーダ４などに与えられる。
リファイ電圧発生回路で、これらは外部から供給された
電源Ｖｃｃ，Ｖｐｐとは異なる電圧を発生し、この電圧
がＹゲート２およびＸデコーダ４などに与えられる。
【０００５】外部から入力されたデータにより、動作モ
ードの設定を行なうコマンドレジスタ１２とコマンドデ
コーダ１３が設けられていて、さらに制御回路１４には
外部からライトイネーブル（／ＷＥ）信号，チップイネ
ーブル（／ＣＥ）信号，アウトプットイネーブル（／Ｏ
Ｅ）信号が与えられる（但し、／は論理否定を示す）。
ードの設定を行なうコマンドレジスタ１２とコマンドデ
コーダ１３が設けられていて、さらに制御回路１４には
外部からライトイネーブル（／ＷＥ）信号，チップイネ
ーブル（／ＣＥ）信号，アウトプットイネーブル（／Ｏ
Ｅ）信号が与えられる（但し、／は論理否定を示す）。
【０００６】図５は図４に示したメモリセルアレイ１の
メモリセルを示す断面図である。このメモリセルは半導
体基板１５上に形成されたフローティングゲート１６と
コントロールゲート１７と、ソース拡張領域１８とドレ
イン拡張領域１９とを含む。フローティングゲート１６
と半導体基板１５との間の酸化膜厚は例えば１００Åく
らいに薄く、トンネル現象を利用したフローティングゲ
ート１６の電子の移動を可能としている。
メモリセルを示す断面図である。このメモリセルは半導
体基板１５上に形成されたフローティングゲート１６と
コントロールゲート１７と、ソース拡張領域１８とドレ
イン拡張領域１９とを含む。フローティングゲート１６
と半導体基板１５との間の酸化膜厚は例えば１００Åく
らいに薄く、トンネル現象を利用したフローティングゲ
ート１６の電子の移動を可能としている。
【０００７】メモリセルアレイ１の動作は次のようにな
る。すなわち、プログラム時には、ドレイン拡張領域１
９に６．５Ｖ程度のプログラム電圧が与えられ、コント
ロールゲート１７には電源電圧Ｖｐｐとして１２Ｖが与
えられ、ソース拡張領域１８は接地される。このため、
メモリセルアレイ１がオンして電流が流れる。
る。すなわち、プログラム時には、ドレイン拡張領域１
９に６．５Ｖ程度のプログラム電圧が与えられ、コント
ロールゲート１７には電源電圧Ｖｐｐとして１２Ｖが与
えられ、ソース拡張領域１８は接地される。このため、
メモリセルアレイ１がオンして電流が流れる。
【０００８】このとき、ドレイン拡張領域１９の近傍で
アバランシェ降伏が生じ、電子，ホール対が発生する。
ホールは半導体基板１５を通じて接地電位に流れ、電子
はチャネル方向に流れてドレイン拡張領域１９に流れ込
む。そして一部の電子はフローティングゲート１６とド
レイン拡張領域１９との間の電界で加速されてフローテ
ィングゲート１６に注入される。このようにして、メモ
リセルアレイ１のしきい値電圧を上げる。これを情報｀
０´の記録と定義する。
アバランシェ降伏が生じ、電子，ホール対が発生する。
ホールは半導体基板１５を通じて接地電位に流れ、電子
はチャネル方向に流れてドレイン拡張領域１９に流れ込
む。そして一部の電子はフローティングゲート１６とド
レイン拡張領域１９との間の電界で加速されてフローテ
ィングゲート１６に注入される。このようにして、メモ
リセルアレイ１のしきい値電圧を上げる。これを情報｀
０´の記録と定義する。
【０００９】一方、消去はドレイン拡張領域１９をオー
プンにし、コントロールゲート１７を接地し、ソース拡
張領域１８に電源電圧Ｖｐｐを印加して行なわれる。ソ
ース拡張領域１８とフローティングゲート１６との間の
電位差のため、トンネル現象が生じ、フローティングゲ
ート１６中の電子の引き抜きが起こる。このようにし
て、メモリセルアレイ１のしきい値が下がる。これを情
報｀１´の記憶と定義する。
プンにし、コントロールゲート１７を接地し、ソース拡
張領域１８に電源電圧Ｖｐｐを印加して行なわれる。ソ
ース拡張領域１８とフローティングゲート１６との間の
電位差のため、トンネル現象が生じ、フローティングゲ
ート１６中の電子の引き抜きが起こる。このようにし
て、メモリセルアレイ１のしきい値が下がる。これを情
報｀１´の記憶と定義する。
【００１０】図６は図４に示したメモリセルアレイ１の
構成を示す図であり、メモリセルアレイ１はそのドレイ
ンがビット線２４に接続され、コントロールゲートがワ
ード線２５に接続されている。ワード線２５はＸデコー
ダ４に接続され、ビット線２４はＹデコーダ５の出力が
ゲートに入力されるＹゲートトランジスタ２６を介して
Ｉ／Ｏ線２７に接続されている。
構成を示す図であり、メモリセルアレイ１はそのドレイ
ンがビット線２４に接続され、コントロールゲートがワ
ード線２５に接続されている。ワード線２５はＸデコー
ダ４に接続され、ビット線２４はＹデコーダ５の出力が
ゲートに入力されるＹゲートトランジスタ２６を介して
Ｉ／Ｏ線２７に接続されている。
【００１１】そして、このＩ／Ｏ線２７にはセンスアン
プ８および書込み回路７が接続され、ソース線２８はソ
ース線スイッチ３に接続されている。
プ８および書込み回路７が接続され、ソース線２８はソ
ース線スイッチ３に接続されている。
【００１２】次に、動作について説明する。図４ないし
図６に示された従来の不揮発性半導体記憶装置のうち、
図６に示した点線で囲まれたメモリセルアレイ１にデー
タを書込む場合の動作について説明する。まず、外部か
ら入力されたデータに応じて、書込み回路７が活性化さ
れ、Ｉ／Ｏ線２７にプログラム電圧が供給される。
図６に示された従来の不揮発性半導体記憶装置のうち、
図６に示した点線で囲まれたメモリセルアレイ１にデー
タを書込む場合の動作について説明する。まず、外部か
ら入力されたデータに応じて、書込み回路７が活性化さ
れ、Ｉ／Ｏ線２７にプログラム電圧が供給される。
【００１３】同時に、アドレス信号によりＹデコーダ５
およびＸデコーダ４を介してＹゲートトランジスタ２
６，ワード線２５が選択され、電源電圧Ｖｐｐがメモリ
セルアレイ１に印加される。ソース線２８はプログラム
時にはソース線スイッチ３により接地される。このよう
にして、図６中の１個のメモリセルのみに電流が流れ、
ホットエレクトロンが発生し、そのしきい値電圧が高く
なる。
およびＸデコーダ４を介してＹゲートトランジスタ２
６，ワード線２５が選択され、電源電圧Ｖｐｐがメモリ
セルアレイ１に印加される。ソース線２８はプログラム
時にはソース線スイッチ３により接地される。このよう
にして、図６中の１個のメモリセルのみに電流が流れ、
ホットエレクトロンが発生し、そのしきい値電圧が高く
なる。
【００１４】一方、消去は以下のようにして行なわれ
る。まず、Ｘデコーダ４およびＹデコーダ５が非活性化
され、すべてのメモリセルが非選択にされる。すなわ
ち、各メモリセルのワード線２５が接地され、ドレイン
はオープンにされる。
る。まず、Ｘデコーダ４およびＹデコーダ５が非活性化
され、すべてのメモリセルが非選択にされる。すなわ
ち、各メモリセルのワード線２５が接地され、ドレイン
はオープンにされる。
【００１５】一方、ソース線２８にはソース線スイッチ
３により高電圧が与えられる。このようにして、トンネ
ル現象によりメモリセルアレイ１のしきい値は低い方に
シフトする。ソース線２８は共通であるため、消去はす
べてのメモリセルアレイ１へ一括して行なわれる。
３により高電圧が与えられる。このようにして、トンネ
ル現象によりメモリセルアレイ１のしきい値は低い方に
シフトする。ソース線２８は共通であるため、消去はす
べてのメモリセルアレイ１へ一括して行なわれる。
【００１６】次に、読出し動作について説明する。書込
み動作と同様にして、図６の点線で囲まれたメモリセル
の読出しについて説明する。まず、アドレス信号がＹデ
コーダ５とＸデコーダ４とによってデコードされ、選択
されたＹゲートトランジスタ２６とワード線２５が｀Ｈ
´となる。このとき、ソース線２８はソース線スイッチ
３によって接地される。
み動作と同様にして、図６の点線で囲まれたメモリセル
の読出しについて説明する。まず、アドレス信号がＹデ
コーダ５とＸデコーダ４とによってデコードされ、選択
されたＹゲートトランジスタ２６とワード線２５が｀Ｈ
´となる。このとき、ソース線２８はソース線スイッチ
３によって接地される。
【００１７】このようにして、メモリセルにデータが書
込まれてそのしきい値が高ければ、メモリセルのコント
ロールゲート１７にワード線２５から｀Ｈ´レベル信号
が与えられてもメモリセルはオンせず、ビット線２４か
らソース線２８に電流は流れない。
込まれてそのしきい値が高ければ、メモリセルのコント
ロールゲート１７にワード線２５から｀Ｈ´レベル信号
が与えられてもメモリセルはオンせず、ビット線２４か
らソース線２８に電流は流れない。
【００１８】一方、メモリセルが消去されているときに
は、逆にメモリセルはオンするため、ビット線２４から
ソース線２８に電流が流れる。メモリセルを介して電流
が流れるか否かをセンスアンプ８で検出し、読出しデー
タ｀１´，｀０´が得られる。このようにして、データ
の書込みおよび読出しが行なわれる。
は、逆にメモリセルはオンするため、ビット線２４から
ソース線２８に電流が流れる。メモリセルを介して電流
が流れるか否かをセンスアンプ８で検出し、読出しデー
タ｀１´，｀０´が得られる。このようにして、データ
の書込みおよび読出しが行なわれる。
【００１９】ところで、ＲＯＭの他の例として、紫外線
を照射することによってデータを消去するＥＰＲＯＭが
ある。このようなＥＰＲＯＭでは、フローティングゲー
トは電気的に中性になると、それ以上にはフローティン
グゲートから電子が引き抜かれず、メモリトランジスタ
のしきい値は１Ｖ程度以下にはならない。
を照射することによってデータを消去するＥＰＲＯＭが
ある。このようなＥＰＲＯＭでは、フローティングゲー
トは電気的に中性になると、それ以上にはフローティン
グゲートから電子が引き抜かれず、メモリトランジスタ
のしきい値は１Ｖ程度以下にはならない。
【００２０】一方、トンネル現象を利用した電子の引き
抜きでは、フローティングゲートから電子が過剰に引き
抜かれ、フローティングゲートが正に帯電してしまうと
いうことが起こる。この現象を過消去または過剰消去と
称する。
抜きでは、フローティングゲートから電子が過剰に引き
抜かれ、フローティングゲートが正に帯電してしまうと
いうことが起こる。この現象を過消去または過剰消去と
称する。
【００２１】メモリトランジスタのしきい値が負になっ
てしまうと、その後の読出し、書込みに支障をきたす。
すなわち、読出し時に非選択でワード線レベルが｀Ｌ´
レベルであり、メモリトランジスタのコントロールゲー
ト線に印加される信号のレベルが｀Ｌ´レベルであって
もそのメモリトランジスタを介してビット線２４から電
流が流れてしまう。
てしまうと、その後の読出し、書込みに支障をきたす。
すなわち、読出し時に非選択でワード線レベルが｀Ｌ´
レベルであり、メモリトランジスタのコントロールゲー
ト線に印加される信号のレベルが｀Ｌ´レベルであって
もそのメモリトランジスタを介してビット線２４から電
流が流れてしまう。
【００２２】このため、同一ビット線の読出しを行おう
とするメモリセルが書込み状態でしきい値が高くとも｀
１´を読出してしまう。また、書込み時においても過消
去されたメモリセルを介してリーク電流が流れるため、
書込み特性が劣化し、さらには書込み不能になってしま
う。
とするメモリセルが書込み状態でしきい値が高くとも｀
１´を読出してしまう。また、書込み時においても過消
去されたメモリセルを介してリーク電流が流れるため、
書込み特性が劣化し、さらには書込み不能になってしま
う。
【００２３】このため、消去後に読出しを行なって、消
去が正しく行なわれたか否かをチェック（以下、消去ベ
リファイと称する）し、消去されないビットがある場合
には再度消去を行なう方法をとって、メモリセルに余分
な消去パルスが印加されるのを防ぐ方法がとられてい
る。
去が正しく行なわれたか否かをチェック（以下、消去ベ
リファイと称する）し、消去されないビットがある場合
には再度消去を行なう方法をとって、メモリセルに余分
な消去パルスが印加されるのを防ぐ方法がとられてい
る。
【００２４】図７および図８は上記のベリファイ動作を
含んだプログラムおよび消去のフロー図を示し、図９お
よび図１０はそれらをタイミング図に示したものであ
る。
含んだプログラムおよび消去のフロー図を示し、図９お
よび図１０はそれらをタイミング図に示したものであ
る。
【００２５】次に、上記各図を用いて、書込み，消去の
動作について説明する。従来の不揮発性半導体記憶装置
においては、書込み，消去のモード設定は入力データの
組合わせで行なわれる。つまり、ライトイネーブル信号
の立上がりのデータによってモード設定が行なわれる。
動作について説明する。従来の不揮発性半導体記憶装置
においては、書込み，消去のモード設定は入力データの
組合わせで行なわれる。つまり、ライトイネーブル信号
の立上がりのデータによってモード設定が行なわれる。
【００２６】まず、図７および図９を参照して書込みの
場合について説明する。初めに、電源電圧Ｖｃｃ，Ｖｐ
ｐがステップＳＴ１において立上げられ、続いてステッ
プＳＴ２においてイネーブル信号が立下げられる。その
後、イネーブル信号の立上がりのタイミングで入力デー
タ４０Ｈがコマンドレジスタ１２にラッチされる。その
後、入力データがコマンドデコーダ１３によってデコー
ドされ、動作モードがプログラムモードにされる（ステ
ップＳＴ２）。
場合について説明する。初めに、電源電圧Ｖｃｃ，Ｖｐ
ｐがステップＳＴ１において立上げられ、続いてステッ
プＳＴ２においてイネーブル信号が立下げられる。その
後、イネーブル信号の立上がりのタイミングで入力デー
タ４０Ｈがコマンドレジスタ１２にラッチされる。その
後、入力データがコマンドデコーダ１３によってデコー
ドされ、動作モードがプログラムモードにされる（ステ
ップＳＴ２）。
【００２７】次に、ステップＳＴ３において、イネーブ
ル信号が再度立下げられ、アドレスレジスタ６に外部か
らの入力アドレスがラッチされ、イネーブル信号の立上
がりでデータが書込み回路７にラッチされる（ステップ
ＳＴ３）。次に、プログラム電圧発生回路１０からプロ
グラムパルスが発生され、Ｘデコーダ４およびＹデコー
ダ５に印加される。このようにして、上記のごとくプロ
グラムが行なわれる（ステップＳＴ４）。
ル信号が再度立下げられ、アドレスレジスタ６に外部か
らの入力アドレスがラッチされ、イネーブル信号の立上
がりでデータが書込み回路７にラッチされる（ステップ
ＳＴ３）。次に、プログラム電圧発生回路１０からプロ
グラムパルスが発生され、Ｘデコーダ４およびＹデコー
ダ５に印加される。このようにして、上記のごとくプロ
グラムが行なわれる（ステップＳＴ４）。
【００２８】次に、イネーブル信号が立下げられ、入力
データＣＯＨが入力されて、コマンドレジスタ１２にラ
ッチされ、続いて、イネーブル信号の立上がりととも
に、動作モードがプログラムベリファイモードとなる
（ステップＳＴ５，ステップＳＴ６）。
データＣＯＨが入力されて、コマンドレジスタ１２にラ
ッチされ、続いて、イネーブル信号の立上がりととも
に、動作モードがプログラムベリファイモードとなる
（ステップＳＴ５，ステップＳＴ６）。
【００２９】このとき、ベリファイ電圧発生回路１１に
よってチップ内部でプログラムベリファイ電圧が（〜
６．５Ｖ）が発生され、Ｘデコーダ４とＹデコーダ５と
に与えられる。このため、メモリセルアレイ１のコント
ロールゲートに与えられる電圧が通常の読出し時（〜５
Ｖ）より高くなり、不十分なしきい値シフトを示すもの
はオンしやすくなり、書込み不良を発見できるようにな
る。
よってチップ内部でプログラムベリファイ電圧が（〜
６．５Ｖ）が発生され、Ｘデコーダ４とＹデコーダ５と
に与えられる。このため、メモリセルアレイ１のコント
ロールゲートに与えられる電圧が通常の読出し時（〜５
Ｖ）より高くなり、不十分なしきい値シフトを示すもの
はオンしやすくなり、書込み不良を発見できるようにな
る。
【００３０】次に、ステップＳＴ７で読出しを行なっ
て、書込みデータのチェックを行なう。ステップＳＴ８
において書込み不良であることが判別されれば、さらに
ステップＳＴ２〜ステップＳＴ７の処理を行なって書込
みを行なう。書込みがなされていれば、ステップＳＴ９
においてモードを読出しモードにセットし、プログラム
を終了する。
て、書込みデータのチェックを行なう。ステップＳＴ８
において書込み不良であることが判別されれば、さらに
ステップＳＴ２〜ステップＳＴ７の処理を行なって書込
みを行なう。書込みがなされていれば、ステップＳＴ９
においてモードを読出しモードにセットし、プログラム
を終了する。
【００３１】次に、図８および図１０を参照して消去動
作について説明する。まず、ステップＳＴ１０におい
て、電源電圧Ｖｃｃ，Ｖｐｐが立上げられ、続いて上記
の書込みフロー処理に従って、ステップＳＴ１１で全ビ
ットに｀０´の書込みを行なう。消去されたメモリセル
をさらに消去すると、メモリセルアレイ１が過消去され
るためである。
作について説明する。まず、ステップＳＴ１０におい
て、電源電圧Ｖｃｃ，Ｖｐｐが立上げられ、続いて上記
の書込みフロー処理に従って、ステップＳＴ１１で全ビ
ットに｀０´の書込みを行なう。消去されたメモリセル
をさらに消去すると、メモリセルアレイ１が過消去され
るためである。
【００３２】そして、ライトイネーブル信号を立下げて
消去コマンドを入力する。すなわち、ステップＳＴ１２
において、２０Ｈを入力する。続いて、ステップＳＴ１
３において、消去確認のコマンド入力が行なわれ、ライ
トイネーブル信号の立上がりとともに、内部で消去パル
スが発生される。
消去コマンドを入力する。すなわち、ステップＳＴ１２
において、２０Ｈを入力する。続いて、ステップＳＴ１
３において、消去確認のコマンド入力が行なわれ、ライ
トイネーブル信号の立上がりとともに、内部で消去パル
スが発生される。
【００３３】すなわち、ソース線スイッチ３を介してメ
モリセルアレイ１のソースに電源電圧Ｖｐｐが与えられ
る。その後、ライトイネーブル信号の立下がりまでソー
ス線２８に電源電圧Ｖｐｐが印加される（ステップＳＴ
１４）。同時に、その立下がりで、アドレスもアドレス
レジスタ６にラッチされる。
モリセルアレイ１のソースに電源電圧Ｖｐｐが与えられ
る。その後、ライトイネーブル信号の立下がりまでソー
ス線２８に電源電圧Ｖｐｐが印加される（ステップＳＴ
１４）。同時に、その立下がりで、アドレスもアドレス
レジスタ６にラッチされる。
【００３４】ステップＳＴ１５においてライトイネーブ
ル信号の立上がりで消去ベリファイコマンドＡＯＨが入
力され、消去ベリファイモードに設定される。
ル信号の立上がりで消去ベリファイコマンドＡＯＨが入
力され、消去ベリファイモードに設定される。
【００３５】次に、消去ベリファイモードでは、ベリフ
ァイ電圧発生回路１１によって消去ベリファイ電圧（〜
３．２Ｖ）がＸデコーダ４とＹゲート２とに与えられ
る。このため、メモリセルアレイ１のコントロールゲー
トに与えられる電圧が通常の読出し時（５Ｖ）より低く
なり、消去不十分なメモリセルはオンしにくくなる。こ
のようにして、消去の確認をより確実に行なえるように
なる。
ァイ電圧発生回路１１によって消去ベリファイ電圧（〜
３．２Ｖ）がＸデコーダ４とＹゲート２とに与えられ
る。このため、メモリセルアレイ１のコントロールゲー
トに与えられる電圧が通常の読出し時（５Ｖ）より低く
なり、消去不十分なメモリセルはオンしにくくなる。こ
のようにして、消去の確認をより確実に行なえるように
なる。
【００３６】次に、ステップＳＴ１６において読出しを
行ない、実際に消去の確認が行なわれる。ステップＳＴ
１７において、消去不十分であることが判別されれば、
さらに消去を繰り返し、消去が十分であれば、ステップ
ＳＴ１８においてアドレスをインクリメントし、次のア
ドレスの消去データのベリファイが行なわれる。
行ない、実際に消去の確認が行なわれる。ステップＳＴ
１７において、消去不十分であることが判別されれば、
さらに消去を繰り返し、消去が十分であれば、ステップ
ＳＴ１８においてアドレスをインクリメントし、次のア
ドレスの消去データのベリファイが行なわれる。
【００３７】そして、ステップＳＴ１９においてベリフ
ァイしたアドレスが最終であることが判別されると、ス
テップＳＴ２０において動作モードを読出しモードに設
定して一連の動作を終了する。
ァイしたアドレスが最終であることが判別されると、ス
テップＳＴ２０において動作モードを読出しモードに設
定して一連の動作を終了する。
【００３８】
【発明が解決しようとする課題】従来の不揮発性半導体
記憶装置は以上のように構成されているので、デバイス
の信頼性は書込み回数に依存していることにより、メモ
リセルに対して書込みの回数が多くなればストレスが大
きくなり、従って書込み回数に依存して、信頼性が次第
に低下するなどの問題点があった。
記憶装置は以上のように構成されているので、デバイス
の信頼性は書込み回数に依存していることにより、メモ
リセルに対して書込みの回数が多くなればストレスが大
きくなり、従って書込み回数に依存して、信頼性が次第
に低下するなどの問題点があった。
【００３９】しかも、データの内容によっては、メモリ
セルアレイ１の全体に必ずしも書込まれるとは限らず、
パターンレイアウト上、アドレス毎に分割された幾つか
のアレイブロック間で、書込み回数にばらつきが生じ、
もっとも多く書込みが行われた特定のメモリセルアレイ
１のブロックで信頼性が律則され、製品の寿命が短くな
るなどの問題点があった。
セルアレイ１の全体に必ずしも書込まれるとは限らず、
パターンレイアウト上、アドレス毎に分割された幾つか
のアレイブロック間で、書込み回数にばらつきが生じ、
もっとも多く書込みが行われた特定のメモリセルアレイ
１のブロックで信頼性が律則され、製品の寿命が短くな
るなどの問題点があった。
【００４０】請求項１の発明は上記のような問題点を解
消するためになされたもので、書込みが各メモリセルア
レイのブロックに均等に行われるように、任意の回数の
消去が行われたら、メモリセルアレイのブロックをシフ
トすることにより物理アドレス空間を入れ替え、信頼性
が高く寿命の長い不揮発性半導体記憶装置を得ることを
目的とする。
消するためになされたもので、書込みが各メモリセルア
レイのブロックに均等に行われるように、任意の回数の
消去が行われたら、メモリセルアレイのブロックをシフ
トすることにより物理アドレス空間を入れ替え、信頼性
が高く寿命の長い不揮発性半導体記憶装置を得ることを
目的とする。
【００４１】請求項２の発明は、書込みが各メモリセル
アレイのブロックに均等に行われるように、任意の回数
の消去が行われたら、メモリセルアレイのブロックをシ
フトすることにより物理アドレス空間を入れ替え、信頼
性が高く寿命の長い不揮発性半導体記憶装置を得ること
を目的とする。
アレイのブロックに均等に行われるように、任意の回数
の消去が行われたら、メモリセルアレイのブロックをシ
フトすることにより物理アドレス空間を入れ替え、信頼
性が高く寿命の長い不揮発性半導体記憶装置を得ること
を目的とする。
【００４２】
【課題を解決するための手段】請求項１の発明に係る不
揮発性半導体記憶装置は、消去時に入力される消去信号
をカウントするカウンタ回路を設け、該カウンタ回路に
よるカウント値が設定値に達した際に、ブロックシフト
回路に、メモリセルアレイを複数に分割した各ブロック
をシフトさせるようにしたものである。
揮発性半導体記憶装置は、消去時に入力される消去信号
をカウントするカウンタ回路を設け、該カウンタ回路に
よるカウント値が設定値に達した際に、ブロックシフト
回路に、メモリセルアレイを複数に分割した各ブロック
をシフトさせるようにしたものである。
【００４３】請求項２の発明に係る不揮発性半導体記憶
装置は、複数のブロックに分けて、かつ書込み時に入力
される書込み信号をカウントするカウンタ回路を設け、
一括消去の場合において、該カウンタ回路によるカウン
ト値が設定値に達した際に、ブロックシフト回路に、上
記メモリセルアレイを上記ブロック対応で複数に分割し
た各ブロックをシフトさせるようにしたものである。
装置は、複数のブロックに分けて、かつ書込み時に入力
される書込み信号をカウントするカウンタ回路を設け、
一括消去の場合において、該カウンタ回路によるカウン
ト値が設定値に達した際に、ブロックシフト回路に、上
記メモリセルアレイを上記ブロック対応で複数に分割し
た各ブロックをシフトさせるようにしたものである。
【００４４】
【作用】請求項１の発明における不揮発性半導体記憶装
置は、消去時に発生する信号をカウンタ回路に取り込
み、ある回数の消去が行われたらメモリセルアレイのブ
ロックをシフトすることにより、特定のメモリセルアレ
イのブロックに書込みを集中させず、メモリセルに対す
るストレスを軽減し、信頼性を向上させる。
置は、消去時に発生する信号をカウンタ回路に取り込
み、ある回数の消去が行われたらメモリセルアレイのブ
ロックをシフトすることにより、特定のメモリセルアレ
イのブロックに書込みを集中させず、メモリセルに対す
るストレスを軽減し、信頼性を向上させる。
【００４５】請求項２の発明における不揮発性半導体記
憶装置は、書込み時に発生する信号をメモリセルアレイ
のブロック毎に設けたカウンタ回路によりカウントし、
任意の回数になったらメモリセルアレイのブロックをシ
フトし、これにより特定のメモリセルアレイのブロック
に書込みを集中させず、メモリセルに対するストレスを
軽減し、信頼性を向上させる。
憶装置は、書込み時に発生する信号をメモリセルアレイ
のブロック毎に設けたカウンタ回路によりカウントし、
任意の回数になったらメモリセルアレイのブロックをシ
フトし、これにより特定のメモリセルアレイのブロック
に書込みを集中させず、メモリセルに対するストレスを
軽減し、信頼性を向上させる。
【００４６】
実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１において、１はメモリセルアレイで、
このメモリセルアレイ１の周辺にはＹゲート２，ソース
線スイッチ３，Ｘデコーダ４およびＹデコーダ５が設け
られている。Ｘデコーダ４およびＹデコーダ５にはアド
レスレジスタ６が接続され、外部から入力されたアドレ
ス信号が入力される。
て説明する。図１において、１はメモリセルアレイで、
このメモリセルアレイ１の周辺にはＹゲート２，ソース
線スイッチ３，Ｘデコーダ４およびＹデコーダ５が設け
られている。Ｘデコーダ４およびＹデコーダ５にはアド
レスレジスタ６が接続され、外部から入力されたアドレ
ス信号が入力される。
【００４７】メモリセルアレイ１にはＹゲート２を介し
て書込み回路７とセンスアンプ８とが接続されている。
書込み回路７とセンスアンプ８は入出力バッファ９に接
続されている。
て書込み回路７とセンスアンプ８とが接続されている。
書込み回路７とセンスアンプ８は入出力バッファ９に接
続されている。
【００４８】１０はプログラム電圧発生回路、１１はベ
リファイ電圧発生回路で、これらは外部から供給された
電源Ｖｃｃ，Ｖｐｐとは異なる電圧を発生し、この電圧
がＹゲート２およびＸデコーダ４などに与えられる。
リファイ電圧発生回路で、これらは外部から供給された
電源Ｖｃｃ，Ｖｐｐとは異なる電圧を発生し、この電圧
がＹゲート２およびＸデコーダ４などに与えられる。
【００４９】外部から入力されたデータにより、動作モ
ードの設定を行なうコマンドレジスタ１２とコマンドデ
コーダ１３が設けられていて、さらに制御回路１４には
外部からライトイネーブル（／ＷＥ）信号，チップイネ
ーブル（／ＣＥ）信号，アウトプットイネーブル（／Ｏ
Ｅ）信号が与えられる。
ードの設定を行なうコマンドレジスタ１２とコマンドデ
コーダ１３が設けられていて、さらに制御回路１４には
外部からライトイネーブル（／ＷＥ）信号，チップイネ
ーブル（／ＣＥ）信号，アウトプットイネーブル（／Ｏ
Ｅ）信号が与えられる。
【００５０】また、２０は制御回路１４から出力される
消去信号をカウントし、このカウント値が所定値になる
と信号を出力するカウンタ回路、２１はこのカウンタ回
路２０が出力する信号にもとづいてメモリセルアレイ１
の各ブロックごとにアドレスを順にシフトさせるブロッ
クシフト回路である。なお、ここではメモリセルアレイ
１を例えばブロックＢ１〜Ｂ４の４つに分けて示してあ
る。
消去信号をカウントし、このカウント値が所定値になる
と信号を出力するカウンタ回路、２１はこのカウンタ回
路２０が出力する信号にもとづいてメモリセルアレイ１
の各ブロックごとにアドレスを順にシフトさせるブロッ
クシフト回路である。なお、ここではメモリセルアレイ
１を例えばブロックＢ１〜Ｂ４の４つに分けて示してあ
る。
【００５１】次に動作について説明する。この実施例の
動作については、メモリセルアレイ１へのデータの書込
み，消去および読出しは基本的に従来例について説明し
た場合と同様であるが、この実施例ではデータの書込み
時に発生する信号が設定値になると、各ブロックＢ１〜
Ｂ４を順にシフトさせるようにして、書込みが１つのブ
ロックに集中しないようにする。
動作については、メモリセルアレイ１へのデータの書込
み，消去および読出しは基本的に従来例について説明し
た場合と同様であるが、この実施例ではデータの書込み
時に発生する信号が設定値になると、各ブロックＢ１〜
Ｂ４を順にシフトさせるようにして、書込みが１つのブ
ロックに集中しないようにする。
【００５２】すなわち、各ブロックＢ１〜Ｂ４毎に設け
られたカウンタ回路２０は制御回路１４から出力される
消去信号をカウントし、そのカウント値があらかじめ設
定しておいた任意の回数に設定した値に達すると、ブロ
ックシフト回路２１に信号を出力する。このため、図２
に示すように、メモリセルアレイ１の各ブロックＢ１〜
Ｂ４を、分割したアドレス出力に従って、例えばブロッ
クＢ１はブロックＢ２へ、ブロックＢ２はブロックＢ３
へとシフト（物理的位置の移動）することになる。
られたカウンタ回路２０は制御回路１４から出力される
消去信号をカウントし、そのカウント値があらかじめ設
定しておいた任意の回数に設定した値に達すると、ブロ
ックシフト回路２１に信号を出力する。このため、図２
に示すように、メモリセルアレイ１の各ブロックＢ１〜
Ｂ４を、分割したアドレス出力に従って、例えばブロッ
クＢ１はブロックＢ２へ、ブロックＢ２はブロックＢ３
へとシフト（物理的位置の移動）することになる。
【００５３】この結果、１つのブロックに対して集中し
て書込みが行われるのを防止することができ、これらへ
の書込みが各ブロックＢ１〜Ｂ４に均等に行われる。そ
して、この時、カウンタ回路２０の内容はクリアされ、
次の消去から新たにカウントを始めていくことになる。
て書込みが行われるのを防止することができ、これらへ
の書込みが各ブロックＢ１〜Ｂ４に均等に行われる。そ
して、この時、カウンタ回路２０の内容はクリアされ、
次の消去から新たにカウントを始めていくことになる。
【００５４】実施例２．図３は請求項２の発明の一実施
例を示す。これが図１に示すものと異なるところはカウ
ンタ回路２０をメモリセルアレイ１を分割した各ブロッ
クＢ１〜Ｂ４に対応して設けたことであり、他の構成に
ついては同様である。
例を示す。これが図１に示すものと異なるところはカウ
ンタ回路２０をメモリセルアレイ１を分割した各ブロッ
クＢ１〜Ｂ４に対応して設けたことであり、他の構成に
ついては同様である。
【００５５】従って、この実施例では、制御回路１４か
ら出力される書込み信号を、複数のブロックＣ１〜Ｃ４
に分けて設けた上記カウンタ回路２０でカウントする。
そして、一括消去した際に、あらかじめ設定しておいた
任意の回数の書込み信号がカウントされたブロックがあ
れば、図２に示すようにメモリセルアレイ１の各ブロッ
クＢ１〜Ｂ４を、ブロックＢ１はブロックＢ２へ、ブロ
ックＢ２はブロックＢ３へとシフトさせて行き、一つの
ブロックのみに対して集中して書込みが行われないよう
にする。
ら出力される書込み信号を、複数のブロックＣ１〜Ｃ４
に分けて設けた上記カウンタ回路２０でカウントする。
そして、一括消去した際に、あらかじめ設定しておいた
任意の回数の書込み信号がカウントされたブロックがあ
れば、図２に示すようにメモリセルアレイ１の各ブロッ
クＢ１〜Ｂ４を、ブロックＢ１はブロックＢ２へ、ブロ
ックＢ２はブロックＢ３へとシフトさせて行き、一つの
ブロックのみに対して集中して書込みが行われないよう
にする。
【００５６】これにより、書込みが各ブロックＢ１〜Ｂ
４に均等に行われ、また、この時各ブロックＢ１〜Ｂ４
のカウンタ回路２０の内容がクリアされ、次の書込みか
ら新たにカウントを始めていくことになる。
４に均等に行われ、また、この時各ブロックＢ１〜Ｂ４
のカウンタ回路２０の内容がクリアされ、次の書込みか
ら新たにカウントを始めていくことになる。
【００５７】
【発明の効果】以上のように、請求項１の発明によれ
ば、消去時に入力される消去信号をカウントするカウン
タ回路を設け、該カウンタ回路によるカウント値が設定
値に達した際に、ブロックシフト回路に、メモリセルア
レイを複数に分割した各ブロックをシフトさせるように
構成したので、各ブロック毎のメモリセルの書込みを均
等に行えるとともに信頼性を高くでき、かつ長寿命化を
図れるものが得られる効果がある。
ば、消去時に入力される消去信号をカウントするカウン
タ回路を設け、該カウンタ回路によるカウント値が設定
値に達した際に、ブロックシフト回路に、メモリセルア
レイを複数に分割した各ブロックをシフトさせるように
構成したので、各ブロック毎のメモリセルの書込みを均
等に行えるとともに信頼性を高くでき、かつ長寿命化を
図れるものが得られる効果がある。
【００５８】請求項２の発明によれば、複数のブロック
に分けて設けて、書込み時に入力される書込み信号をカ
ウントするカウンタ回路を設け、一括消去の場合におい
て、該カウンタ回路によるカウント値が設定値に達した
際に、ブロックシフト回路に、上記メモリセルアレイを
上記ブロック対応で複数に分割した各ブロックをシフト
させるように構成したので、任意の回数の消去毎にブロ
ックをシフトさせるだけで、信頼性を高くでき、かつ長
寿命化を図れるものが得られる効果がある。
に分けて設けて、書込み時に入力される書込み信号をカ
ウントするカウンタ回路を設け、一括消去の場合におい
て、該カウンタ回路によるカウント値が設定値に達した
際に、ブロックシフト回路に、上記メモリセルアレイを
上記ブロック対応で複数に分割した各ブロックをシフト
させるように構成したので、任意の回数の消去毎にブロ
ックをシフトさせるだけで、信頼性を高くでき、かつ長
寿命化を図れるものが得られる効果がある。
【図１】請求項１の発明の一実施例による不揮発性半導
体記憶装置を示すブロック図である。
体記憶装置を示すブロック図である。
【図２】図１におけるメモリセルアレイのブロックのシ
フトを示す説明図である。
フトを示す説明図である。
【図３】請求項２の発明の一実施例による不揮発性半導
体記憶装置を示すブロック図である。
体記憶装置を示すブロック図である。
【図４】従来の不揮発性半導体記憶装置を示すブロック
図である。
図である。
【図５】図４におけるメモリセルアレイのメモリセルを
示す断面図である。
示す断面図である。
【図６】図４におけるメモリセルアレイ周辺を示す回路
図である。
図である。
【図７】従来の不揮発性半導体記憶装置のプログラム動
作を示すフロー図である。
作を示すフロー図である。
【図８】従来の不揮発性半導体記憶装置の消去動作を示
すフロー図である。
すフロー図である。
【図９】図７における不揮発性半導体記憶装置の書込み
動作を説明するタイミング図である。
動作を説明するタイミング図である。
【図１０】図８における不揮発性半導体記憶装置の消去
動作を説明するタイミング図である。
動作を説明するタイミング図である。
１ メモリセルアレイ ３ ソース線スイッチ ４ Ｘデコーダ ５ Ｙデコーダ ７ 書込み回路 ８ センスアンプ ２０ カウンタ回路 ２１ ブロックシフト回路 Ｂ１〜Ｂ４ ブロック Ｃ１〜Ｃ４ ブロック
Claims (2)
- 【請求項１】 行方向および列方向にアレイ状に複数の
メモリセルが配置されたメモリセルアレイと、外部から
入力されたアドレス信号をデコードし、上記行方向およ
び列方向に特定されたメモリセルを選択するＸデコーダ
およびＹデコーダと、上記特定されたメモリセルに対し
外部からの入力データに応じて書込みを行なう書込み回
路と、上記メモリセルの全てのソース線に高電圧を供給
して消去を行なうソース線スイッチと、上記特定された
メモリセルを介してビット線からソース線に電流が流れ
るか否かを検出し、この検出結果を読出しデータとして
判定するセンスアンプとを備えた不揮発性半導体記憶装
置において、上記消去時に入力される消去信号をカウン
トするカウンタ回路と、該カウンタ回路によるカウント
値が設定値に達した際に、上記メモリセルアレイを複数
に分割した各ブロックをシフトさせるブロックシフト回
路とを設けたことを特徴とする不揮発性半導体記憶装
置。 - 【請求項２】 行方向および列方向にアレイ状に複数の
メモリセルが配置されたメモリセルアレイと、外部から
入力されたアドレス信号をデコードし、上記行方向およ
び列方向に特定されたメモリセルを選択するＸデコーダ
およびＹデコーダと、上記特定されたメモリセルに対し
外部からの入力データに応じて書込みを行なう書込み回
路と、上記メモリセルの全てのソース線に高電圧を供給
して消去を行なうソース線スイッチと、上記特定された
メモリセルを介してビット線からソース線に電流が流れ
るか否かを検出し、この検出結果を読出しデータとして
判定するセンスアンプとを備えた不揮発性半導体記憶装
置において、複数のブロックに分けて設けられ、かつ上
記書込み時に入力される書込み信号をカウントするカウ
ンタ回路と、一括消去の場合において、該カウンタ回路
によるカウント値が設定値に達した際に、上記メモリセ
ルアレイを上記ブロック対応で複数に分割した各ブロッ
クをシフトさせるブロックシフト回路とを設けたことを
特徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262796A JPH07122083A (ja) | 1993-10-20 | 1993-10-20 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262796A JPH07122083A (ja) | 1993-10-20 | 1993-10-20 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07122083A true JPH07122083A (ja) | 1995-05-12 |
Family
ID=17380732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5262796A Pending JPH07122083A (ja) | 1993-10-20 | 1993-10-20 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07122083A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963474A (en) * | 1998-05-11 | 1999-10-05 | Fujitsu Limited | Secondary storage device using nonvolatile semiconductor memory |
| KR100313086B1 (ko) * | 1999-12-29 | 2001-11-07 | 박종섭 | 메모리장치의 뱅크 억세스 카운터 |
| JP2002533810A (ja) * | 1998-12-22 | 2002-10-08 | ジェムプリュス | 摩耗防止を備えたメモリ制御手段を有する記憶システムとメモリの摩耗防止制御法 |
| JP2005285191A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| US8015347B2 (en) | 2007-12-28 | 2011-09-06 | Kabushiki Kaisha Toshiba | Memory system and control method thereof |
| JP2021530810A (ja) * | 2018-07-20 | 2021-11-11 | 中興通訊股▲ふん▼有限公司Zte Corporation | 不揮発性メモリ向けのウェアレベリング及びアクセス方法、デバイス及び記憶媒体 |
-
1993
- 1993-10-20 JP JP5262796A patent/JPH07122083A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5963474A (en) * | 1998-05-11 | 1999-10-05 | Fujitsu Limited | Secondary storage device using nonvolatile semiconductor memory |
| JP2002533810A (ja) * | 1998-12-22 | 2002-10-08 | ジェムプリュス | 摩耗防止を備えたメモリ制御手段を有する記憶システムとメモリの摩耗防止制御法 |
| JP2007042123A (ja) * | 1998-12-22 | 2007-02-15 | Gemplus | 摩耗防止を備えたメモリ制御手段を有する記憶システムとメモリの管理方法 |
| JP4604144B2 (ja) * | 1998-12-22 | 2010-12-22 | ジェマルト エスアー | 摩耗防止を備えたメモリ制御手段を有する記憶システムとメモリの管理方法 |
| KR100313086B1 (ko) * | 1999-12-29 | 2001-11-07 | 박종섭 | 메모리장치의 뱅크 억세스 카운터 |
| JP2005285191A (ja) * | 2004-03-29 | 2005-10-13 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその駆動方法 |
| US9026724B2 (en) | 2007-12-28 | 2015-05-05 | Kabushiki Kaisha Toshiba | Memory system and control method thereof |
| US8886868B2 (en) | 2007-12-28 | 2014-11-11 | Kabushiki Kaisha Toshiba | Memory system and control method thereof |
| US8015347B2 (en) | 2007-12-28 | 2011-09-06 | Kabushiki Kaisha Toshiba | Memory system and control method thereof |
| US9280292B2 (en) | 2007-12-28 | 2016-03-08 | Kabushiki Kaisha Toshiba | Memory system and control method thereof |
| US9483192B2 (en) | 2007-12-28 | 2016-11-01 | Kabushiki Kaisha Toshiba | Memory system and control method thereof |
| US9933941B2 (en) | 2007-12-28 | 2018-04-03 | Toshiba Memory Corporation | Memory system and control method thereof |
| US10558360B2 (en) | 2007-12-28 | 2020-02-11 | Toshiba Memory Corporation | Memory system and control method thereof |
| US11287975B2 (en) | 2007-12-28 | 2022-03-29 | Kioxia Corporation | Memory system and control method thereof |
| US11893237B2 (en) | 2007-12-28 | 2024-02-06 | Kioxia Corporation | Memory system and control method thereof |
| JP2021530810A (ja) * | 2018-07-20 | 2021-11-11 | 中興通訊股▲ふん▼有限公司Zte Corporation | 不揮発性メモリ向けのウェアレベリング及びアクセス方法、デバイス及び記憶媒体 |
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