JPH0426996A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0426996A JPH0426996A JP2133053A JP13305390A JPH0426996A JP H0426996 A JPH0426996 A JP H0426996A JP 2133053 A JP2133053 A JP 2133053A JP 13305390 A JP13305390 A JP 13305390A JP H0426996 A JPH0426996 A JP H0426996A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000012795 verification Methods 0.000 claims abstract description 9
- 230000035945 sensitivity Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に関し、特に電気的に
一括消去可能なフラッシュＥ”Ｆ ＲＯＭに関するもの
である。
一括消去可能なフラッシュＥ”Ｆ ＲＯＭに関するもの
である。
フラッシュＥ”ＦＲＯＭは、書込み時にメモリトランジ
スタのドレイン近傍より電子を注入してしきい値電圧の
高い状態にし、消去時にソースより電子を引き抜いてし
きい値電圧の低い状態にする。また、書込みはバイトあ
るいはワード単位に行ない、消去はチップ全体に一括に
行なう、この消去の時プロセス上のばらつきにより消去
の速いメモリトランジスタと遅いメモリトランジスタが
現れる。もし、消去の遅いメモリトランジスタに合わせ
て消去時間を充分長くしてしまうと、消去の速いメモリ
トランジスタのしきい値電圧は負になってしまう。読出
しはメモリトランジスタを介して電流が流れるか流れな
いかを検出して消去状態か書込み状態かを判定するが、
ビット線につながるメモリトランジスタの１つでもしき
い値電圧が負のものがあると、該メモリトランジスタが
非選択状態でゲート電位（ワード線電位）がＯＶでも常
に電流が流れて正しい情報が読めなくなる。
スタのドレイン近傍より電子を注入してしきい値電圧の
高い状態にし、消去時にソースより電子を引き抜いてし
きい値電圧の低い状態にする。また、書込みはバイトあ
るいはワード単位に行ない、消去はチップ全体に一括に
行なう、この消去の時プロセス上のばらつきにより消去
の速いメモリトランジスタと遅いメモリトランジスタが
現れる。もし、消去の遅いメモリトランジスタに合わせ
て消去時間を充分長くしてしまうと、消去の速いメモリ
トランジスタのしきい値電圧は負になってしまう。読出
しはメモリトランジスタを介して電流が流れるか流れな
いかを検出して消去状態か書込み状態かを判定するが、
ビット線につながるメモリトランジスタの１つでもしき
い値電圧が負のものがあると、該メモリトランジスタが
非選択状態でゲート電位（ワード線電位）がＯＶでも常
に電流が流れて正しい情報が読めなくなる。
そこで、消去をチップ内部で自動制御する方匝が考えら
れた。これは、短い消去パルスを与えて、次に読出しを
行ない、消去されていないメモリトランジスタがあれば
、もう−度消去パルスを与えるという動作を全てのメモ
リセルが消去されるまで繰り返すものである。
れた。これは、短い消去パルスを与えて、次に読出しを
行ない、消去されていないメモリトランジスタがあれば
、もう−度消去パルスを与えるという動作を全てのメモ
リセルが消去されるまで繰り返すものである。
第２図は自動消去を示すフローチャート、第３図は不揮
発性半導体記憶装置全体を示すブロック系統図、第４図
は第３図の消去制御回路を示すブロック系統図、第５図
は第３図のセンスアンプ。
発性半導体記憶装置全体を示すブロック系統図、第４図
は第３図の消去制御回路を示すブロック系統図、第５図
は第３図のセンスアンプ。
書込み回路、Ｙゲート、Ｚゲート、メモリセルアレイの
一部を示す回路図である。
一部を示す回路図である。
第３図および第５図において、１．２．３はメモリトラ
ンジスタ、４，５．６はビット線、７はワード線、８は
ソース線、９．１０．１１はＹゲート線、１２．１３．
１４はＹゲート、１５，１６．１７はＮＡＮＤゲート、
１８．１９．２０はインバータ、２１はＮＡＮＤゲート
１５〜１７とインバータ１８〜２０とから成るＹデコー
ダ、２２はＺデコーダ、２３はＺゲート、２４は書込み
トランジスタ、２５はセンスアンプ、２６．２９はＰチ
ャネルトランジスタ、２７．２８．３０はＮチャネルト
ランジスタ、３１はインバータ、３２は読出しデータＲ
Ｄの出力端子、３３は高電圧■２．の供給端子、３４は
書込み回路、４０はデータが入出力されるＤＱバッファ
、４１は制御信号ＥＲのバッファ、４２は消去制御回路
、４３はメモリセルアレイ、４４はアレイソーススイッ
チ、４５はロウデコーダ、４６はアドレスデータが入力
されるアドレスバッファ、４７は高電圧ｖｐＰが入力さ
れる高電圧制御回路である。また、第４図において、４
２は消去制御回路、４２１はアドレスデータをデコーダ
２１，２２．４５へ出力するアドレスカウンタ、４２２
は読出しデータＲＤが入力される消去ベリファイ回路、
４２３は高電圧■２．を入力してアレイソーススイッチ
４４に消去パルスを出力する消去パルス発生回路である
。
ンジスタ、４，５．６はビット線、７はワード線、８は
ソース線、９．１０．１１はＹゲート線、１２．１３．
１４はＹゲート、１５，１６．１７はＮＡＮＤゲート、
１８．１９．２０はインバータ、２１はＮＡＮＤゲート
１５〜１７とインバータ１８〜２０とから成るＹデコー
ダ、２２はＺデコーダ、２３はＺゲート、２４は書込み
トランジスタ、２５はセンスアンプ、２６．２９はＰチ
ャネルトランジスタ、２７．２８．３０はＮチャネルト
ランジスタ、３１はインバータ、３２は読出しデータＲ
Ｄの出力端子、３３は高電圧■２．の供給端子、３４は
書込み回路、４０はデータが入出力されるＤＱバッファ
、４１は制御信号ＥＲのバッファ、４２は消去制御回路
、４３はメモリセルアレイ、４４はアレイソーススイッ
チ、４５はロウデコーダ、４６はアドレスデータが入力
されるアドレスバッファ、４７は高電圧ｖｐＰが入力さ
れる高電圧制御回路である。また、第４図において、４
２は消去制御回路、４２１はアドレスデータをデコーダ
２１，２２．４５へ出力するアドレスカウンタ、４２２
は読出しデータＲＤが入力される消去ベリファイ回路、
４２３は高電圧■２．を入力してアレイソーススイッチ
４４に消去パルスを出力する消去パルス発生回路である
。
次に、従来例の動作を第２図〜第５図を用いて説明する
。前記の説明のように、フラッシュＥ２ＦＲＯＭでは消
去をチップ内部で自動制御している。ここでは、この消
去について説明する。消去は、比較的短い消去パルスを
全てのメモリトランジスタのソースに印加する消去パル
ス印加動作と、全メモリトランジスタが消去されたかど
うかを判断する消去ベリファイ動作がある。消去をエネ
ーブルにする制御信号ＥＲを入力すると消去モードには
いり、まず消去パルス印加動作を行なう（第２図のステ
ップ５１）。消去動作全体の制御を消去制御回路で行な
う。消去パルス印加動作ではメモリトランジスタのワー
ド線７を全てｒＬＪレベル、Ｙゲート１１．１２．１３
を全てオフし、アレイソーススイッチ４４から全てのメ
モリトランジスタのソースに高電圧を与える。この状態
でメモリトランジスタのフローティングゲートからソー
スに電子が引き抜かれ、メモリトランジスタのしきい値
電圧は低（なる。次に、消去ベリファイ動作が自動的に
行なわれる（第２図のステップＳ２）、消去ベリファイ
では、消去制御回路４２内のアドレスカウンタ４２１よ
り発生したアドレスデータをロウデコーダ４５、Ｙデコ
ーダ２１、Ｚデコーダ２２に与える。ロウデコーダ４５
により１本のワード線７が選択され、Ｙデコーダ２１、
Ｚデコーダ２２により１つのＹゲート１２．１つのＺゲ
ート２３が選択されて、１本のビット線４が１つのセン
スアンプ２５に接続される。ここで、センスアンプ２５
を活性化して、選択されたメモリトランジスタ１の情報
を読み出す。もし、読み出されたメモリトランジスタの
データが「１」 （消去状Ｂ）であれば、アドレスカウ
ンタ４２１は次のアドレスデータを発生して、次のアド
レスのメモリトランジスタの情報が読み出される（第２
図のステップＳ３）。また、読み出されたメモリトラン
ジスタのデータが「Ｏ」 （書込み状態）であれば、消
去ベリファイ動作を中止して、再び消去パルス印加動作
に移る（第２図のステップ５ＩＳ２）。全てのメモリト
ランジスタの読出しデータが「１」になると、消去モー
ドが終了する（第２図のステップＳ３）。
。前記の説明のように、フラッシュＥ２ＦＲＯＭでは消
去をチップ内部で自動制御している。ここでは、この消
去について説明する。消去は、比較的短い消去パルスを
全てのメモリトランジスタのソースに印加する消去パル
ス印加動作と、全メモリトランジスタが消去されたかど
うかを判断する消去ベリファイ動作がある。消去をエネ
ーブルにする制御信号ＥＲを入力すると消去モードには
いり、まず消去パルス印加動作を行なう（第２図のステ
ップ５１）。消去動作全体の制御を消去制御回路で行な
う。消去パルス印加動作ではメモリトランジスタのワー
ド線７を全てｒＬＪレベル、Ｙゲート１１．１２．１３
を全てオフし、アレイソーススイッチ４４から全てのメ
モリトランジスタのソースに高電圧を与える。この状態
でメモリトランジスタのフローティングゲートからソー
スに電子が引き抜かれ、メモリトランジスタのしきい値
電圧は低（なる。次に、消去ベリファイ動作が自動的に
行なわれる（第２図のステップＳ２）、消去ベリファイ
では、消去制御回路４２内のアドレスカウンタ４２１よ
り発生したアドレスデータをロウデコーダ４５、Ｙデコ
ーダ２１、Ｚデコーダ２２に与える。ロウデコーダ４５
により１本のワード線７が選択され、Ｙデコーダ２１、
Ｚデコーダ２２により１つのＹゲート１２．１つのＺゲ
ート２３が選択されて、１本のビット線４が１つのセン
スアンプ２５に接続される。ここで、センスアンプ２５
を活性化して、選択されたメモリトランジスタ１の情報
を読み出す。もし、読み出されたメモリトランジスタの
データが「１」 （消去状Ｂ）であれば、アドレスカウ
ンタ４２１は次のアドレスデータを発生して、次のアド
レスのメモリトランジスタの情報が読み出される（第２
図のステップＳ３）。また、読み出されたメモリトラン
ジスタのデータが「Ｏ」 （書込み状態）であれば、消
去ベリファイ動作を中止して、再び消去パルス印加動作
に移る（第２図のステップ５ＩＳ２）。全てのメモリト
ランジスタの読出しデータが「１」になると、消去モー
ドが終了する（第２図のステップＳ３）。
従来の装置は以上のように構成されているので、消去ベ
リファイの時、通常の読出しと同様に１つのアドレスの
データだけを読み出していた。そのため消去ベリファイ
に時間がかかり、消去時間を長くする原因になっていた
。また、大容量化が進みベリファイするメモリトランジ
スタが増えると、さらにこの時間は長くなる。
リファイの時、通常の読出しと同様に１つのアドレスの
データだけを読み出していた。そのため消去ベリファイ
に時間がかかり、消去時間を長くする原因になっていた
。また、大容量化が進みベリファイするメモリトランジ
スタが増えると、さらにこの時間は長くなる。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、消去時間が短縮される不揮発性
半導体記憶装置を得ることにある。
の目的とするところは、消去時間が短縮される不揮発性
半導体記憶装置を得ることにある。
このような目的を達成するために本発明は、接続したビ
ット線の全てに電流が流れたとき消去状態と判定するよ
うに読出し感度を消去ベリファイ時に変更するセンスア
ンプと、消去ベリファイ時に同時に複数のビット線をセ
ンスアンプに接続するＹデコーダとを設けるようにした
ものである。
ット線の全てに電流が流れたとき消去状態と判定するよ
うに読出し感度を消去ベリファイ時に変更するセンスア
ンプと、消去ベリファイ時に同時に複数のビット線をセ
ンスアンプに接続するＹデコーダとを設けるようにした
ものである。
本発明による不揮発性半導体記憶装置では、消去ベリフ
ァイするとき１つのセンスアンプに接続しているＹゲー
トを複数個オンにし、同時に複数のメモリトランジスタ
のデータを読み出す。また、ビット線の負荷が１本の時
より大きくなるためセンスアンプの感度を変える。
ァイするとき１つのセンスアンプに接続しているＹゲー
トを複数個オンにし、同時に複数のメモリトランジスタ
のデータを読み出す。また、ビット線の負荷が１本の時
より大きくなるためセンスアンプの感度を変える。
本発明による不揮発性半導体記憶装置の一実施例を図に
ついて説明する。従来例と同様な部分については説明を
省略する。第１図は、本発明の一実施例を示すブロック
系統図である。同図において、３５．３６．３７はＮＡ
ＮＤゲート、３８は消去ベリファイに入るとｒＬＪレベ
ルになる■信号の入力端子、３９はＰチャネルトランジ
スタであり、Ｐチャネルトランジスタ３９はトランジス
タ２９よりも電流供給能力の高いサイズになっている。
ついて説明する。従来例と同様な部分については説明を
省略する。第１図は、本発明の一実施例を示すブロック
系統図である。同図において、３５．３６．３７はＮＡ
ＮＤゲート、３８は消去ベリファイに入るとｒＬＪレベ
ルになる■信号の入力端子、３９はＰチャネルトランジ
スタであり、Ｐチャネルトランジスタ３９はトランジス
タ２９よりも電流供給能力の高いサイズになっている。
次に動作について説明する。消去モードにおいては、消
去パルス印加動作は従来例と同様であるため、説明を省
略する。消去ベリファイ動作に入ると、信号ＥＲがｒＬ
Ｊレベルになるため、Ｙデコーダ２１のＮＡＮＤゲート
３５，３６．３７により全てのＹゲート線９．１０．１
１はｒＨＪレベルになり、Ｙゲー）１２．１３．１４は
オンする。同時にＺデコーダ２２により１つのＺゲート
２３が選択され、Ｚゲート２３につながる全てのビット
線４，５．６はセンスアンプ２５に接続される。センス
アンプ２５では、信号ｒ下がｒＬＪになり、Ｐチャネル
トランジスタ３９がオンするため、センスするビット線
が増えてもピント線が１本の時と変わらないセンス感度
で読み出すことができる。例えば、メモリトランジスタ
１，２は消去状態、メモリトランジスタ３はまだ書込み
状態であるとき、ビット線４．５には電流が流れるが、
ビット線６には流れないので、センスアンプ２５は書込
み状態と判定する。メモリトランジスタ１，２．３の全
てが消去状態になり、ビット線４．５．６の全てに電流
が流れれば、消去状態と判定する。また、アドレスカウ
ンタ４２１ （第４図参照）はＹアドレスを除くアドレ
スのみをカウントする。
去パルス印加動作は従来例と同様であるため、説明を省
略する。消去ベリファイ動作に入ると、信号ＥＲがｒＬ
Ｊレベルになるため、Ｙデコーダ２１のＮＡＮＤゲート
３５，３６．３７により全てのＹゲート線９．１０．１
１はｒＨＪレベルになり、Ｙゲー）１２．１３．１４は
オンする。同時にＺデコーダ２２により１つのＺゲート
２３が選択され、Ｚゲート２３につながる全てのビット
線４，５．６はセンスアンプ２５に接続される。センス
アンプ２５では、信号ｒ下がｒＬＪになり、Ｐチャネル
トランジスタ３９がオンするため、センスするビット線
が増えてもピント線が１本の時と変わらないセンス感度
で読み出すことができる。例えば、メモリトランジスタ
１，２は消去状態、メモリトランジスタ３はまだ書込み
状態であるとき、ビット線４．５には電流が流れるが、
ビット線６には流れないので、センスアンプ２５は書込
み状態と判定する。メモリトランジスタ１，２．３の全
てが消去状態になり、ビット線４．５．６の全てに電流
が流れれば、消去状態と判定する。また、アドレスカウ
ンタ４２１ （第４図参照）はＹアドレスを除くアドレ
スのみをカウントする。
本実施例では、Ｙゲートの全てを選択する場合について
説明したが、２つ以上を同時に選択すれば同様に消去ベ
リファイを速くすることができる。
説明したが、２つ以上を同時に選択すれば同様に消去ベ
リファイを速くすることができる。
以上説明したように本発明によれば、同時に消去ベリフ
ァイするアドレスを増やすことができるので、消去ベリ
ファイを高速に行なうことができるとともに、消去時間
も短縮することができる効果がある。
ァイするアドレスを増やすことができるので、消去ベリ
ファイを高速に行なうことができるとともに、消去時間
も短縮することができる効果がある。
第１図は本発明による不揮発性半導体記憶装置の一実施
例を示す回路図、第２図は自動消去を示すフローチャー
ト、第３図はチップ全体を示すブロック系統図、第４図
は消去制御回路を示すブロック系統図、第５図は従来の
不揮発性半導体記憶装置を示す回路図である。 １〜３・・・メモリトランジスタ、４〜６・・・ビット
線、７・・・ワード線、８・・・ソース線、９〜１１・
・・Ｙゲート線、１２〜１４・・・Ｙゲート、１５〜１
７゜３５〜３７・・・ＮＡＮＤゲート、１８〜２０・・
・インバータ、２１・・・Ｙデコーダ、２２・・・Ｚデ
コーダ、２３・・・Ｚゲート、２４・・・書込みトラン
ジスタ、２５・・・センスアンプ、２６，２９．３９・
・・Ｐチャネルトランジスタ、２７．２８．３０・・・
Ｎチャネルトランジスタ、３１・・・インバータ、３２
・・・出力端子、３３・・・供給端子、３４・・・書込
み回路、３８・・・入力端子。 代 理 人 大 岩 増 雄 第 図 第 図
例を示す回路図、第２図は自動消去を示すフローチャー
ト、第３図はチップ全体を示すブロック系統図、第４図
は消去制御回路を示すブロック系統図、第５図は従来の
不揮発性半導体記憶装置を示す回路図である。 １〜３・・・メモリトランジスタ、４〜６・・・ビット
線、７・・・ワード線、８・・・ソース線、９〜１１・
・・Ｙゲート線、１２〜１４・・・Ｙゲート、１５〜１
７゜３５〜３７・・・ＮＡＮＤゲート、１８〜２０・・
・インバータ、２１・・・Ｙデコーダ、２２・・・Ｚデ
コーダ、２３・・・Ｚゲート、２４・・・書込みトラン
ジスタ、２５・・・センスアンプ、２６，２９．３９・
・・Ｐチャネルトランジスタ、２７．２８．３０・・・
Ｎチャネルトランジスタ、３１・・・インバータ、３２
・・・出力端子、３３・・・供給端子、３４・・・書込
み回路、３８・・・入力端子。 代 理 人 大 岩 増 雄 第 図 第 図
Claims (1)
- 消去ベリファイ回路を内蔵する電気的に書換え可能な不
揮発性半導体記憶装置において、接続したビット線の全
てに電流が流れたとき消去状態と判定するように読出し
感度を消去ベリファイ時に変更するセンスアンプと、消
去ベリファイ時に同時に複数の前記ビット線を前記セン
スアンプに接続するＹデコーダとを備えたことを特徴と
する不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13305390A JP2508888B2 (ja) | 1990-05-22 | 1990-05-22 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13305390A JP2508888B2 (ja) | 1990-05-22 | 1990-05-22 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0426996A true JPH0426996A (ja) | 1992-01-30 |
| JP2508888B2 JP2508888B2 (ja) | 1996-06-19 |
Family
ID=15095719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13305390A Expired - Lifetime JP2508888B2 (ja) | 1990-05-22 | 1990-05-22 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508888B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334885A (ja) * | 1992-05-28 | 1993-12-17 | Toshiba Corp | 不揮発性半導体メモリ |
| US5594697A (en) * | 1994-06-28 | 1997-01-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US5646891A (en) * | 1995-02-21 | 1997-07-08 | Nec Corporation | Electrically erasable and programmable read only memory device with erase verify circuit for exactly verifying erased state of memory cells |
| JP2010044824A (ja) * | 2008-08-12 | 2010-02-25 | Seiko Instruments Inc | 半導体不揮発性記憶装置 |
-
1990
- 1990-05-22 JP JP13305390A patent/JP2508888B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05334885A (ja) * | 1992-05-28 | 1993-12-17 | Toshiba Corp | 不揮発性半導体メモリ |
| US5594697A (en) * | 1994-06-28 | 1997-01-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US5646891A (en) * | 1995-02-21 | 1997-07-08 | Nec Corporation | Electrically erasable and programmable read only memory device with erase verify circuit for exactly verifying erased state of memory cells |
| JP2010044824A (ja) * | 2008-08-12 | 2010-02-25 | Seiko Instruments Inc | 半導体不揮発性記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508888B2 (ja) | 1996-06-19 |
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